JPS582438B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPS582438B2 JPS582438B2 JP53017773A JP1777378A JPS582438B2 JP S582438 B2 JPS582438 B2 JP S582438B2 JP 53017773 A JP53017773 A JP 53017773A JP 1777378 A JP1777378 A JP 1777378A JP S582438 B2 JPS582438 B2 JP S582438B2
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- 238000010586 diagram Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- 102100030704 Interleukin-21 Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 108010074108 interleukin-21 Proteins 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はフローテイングゲートを有するＭＩＳ型の不揮
発性半導体素子をメモリ素子として用いてなるメモリ装
置の改良に関する。
発性半導体素子をメモリ素子として用いてなるメモリ装
置の改良に関する。
フローテイングゲートを有するＭＩＳ型の不揮発性メモ
リトランジスタはＰチャネル型の場合、このメモリトラ
ンジスタのコントロールゲートに書込臨界電圧より大き
な負のパルス（以下書込パルスという）を印加すると、
このメモリトランジスタのしきい値電圧Ｖｔがより負の
方向へ変化し、書込パルスが消滅した後もこのＶｔの値
を維持して、データの書込が行われたことになり、また
前記メモリトランジスタのドレインに消去臨界電圧より
大きな負のパルス（以下消去パルスという）を印加する
と、このメモリトランジスタのしきい値電圧Ｖｔが正の
方向へ変化し、消去パルスが消滅した後もこのＶｔの値
を維持して、データの消去が行われたことになる。
リトランジスタはＰチャネル型の場合、このメモリトラ
ンジスタのコントロールゲートに書込臨界電圧より大き
な負のパルス（以下書込パルスという）を印加すると、
このメモリトランジスタのしきい値電圧Ｖｔがより負の
方向へ変化し、書込パルスが消滅した後もこのＶｔの値
を維持して、データの書込が行われたことになり、また
前記メモリトランジスタのドレインに消去臨界電圧より
大きな負のパルス（以下消去パルスという）を印加する
と、このメモリトランジスタのしきい値電圧Ｖｔが正の
方向へ変化し、消去パルスが消滅した後もこのＶｔの値
を維持して、データの消去が行われたことになる。
従って書込後及び消去後のＶｔの値を夫々論理状態″０
”及び″１”に対応させることによって情報の蓄積作用
を行わせることができる。
”及び″１”に対応させることによって情報の蓄積作用
を行わせることができる。
而して上述の如きメモリトランジスタを多数用いてメモ
リアレイを構成する場合は、従来、例えば第２図に示す
如き回路構成がとられていた。
リアレイを構成する場合は、従来、例えば第２図に示す
如き回路構成がとられていた。
すなわち第２図はこの種のメモリトランジスタをメモリ
素子として用いたメモリ装置を構成するメモリアレイの
一部（４ビット分）を取り出して示した回路図であ０て
、Ｑ２１１，Ｑ２１２，Ｑ２２１，Ｑ２２２は前述の如
きメモリトランジスタを、またＴ２１１，Ｔ２１２，Ｔ
２２１，Ｔ２２２及びＳ２１１，Ｓ２１２，Ｓ２２１，
Ｓ２２２はスイッチトランジスタを示しており、これら
のスイッチトランジスタはＭＩＳ型のエンハンスメント
型トランジスタよりなる。
素子として用いたメモリ装置を構成するメモリアレイの
一部（４ビット分）を取り出して示した回路図であ０て
、Ｑ２１１，Ｑ２１２，Ｑ２２１，Ｑ２２２は前述の如
きメモリトランジスタを、またＴ２１１，Ｔ２１２，Ｔ
２２１，Ｔ２２２及びＳ２１１，Ｓ２１２，Ｓ２２１，
Ｓ２２２はスイッチトランジスタを示しており、これら
のスイッチトランジスタはＭＩＳ型のエンハンスメント
型トランジスタよりなる。
そして１個のメモリトランジスタＱ２１１等と２個のス
イッチトランジスタＴ２１１及びＳ２１１等との合計３
個のトランジスタによってメモリセル２１１，２１２，
２２２が夫々構成されており、これらのメモリセルをマ
トリックス状に配列してメモリアレイが構成されている
。
イッチトランジスタＴ２１１及びＳ２１１等との合計３
個のトランジスタによってメモリセル２１１，２１２，
２２２が夫々構成されており、これらのメモリセルをマ
トリックス状に配列してメモリアレイが構成されている
。
すなわちメモリセル２１１，２１２（又は２２１，２２
２）のスイッチトランジスタＴ２１１，Ｓ２１１、Ｔ２
１２，Ｔ２１２（又はＴ２２１，Ｓ２２１、Ｔ２２２，
Ｓ２２２）のゲートには行選択線Ｌ２１（又はＬ２２）
が接続されており、メモリトランジスタＱ２１１，Ｑ２
２１（又はＱ２１２，Ｑ２２２）のソースは列選択線Ｒ
２、（又はＲ２２）に接続されている。
２）のスイッチトランジスタＴ２１１，Ｓ２１１、Ｔ２
１２，Ｔ２１２（又はＴ２２１，Ｓ２２１、Ｔ２２２，
Ｓ２２２）のゲートには行選択線Ｌ２１（又はＬ２２）
が接続されており、メモリトランジスタＱ２１１，Ｑ２
２１（又はＱ２１２，Ｑ２２２）のソースは列選択線Ｒ
２、（又はＲ２２）に接続されている。
更にスイッチトランジスタＴ２１１，Ｔ２２１（又はＴ
２１２，Ｔ２２２）のドレインは書込線Ｗ２１（又はＷ
２２）に接続されており、スイッチトランジスタ８２１
１，Ｓ２２１（又はＳ２１２，ｓ２２２）のドレインは
消去線Ｅ２１（又はＥ２２）に接続されている。
２１２，Ｔ２２２）のドレインは書込線Ｗ２１（又はＷ
２２）に接続されており、スイッチトランジスタ８２１
１，Ｓ２２１（又はＳ２１２，ｓ２２２）のドレインは
消去線Ｅ２１（又はＥ２２）に接続されている。
そしてメモリトランジスタＱ２１１（又はＱ２１２，Ｑ
２２１，Ｑ２２２）のコントロールケートはスイッチト
ランジスタＴ２１１（又はＴ２１２，Ｔ２２１，Ｔ２２
２）のソースに、またそのドレインはスイッチトランジ
スタＳ２１１（又はｓ２１２，Ｓ２２１，Ｓ２２２）の
ソースに接続されている。
２２１，Ｑ２２２）のコントロールケートはスイッチト
ランジスタＴ２１１（又はＴ２１２，Ｔ２２１，Ｔ２２
２）のソースに、またそのドレインはスイッチトランジ
スタＳ２１１（又はｓ２１２，Ｓ２２１，Ｓ２２２）の
ソースに接続されている。
而して例えばメモリセル２１１のメモリトランジスタＱ
２１１に対して書込を行う場合は行選択線Ｌ２１を書込
臨界電圧及び消去臨界電圧のいずれよりも大きい負電圧
の″Ｌ”レベルにすると共に書込線Ｗ２、に書込パルス
を印加する。
２１１に対して書込を行う場合は行選択線Ｌ２１を書込
臨界電圧及び消去臨界電圧のいずれよりも大きい負電圧
の″Ｌ”レベルにすると共に書込線Ｗ２、に書込パルス
を印加する。
そうするとスイッチトランジスタＴ２１１の導通により
メモリトランジスタＱ２１１のコントロールゲートにの
み書込パルスが与えられて前述の如き書込が行われる一
方、他のメモリセルには何らの影響も及ぼすことがない
。
メモリトランジスタＱ２１１のコントロールゲートにの
み書込パルスが与えられて前述の如き書込が行われる一
方、他のメモリセルには何らの影響も及ぼすことがない
。
次にＱ２１１に対して消去を行う場合には列選択線Ｌ２
１を前同様の“Ｌ”レベルにすると共に消去線Ｅ２１に
消去パルスを印加する。
１を前同様の“Ｌ”レベルにすると共に消去線Ｅ２１に
消去パルスを印加する。
そうするとスイッチトランジスタＳ２１１の導通により
メモリトランジスタＱ２１１のドレインにのみ消去パル
スが与えられ、前述の如き消去が行われる一方、他のメ
モリセルには何らの影響も及ぼすことがない。
メモリトランジスタＱ２１１のドレインにのみ消去パル
スが与えられ、前述の如き消去が行われる一方、他のメ
モリセルには何らの影響も及ぼすことがない。
次にメモリトランジスタＱ２、１のメモリ内容を読出す
場合は行選択線Ｌ２１を前述の如き”Ｌ”レベルとなし
、消去線Ｅ２１に消去臨界電圧より小さい負電圧を印加
すると共に、書込線Ｗ２１には書込臨界電圧より小さい
適当なレベルの読出電圧ｖＲを印加する。
場合は行選択線Ｌ２１を前述の如き”Ｌ”レベルとなし
、消去線Ｅ２１に消去臨界電圧より小さい負電圧を印加
すると共に、書込線Ｗ２１には書込臨界電圧より小さい
適当なレベルの読出電圧ｖＲを印加する。
この読出電圧■Ｒのレベルは各メモリトランジスタＱ２
１１等の書込後のＶｔと消去後のＶｔとの中間の値に選
択してあるので、Ｑ２１１は書込後であればオフ、消去
後であればオンとなる。
１１等の書込後のＶｔと消去後のＶｔとの中間の値に選
択してあるので、Ｑ２１１は書込後であればオフ、消去
後であればオンとなる。
従ってこの時列選択線Ｒ２１のレベルを調べることによ
りメモリトランジスタＱ２１１のオフ・オン状態、すな
わちデータの書込・消去の別を識別することができる。
りメモリトランジスタＱ２１１のオフ・オン状態、すな
わちデータの書込・消去の別を識別することができる。
なお、この場合行選択線Ｌ２２が“Ｈ”レベル（基板レ
ベル）であるときはスイッチトランジスタＴ２２１，Ｓ
２２１は共にオフであるので、メモリトランジスタＱ２
２１の状態は列選択線Ｒ２１のレベルに何ら影響しない
。
ベル）であるときはスイッチトランジスタＴ２２１，Ｓ
２２１は共にオフであるので、メモリトランジスタＱ２
２１の状態は列選択線Ｒ２１のレベルに何ら影響しない
。
このように第２図のメモリアレイでは任意のメモリセル
のメモリトランジスタに対する書込・消去・読出が可能
であり、デコード回路を付加することによって、このメ
モリアレイを適当なビット幅と語数に変換して用いるこ
とが可能である。
のメモリトランジスタに対する書込・消去・読出が可能
であり、デコード回路を付加することによって、このメ
モリアレイを適当なビット幅と語数に変換して用いるこ
とが可能である。
ところが斯かる構成では１メモリセルにつき３個のトラ
ンジスタを必要とし、また例えばスイッチトランジスタ
Ｔ２１１のソースからメモリトランジスタＱ２１１のゲ
ートへの結線には、集積回路においてはコンタクトホー
ルを必要とし、これらの理由により集積度の向上には限
界があった。
ンジスタを必要とし、また例えばスイッチトランジスタ
Ｔ２１１のソースからメモリトランジスタＱ２１１のゲ
ートへの結線には、集積回路においてはコンタクトホー
ルを必要とし、これらの理由により集積度の向上には限
界があった。
本発明はこのような事情に鑑みてなされたものであって
、メモリセルをワード単位にまとめた構成とし、各ワー
ドにつき１個のスイッチトランジスタを設けることによ
って集積度の向上を図った不揮発性半導体メモリ装置を
提供することを目的とし、以下に本発明をその実施例を
示す図面に基いて詳述する。
、メモリセルをワード単位にまとめた構成とし、各ワー
ドにつき１個のスイッチトランジスタを設けることによ
って集積度の向上を図った不揮発性半導体メモリ装置を
提供することを目的とし、以下に本発明をその実施例を
示す図面に基いて詳述する。
第１図は本発明に係る不揮発性半導体メモリ装置の要部
であるメモリアレイの一部を取り出して示した回路図で
あって、Ｑｌｌ，Ｑ’ｌｌ，Ｑ１２，Ｑ’ｌ２，Ｑ２１
，Ｑ’２１，Ｑ２２，Ｑ’２２はフローテイングゲート
を有するＭＩＳ型の不揮発性メモリトランジスタ、Ｓ１
１，Ｓ′１１，Ｓ１２，Ｓ′１２，Ｓ２１，Ｓ′２１，
Ｓ２２，Ｓ′２２はＭＩＳ型でエンハンスメント型のス
イッチトランジスタ、Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２
は同じ＜ＭＩＳ型のトランジスタを用いてなるメモリ単
位選択用スイッチトランジスタである。
であるメモリアレイの一部を取り出して示した回路図で
あって、Ｑｌｌ，Ｑ’ｌｌ，Ｑ１２，Ｑ’ｌ２，Ｑ２１
，Ｑ’２１，Ｑ２２，Ｑ’２２はフローテイングゲート
を有するＭＩＳ型の不揮発性メモリトランジスタ、Ｓ１
１，Ｓ′１１，Ｓ１２，Ｓ′１２，Ｓ２１，Ｓ′２１，
Ｓ２２，Ｓ′２２はＭＩＳ型でエンハンスメント型のス
イッチトランジスタ、Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２
は同じ＜ＭＩＳ型のトランジスタを用いてなるメモリ単
位選択用スイッチトランジスタである。
而して本発明に係るメモリ装置は１個のメモリトランジ
スタ、例えばＱｌｌと、１個のスイッチトランジスタ、
例えばＳ１１とを用いて１ビットのメモリセル、例えば
１１ａを構成し、該メモリセル１１ａ等を複数個（図示
の実施例では２個、すなわち１１ａと１１ｂ）とを並設
して１ワードに相当するビット数のメモリ単位（図示の
実施例では２ビットで１ワード）、例えば１１を構成し
てなり、１個のメモリ単位につき１個のメモリ単位選択
用スイッチトランジスタ、例えばＴ１１を設け、該メモ
リ単位選択用スイッチトランジスタ、例えばＴｌｌ及び
これに関連付けられたメモリセルｌ１ａ，１ｌｂを構成
するスイッチトランジスタＳｌｌｙＳ’ｌｌには共通の
信号を与えるべく構成したことを特徴としている。
スタ、例えばＱｌｌと、１個のスイッチトランジスタ、
例えばＳ１１とを用いて１ビットのメモリセル、例えば
１１ａを構成し、該メモリセル１１ａ等を複数個（図示
の実施例では２個、すなわち１１ａと１１ｂ）とを並設
して１ワードに相当するビット数のメモリ単位（図示の
実施例では２ビットで１ワード）、例えば１１を構成し
てなり、１個のメモリ単位につき１個のメモリ単位選択
用スイッチトランジスタ、例えばＴ１１を設け、該メモ
リ単位選択用スイッチトランジスタ、例えばＴｌｌ及び
これに関連付けられたメモリセルｌ１ａ，１ｌｂを構成
するスイッチトランジスタＳｌｌｙＳ’ｌｌには共通の
信号を与えるべく構成したことを特徴としている。
すなわち、メモリトランジスタＱ１、（又はＱ１２，Ｑ
２１ｔＱ２２）と、スイッチトランジスタＳ１１（又は
Ｓｌ２，Ｓ２、，Ｓ２２）とで１ビットの第１のメモリ
セル１１ａ（又は１２ａ，２１ａ，２２ａ）が構成され
、メモリトランジスタＱ’１１（又はＱ’１２，Ｑ’２
１＋Ｑ’２２）と、スイッチトランジスタＳ′１１（又
はＳ′１２，Ｓ′２１，Ｓ′２２）とで１ビットの第２
のメモリセル１１ｂ（又は１２ｂ，２ｌｂ，２２ｂ）が
構成され、これら２つのメモリセルで各２ビットのメモ
リ単位１１（又は１２，２１．２２）が構成されており
、各メモリ単位１個につきメモリ単位選択用スイッチト
ランジスタＴ１１（又はＴ１２，Ｔ２１，Ｔ２２）を設
けている。
２１ｔＱ２２）と、スイッチトランジスタＳ１１（又は
Ｓｌ２，Ｓ２、，Ｓ２２）とで１ビットの第１のメモリ
セル１１ａ（又は１２ａ，２１ａ，２２ａ）が構成され
、メモリトランジスタＱ’１１（又はＱ’１２，Ｑ’２
１＋Ｑ’２２）と、スイッチトランジスタＳ′１１（又
はＳ′１２，Ｓ′２１，Ｓ′２２）とで１ビットの第２
のメモリセル１１ｂ（又は１２ｂ，２ｌｂ，２２ｂ）が
構成され、これら２つのメモリセルで各２ビットのメモ
リ単位１１（又は１２，２１．２２）が構成されており
、各メモリ単位１個につきメモリ単位選択用スイッチト
ランジスタＴ１１（又はＴ１２，Ｔ２１，Ｔ２２）を設
けている。
図においてＬｌｌはメモリ単位１１．１２を選択するた
めの行選択線、Ｌ１２はメモリ単位２１．２２を選択す
るための行選択線、Ｒ１１はメモリセル１１ａ，２１ａ
選択のための列選択線、Ｒ’Ｈはメモリセル１ｌｂ，２
ｌｂ選択のための列選択線、Ｒ１２はメモリセル１２ａ
，２２ａ選択のための列選択線、Ｒ′１２はメモリセル
１２ｂ，２２ｂ選択のための列選択線、Ｗ１、はメモリ
単位ＩＬ２１に対する書込みのための書込線、Ｗ１２は
メモリ単位１２，２２に対する書込のための書込線、Ｅ
１１はメモリセル１１ａ，２１ａに対する消去のための
消去線、Ｅ′１１はメモリセル１ｌｂ，２ｌｂに対する
消去のための消去線、Ｅ１２はメモリセル１２ａ，２２
ａに対する消去のための消去線、Ｅ′１２はメモリセル
１２ｂ，２２ｂに対する消去のための消去線である。
めの行選択線、Ｌ１２はメモリ単位２１．２２を選択す
るための行選択線、Ｒ１１はメモリセル１１ａ，２１ａ
選択のための列選択線、Ｒ’Ｈはメモリセル１ｌｂ，２
ｌｂ選択のための列選択線、Ｒ１２はメモリセル１２ａ
，２２ａ選択のための列選択線、Ｒ′１２はメモリセル
１２ｂ，２２ｂ選択のための列選択線、Ｗ１、はメモリ
単位ＩＬ２１に対する書込みのための書込線、Ｗ１２は
メモリ単位１２，２２に対する書込のための書込線、Ｅ
１１はメモリセル１１ａ，２１ａに対する消去のための
消去線、Ｅ′１１はメモリセル１ｌｂ，２ｌｂに対する
消去のための消去線、Ｅ１２はメモリセル１２ａ，２２
ａに対する消去のための消去線、Ｅ′１２はメモリセル
１２ｂ，２２ｂに対する消去のための消去線である。
次にメモリ単位１１を例にとって上記各線と各トランジ
スタとの結線を説明すると、メモリトランジスタＱｌｌ
，Ｑ’ｌｌのソースは夫々列選択線Ｒｌｌ，Ｒ’ｌｌに
接続され、これらのドレインは夫夫スイッチトランジス
タ８１１ｓＳ’ｌｌのソースに接続され、これらのコン
トロールゲートは共にメモリ単位選択用スイッチトラン
ジスタＴ１１のソースに接続されている。
スタとの結線を説明すると、メモリトランジスタＱｌｌ
，Ｑ’ｌｌのソースは夫々列選択線Ｒｌｌ，Ｒ’ｌｌに
接続され、これらのドレインは夫夫スイッチトランジス
タ８１１ｓＳ’ｌｌのソースに接続され、これらのコン
トロールゲートは共にメモリ単位選択用スイッチトラン
ジスタＴ１１のソースに接続されている。
スイッチトランジスタＳ１１，Ｓ′１１のドレインは夫
々消去線Ｅｌｌ，Ｅ’ｌｌに接続されている。
々消去線Ｅｌｌ，Ｅ’ｌｌに接続されている。
またスイッチトランジスタＳ１１，Ｓ／１１及びメモリ
単位選択用スイッチトランジスタＴ１１のゲートはいず
れも行選択線Ｌｌｌに接続されており、メモリ単位選択
用スイッチトランジスタＴｌｌのドレインは書込線Ｗ１
、に接続されている。
単位選択用スイッチトランジスタＴ１１のゲートはいず
れも行選択線Ｌｌｌに接続されており、メモリ単位選択
用スイッチトランジスタＴｌｌのドレインは書込線Ｗ１
、に接続されている。
このような接続は他のメモリ単位１２，２１，２２につ
いても同様である。
いても同様である。
次に上述の回路の各メモリトランジスタに対する書込・
消去・読出についてメモリ単位１１を例にとって説明す
る。
消去・読出についてメモリ単位１１を例にとって説明す
る。
まず行選択線Ｌｌｌを″Ｌ”レベルとし、書込線Ｗ１、
に書込パルスを印加する。
に書込パルスを印加する。
そうするとメモリ単位選択用スイッチトランジスタＴｌ
ｌが導通してメモリトランジスタＱｌｌ，Ｑ’ｌｌのコ
ントロールゲートに書込パルスが与えられ、両メモリト
ランジスタＱｌｌ，Ｑ’１１には書込が行われる。
ｌが導通してメモリトランジスタＱｌｌ，Ｑ’ｌｌのコ
ントロールゲートに書込パルスが与えられ、両メモリト
ランジスタＱｌｌ，Ｑ’１１には書込が行われる。
然る後、行選択線Ｌｌｌを゛Ｌ”レベルとしたまま消去
線ＥＨ又はＥ′１１に消去パルスを印加すると、スイッ
チトランジスタＳ，１１Ｓ′１１が導通しているのでメ
モリトランジスタＱｌｌ又はＱ′１１のドレインに消去
パルスが与えられ、消去線Ｅｌｌ又はＥ電への消去パル
ス印加の有無に応じてメモリトランジスタＱｌｌ又はＱ
′１１に対する消去が行われる。
線ＥＨ又はＥ′１１に消去パルスを印加すると、スイッ
チトランジスタＳ，１１Ｓ′１１が導通しているのでメ
モリトランジスタＱｌｌ又はＱ′１１のドレインに消去
パルスが与えられ、消去線Ｅｌｌ又はＥ電への消去パル
ス印加の有無に応じてメモリトランジスタＱｌｌ又はＱ
′１１に対する消去が行われる。
このような書込・消去の間、行選択線Ｌ１２、書込線Ｗ
１２、消去線Ｅ１２，Ｅ′１２を゛Ｈ”レベルに保って
おけば他のメモリ単位のメモリランジスタＱ１２等には
状態の変化、すなわち書込・消去を生起することがない
。
１２、消去線Ｅ１２，Ｅ′１２を゛Ｈ”レベルに保って
おけば他のメモリ単位のメモリランジスタＱ１２等には
状態の変化、すなわち書込・消去を生起することがない
。
次に読出は、行選択線Ｌｌｌを”Ｌ”レベルとし、消去
線Ｅ１１，Ｅ’ｔｔに消去臨界電圧より小さな負電圧を
印加すると共に、書込線Ｗ１１に前述の如き読出電圧■
Ｒを印加して列選択線Ｒ１１，Ｒ′１１のレベルを調べ
ることによって行われる。
線Ｅ１１，Ｅ’ｔｔに消去臨界電圧より小さな負電圧を
印加すると共に、書込線Ｗ１１に前述の如き読出電圧■
Ｒを印加して列選択線Ｒ１１，Ｒ′１１のレベルを調べ
ることによって行われる。
メモリトランジスタＱ１１＋Ｑ’ｔｔは書込後であれば
オフ、消去後であればオンとなっているので、夫々列選
択線Ｒ，１，Ｒ’ｌｌのレベルを調べることによりその
オフ・オン状態、すなわちデータの書込・消去の別を識
別することができる。
オフ、消去後であればオンとなっているので、夫々列選
択線Ｒ，１，Ｒ’ｌｌのレベルを調べることによりその
オフ・オン状態、すなわちデータの書込・消去の別を識
別することができる。
叙上の如き本発明のメモリ装置においては同時的に書込
・読出が行われるメモリ単位、すなわち１ワードがｎビ
ット構成の場合には２ｎ＋１個のトランジスタ（実施例
の如くｎ＝２の場合は５個）で構成できるので、第２図
に示した如く、１ビットにつき３個のトランジスタを要
し、ｎビットにつき３ｎ個のトランジスタを必要とする
ものに比して大幅なトランジスタ個数の削減が図れる。
・読出が行われるメモリ単位、すなわち１ワードがｎビ
ット構成の場合には２ｎ＋１個のトランジスタ（実施例
の如くｎ＝２の場合は５個）で構成できるので、第２図
に示した如く、１ビットにつき３個のトランジスタを要
し、ｎビットにつき３ｎ個のトランジスタを必要とする
ものに比して大幅なトランジスタ個数の削減が図れる。
また１個のメモリセルに着目すると、このメモリセルは
メモリトランジスタＱ１、等のドレインとスイッチトラ
ンジスタＳｌｌ等のソースとを接続しているので集積回
路におけるコンタクトホールは不要である。
メモリトランジスタＱ１、等のドレインとスイッチトラ
ンジスタＳｌｌ等のソースとを接続しているので集積回
路におけるコンタクトホールは不要である。
もつともメモリ単位選択用スイッチトランジスタＴｌｌ
等のソースとメモリトランジスタＱ１１，Ｑ′１１等の
コントロールゲートとの接続にはコンタクトホールを必
要とするが、メモリ単位を構成するメモリセルの個数、
すなわちメモリトランジスタの個数に関係なく、このコ
ンタクトホールはメモリ単位当り１個で足りる。
等のソースとメモリトランジスタＱ１１，Ｑ′１１等の
コントロールゲートとの接続にはコンタクトホールを必
要とするが、メモリ単位を構成するメモリセルの個数、
すなわちメモリトランジスタの個数に関係なく、このコ
ンタクトホールはメモリ単位当り１個で足りる。
このように本発明による場合は使用トランジスタの個数
の削減と、コンタクトホール個数の削減が可能となり、
その結果集積度を大幅に向上することができる。
の削減と、コンタクトホール個数の削減が可能となり、
その結果集積度を大幅に向上することができる。
なお上述の実施例では１ワード２ビット構成としたが、
１ワード３ビット以上の構成とすることも容易に可能で
ある。
１ワード３ビット以上の構成とすることも容易に可能で
ある。
また上述の如きＰチャネル型のものに限らすＮチャネル
型の集積回路技術を用いてメモリトランジスタ及びスイ
ッチトランジスタを製作する場合にも、電圧極性が逆に
なるのみで、本発明をそのまま適用し得ることは勿論で
ある。
型の集積回路技術を用いてメモリトランジスタ及びスイ
ッチトランジスタを製作する場合にも、電圧極性が逆に
なるのみで、本発明をそのまま適用し得ることは勿論で
ある。
【図面の簡単な説明】
第１図は本発明に係る不揮発性半導体メモリ装置の要部
であるメモリアレイの一部を示す回路図、第２図は公知
の不揮発性半導体メモリ装置のメモリアレイの一部を示
す回路図である。 Ｑ１１，Ｑ′１１・・・・・・Ｑ′２２・・・・・・メ
モリトランジスタ、Ｓｌｌ，Ｓ’ｌｌ・・・・・・Ｓ／
２２・・・・・・スイッチトランジスタ、Ｔ１１，Ｔ’
ｔ２，Ｔ２１，Ｔ２２・・・・・・メモリ単位選択用ス
イッチトランジスタ、１１ａ，１１ｂ・・・・・・２２
ｂ・・・・・・メモリセル１１，１２，１３．１４・・
・・・・メモリ単位。
であるメモリアレイの一部を示す回路図、第２図は公知
の不揮発性半導体メモリ装置のメモリアレイの一部を示
す回路図である。 Ｑ１１，Ｑ′１１・・・・・・Ｑ′２２・・・・・・メ
モリトランジスタ、Ｓｌｌ，Ｓ’ｌｌ・・・・・・Ｓ／
２２・・・・・・スイッチトランジスタ、Ｔ１１，Ｔ’
ｔ２，Ｔ２１，Ｔ２２・・・・・・メモリ単位選択用ス
イッチトランジスタ、１１ａ，１１ｂ・・・・・・２２
ｂ・・・・・・メモリセル１１，１２，１３．１４・・
・・・・メモリ単位。
Claims (1)
- １ スイッチトランジスタと、フローテイングゲートを
有する不揮発性メモリトランジスタとを各１個用いて１
ビットのメモリセルを構成し、該メモリセルを複数個並
設してメモリ単位を構成してなり、１個のメモリ単位に
つき１個のメモリ単位選択用スイッチトランジスタを設
け、該メモリ単位選択用スイッチトランジスタ及びこれ
に関連付けられたメモリセルを構成するスイッチトラン
ジスタには共通の信号を与えるべく構成したことを特徴
とする不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53017773A JPS582438B2 (ja) | 1978-02-17 | 1978-02-17 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53017773A JPS582438B2 (ja) | 1978-02-17 | 1978-02-17 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54110742A JPS54110742A (en) | 1979-08-30 |
| JPS582438B2 true JPS582438B2 (ja) | 1983-01-17 |
Family
ID=11953024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53017773A Expired JPS582438B2 (ja) | 1978-02-17 | 1978-02-17 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582438B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10637287B2 (en) | 2015-12-16 | 2020-04-28 | Nr Electric Co., Ltd | Apparatus and method for ensuring reliability of trip protection of intelligent substation |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5769584A (en) * | 1980-10-15 | 1982-04-28 | Toshiba Corp | Non-volatile semiconductor memory |
| JPS5769583A (en) * | 1980-10-15 | 1982-04-28 | Toshiba Corp | Non_volatile semiconductor memory |
| US4566080A (en) * | 1983-07-11 | 1986-01-21 | Signetics Corporation | Byte wide EEPROM with individual write circuits |
| US4599707A (en) * | 1984-03-01 | 1986-07-08 | Signetics Corporation | Byte wide EEPROM with individual write circuits and write prevention means |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147280A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Semiconductor device |
-
1978
- 1978-02-17 JP JP53017773A patent/JPS582438B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147280A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10637287B2 (en) | 2015-12-16 | 2020-04-28 | Nr Electric Co., Ltd | Apparatus and method for ensuring reliability of trip protection of intelligent substation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54110742A (en) | 1979-08-30 |
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