JPH06215591A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH06215591A
JPH06215591A JP430593A JP430593A JPH06215591A JP H06215591 A JPH06215591 A JP H06215591A JP 430593 A JP430593 A JP 430593A JP 430593 A JP430593 A JP 430593A JP H06215591 A JPH06215591 A JP H06215591A
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滋 渥美
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    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
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Abstract

(57)【要約】 【目的】行デコーダ回路の構成を従来よりも簡略化する
ことを目的とする。 【構成】行デコーダ回路内には各ワード線12に対応して
第１及び第２のＮチャネルＭＯＳトランジスタ33、34と
第１及び第２のＰチャネルＭＯＳトランジスタ35、36が
設けられ、第１のＮチャネルトランジスタ33はソース、
ドレイン間の一端がワード線12に接続され、他端がプリ
デコーダ回路の対応する出力端に接続され、第２のＮチ
ャネルトランジスタ34はソース、ドレイン間の一端がワ
ード線12に接続され、他端にはデータ消去モード時に０
Ｖ以上の電圧が供給され、データ消去モード時以外は低
論理レベルの信号が供給され、第１のＰチャネルトラン
ジスタ35はソース、ドレイン間が第１のＮチャネルトラ
ンジスタ33のソース、ドレイン間に並列に接続され、第
２のＰチャネルトランジスタ36はソース、ドレイン間が
第２のＮチャネルトランジスタ34のソース、ドレイン間
に並列に接続される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、電気的消去、、再書
き込みが可能な不揮発性半導体記憶装置（ＥＥＰＲＯ
Ｍ）に係り、特に行デコーダ回路に関する。
【０００２】
【従来の技術】フラッシュＥＥＰＲＯＭはスタック構造
のメモリセルトランジスタを有し、データの書き込みは
チャネルホットエレクトロンにより行われ、消去はファ
ウラ−・ノルトハイム（Fowler-Nordheim ）のトンネル
電流により行われるメモリである。このようなメモリで
は、消去時にメモリセルトランジスタのゲートに負電圧
を印加することの有用性が明らかになり、消去時にワー
ド線に負電圧を与える行デコーダ回路が必要になってい
る。
【０００３】しかし、従来のフラッシュＥＥＰＲＯＭに
おける消去は、全ビット一括もしくは非常に大きな単位
でのブロック消去を前提に考えられており、細かな単位
でのブロック消去に対応できるものではなかった。
【０００４】従来、細かな単位での消去を可能にするメ
モリとして、例えば「Symposium onVLSI Technology pp
77-78,1991,H.Kume et al」が提案されている。このメ
モリは、消去ブロックをワード線単位で指定し、消去し
たいブロックのワード線のみに負電圧を選択的に印加
し、全てのメモリセルトランジスタのソースには高レベ
ル、例えば５Ｖの電圧を印加するものである。このと
き、非選択ブロックのワード線については半選択モード
となるが、誤消去を避けるためにソース電位よりも低い
正の電圧を印加する。このような消去モード時の動作を
図１０を用いて説明する。図１０において、81はそれぞ
れフローティングゲートとコントロールゲートを有する
スタック構造のトランジスタからなるメモリセルあり、
これら各メモリセル81のソースはソース線82に共通に接
続されている。消去時に上記ソース線82には５Ｖの電圧
が供給され、各メモリセル81のソースにはこの５Ｖの電
圧が印加される。また、選択セルのゲート（コントロー
ルゲート）に負電圧として例えば−１０Ｖが印加され、
非選択セルの各ゲートには例えば３Ｖが印加される。こ
のように非選択セルのゲートに０Ｖよりも高い電圧を印
加して、ソース・ゲート間の電位差を小さくすることに
より、非選択セルでソフト消去が起こらないようにして
いる。また、データの読み出し及び書き込み時には、選
択セルのゲートには高レベル（正電圧）が印加される。
【０００５】上記メモリでは、消去モード時に、読み出
し及び書き込みモード時とは反対に、選択したワード線
のみを低レベル（負電圧）に、非選択ワード線を高レベ
ル（正電圧）にそれぞれ設定することが必要であり、そ
れに対応した行デコーダ回路を設ける必要がある。
【０００６】図１１は上記バイアス関係を満足する従来
の行デコーダ回路のブロック回路図である。この行デコ
ーダ回路は、各ワード線83毎に、読み出し、書き込み系
の正電圧デコーダ84と、ＰチャネルＭＯＳトランジスタ
のみで構成された消去系の負電圧デコーダ85とを設け、
各負電圧デコーダ85には負電圧電源回路86から負電圧を
供給すると共に、各行毎に正電圧デコーダ84と負電圧デ
コーダ85とを負電圧阻止用のＰチャネルＭＯＳトランジ
スタ87により分離している。
【０００７】しかし、図１１の行デコーダ回路では、各
ワード線毎に負電圧デコーダ85を設ける必要があるた
め、行デコーダ回路を構成するトランジスタの個数が多
くなり、集積化する際の行デコーダ回路部分の面積が非
常に大きくなり、チップサイズが増大する欠点がある。
【０００８】また、負電圧阻止用のＰチャネルＭＯＳト
ランジスタ87には多大な電圧ストレスが加わるため、他
に比べてゲート酸化膜を厚くしなければならず、プロセ
スが複雑になるという欠点もある。
【０００９】
【発明が解決しようとする課題】上記のように従来の不
揮発性半導体記憶装置では、ワード線に負電圧を印加す
る行デコーダ回路を構成するトランジスタの個数が多く
なり、チップサイズが増大するという問題がある。
【００１０】この発明は上記のような事情を考慮してな
されたものであり、その目的は行デコーダ回路の構成を
従来よりも簡略化することができる不揮発性半導体記憶
装置を提供することにある。
【００１１】
【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、電気的消去、再書き込みが可能な複数の
メモリセルトランジスタが行列状に配列されたメモリセ
ルアレイと、上記メモリセルアレイの行方向の各メモリ
セルトランジスタのゲートに共通に接続された複数のワ
ード線と、上記メモリセルアレイの列方向の各メモリセ
ルトランジスタのドレインに共通に接続された複数のビ
ット線と、プリデコーダ回路を有し、入力アドレスに応
じていずれか１つのワード線を選択し、データ消去モー
ド時には選択ワード線に対して負電圧を出力する共に非
選択ワード線に対して０Ｖもしくはそれ以上の正電圧を
出力する行デコーダ回路とを具備し、上記行デコーダ回
路内には上記各ワード線に対応してそれぞれ、ソース、
ドレイン間の一端が上記複数のワード線のうち対応する
１つのワード線に接続され、ソース、ドレイン間の他端
が上記プリデコーダ回路の対応する出力端に接続され、
ゲートに第１の論理信号が供給される第１のＮチャネル
ＭＯＳトランジスタと、ソース、ドレイン間の一端が上
記複数のワード線のうち対応する１つのワード線に接続
され、ソース、ドレイン間の他端にはデータ消去モード
時に０Ｖもしくはそれ以上の正電圧が供給され、データ
消去モード時以外は低論理レベルの信号が供給され、ゲ
ートに上記第１の論理信号の反転信号が供給される第２
のＮチャネルＭＯＳトランジスタと、ソース、ドレイン
間が上記第１のＮチャネルＭＯＳトランジスタのソー
ス、ドレイン間に並列に接続され、ゲートに上記第１の
論理信号の反転信号が供給される第１のＰチャネルＭＯ
Ｓトランジスタと、ソース、ドレイン間が上記第２のＮ
チャネルＭＯＳトランジスタのソース、ドレイン間に並
列に接続され、ゲートに上記第１の論理信号が供給され
る第２のＰチャネルＭＯＳトランジスタとが設けられて
なることを特徴とする。
【００１２】
【作用】入力アドレスに対応して選択ワード線に接続さ
れている第１のＮチャネル及びＰチャネルＭＯＳトラン
ジスタが導通する。このとき、非選択ワード線に接続さ
れた第２のＮチャネル及びＰチャネルＭＯＳトランジス
タが導通する。データの読み出し及び書き込みモード時
には、プリデコーダ回路の対応する出力端から高論理レ
ベルの信号が出力され、第２のＮチャネル及びＰチャネ
ルＭＯＳトランジスタのソース、ドレイン間の一端には
低論理レベルの信号が供給される。従って、読み出し及
び書き込みモード時には、プリデコーダ回路から出力さ
れる高論理レベルの信号が第１のＮチャネル及びＰチャ
ネルＭＯＳトランジスタを介して選択ワード線に出力さ
れ、低論理レベルの信号が第２のＮチャネル及びＰチャ
ネルＭＯＳトランジスタを介して各非選択ワード線に出
力される。
【００１３】消去モード時には、プリデコーダ回路の対
応する出力端から負電圧が出力され、第２のＮチャネル
及びＰチャネルＭＯＳトランジスタのソース、ドレイン
間の一端には０Ｖもしくはそれ以上の正電圧が供給され
る。従って、この消去モード時には、プリデコーダ回路
から出力される負電圧が第１のＮチャネル及びＰチャネ
ルＭＯＳトランジスタを介して選択ワード線に出力さ
れ、０Ｖもしくはそれ以上の正電圧が第２のＮチャネル
及びＰチャネルＭＯＳトランジスタを介して各非選択ワ
ード線に出力される。
【００１４】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
【００１５】図１はこの発明の第１の実施例に係るＥＥ
ＰＲＯＭを示すブロック回路図である。図において、１
はメモリセルアレイ、２は行デコーダ回路、３は列デコ
ーダ回路、４はモード切り換え回路、５はモード設定信
号発生回路、６は読み出し用中間電圧発生回路、７は消
去用負電圧発生回路、８は書き込み用高電圧発生回路で
ある。なお、図示しないが、この他に消去モード時に非
選択なメモリセルのゲートに供給するための電源電圧よ
りも低い電圧を発生する電圧発生回路も設けられてい
る。
【００１６】図２は、上記メモリセルアレイ１の一部及
び行デコーダ回路２の一部の構成を示している。11はそ
れぞれ前記スタック構造のメモリセルであり、これらは
行列状に配列されている。12はそれぞれメモリセルアレ
イ１の同一行に配置された複数のメモリセル11の各ゲー
トに共通に接続されたワード線である。また、13はそれ
ぞれメモリセルアレイ１の同一列に配置された複数のメ
モリセル11の各ドレインに共通に接続されたビット線で
あり、上記ワード線12と交差する方向に配置されてい
る。さらに14はそれぞれメモリセルアレイ１の同一行に
配置された複数のメモリセル11の各ソースに共通に接続
されたソース線である。
【００１７】上記行デコーダ回路２はそれぞれアドレス
が入力されるプリデコーダ回路21、22と、この両プリデ
コーダ回路21、22の出力信号が入力されるメインデコー
ダ回路23とから構成されている。また、この行デコーダ
回路２には、通常の５Ｖの電源電圧ＶCCの他に、上記消
去用負電圧発生回路７から出力される例えば−１０Ｖ程
度の負電圧ＶEE、上記書き込み用高電圧発生回路８から
出力される例えば１２Ｖ程度の高電圧ＶPP、消去モード
時に非選択なメモリセルのゲートに供給するための電源
電圧ＶCCよりも低い例えば３Ｖの電圧ＶWLと０Ｖの接地
電圧ＶSSが供給される。
【００１８】上記メモリセルアレイ１において、読み出
しモード時には、選択されたワード線（選択ワード線）
12に電源電圧ＶCC（５Ｖ）が、選択されたビット線（選
択ビット線）13には読み出し用中間電圧発生回路６で発
生される例えば１Ｖ程度の読み出し用中間電圧がそれぞ
れ供給される。また、書き込みモード時には、選択ワー
ド線12に書き込み用の高電圧ＶPP（１２Ｖ）が、選択ビ
ット線13にも高電圧がそれぞれ供給される。さらに消去
モード時には、全てのソース線14に例えば電源電圧ＶCC
が供給され、選択ワード線12にのみ負電圧ＶEEが、非選
択ワード線にには３Ｖの電圧ＶWLがそれぞれ供給され、
さらに全てのビット線13は例えばフローティング状態に
される。
【００１９】行デコーダ回路２内のメインデコーダ回路
23は、上記プリデコーダ回路21及び22の出力信号をデコ
ードし、選択ワード線及び非選択ワード線にそれぞれ所
定の電圧を供給するものであり、その一部の詳細な回路
構成を図３に示す。
【００２０】図３のメインデコーダ回路23は、上記一方
のプリデコーダ回路22のデコード出力信号が供給される
ＣＭＯＳ型ＮＡＮＤゲート31と、このＮＡＮＤゲート31
の出力信号を反転するＣＭＯＳ型インバータ32と、上記
各ワード線12に対応して設けられたそれぞれ２個のＮチ
ャネルＭＯＳトランジスタ33、34及びＰチャネルＭＯＳ
トランジスタ35、36とから構成されている。また、この
ような構成を１単位とし、複数単位が必要に応じて設け
られる。
【００２１】上記各ワード線12に対応して設けられたＮ
チャネルＭＯＳトランジスタ33とＰチャネルＭＯＳトラ
ンジスタ35のソース、ドレイン間は並列に接続されてお
り、そのソース、ドレイン間の一端には上記他方のプリ
デコーダ回路21のデコード出力信号が供給され、ソー
ス、ドレイン間の他端は対応するワード線12に接続され
ている。プリデコーダ回路21のデコード出力信号は、読
み出し／書き込みモード時に対応するワード線を選択す
る場合にはＶCC／ＶPPの電圧になり、非選択の場合には
０Ｖになり、また、消去モード時に対応するワード線を
選択する場合にはＶEEの電圧になり、非選択の場合には
ＶWLの電圧になる。
【００２２】また、残りのＮチャネルＭＯＳトランジス
タ34とＰチャネルＭＯＳトランジスタ36のソース、ドレ
イン間も並列に接続されており、そのソース、ドレイン
間の一端は内部電源ＳWLに接続され、ソース、ドレイン
間の他端は対応するワード線12に接続されている。内部
電源ＳWLは、消去モード時にはＶWLの電圧になり、消去
モード以外の時には０Ｖになる。
【００２３】各ワード線12に対応して設けられたＰチャ
ネルＭＯＳトランジスタ35の各ゲートには上記ＮＡＮＤ
ゲート31の出力信号が供給され、ＮチャネルＭＯＳトラ
ンジスタ33の各ゲートには上記インバータ32の出力信号
が供給される。同様に、各ワード線12に対応して設けら
れたＮチャネルＭＯＳトランジスタ34の各ゲートには上
記ＮＡＮＤゲート31の出力信号が供給され、Ｐチャネル
ＭＯＳトランジスタ36の各ゲートには上記インバータ32
の出力信号が供給される。すなわち、各ワード線12に対
応して設けられたＮチャネルＭＯＳトランジスタ33とＰ
チャネルＭＯＳトランジスタ35及びＮチャネルＭＯＳト
ランジスタ34とＰチャネルＭＯＳトランジスタ36とはそ
れぞれＣＭＯＳ型のトランスファゲートＴ１、Ｔ２を構
成している。そして、各ワード線12に対応して設けられ
たそれぞれ２個のトランスファゲートＴ１、Ｔ２は、Ｎ
ＡＮＤゲート31の出力信号に応じてプリデコーダ回路21
のデコード出力信号もしくは内部電源ＳWLの電圧を対応
するワード線に出力制御するものである。
【００２４】図４は図３中のＮチャネルＭＯＳトランジ
スタ33とＰチャネルＭＯＳトランジスタ36及び図２中の
メモリセルアレイ１の一部の素子構造を示す断面図であ
る。40はＰ型半導体基板であり、０Ｖの接地電圧ＶSSが
供給される。41及び42はそれぞれ上記Ｐ型半導体基板40
内に形成されたＮウエルであり、これらは同じ工程で形
成してもよいが、別工程で形成してもよい。例えば、Ｎ
ウエル41を先に形成して接合深さｘｊを深く形成する。
43は上記Ｎウエル41内に形成されたＰウエルである。こ
のようなＮウエル41及びＰウエル43の２重ウエル構造に
より、Ｐウエル43はＰ型半導体基板40から電気的に分離
されている。
【００２５】上記ＮチャネルＭＯＳトランジスタ33は上
記Ｐウエル43内に形成されており、ＰチャネルＭＯＳト
ランジスタ36はＮウエル42内に形成されている。44は上
記ＮチャネルＭＯＳトランジスタ33のソースである。こ
のソース44には負電圧となり得る前記図２中のプリデコ
ーダ回路21の出力信号が供給される。また、上記Ｐウエ
ル43には、消去モード時に負電圧ＶEEが供給され、消去
モード時以外は０Ｖの接地電圧ＶSSが供給される。45は
上記ＮチャネルＭＯＳトランジスタ33のドレインであ
り、対応する１つのワード線12に接続されている。46は
上記ＮチャネルＭＯＳトランジスタ33のゲートであり、
前記インバータ図３中のインバータ32に接続されてい
る。
【００２６】47、48及び49はそれぞれＰチャネルＭＯＳ
トランジスタ36のソース、ドレイン及びゲートである。
ＰチャネルＭＯＳトランジスタ36のソース47はＮウエル
42と短絡接続され、このソース47とＮウエル42には前記
電源電圧ＳWLが供給される。ドレイン48は上記Ｎチャネ
ルＭＯＳトランジスタ33のドレイン45に接続されてい
る。また、ゲートは前記インバータ図３中のインバータ
32に接続されている。
【００２７】図３中の残りのＮチャネルＭＯＳトランジ
スタ34及びＰチャネルＭＯＳトランジスタ35はそれぞれ
上記のＮチャネルＭＯＳトランジスタ33及びＰチャネル
ＭＯＳトランジスタ36と同様に構成されている。
【００２８】なお、前記メモリセル11やＮＡＮＤゲート
31等、その他の周辺回路のＮチャネルＭＯＳトランジス
タはＰ型半導体基板40に直接に形成されている。このよ
うにメモリセル11をＰ型半導体基板40に直接に形成して
いる理由は、データの書き込み時に基板電流が流れても
メモリセル11の基板電位が浮かないようにするためであ
る。
【００２９】次に図３のメインデコーダ回路23の動作を
説明する。
【００３０】読み出しモード時には、選択すべきワード
線12に対応するＮＡＮＤゲート31には全て“Ｈ”レベル
の信号が入力し、その出力信号は“Ｌ”レベルになる。
また、インバータ32の出力信号は“Ｈ”レベルになる。
従って、各ワード線21に接続されたそれぞれ２個のトラ
ンスファゲートＴ１、Ｔ２のうちＴ１が導通する。この
とき、各トランスファゲートＴ１に信号を与える前記プ
リデコーダ回路21からは入力アドレスに基づき、選択す
べきワード線12に対応する出力端のみから５Ｖの電圧Ｖ
CCが出力され、その他の非選択ワード線に対応する出力
端からは０Ｖの接地電圧ＶSSが出力される。従って、選
択ワード線にのみ５Ｖの電圧が供給される。また、
“Ｌ”レベルの信号が入力するＮＡＮＤゲート31を含む
各単位ではトランスファゲートＴ２が導通する。このと
き、各トランスファゲートＴ２に接続された電源ＳWLは
０Ｖの接地電圧にされており、選択ワード線を含まない
各単位内のワード線には０Ｖの接地電圧ＶSSがそれぞれ
供給される。
【００３１】書き込みモード時は、プリデコーダ回路21
から、選択すべきワード線12に対応する出力端から１２
Ｖの高電圧ＶPPが出力され、その他の非選択ワード線に
対応する出力端からは０Ｖの接地電圧ＶSSが出力され
る。
【００３２】消去モード時は、プリデコーダ回路21か
ら、選択すべきワード線12に対応する出力端から−１０
Ｖの負電圧ＶEEが出力され、その他の非選択ワード線に
対応する出力端からは３Ｖの電圧ＶWLが出力される。ま
た、選択ワード線を含まない各単位ではトランスファゲ
ートＴ２が導通し、このとき、各トランスファゲートＴ
２に接続された電源ＳWLは３Ｖの電圧ＶWLにされる。こ
のため、選択ワード線を含まない各単位内のワード線に
は３Ｖの電圧ＶWLがそれぞれ供給される。
【００３３】図５は上記図３中の各トランスファゲート
Ｔ１に信号を与える前記プリデコーダ回路21の詳細な回
路構成を示す。図５において、一点鎖線で囲まれた部分
はアドレス信号をデコードするデコーダ51であり、アド
レスはＮＡＮＤゲート52によりデコードされる。このＮ
ＡＮＤゲート52によるデコード出力は、インバータ53と
消去モード信号erase 、／erase によって導通制御され
る２個のトランスファゲート54、55を用いることによ
り、消去モード時とそれ以外のモード時とで論理レベル
が反転するようにされる。ＶCC（５Ｖ）系のアドレス信
号はデコーダ51内のＮＡＮＤゲート52でデコードされた
後、二段のレベルシフタ56、57及び２個のＣＭＯＳイン
バータ58、59によってレベル変換された後、図３のメイ
ンデコーダ回路23に供給される。
【００３４】上記レベルシフタ56、57はそれぞれＰチャ
ネルＭＯＳトランジスタ61、62及びＮチャネルＭＯＳト
ランジスタ63、64で構成されている。そして、レベルシ
フタ56側のＰチャネルＭＯＳトランジスタ61、62の各ソ
ースは電源ＳWWL に、ＮチャネルＭＯＳトランジスタ6
3、64の各ソースは接地電圧ＶSSにそれぞれ接続されて
いる。また、レベルシフタ57側のＰチャネルＭＯＳトラ
ンジスタ61、62の各ソースは電源ＳWWL に、Ｎチャネル
ＭＯＳトランジスタ63、64の各ソースは電源ＳBBにそれ
ぞれ接続されている。さらに２個のＣＭＯＳインバータ
58、59には電源ＳWWL1及び電源ＳBBから電源電圧が供給
される。ここで、電源ＳWWL は読み出しモード時はＶCC
（５Ｖ）に、書き込みモード時はＶPP（１２Ｖ）になる
内部電源、電源ＳBBは通常はＶSS（０Ｖ）に、消去モー
ド時はＶEE（−１０Ｖ）になる内部電源、電源ＳWWL1は
基本的には電源ＳWWL と同じであり、消去モード時は３
Ｖになる内部電源である。
【００３５】従って、デコーダ51でデコードされたＶCC
系の信号は、レベルシフタ56で（ＳWWL 〜ＶSS）系の信
号に、レベルシフタ57で（ＳWWL 〜ＳBB）系の信号に、
インバータ58、59で（ＳWWL1〜ＳBB）系の信号に順次変
換される。
【００３６】ところで、上記図３のメインデコーダ回路
23内のＮＡＮＤゲート31に信号を供給する図２中のプリ
デコーダ回路22は、図５中のデコーダ51に替えて図６に
示すようなＮＡＮＤゲート71を設けることによって構成
することができる。このプリデコーダ回路22は、選択さ
れた出力端からは常に“Ｈ”レベルの信号を出力し、非
選択の出力端からは常に“Ｌ”レベルの信号を出力す
る。上記両出力レベルは、図５の場合と同様に二段のレ
ベルシフタ56、57及び２個のＣＭＯＳインバータ58、59
を用いることにより、（ＳWWL1〜ＳBB）系になる。
【００３７】このように上記構成でなるＥＥＰＲＯＭで
は、消去モード時に１つのワード線にのみ消去用の負電
圧が供給され、ワード線単位で消去を行うことができ
る。
【００３８】また、行デコーダ回路において対応するワ
ード線に正電圧や負電圧を供給制御するための回路部分
はそれぞれ４個のトランジスタ、すなわちそれぞれ２個
のＮチャネル及びＰチャネルＭＯＳトランジスタ33ない
し36で構成することができるる。これにより、従来と比
べて１ワード線当り１個のトランジスタの増加のみで行
単位のブロック消去が実現でき、行デコーダ回路の構成
を従来よりも簡略化することができる。
【００３９】また、アドレスバッファ回路の構成を変更
することにより、複数のワード線が同時に選択されるよ
うにすれば、より大きな単位でのブロック消去を行わせ
ることができる。
【００４０】図７は上記第１の実施例の変形例を示す。
この変形例のＥＥＰＲＯＭは、上記図５中のデコーダ51
に替えてＮＡＮＤゲート72のみよりなるデコーダを設け
るようにしたものである。そして、このＮＡＮＤゲート
72にはアドレスの他に消去モード信号／erase が入力さ
れる。このような構成のＥＥＰＲＯＭでは、消去モード
時にプリデコーダ回路21の出力信号が全て負電圧とな
り、全てのワード線12に負電圧が供給されて一括消去が
行われる。
【００４１】図８はこの発明の第２の実施例に係るＥＥ
ＰＲＯＭのメインデコーダ回路の構成を示す回路図であ
る。上記第１の実施例ではＮチャネルＭＯＳトランジス
タ34とＰチャネルＭＯＳトランジスタ36のソース、ドレ
イン間を並列に接続し、その一端を電源ＳWLに接続する
場合を説明したが、この実施例の場合にはＮチャネルＭ
ＯＳトランジスタ34とＰチャネルＭＯＳトランジスタ36
のソース、ドレインの一方を対応するワード線12に共通
に接続し、ＮチャネルＭＯＳトランジスタ34の他端は電
源ＳBBに、ＰチャネルＭＯＳトランジスタ36の他端は電
源ＳWWL1にそれぞれ接続するようにしたものである。
【００４２】図９はこの発明の第３の実施例に係るＥＥ
ＰＲＯＭのメインデコーダ回路の一部の構成を示す回路
図である。この実施例では前記図３のメインデコーダ回
路内のＮＡＮＤゲート31の出力側に、図示のようにセッ
ト信号SET 及びリセット信号RESET で制御されるラッチ
回路73を設け、消去前に、対応するラッチ回路73を消去
する状態にセットする方式と組み合わせれば、任意の個
数のワード線12に同時に負電圧を供給して消去すること
が可能になる。
【００４３】
【発明の効果】以上説明したようにこの発明によれば、
行デコーダ回路の構成を従来よりも簡略化することがで
きる不揮発性半導体記憶装置を提供することにある。
【図面の簡単な説明】
【図１】この発明の第１の実施例に係るＥＥＰＲＯＭを
示すブロック回路図。
【図２】図１のＥＥＰＲＯＭにおけるメモリセルアレイ
の一部及び行デコーダ回路の一部の構成を示す回路図。
【図３】図２の行デコーダ回路のメインデコーダ回路を
詳細に示す回路図。
【図４】図３の回路の一部の素子構造を示す断面図。
【図５】図２の行デコーダ回路のプリデコーダ回路を詳
細に示す回路図。
【図６】図２の行デコーダ回路のプリデコーダ回路の一
部の構成を示す回路図。
【図７】第１の実施例の変形例に係るＥＥＰＲＯＭの一
部の構成を示す回路図。
【図８】この発明の第２の実施例に係るＥＥＰＲＯＭの
一部の構成を示す回路図。
【図９】この発明の第３の実施例に係るＥＥＰＲＯＭの
一部の構成を示す回路図。
【図１０】不揮発性半導体記憶装置の消去モード時の動
作を説明するための回路図。
【図１１】従来の行デコーダ回路のブロック回路図。
【符号の説明】 １…メモリセルアレイ、２…行デコーダ回路、３…列デ
コーダ回路、４…モード切り換え回路、５…モード設定
信号発生回路、６…読み出し用中間電圧発生回路、７…
消去用負電圧発生回路、８…書き込み用高電圧発生回
路、11…メモリセル、12…ワード線、13…ビット線、14
…ソース線、21，22…プリデコーダ回路、23…メインデ
コーダ回路、31…ＮＡＮＤゲート、33，34…Ｎチャネル
ＭＯＳトランジスタ、35，36…ＰチャネルＭＯＳトラン
ジスタ、Ｔ１，Ｔ２…ＣＭＯＳ型のトランスファゲー
ト、40…Ｐ型半導体基板、41，42…Ｎウエル、43…Ｐウ
エル、51…デコーダ、52…ＮＡＮＤゲート、54，55…ト
ランスファゲート、56，57…レベルシフタ、58，59…Ｃ
ＭＯＳインバータ、71，72…ＮＡＮＤゲート、73…ラッ
チ回路。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 電気的消去、再書き込みが可能な複数の
    メモリセルトランジスタが行列状に配列されたメモリセ
    ルアレイと、 上記メモリセルアレイの行方向の各メモリセルトランジ
    スタのゲートに共通に接続された複数のワード線と、 上記メモリセルアレイの列方向の各メモリセルトランジ
    スタのドレインに共通に接続された複数のビット線と、 プリデコーダ回路を有し、入力アドレスに応じていずれ
    か１つのワード線を選択し、データ消去モード時には選
    択ワード線に対して負電圧を出力する共に非選択ワード
    線に対して０Ｖもしくはそれ以上の正電圧を出力する行
    デコーダ回路とを具備し、 上記行デコーダ回路内には上記各ワード線に対応してそ
    れぞれ、 ソース、ドレイン間の一端が上記複数のワード線のうち
    対応する１つのワード線に接続され、ソース、ドレイン
    間の他端が上記プリデコーダ回路の対応する出力端に接
    続され、ゲートに第１の論理信号が供給される第１のＮ
    チャネルＭＯＳトランジスタと、 ソース、ドレイン間の一端が上記複数のワード線のうち
    対応する１つのワード線に接続され、ソース、ドレイン
    間の他端にはデータ消去モード時に０Ｖもしくはそれ以
    上の正電圧が供給され、データ消去モード時以外は低論
    理レベルの信号が供給され、ゲートに上記第１の論理信
    号の反転信号が供給される第２のＮチャネルＭＯＳトラ
    ンジスタと、 ソース、ドレイン間が上記第１のＮチャネルＭＯＳトラ
    ンジスタのソース、ドレイン間に並列に接続され、ゲー
    トに上記第１の論理信号の反転信号が供給される第１の
    ＰチャネルＭＯＳトランジスタと、 ソース、ドレイン間が上記第２のＮチャネルＭＯＳトラ
    ンジスタのソース、ドレイン間に並列に接続され、ゲー
    トに上記第１の論理信号が供給される第２のＰチャネル
    ＭＯＳトランジスタとが設けられてなることを特徴とす
    る不揮発性半導体記憶装置。
  2. 【請求項２】 電気的消去、再書き込みが可能な複数の
    メモリセルトランジスタが行列状に配列されたメモリセ
    ルアレイと、 上記メモリセルアレイの行方向の各メモリセルトランジ
    スタのゲートに共通に接続された複数のワード線と、 上記メモリセルアレイの列方向の各メモリセルトランジ
    スタのドレインに共通に接続された複数のビット線と、 プリデコーダ回路を有し、入力アドレスに応じていずれ
    か１つのワード線を選択し、データ消去モード時には選
    択ワード線に対して負電圧を出力する共に非選択ワード
    線に対して０Ｖもしくはそれ以上の正電圧を出力する行
    デコーダ回路とを具備し、 上記行デコーダ回路内には上記各ワード線に対応してそ
    れぞれ、 ソース、ドレイン間の一端が上記複数のワード線のうち
    対応する１つのワード線に接続され、ソース、ドレイン
    間の他端が上記プリデコーダ回路の対応する出力端に接
    続され、ゲートに第１の論理信号が供給される第１のＮ
    チャネルＭＯＳトランジスタと、 ソース、ドレイン間の一端が上記複数のワード線のうち
    対応する１つのワード線に接続され、ソース、ドレイン
    間の他端にはデータ消去モード時に負電圧が供給され、
    データ消去モード時以外は０Ｖの電圧が供給され、ゲー
    トに上記第１の論理信号の反転信号が供給される第２の
    ＮチャネルＭＯＳトランジスタと、 ソース、ドレイン間が上記第１のＮチャネルＭＯＳトラ
    ンジスタのソース、ドレイン間に並列に接続され、ゲー
    トに上記第１の論理信号の反転信号が供給される第１の
    ＰチャネルＭＯＳトランジスタと、 ソース、ドレイン間の一端が上記複数のワード線のうち
    対応する１つのワード線に接続され、ソース、ドレイン
    間の他端には０Ｖもしくはそれ以上の正電圧が供給さ
    れ、ゲートに上記第１の論理信号が供給される第２のＰ
    チャネルＭＯＳトランジスタとが設けられてなることを
    特徴とする不揮発性半導体記憶装置。
  3. 【請求項３】 前記プリデコーダ回路は、入力アドレス
    に応じて選択された出力端からは、データの読み出し及
    び書き込みモード時には高論理レベルの信号を、消去モ
    ード時には負電圧をそれぞれ出力し、非選択の出力端か
    らは、データの読み出し及び書き込みモード時には低論
    理レベルの信号を、消去モード時には高論理レベルの信
    号をそれぞれ出力するように構成されていることを特徴
    とする請求項１または２に記載の不揮発性半導体記憶装
    置。
  4. 【請求項４】 前記第１及び第２のＮチャネルＭＯＳト
    ランジスタがＰ型半導体基板に設けられたＰウエルにそ
    れぞれ形成され、このＰウエルにはデータの消去モード
    時に負電圧が、消去モード時以外は０Ｖの電圧がそれぞ
    れ供給されることを特徴とする請求項１または２に記載
    の不揮発性半導体記憶装置。
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