JPH04243096A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH04243096A JPH04243096A JP3003272A JP327291A JPH04243096A JP H04243096 A JPH04243096 A JP H04243096A JP 3003272 A JP3003272 A JP 3003272A JP 327291 A JP327291 A JP 327291A JP H04243096 A JPH04243096 A JP H04243096A
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- Japan
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- cmj
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000007547 defect Effects 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 description 121
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 210000003771 C cell Anatomy 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000415 inactivating effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は不揮発性半導体記憶装
置に関するものである。近年、パーソナルコンピュータ
が低価格化されて一般普及が進み、これにともなって益
々動作の高速化が図られている。このような状況におい
てCPUの磁気ディスクで構成される補助記憶装置への
アクセス時間が動作高速化の障害となり、これを解決す
るために補助記憶装置として半導体記憶装置を使用する
ようになりつつある。
置に関するものである。近年、パーソナルコンピュータ
が低価格化されて一般普及が進み、これにともなって益
々動作の高速化が図られている。このような状況におい
てCPUの磁気ディスクで構成される補助記憶装置への
アクセス時間が動作高速化の障害となり、これを解決す
るために補助記憶装置として半導体記憶装置を使用する
ようになりつつある。
【0002】ところが、現在補助記憶装置として使用さ
れている半導体記憶装置は主にDRAM(稀にSRAM
も使用されることもある。)であって、電源切断時には
格納データが消去されてしまうため、電源バックアップ
用の電池が必要となっている。一方、上記のような補助
記憶装置として電気的に書き換え可能な不揮発性半導体
記憶装置であるEEPROM(Electrical
Eraseable Programmable Re
ad Only Memory)が注目されはじめてい
るが、このEEPROMは1セルで2トランジスタを必
要とする構成であるため、1セル当たりの占有面積が大
きくなって製造コストが高いという問題点がある。そこ
で、セル占有面積が紫外線消去型のEPROM(Era
seable Programmable Read
Only Memory )と同程度の一括消去型(フ
ラッシュ消去型)のEEPROMの使用検討がなされて
いる。
れている半導体記憶装置は主にDRAM(稀にSRAM
も使用されることもある。)であって、電源切断時には
格納データが消去されてしまうため、電源バックアップ
用の電池が必要となっている。一方、上記のような補助
記憶装置として電気的に書き換え可能な不揮発性半導体
記憶装置であるEEPROM(Electrical
Eraseable Programmable Re
ad Only Memory)が注目されはじめてい
るが、このEEPROMは1セルで2トランジスタを必
要とする構成であるため、1セル当たりの占有面積が大
きくなって製造コストが高いという問題点がある。そこ
で、セル占有面積が紫外線消去型のEPROM(Era
seable Programmable Read
Only Memory )と同程度の一括消去型(フ
ラッシュ消去型)のEEPROMの使用検討がなされて
いる。
【0003】
【従来の技術】EEPROMを構成するセルトランジス
タは図8に示すようにフローティングゲートを有する二
重ゲート構造のトンネル消去ーアバランシュ書き込み型
のセルトランジスタCで構成され、このセルトランジス
タにデータ「0」を書き込む場合には図9に示すように
ドレイン及びコントロールゲートに書き込み用高電圧V
ppを印加するとともにソースをグランドGNDに接続
してフローティングゲートに電子を注入する。このよう
な動作によりデータ「0」が書き込まれたセルトランジ
スタCでは図7に示す特性曲線D0 で動作し、コント
ロールゲートに1/0判定電圧V0/1 すなわちセル
選択信号が入力されてもドレインーソース間に電流ID
Sは流れずオフ状態となる。
タは図8に示すようにフローティングゲートを有する二
重ゲート構造のトンネル消去ーアバランシュ書き込み型
のセルトランジスタCで構成され、このセルトランジス
タにデータ「0」を書き込む場合には図9に示すように
ドレイン及びコントロールゲートに書き込み用高電圧V
ppを印加するとともにソースをグランドGNDに接続
してフローティングゲートに電子を注入する。このよう
な動作によりデータ「0」が書き込まれたセルトランジ
スタCでは図7に示す特性曲線D0 で動作し、コント
ロールゲートに1/0判定電圧V0/1 すなわちセル
選択信号が入力されてもドレインーソース間に電流ID
Sは流れずオフ状態となる。
【0004】一方、書き込まれたデータ「0」を消去す
る場合には図8に示すようにドレインを開放状態として
ゲートをグランドGNDに接続し、ソースには前記高電
圧Vppを印加してフローティングゲートの電子を抜く
。 このような動作によりデータ「0」が消去されたセルト
ランジスタCでは図7に示す特性曲線D1 で動作し、
コントロールゲートに1/0判定電圧V0/1 が入力
されるとオン状態となり、データ「1」が格納されたこ
とになる。
る場合には図8に示すようにドレインを開放状態として
ゲートをグランドGNDに接続し、ソースには前記高電
圧Vppを印加してフローティングゲートの電子を抜く
。 このような動作によりデータ「0」が消去されたセルト
ランジスタCでは図7に示す特性曲線D1 で動作し、
コントロールゲートに1/0判定電圧V0/1 が入力
されるとオン状態となり、データ「1」が格納されたこ
とになる。
【0005】このようなセルトランジスタを使用して構
成されるセルアレイの一例を図6に従って説明すると、
行方向に並設された多数のセルトランジスタCのコント
ロールゲートには例えばセルトランジスタC11〜C1
jにはワード線WL1 というように共通のワード線W
Lm が接続され、列方向に並設された多数のセルトラ
ンジスタCのドレインには共通のビット線BLn が接
続され、各セルトランジスタCのソースはグランドGN
Dに接続される。なお、各ビット線BL1 〜BLj
には各セルトランジスタにデータが書き込まれているか
否かにより電位が確定されるように例えば負荷抵抗R2
1 〜R2j を介して電源Vccを印加する。
成されるセルアレイの一例を図6に従って説明すると、
行方向に並設された多数のセルトランジスタCのコント
ロールゲートには例えばセルトランジスタC11〜C1
jにはワード線WL1 というように共通のワード線W
Lm が接続され、列方向に並設された多数のセルトラ
ンジスタCのドレインには共通のビット線BLn が接
続され、各セルトランジスタCのソースはグランドGN
Dに接続される。なお、各ビット線BL1 〜BLj
には各セルトランジスタにデータが書き込まれているか
否かにより電位が確定されるように例えば負荷抵抗R2
1 〜R2j を介して電源Vccを印加する。
【0006】従って、多数のワード線WL1 〜WLi
及びビット線BL1 〜BLj の中からそれぞれ1
本ずつが選択されると、選択されたワード線WLm 及
びビット線BLn が交差する位置のセルトランジスタ
Cmnが選択され、そのセルトランジスタCmnに前記
データ「0」が格納されていれば同セルトランジスタC
mnがオフされて選択されたビット線がHレベルとなる
。また、選択されたセルトランジスタCmnにデータ「
1」が格納されていれば、同セルトランジスタCmnが
オンされて選択されたビット線BLn がLレベルとな
り、このようなビット線電位がセル情報としてセンスア
ンプで読み出される。
及びビット線BL1 〜BLj の中からそれぞれ1
本ずつが選択されると、選択されたワード線WLm 及
びビット線BLn が交差する位置のセルトランジスタ
Cmnが選択され、そのセルトランジスタCmnに前記
データ「0」が格納されていれば同セルトランジスタC
mnがオフされて選択されたビット線がHレベルとなる
。また、選択されたセルトランジスタCmnにデータ「
1」が格納されていれば、同セルトランジスタCmnが
オンされて選択されたビット線BLn がLレベルとな
り、このようなビット線電位がセル情報としてセンスア
ンプで読み出される。
【0007】
【発明が解決しようとする課題】上記のようなセルトラ
ンジスタCではデータ「0」の消去動作時にフローティ
ングゲートから電子を抜き過ぎて過剰消去状態となると
、同セルトランジスタCは例えば図7に示す特性曲線D
1oで動作してしきい値電圧が負になるため、常時オン
状態となる。従って、このようなセルトランジスタCが
発生すると、そのセルトランジスタに接続されたビット
線BLの電位は常にLレベルとなって当該ビット線BL
に接続された他のセルトランジスタを選択してもそのセ
ル情報を読み出すことができなくなって読出し不良が発
生するという問題点がある。
ンジスタCではデータ「0」の消去動作時にフローティ
ングゲートから電子を抜き過ぎて過剰消去状態となると
、同セルトランジスタCは例えば図7に示す特性曲線D
1oで動作してしきい値電圧が負になるため、常時オン
状態となる。従って、このようなセルトランジスタCが
発生すると、そのセルトランジスタに接続されたビット
線BLの電位は常にLレベルとなって当該ビット線BL
に接続された他のセルトランジスタを選択してもそのセ
ル情報を読み出すことができなくなって読出し不良が発
生するという問題点がある。
【0008】そこで、このような不具合を解決するため
に電気的消去と読出しを繰り返し行なって、消去された
セルトランジスタのしきい値が負にならないように監視
しながらしきい値が一定の値になるまでこの動作を繰り
返すような消去方法も提案されているが、消去時間にか
なりの時間を必要とするとともにこの動作を制御するC
PUがバスを占有するため、システムの動作速度を低下
させるという問題点がある。
に電気的消去と読出しを繰り返し行なって、消去された
セルトランジスタのしきい値が負にならないように監視
しながらしきい値が一定の値になるまでこの動作を繰り
返すような消去方法も提案されているが、消去時間にか
なりの時間を必要とするとともにこの動作を制御するC
PUがバスを占有するため、システムの動作速度を低下
させるという問題点がある。
【0009】この発明の目的は、フローティングゲート
を有する二重ゲート構造のトンネル消去ーアバランシュ
書き込み型のセルトランジスタでセルアレイが構成され
る不揮発性半導体記憶装置でセルトランジスタが過剰消
去されても読出し不良を発生させることのない不揮発性
半導体記憶装置を提供するにある。
を有する二重ゲート構造のトンネル消去ーアバランシュ
書き込み型のセルトランジスタでセルアレイが構成され
る不揮発性半導体記憶装置でセルトランジスタが過剰消
去されても読出し不良を発生させることのない不揮発性
半導体記憶装置を提供するにある。
【0010】
【課題を解決するための手段】図1は本発明の原理説明
図である。すなわち、電気的に消去及び書換え可能な不
揮発性セルトランジスタCijを行方向及び列方向に多
数並設して構成するセルアレイ1は、行方向に並設され
たセルトランジスタCmjには共通のワード線WLm
がそれぞれ接続され、列方向に並設されたセルトランジ
スタCinには共通のビット線BLn が接続され、ワ
ード線WLm 及びビット線BLn を選択することに
よりセルトランジスタCmnを選択してセル情報の書き
込みあるいは読出しが行われる。そして、行方向に並設
されたセルトランジスタCmjの各ソースには選択され
た該セルトランジスタCmjを活性化可能とする共通の
第一の選択素子E1m が接続され、該第一の選択素子
E1m には当該行を選択するワード線WLm の選択
と同期した第一の選択信号SG1m により該第一の選
択素子E1m をオン動作させ、セルトランジスタCm
jのドレインを電源Vs1と電気的に接続させる構成と
した。
図である。すなわち、電気的に消去及び書換え可能な不
揮発性セルトランジスタCijを行方向及び列方向に多
数並設して構成するセルアレイ1は、行方向に並設され
たセルトランジスタCmjには共通のワード線WLm
がそれぞれ接続され、列方向に並設されたセルトランジ
スタCinには共通のビット線BLn が接続され、ワ
ード線WLm 及びビット線BLn を選択することに
よりセルトランジスタCmnを選択してセル情報の書き
込みあるいは読出しが行われる。そして、行方向に並設
されたセルトランジスタCmjの各ソースには選択され
た該セルトランジスタCmjを活性化可能とする共通の
第一の選択素子E1m が接続され、該第一の選択素子
E1m には当該行を選択するワード線WLm の選択
と同期した第一の選択信号SG1m により該第一の選
択素子E1m をオン動作させ、セルトランジスタCm
jのドレインを電源Vs1と電気的に接続させる構成と
した。
【0011】また、図2に示すように行方向に並設され
たセルトランジスタCmjの各ソースには前記第一の選
択素子E1m のオフ動作時に該セルトランジスタCm
jを非活性化する電源Vs2が抵抗R1m を介して供
給される構成とした。また、図4に示すように行方向に
並設されたセルトランジスタCmjの各ソースには前記
第一の選択素子E1m のオフ動作時に該セルトランジ
スタCmjを非活性化する電源Vs2が第二の選択素子
E2m を介して供給され、該第二の選択素子E2m
のゲートには前記第一の選択信号SG1m と同期する
第二の選択信号SG2mが入力される構成とした。
たセルトランジスタCmjの各ソースには前記第一の選
択素子E1m のオフ動作時に該セルトランジスタCm
jを非活性化する電源Vs2が抵抗R1m を介して供
給される構成とした。また、図4に示すように行方向に
並設されたセルトランジスタCmjの各ソースには前記
第一の選択素子E1m のオフ動作時に該セルトランジ
スタCmjを非活性化する電源Vs2が第二の選択素子
E2m を介して供給され、該第二の選択素子E2m
のゲートには前記第一の選択信号SG1m と同期する
第二の選択信号SG2mが入力される構成とした。
【0012】
【作用】m番目のワード線WLm を選択すると、当該
ワード線WLm に対応する第一の選択素子E1m の
オン動作により選択されたワード線WLm に接続され
たセルトランジスタCmjだけが活性化可能となる。従
って、この状態でn番目のビット線BLn を選択する
と選択されたセルトランジスタCmnのセル情報だけが
ビット線BLn に読み出される。
ワード線WLm に対応する第一の選択素子E1m の
オン動作により選択されたワード線WLm に接続され
たセルトランジスタCmjだけが活性化可能となる。従
って、この状態でn番目のビット線BLn を選択する
と選択されたセルトランジスタCmnのセル情報だけが
ビット線BLn に読み出される。
【0013】また、ワード線WLm の非選択時には当
該ワード線に対応する第一の選択素子E1m がオフさ
れ、その第一の選択素子E1m のオフ動作時には抵抗
R1m あるいは第二の選択素子E2m により当該ワ
ード線WLm に接続されたセルトランジスタCmjの
各ソースに電源Vs2が供給されて、該セルトランジス
タCmjが確実に不活性化される。
該ワード線に対応する第一の選択素子E1m がオフさ
れ、その第一の選択素子E1m のオフ動作時には抵抗
R1m あるいは第二の選択素子E2m により当該ワ
ード線WLm に接続されたセルトランジスタCmjの
各ソースに電源Vs2が供給されて、該セルトランジス
タCmjが確実に不活性化される。
【0014】
【実施例】以下、この発明を具体化した第一の実施例を
図2及び図3に従って説明する。図2に示すセルアレイ
1aは前記従来例と同様に行方向にi行、列方向にj列
のセルトランジスタC11〜Cijで構成され、各行の
セルトランジスタのコントロールゲートはワード線WL
1 〜WLi にそれぞれ接続され、各列のセルトラン
ジスタのドレインはビット線BL1 〜BLj にそれ
ぞれ接続されている。
図2及び図3に従って説明する。図2に示すセルアレイ
1aは前記従来例と同様に行方向にi行、列方向にj列
のセルトランジスタC11〜Cijで構成され、各行の
セルトランジスタのコントロールゲートはワード線WL
1 〜WLi にそれぞれ接続され、各列のセルトラン
ジスタのドレインはビット線BL1 〜BLj にそれ
ぞれ接続されている。
【0015】各行のセルトランジスタのソースは第一の
選択素子としての共通のNチャネルMOSトランジスタ
E11 〜E1i のドレインに接続されるとともに抵
抗R11 〜R1i を介して電源Vs2が供給されて
いる。そして、各トランジスタE11 〜E1i のゲ
ートには対応するワード線WL1 〜WLi の選択と
同期した第一の選択信号SG11 〜SG1i が入力
され、ソースは電源Vs1すなわちこの実施例ではグラ
ンドに接続されている。
選択素子としての共通のNチャネルMOSトランジスタ
E11 〜E1i のドレインに接続されるとともに抵
抗R11 〜R1i を介して電源Vs2が供給されて
いる。そして、各トランジスタE11 〜E1i のゲ
ートには対応するワード線WL1 〜WLi の選択と
同期した第一の選択信号SG11 〜SG1i が入力
され、ソースは電源Vs1すなわちこの実施例ではグラ
ンドに接続されている。
【0016】さて、このようなセルアレイ1aでは例え
ばワード線WL1 が選択されるとセルトランジスタC
11〜C1jのコントロールゲートにセル選択信号が入
力される。この時、トランジスタE11 〜E1i の
中からトランジスタE11 のゲートだけに選択信号S
G11 が同期して入力されれば同トランジスタE11
がオンされ、各セルトランジスタC11〜C1jのソ
ースがグランドレベルまで低下する。この状態で例えば
ビット線BL1 が選択されるとセルトランジスタC1
1が選択されてそのセル情報がビット線BL1 に読み
出され、セルトランジスタC11にデータ「0」が書き
込まれていれば同セルトランジスタC11がオフされて
ビット線BL1 はHレベルとなり、データ「1」が書
き込まれている場合には同セルトランジスタC11がオ
ンされてビット線BL1はLレベルとなる。そして、ト
ランジスタE11 以外はオンされていないので、ビッ
ト線BL1 に接続される他のセルトランジスタC21
〜Ci1のいずれかが過剰消去されて常時オン状態とな
っていても同セルトランジスタC21〜Ci1のソース
はグランドに接続されていないので、セルトランジスタ
C11のセル情報の読出しに影響を及ぼすことはない。
ばワード線WL1 が選択されるとセルトランジスタC
11〜C1jのコントロールゲートにセル選択信号が入
力される。この時、トランジスタE11 〜E1i の
中からトランジスタE11 のゲートだけに選択信号S
G11 が同期して入力されれば同トランジスタE11
がオンされ、各セルトランジスタC11〜C1jのソ
ースがグランドレベルまで低下する。この状態で例えば
ビット線BL1 が選択されるとセルトランジスタC1
1が選択されてそのセル情報がビット線BL1 に読み
出され、セルトランジスタC11にデータ「0」が書き
込まれていれば同セルトランジスタC11がオフされて
ビット線BL1 はHレベルとなり、データ「1」が書
き込まれている場合には同セルトランジスタC11がオ
ンされてビット線BL1はLレベルとなる。そして、ト
ランジスタE11 以外はオンされていないので、ビッ
ト線BL1 に接続される他のセルトランジスタC21
〜Ci1のいずれかが過剰消去されて常時オン状態とな
っていても同セルトランジスタC21〜Ci1のソース
はグランドに接続されていないので、セルトランジスタ
C11のセル情報の読出しに影響を及ぼすことはない。
【0017】従って、このセルアレイ1aでは各セルト
ランジスタC11〜Cijのいずれかが過剰消去状態で
あっても、選択されたセルトランジスタのセル情報を性
格に読み出すことができる。上記のようなセルアレイ1
aは例えば図3に示す周辺回路に基づいてデータ書き込
み及び読出し動作と書き込みデータの消去動作とが行わ
れ、次にその動作を説明する。なお、図3においては説
明を簡略化するためにアドレス信号の入力端子はワード
線の選択信号入力端子A0とビット線の選択信号入力端
子A1の2端子のみを記載し、2a〜2gはAND回路
、Tr1〜Tr6はNチャネルMOSトランジスタ、3
aはインバータである。また、セルアレイ1aの端子V
s1はグランドGNDに接続され、セルアレイ1a内で
前記トランジスタE11 〜E1i のソースに接続さ
れている。AND回路2b,2cはセルトランジスタへ
のデータ書き込み時には高電圧Vppを出力し、AND
回路2f,2gはデータ消去時に高電圧Vppを出力す
る。
ランジスタC11〜Cijのいずれかが過剰消去状態で
あっても、選択されたセルトランジスタのセル情報を性
格に読み出すことができる。上記のようなセルアレイ1
aは例えば図3に示す周辺回路に基づいてデータ書き込
み及び読出し動作と書き込みデータの消去動作とが行わ
れ、次にその動作を説明する。なお、図3においては説
明を簡略化するためにアドレス信号の入力端子はワード
線の選択信号入力端子A0とビット線の選択信号入力端
子A1の2端子のみを記載し、2a〜2gはAND回路
、Tr1〜Tr6はNチャネルMOSトランジスタ、3
aはインバータである。また、セルアレイ1aの端子V
s1はグランドGNDに接続され、セルアレイ1a内で
前記トランジスタE11 〜E1i のソースに接続さ
れている。AND回路2b,2cはセルトランジスタへ
のデータ書き込み時には高電圧Vppを出力し、AND
回路2f,2gはデータ消去時に高電圧Vppを出力す
る。
【0018】さて、読出し動作時には図3においてイレ
ーズ信号バーE及びライト信号バーWはそれぞれHレベ
ルが入力される。すると、AND回路2aの出力信号は
HレベルとなってトランジスタTr2はオンされ、イン
バータ3aの出力信号はLレベルとなってトランジスタ
Tr1はオフされてセルアレイ1aの電源供給端子Vs
2に前記0/1判定電圧に等しいバイアス電圧Bが供給
される。ここで例えばアドレス信号A0がHレベルとな
るとAND回路2bの出力信号がHレベルとなるととも
にAND回路2cの出力信号はLレベルとなり、ワード
線WL1 が選択されてHレベルとなると同時にセルア
レイ1a内の前記トランジスタE11 のゲートにHレ
ベルの選択信号SG11 が入力される。
ーズ信号バーE及びライト信号バーWはそれぞれHレベ
ルが入力される。すると、AND回路2aの出力信号は
HレベルとなってトランジスタTr2はオンされ、イン
バータ3aの出力信号はLレベルとなってトランジスタ
Tr1はオフされてセルアレイ1aの電源供給端子Vs
2に前記0/1判定電圧に等しいバイアス電圧Bが供給
される。ここで例えばアドレス信号A0がHレベルとな
るとAND回路2bの出力信号がHレベルとなるととも
にAND回路2cの出力信号はLレベルとなり、ワード
線WL1 が選択されてHレベルとなると同時にセルア
レイ1a内の前記トランジスタE11 のゲートにHレ
ベルの選択信号SG11 が入力される。
【0019】一方、アドレス信号A1がHレベルとなる
とAND回路2dの出力信号がHレベルとなるとともに
AND回路2eの出力信号はLレベルとなり、この結果
トランジスタTr3がオンされることによりビット線B
L1 が選択されてセンスアンプ4に接続され、選択さ
れたセルトランジスタのセル情報がセンスアンプ4で増
幅されて出力信号Dout として出力される。従って
、アドレス信号A0,A1に基づいて選択されたセルト
ランジスタのセル情報が読出し可能となる。
とAND回路2dの出力信号がHレベルとなるとともに
AND回路2eの出力信号はLレベルとなり、この結果
トランジスタTr3がオンされることによりビット線B
L1 が選択されてセンスアンプ4に接続され、選択さ
れたセルトランジスタのセル情報がセンスアンプ4で増
幅されて出力信号Dout として出力される。従って
、アドレス信号A0,A1に基づいて選択されたセルト
ランジスタのセル情報が読出し可能となる。
【0020】また、書き込み動作時にはイレーズ信号バ
ーEはHレベル、ライト信号バーWはLレベルが入力さ
れる。すると、AND回路2a及びインバータ3aの出
力信号はともにLレベルとなってトランジスタTr1,
Tr2はオフされるため、セルアレイ1aの電源電圧供
給端子には電源が供給されない。この状態で例えばアド
レス信号A0がHレベルとなるとAND回路2bから書
き込み用の高電圧電源Vppがワード線WL1 及びト
ランジスタE11 のゲートに出力され、ワード線WL
1 に接続されたセルトランジスタC11〜C1jのコ
ントロールゲートには電源電圧Vppが印加され、ソー
スはグランドGNDに接続された状態となる。
ーEはHレベル、ライト信号バーWはLレベルが入力さ
れる。すると、AND回路2a及びインバータ3aの出
力信号はともにLレベルとなってトランジスタTr1,
Tr2はオフされるため、セルアレイ1aの電源電圧供
給端子には電源が供給されない。この状態で例えばアド
レス信号A0がHレベルとなるとAND回路2bから書
き込み用の高電圧電源Vppがワード線WL1 及びト
ランジスタE11 のゲートに出力され、ワード線WL
1 に接続されたセルトランジスタC11〜C1jのコ
ントロールゲートには電源電圧Vppが印加され、ソー
スはグランドGNDに接続された状態となる。
【0021】AND回路2d,2eはLレベルのライト
信号バーWによりその出力信号がともにLレベルとなる
。Hレベルの入力データDinが入力されるとアドレス
信号A1に基づいてAND回路2f,2gのいずれか一
方がHレベル、他方がLレベルとなり、トランジスタT
r5,もしくは同Tr6を介してビット線BL1,BL
2のいずれかに電源電圧Vppが供給される。従って、
選択されたセルトランジスタはコントロールゲート及び
ドレインに電源Vppが供給され、ソースはグランドG
NDに接続されることにより書き込み動作が行われる。 なお、この時センスアンプ4は入力信号として電源電圧
Vccが抵抗R2を介して入力されるため、出力信号は
Hレベルに固定された状態となる。
信号バーWによりその出力信号がともにLレベルとなる
。Hレベルの入力データDinが入力されるとアドレス
信号A1に基づいてAND回路2f,2gのいずれか一
方がHレベル、他方がLレベルとなり、トランジスタT
r5,もしくは同Tr6を介してビット線BL1,BL
2のいずれかに電源電圧Vppが供給される。従って、
選択されたセルトランジスタはコントロールゲート及び
ドレインに電源Vppが供給され、ソースはグランドG
NDに接続されることにより書き込み動作が行われる。 なお、この時センスアンプ4は入力信号として電源電圧
Vccが抵抗R2を介して入力されるため、出力信号は
Hレベルに固定された状態となる。
【0022】また、消去動作時にはイレーズ信号バーE
がLレベルとなる。すると、AND回路2aの出力信号
はLレベル、インバータ3aの出力信号はHレベルとな
るため、セルアレイ1の電源電圧供給端子Vs2には高
電圧電源Vppが供給される。AND回路2b〜2gの
出力信号はアドレス信号A0,A1及び入力データDi
nに関わらずLレベルとなり、トランジスタTr3〜T
r6はオフ状態となる。従って、セルアレイ1内の各セ
ルトランジスタのドレインはオープン状態となり、コン
トロールゲートにはLレベルが入力され、ソースには高
電圧電源Vppが入力されて各セルトランジスタにおい
て同時に消去動作が行われる。
がLレベルとなる。すると、AND回路2aの出力信号
はLレベル、インバータ3aの出力信号はHレベルとな
るため、セルアレイ1の電源電圧供給端子Vs2には高
電圧電源Vppが供給される。AND回路2b〜2gの
出力信号はアドレス信号A0,A1及び入力データDi
nに関わらずLレベルとなり、トランジスタTr3〜T
r6はオフ状態となる。従って、セルアレイ1内の各セ
ルトランジスタのドレインはオープン状態となり、コン
トロールゲートにはLレベルが入力され、ソースには高
電圧電源Vppが入力されて各セルトランジスタにおい
て同時に消去動作が行われる。
【0023】次に、この発明を具体化した第二の実施例
を図4及び図5に従って説明する。図4に示すセルアレ
イ1bは前記実施例のセルアレイ1aの抵抗R11 〜
R1i を第二の選択素子としてのPチャネルMOSト
ランジスタE21 〜E2i 置き換えたものであり、
同トランジスタE21〜E2i のゲートには選択信号
SG21 〜SG22 が入力され、図5に示す周辺回
路で各動作が行われる。なお、図5においてTr7,T
r8はNチャネルMOSトランジスタ、2h〜2iはA
ND回路、5a,5bはOR回路、3bはインバータ、
6aはNAND回路であり、セルアレイ1bの端子Vs
2には前記バイアス電圧Bが常時供給され、セルアレイ
1b内でトランジスタE21 〜E2i のソースに同
バイアス電圧Bが供給されている。
を図4及び図5に従って説明する。図4に示すセルアレ
イ1bは前記実施例のセルアレイ1aの抵抗R11 〜
R1i を第二の選択素子としてのPチャネルMOSト
ランジスタE21 〜E2i 置き換えたものであり、
同トランジスタE21〜E2i のゲートには選択信号
SG21 〜SG22 が入力され、図5に示す周辺回
路で各動作が行われる。なお、図5においてTr7,T
r8はNチャネルMOSトランジスタ、2h〜2iはA
ND回路、5a,5bはOR回路、3bはインバータ、
6aはNAND回路であり、セルアレイ1bの端子Vs
2には前記バイアス電圧Bが常時供給され、セルアレイ
1b内でトランジスタE21 〜E2i のソースに同
バイアス電圧Bが供給されている。
【0024】このような構成により、読出し動作時にイ
レーズ信号バーE及びライト信号バーWがHレベルとな
ると、トランジスタTr7はオフされるとともにトラン
ジスタTr8はオンされてセルアレイ1bの端子Vs1
にはグランドGNDのレベルが供給され、セルアレイ1
b内で各トランジスタE11 〜E1i のソースはグ
ランド電位となる。また、NAND回路6aはLレベル
の信号を出力するためセルアレイ1b内でトランジスタ
E21 〜E2i はオンされ、各セルトランジスタの
ソースにはバイアス電圧Bが供給される。
レーズ信号バーE及びライト信号バーWがHレベルとな
ると、トランジスタTr7はオフされるとともにトラン
ジスタTr8はオンされてセルアレイ1bの端子Vs1
にはグランドGNDのレベルが供給され、セルアレイ1
b内で各トランジスタE11 〜E1i のソースはグ
ランド電位となる。また、NAND回路6aはLレベル
の信号を出力するためセルアレイ1b内でトランジスタ
E21 〜E2i はオンされ、各セルトランジスタの
ソースにはバイアス電圧Bが供給される。
【0025】この状態で例えばアドレス信号A0,A1
がHレベルとなるとAND回路2h及びOR回路5aの
出力信号はHレベルとなるとともにAND回路2i及び
OR回路5bの出力信号はLレベルとなるため、ワード
線WL1 が選択されるとともに、ワード線WL1 に
対応するトランジスタE11 に選択信号SG11 が
入力されてオンされる。この結果セルトランジスタC1
1〜C1jが活性化されるとともにトランジスタE11
がオンされて各セルトランジスタC11〜C1jのソ
ースはグランドレベルとなる。また、AND回路2dの
出力信号はHレベル、AND回路2e〜2gの出力信号
はLレベルとなってトランジスタTr3がオンされるこ
とによりビット線BL1 が選択されてセルトランジス
タC11が選択され、同セルトランジスタC11のセル
情報がビット線BL1 を介して読み出され、センスア
ンプで増幅されて出力信号Dout として出力される
。
がHレベルとなるとAND回路2h及びOR回路5aの
出力信号はHレベルとなるとともにAND回路2i及び
OR回路5bの出力信号はLレベルとなるため、ワード
線WL1 が選択されるとともに、ワード線WL1 に
対応するトランジスタE11 に選択信号SG11 が
入力されてオンされる。この結果セルトランジスタC1
1〜C1jが活性化されるとともにトランジスタE11
がオンされて各セルトランジスタC11〜C1jのソ
ースはグランドレベルとなる。また、AND回路2dの
出力信号はHレベル、AND回路2e〜2gの出力信号
はLレベルとなってトランジスタTr3がオンされるこ
とによりビット線BL1 が選択されてセルトランジス
タC11が選択され、同セルトランジスタC11のセル
情報がビット線BL1 を介して読み出され、センスア
ンプで増幅されて出力信号Dout として出力される
。
【0026】この時、ビット線BL1 に接続される他
のセルトランジスタC21〜Ci1のいずれかが過剰消
去状態であってもトランジスタE12 〜E1i はオ
フ状態となるので、セルトランジスタC11のセル情報
の読出しに影響することはなく、同様にしてアドレス信
号に基づいて他のセルトランジスタのセル情報が読み出
される。一方、消去動作時にはイレーズ信号バーEがL
レベルとなるため、トランジスタTr7がオンされてセ
ルアレイ1bの端子Vs1には高電圧電源Vppが供給
され、各OR回路5a,5bの出力信号がHレベルとな
るとともにAND回路2h,2i,2d,2e,2f,
2gの出力信号は全てLレベルとなる。この結果、セル
アレイ1b内で各セルトランジスタに消去動作が行われ
る。
のセルトランジスタC21〜Ci1のいずれかが過剰消
去状態であってもトランジスタE12 〜E1i はオ
フ状態となるので、セルトランジスタC11のセル情報
の読出しに影響することはなく、同様にしてアドレス信
号に基づいて他のセルトランジスタのセル情報が読み出
される。一方、消去動作時にはイレーズ信号バーEがL
レベルとなるため、トランジスタTr7がオンされてセ
ルアレイ1bの端子Vs1には高電圧電源Vppが供給
され、各OR回路5a,5bの出力信号がHレベルとな
るとともにAND回路2h,2i,2d,2e,2f,
2gの出力信号は全てLレベルとなる。この結果、セル
アレイ1b内で各セルトランジスタに消去動作が行われ
る。
【0027】また、書き込み動作時にはイレーズ信号バ
ーEはHレベル、ライト信号バーWはLレベルとなるた
め、セルアレイの端子Vs1にはグランド電位が供給さ
れ、アドレス信号A1でいずれかのワード線が選択され
るとともにアドレス信号A0でいずれかのビット線が選
択され、入力データDinがHレベルとなると選択され
たビット線に高電圧電源Vppが供給される。この結果
、セルアレイ1b内では選択されたセルトランジスタの
ドレイン及びゲートに高電圧電源Vppが供給され、ソ
ースにグランド電位が供給されて書き込み動作が行われ
る。
ーEはHレベル、ライト信号バーWはLレベルとなるた
め、セルアレイの端子Vs1にはグランド電位が供給さ
れ、アドレス信号A1でいずれかのワード線が選択され
るとともにアドレス信号A0でいずれかのビット線が選
択され、入力データDinがHレベルとなると選択され
たビット線に高電圧電源Vppが供給される。この結果
、セルアレイ1b内では選択されたセルトランジスタの
ドレイン及びゲートに高電圧電源Vppが供給され、ソ
ースにグランド電位が供給されて書き込み動作が行われ
る。
【0028】
【発明の効果】以上詳述したように、この発明はフロー
ティングゲートを有する二重ゲート構造のトンネル消去
型のセルトランジスタでセルアレイが構成される不揮発
性半導体記憶装置で、セルトランジスタが過剰消去され
ても読出し不良の発生を未然に防止することができる優
れた効果を発揮する。
ティングゲートを有する二重ゲート構造のトンネル消去
型のセルトランジスタでセルアレイが構成される不揮発
性半導体記憶装置で、セルトランジスタが過剰消去され
ても読出し不良の発生を未然に防止することができる優
れた効果を発揮する。
【図1】本発明の請求項1の原理説明図である。
【図2】本発明の請求項2の原理説明図である。
【図3】請求項2のセルアレイを使用した半導体記憶装
置の主要部を示す回路図である。
置の主要部を示す回路図である。
【図4】本発明の請求項3の原理説明図である。
【図5】請求項3のセルアレイを使用した半導体記憶装
置の主要部を示す回路図である。
置の主要部を示す回路図である。
【図6】セルアレイの従来例を示す回路図である。
【図7】トンネル消去型EEPROMのセルトランジス
タの特性図である。
タの特性図である。
【図8】データ消去時のセルトランジスタへの電圧印加
状態を示す説明図である。
状態を示す説明図である。
【図9】データ書き込み時のセルトランジスタへの電圧
印加状態を示す説明図である。
印加状態を示す説明図である。
1 セルアレイ
C セルトランジスタ
WL ワード線
BL ビット線
E1 第一の選択素子
E2 第一の選択素子
SG1 第一の選択信号
SG2 第二の選択信号
R1 抵抗
電源 Vs1
Claims (3)
- 【請求項1】 電気的に消去及び書換え可能な不揮発
性セルトランジスタ(Cij)を行方向及び列方向に多
数並設してセルアレイ(1)を構成し、行方向に並設さ
れたセルトランジスタ(Cmj)には共通のワード線(
WLm )をそれぞれ接続し、列方向に並設されたセル
トランジスタ(Cin)には共通のビット線(BLn
)を接続し、ワード線(WLm )及びビット線(BL
n )を選択することによりセルトランジスタ(Cmn
)を選択してセル情報の書き込みあるいは読出しを行う
不揮発性半導体記憶装置であって、前記した行方向に並
設されたセルトランジスタ(Cmj)の各ソースには選
択された該セルトランジスタ(Cmj)を活性化可能と
する共通の第一の選択素子(E1m )を接続し、該選
択素子(E1m )には当該行を選択するワード線(W
Lm )の選択と同期した第一の選択信号(SG1m
)て該選択素子(E1m )をオン動作させ、セルトラ
ンジスタ(Cmj)のドレインを電源(Vs1)と電気
的に接続させることを特徴とする不揮発性半導体記憶装
置。 - 【請求項2】 行方向に並設されたセルトランジスタ
(Cmj)の各ソースには前記選択素子(E1m )の
オフ動作時に該セルトランジスタ(Cmj)を非活性化
する電源(Vs2)を抵抗(R1m )を介して供給し
たことを特徴とする請求項1記載の不揮発性半導体記憶
装置。 - 【請求項3】 行方向に並設されたセルトランジスタ
(Cmj)の各ソースには前記選択素子(E1m )の
オフ動作時に該セルトランジスタ(Cmj)を非活性化
する電源(Vs2)を第二の選択素子(E2m )を介
して供給し、該第二の選択素子(E2m )のゲートに
は前記第一の選択信号(SG1m )と同期する第二の
選択信号(SG2m )を入力したことを特徴とする請
求項1記載の不揮発性半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP327291A JP3137993B2 (ja) | 1991-01-16 | 1991-01-16 | 不揮発性半導体記憶装置 |
KR1019920000507A KR960000345B1 (ko) | 1991-01-16 | 1992-01-15 | Eeprom 및 eeprom 독출 방법 |
EP92100659A EP0495493B1 (en) | 1991-01-16 | 1992-01-16 | Non-volatile electrically erasable semiconductor memory devices |
US08/292,748 US5467310A (en) | 1991-01-16 | 1994-08-18 | EEPROM and EEPROM reading method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
JPH04243096A true JPH04243096A (ja) | 1992-08-31 |
JP3137993B2 JP3137993B2 (ja) | 2001-02-26 |
Family
ID=11552814
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP327291A Expired - Fee Related JP3137993B2 (ja) | 1991-01-16 | 1991-01-16 | 不揮発性半導体記憶装置 |
Country Status (4)
Country | Link |
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US (1) | US5467310A (ja) |
EP (1) | EP0495493B1 (ja) |
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DE102013217272A1 (de) | 2013-08-29 | 2015-03-05 | Branson Ultraschall Niederlassung Der Emerson Technologies Gmbh & Co. Ohg | Zugmittelspanner, Vibrationsschweißanlage mit Zugmittelspanner sowie Herstellungsverfahren eines Zugmittelspanners |
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1991
- 1991-01-16 JP JP327291A patent/JP3137993B2/ja not_active Expired - Fee Related
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1992
- 1992-01-15 KR KR1019920000507A patent/KR960000345B1/ko not_active IP Right Cessation
- 1992-01-16 EP EP92100659A patent/EP0495493B1/en not_active Expired - Lifetime
-
1994
- 1994-08-18 US US08/292,748 patent/US5467310A/en not_active Expired - Lifetime
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