JPH04243096A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH04243096A JPH04243096A JP3003272A JP327291A JPH04243096A JP H04243096 A JPH04243096 A JP H04243096A JP 3003272 A JP3003272 A JP 3003272A JP 327291 A JP327291 A JP 327291A JP H04243096 A JPH04243096 A JP H04243096A
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- cmj
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- transistors
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000007547 defect Effects 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 description 121
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 210000003771 C cell Anatomy 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000415 inactivating effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は不揮発性半導体記憶装
置に関するものである。近年、パーソナルコンピュータ
が低価格化されて一般普及が進み、これにともなって益
々動作の高速化が図られている。このような状況におい
てＣＰＵの磁気ディスクで構成される補助記憶装置への
アクセス時間が動作高速化の障害となり、これを解決す
るために補助記憶装置として半導体記憶装置を使用する
ようになりつつある。
置に関するものである。近年、パーソナルコンピュータ
が低価格化されて一般普及が進み、これにともなって益
々動作の高速化が図られている。このような状況におい
てＣＰＵの磁気ディスクで構成される補助記憶装置への
アクセス時間が動作高速化の障害となり、これを解決す
るために補助記憶装置として半導体記憶装置を使用する
ようになりつつある。
【０００２】ところが、現在補助記憶装置として使用さ
れている半導体記憶装置は主にＤＲＡＭ（稀にＳＲＡＭ
も使用されることもある。）であって、電源切断時には
格納データが消去されてしまうため、電源バックアップ
用の電池が必要となっている。一方、上記のような補助
記憶装置として電気的に書き換え可能な不揮発性半導体
記憶装置であるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ
Ｅｒａｓｅａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅ
ａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が注目されはじめてい
るが、このＥＥＰＲＯＭは１セルで２トランジスタを必
要とする構成であるため、１セル当たりの占有面積が大
きくなって製造コストが高いという問題点がある。そこ
で、セル占有面積が紫外線消去型のＥＰＲＯＭ（Ｅｒａ
ｓｅａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ ）と同程度の一括消去型（フ
ラッシュ消去型）のＥＥＰＲＯＭの使用検討がなされて
いる。
れている半導体記憶装置は主にＤＲＡＭ（稀にＳＲＡＭ
も使用されることもある。）であって、電源切断時には
格納データが消去されてしまうため、電源バックアップ
用の電池が必要となっている。一方、上記のような補助
記憶装置として電気的に書き換え可能な不揮発性半導体
記憶装置であるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ
Ｅｒａｓｅａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅ
ａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が注目されはじめてい
るが、このＥＥＰＲＯＭは１セルで２トランジスタを必
要とする構成であるため、１セル当たりの占有面積が大
きくなって製造コストが高いという問題点がある。そこ
で、セル占有面積が紫外線消去型のＥＰＲＯＭ（Ｅｒａ
ｓｅａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ ）と同程度の一括消去型（フ
ラッシュ消去型）のＥＥＰＲＯＭの使用検討がなされて
いる。
【０００３】
【従来の技術】ＥＥＰＲＯＭを構成するセルトランジス
タは図８に示すようにフローティングゲートを有する二
重ゲート構造のトンネル消去ーアバランシュ書き込み型
のセルトランジスタＣで構成され、このセルトランジス
タにデータ「０」を書き込む場合には図９に示すように
ドレイン及びコントロールゲートに書き込み用高電圧Ｖ
ｐｐを印加するとともにソースをグランドＧＮＤに接続
してフローティングゲートに電子を注入する。このよう
な動作によりデータ「０」が書き込まれたセルトランジ
スタＣでは図７に示す特性曲線Ｄ０ で動作し、コント
ロールゲートに１／０判定電圧Ｖ０／１ すなわちセル
選択信号が入力されてもドレインーソース間に電流ＩＤ
Ｓは流れずオフ状態となる。
タは図８に示すようにフローティングゲートを有する二
重ゲート構造のトンネル消去ーアバランシュ書き込み型
のセルトランジスタＣで構成され、このセルトランジス
タにデータ「０」を書き込む場合には図９に示すように
ドレイン及びコントロールゲートに書き込み用高電圧Ｖ
ｐｐを印加するとともにソースをグランドＧＮＤに接続
してフローティングゲートに電子を注入する。このよう
な動作によりデータ「０」が書き込まれたセルトランジ
スタＣでは図７に示す特性曲線Ｄ０ で動作し、コント
ロールゲートに１／０判定電圧Ｖ０／１ すなわちセル
選択信号が入力されてもドレインーソース間に電流ＩＤ
Ｓは流れずオフ状態となる。
【０００４】一方、書き込まれたデータ「０」を消去す
る場合には図８に示すようにドレインを開放状態として
ゲートをグランドＧＮＤに接続し、ソースには前記高電
圧Ｖｐｐを印加してフローティングゲートの電子を抜く
。 このような動作によりデータ「０」が消去されたセルト
ランジスタＣでは図７に示す特性曲線Ｄ１ で動作し、
コントロールゲートに１／０判定電圧Ｖ０／１ が入力
されるとオン状態となり、データ「１」が格納されたこ
とになる。
る場合には図８に示すようにドレインを開放状態として
ゲートをグランドＧＮＤに接続し、ソースには前記高電
圧Ｖｐｐを印加してフローティングゲートの電子を抜く
。 このような動作によりデータ「０」が消去されたセルト
ランジスタＣでは図７に示す特性曲線Ｄ１ で動作し、
コントロールゲートに１／０判定電圧Ｖ０／１ が入力
されるとオン状態となり、データ「１」が格納されたこ
とになる。
【０００５】このようなセルトランジスタを使用して構
成されるセルアレイの一例を図６に従って説明すると、
行方向に並設された多数のセルトランジスタＣのコント
ロールゲートには例えばセルトランジスタＣ１１〜Ｃ１
ｊにはワード線ＷＬ１ というように共通のワード線Ｗ
Ｌｍ が接続され、列方向に並設された多数のセルトラ
ンジスタＣのドレインには共通のビット線ＢＬｎ が接
続され、各セルトランジスタＣのソースはグランドＧＮ
Ｄに接続される。なお、各ビット線ＢＬ１ 〜ＢＬｊ
には各セルトランジスタにデータが書き込まれているか
否かにより電位が確定されるように例えば負荷抵抗Ｒ２
１ 〜Ｒ２ｊ を介して電源Ｖｃｃを印加する。
成されるセルアレイの一例を図６に従って説明すると、
行方向に並設された多数のセルトランジスタＣのコント
ロールゲートには例えばセルトランジスタＣ１１〜Ｃ１
ｊにはワード線ＷＬ１ というように共通のワード線Ｗ
Ｌｍ が接続され、列方向に並設された多数のセルトラ
ンジスタＣのドレインには共通のビット線ＢＬｎ が接
続され、各セルトランジスタＣのソースはグランドＧＮ
Ｄに接続される。なお、各ビット線ＢＬ１ 〜ＢＬｊ
には各セルトランジスタにデータが書き込まれているか
否かにより電位が確定されるように例えば負荷抵抗Ｒ２
１ 〜Ｒ２ｊ を介して電源Ｖｃｃを印加する。
【０００６】従って、多数のワード線ＷＬ１ 〜ＷＬｉ
及びビット線ＢＬ１ 〜ＢＬｊ の中からそれぞれ１
本ずつが選択されると、選択されたワード線ＷＬｍ 及
びビット線ＢＬｎ が交差する位置のセルトランジスタ
Ｃｍｎが選択され、そのセルトランジスタＣｍｎに前記
データ「０」が格納されていれば同セルトランジスタＣ
ｍｎがオフされて選択されたビット線がＨレベルとなる
。また、選択されたセルトランジスタＣｍｎにデータ「
１」が格納されていれば、同セルトランジスタＣｍｎが
オンされて選択されたビット線ＢＬｎ がＬレベルとな
り、このようなビット線電位がセル情報としてセンスア
ンプで読み出される。
及びビット線ＢＬ１ 〜ＢＬｊ の中からそれぞれ１
本ずつが選択されると、選択されたワード線ＷＬｍ 及
びビット線ＢＬｎ が交差する位置のセルトランジスタ
Ｃｍｎが選択され、そのセルトランジスタＣｍｎに前記
データ「０」が格納されていれば同セルトランジスタＣ
ｍｎがオフされて選択されたビット線がＨレベルとなる
。また、選択されたセルトランジスタＣｍｎにデータ「
１」が格納されていれば、同セルトランジスタＣｍｎが
オンされて選択されたビット線ＢＬｎ がＬレベルとな
り、このようなビット線電位がセル情報としてセンスア
ンプで読み出される。
【０００７】
【発明が解決しようとする課題】上記のようなセルトラ
ンジスタＣではデータ「０」の消去動作時にフローティ
ングゲートから電子を抜き過ぎて過剰消去状態となると
、同セルトランジスタＣは例えば図７に示す特性曲線Ｄ
１ｏで動作してしきい値電圧が負になるため、常時オン
状態となる。従って、このようなセルトランジスタＣが
発生すると、そのセルトランジスタに接続されたビット
線ＢＬの電位は常にＬレベルとなって当該ビット線ＢＬ
に接続された他のセルトランジスタを選択してもそのセ
ル情報を読み出すことができなくなって読出し不良が発
生するという問題点がある。
ンジスタＣではデータ「０」の消去動作時にフローティ
ングゲートから電子を抜き過ぎて過剰消去状態となると
、同セルトランジスタＣは例えば図７に示す特性曲線Ｄ
１ｏで動作してしきい値電圧が負になるため、常時オン
状態となる。従って、このようなセルトランジスタＣが
発生すると、そのセルトランジスタに接続されたビット
線ＢＬの電位は常にＬレベルとなって当該ビット線ＢＬ
に接続された他のセルトランジスタを選択してもそのセ
ル情報を読み出すことができなくなって読出し不良が発
生するという問題点がある。
【０００８】そこで、このような不具合を解決するため
に電気的消去と読出しを繰り返し行なって、消去された
セルトランジスタのしきい値が負にならないように監視
しながらしきい値が一定の値になるまでこの動作を繰り
返すような消去方法も提案されているが、消去時間にか
なりの時間を必要とするとともにこの動作を制御するＣ
ＰＵがバスを占有するため、システムの動作速度を低下
させるという問題点がある。
に電気的消去と読出しを繰り返し行なって、消去された
セルトランジスタのしきい値が負にならないように監視
しながらしきい値が一定の値になるまでこの動作を繰り
返すような消去方法も提案されているが、消去時間にか
なりの時間を必要とするとともにこの動作を制御するＣ
ＰＵがバスを占有するため、システムの動作速度を低下
させるという問題点がある。
【０００９】この発明の目的は、フローティングゲート
を有する二重ゲート構造のトンネル消去ーアバランシュ
書き込み型のセルトランジスタでセルアレイが構成され
る不揮発性半導体記憶装置でセルトランジスタが過剰消
去されても読出し不良を発生させることのない不揮発性
半導体記憶装置を提供するにある。
を有する二重ゲート構造のトンネル消去ーアバランシュ
書き込み型のセルトランジスタでセルアレイが構成され
る不揮発性半導体記憶装置でセルトランジスタが過剰消
去されても読出し不良を発生させることのない不揮発性
半導体記憶装置を提供するにある。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、電気的に消去及び書換え可能な不
揮発性セルトランジスタＣｉｊを行方向及び列方向に多
数並設して構成するセルアレイ１は、行方向に並設され
たセルトランジスタＣｍｊには共通のワード線ＷＬｍ
がそれぞれ接続され、列方向に並設されたセルトランジ
スタＣｉｎには共通のビット線ＢＬｎ が接続され、ワ
ード線ＷＬｍ 及びビット線ＢＬｎ を選択することに
よりセルトランジスタＣｍｎを選択してセル情報の書き
込みあるいは読出しが行われる。そして、行方向に並設
されたセルトランジスタＣｍｊの各ソースには選択され
た該セルトランジスタＣｍｊを活性化可能とする共通の
第一の選択素子Ｅ１ｍ が接続され、該第一の選択素子
Ｅ１ｍ には当該行を選択するワード線ＷＬｍ の選択
と同期した第一の選択信号ＳＧ１ｍ により該第一の選
択素子Ｅ１ｍ をオン動作させ、セルトランジスタＣｍ
ｊのドレインを電源Ｖｓ１と電気的に接続させる構成と
した。
図である。すなわち、電気的に消去及び書換え可能な不
揮発性セルトランジスタＣｉｊを行方向及び列方向に多
数並設して構成するセルアレイ１は、行方向に並設され
たセルトランジスタＣｍｊには共通のワード線ＷＬｍ
がそれぞれ接続され、列方向に並設されたセルトランジ
スタＣｉｎには共通のビット線ＢＬｎ が接続され、ワ
ード線ＷＬｍ 及びビット線ＢＬｎ を選択することに
よりセルトランジスタＣｍｎを選択してセル情報の書き
込みあるいは読出しが行われる。そして、行方向に並設
されたセルトランジスタＣｍｊの各ソースには選択され
た該セルトランジスタＣｍｊを活性化可能とする共通の
第一の選択素子Ｅ１ｍ が接続され、該第一の選択素子
Ｅ１ｍ には当該行を選択するワード線ＷＬｍ の選択
と同期した第一の選択信号ＳＧ１ｍ により該第一の選
択素子Ｅ１ｍ をオン動作させ、セルトランジスタＣｍ
ｊのドレインを電源Ｖｓ１と電気的に接続させる構成と
した。
【００１１】また、図２に示すように行方向に並設され
たセルトランジスタＣｍｊの各ソースには前記第一の選
択素子Ｅ１ｍ のオフ動作時に該セルトランジスタＣｍ
ｊを非活性化する電源Ｖｓ２が抵抗Ｒ１ｍ を介して供
給される構成とした。また、図４に示すように行方向に
並設されたセルトランジスタＣｍｊの各ソースには前記
第一の選択素子Ｅ１ｍ のオフ動作時に該セルトランジ
スタＣｍｊを非活性化する電源Ｖｓ２が第二の選択素子
Ｅ２ｍ を介して供給され、該第二の選択素子Ｅ２ｍ
のゲートには前記第一の選択信号ＳＧ１ｍ と同期する
第二の選択信号ＳＧ２ｍが入力される構成とした。
たセルトランジスタＣｍｊの各ソースには前記第一の選
択素子Ｅ１ｍ のオフ動作時に該セルトランジスタＣｍ
ｊを非活性化する電源Ｖｓ２が抵抗Ｒ１ｍ を介して供
給される構成とした。また、図４に示すように行方向に
並設されたセルトランジスタＣｍｊの各ソースには前記
第一の選択素子Ｅ１ｍ のオフ動作時に該セルトランジ
スタＣｍｊを非活性化する電源Ｖｓ２が第二の選択素子
Ｅ２ｍ を介して供給され、該第二の選択素子Ｅ２ｍ
のゲートには前記第一の選択信号ＳＧ１ｍ と同期する
第二の選択信号ＳＧ２ｍが入力される構成とした。
【００１２】
【作用】ｍ番目のワード線ＷＬｍ を選択すると、当該
ワード線ＷＬｍ に対応する第一の選択素子Ｅ１ｍ の
オン動作により選択されたワード線ＷＬｍ に接続され
たセルトランジスタＣｍｊだけが活性化可能となる。従
って、この状態でｎ番目のビット線ＢＬｎ を選択する
と選択されたセルトランジスタＣｍｎのセル情報だけが
ビット線ＢＬｎ に読み出される。
ワード線ＷＬｍ に対応する第一の選択素子Ｅ１ｍ の
オン動作により選択されたワード線ＷＬｍ に接続され
たセルトランジスタＣｍｊだけが活性化可能となる。従
って、この状態でｎ番目のビット線ＢＬｎ を選択する
と選択されたセルトランジスタＣｍｎのセル情報だけが
ビット線ＢＬｎ に読み出される。
【００１３】また、ワード線ＷＬｍ の非選択時には当
該ワード線に対応する第一の選択素子Ｅ１ｍ がオフさ
れ、その第一の選択素子Ｅ１ｍ のオフ動作時には抵抗
Ｒ１ｍ あるいは第二の選択素子Ｅ２ｍ により当該ワ
ード線ＷＬｍ に接続されたセルトランジスタＣｍｊの
各ソースに電源Ｖｓ２が供給されて、該セルトランジス
タＣｍｊが確実に不活性化される。
該ワード線に対応する第一の選択素子Ｅ１ｍ がオフさ
れ、その第一の選択素子Ｅ１ｍ のオフ動作時には抵抗
Ｒ１ｍ あるいは第二の選択素子Ｅ２ｍ により当該ワ
ード線ＷＬｍ に接続されたセルトランジスタＣｍｊの
各ソースに電源Ｖｓ２が供給されて、該セルトランジス
タＣｍｊが確実に不活性化される。
【００１４】
【実施例】以下、この発明を具体化した第一の実施例を
図２及び図３に従って説明する。図２に示すセルアレイ
１ａは前記従来例と同様に行方向にｉ行、列方向にｊ列
のセルトランジスタＣ１１〜Ｃｉｊで構成され、各行の
セルトランジスタのコントロールゲートはワード線ＷＬ
１ 〜ＷＬｉ にそれぞれ接続され、各列のセルトラン
ジスタのドレインはビット線ＢＬ１ 〜ＢＬｊ にそれ
ぞれ接続されている。
図２及び図３に従って説明する。図２に示すセルアレイ
１ａは前記従来例と同様に行方向にｉ行、列方向にｊ列
のセルトランジスタＣ１１〜Ｃｉｊで構成され、各行の
セルトランジスタのコントロールゲートはワード線ＷＬ
１ 〜ＷＬｉ にそれぞれ接続され、各列のセルトラン
ジスタのドレインはビット線ＢＬ１ 〜ＢＬｊ にそれ
ぞれ接続されている。
【００１５】各行のセルトランジスタのソースは第一の
選択素子としての共通のＮチャネルＭＯＳトランジスタ
Ｅ１１ 〜Ｅ１ｉ のドレインに接続されるとともに抵
抗Ｒ１１ 〜Ｒ１ｉ を介して電源Ｖｓ２が供給されて
いる。そして、各トランジスタＥ１１ 〜Ｅ１ｉ のゲ
ートには対応するワード線ＷＬ１ 〜ＷＬｉ の選択と
同期した第一の選択信号ＳＧ１１ 〜ＳＧ１ｉ が入力
され、ソースは電源Ｖｓ１すなわちこの実施例ではグラ
ンドに接続されている。
選択素子としての共通のＮチャネルＭＯＳトランジスタ
Ｅ１１ 〜Ｅ１ｉ のドレインに接続されるとともに抵
抗Ｒ１１ 〜Ｒ１ｉ を介して電源Ｖｓ２が供給されて
いる。そして、各トランジスタＥ１１ 〜Ｅ１ｉ のゲ
ートには対応するワード線ＷＬ１ 〜ＷＬｉ の選択と
同期した第一の選択信号ＳＧ１１ 〜ＳＧ１ｉ が入力
され、ソースは電源Ｖｓ１すなわちこの実施例ではグラ
ンドに接続されている。
【００１６】さて、このようなセルアレイ１ａでは例え
ばワード線ＷＬ１ が選択されるとセルトランジスタＣ
１１〜Ｃ１ｊのコントロールゲートにセル選択信号が入
力される。この時、トランジスタＥ１１ 〜Ｅ１ｉ の
中からトランジスタＥ１１ のゲートだけに選択信号Ｓ
Ｇ１１ が同期して入力されれば同トランジスタＥ１１
がオンされ、各セルトランジスタＣ１１〜Ｃ１ｊのソ
ースがグランドレベルまで低下する。この状態で例えば
ビット線ＢＬ１ が選択されるとセルトランジスタＣ１
１が選択されてそのセル情報がビット線ＢＬ１ に読み
出され、セルトランジスタＣ１１にデータ「０」が書き
込まれていれば同セルトランジスタＣ１１がオフされて
ビット線ＢＬ１ はＨレベルとなり、データ「１」が書
き込まれている場合には同セルトランジスタＣ１１がオ
ンされてビット線ＢＬ１はＬレベルとなる。そして、ト
ランジスタＥ１１ 以外はオンされていないので、ビッ
ト線ＢＬ１ に接続される他のセルトランジスタＣ２１
〜Ｃｉ１のいずれかが過剰消去されて常時オン状態とな
っていても同セルトランジスタＣ２１〜Ｃｉ１のソース
はグランドに接続されていないので、セルトランジスタ
Ｃ１１のセル情報の読出しに影響を及ぼすことはない。
ばワード線ＷＬ１ が選択されるとセルトランジスタＣ
１１〜Ｃ１ｊのコントロールゲートにセル選択信号が入
力される。この時、トランジスタＥ１１ 〜Ｅ１ｉ の
中からトランジスタＥ１１ のゲートだけに選択信号Ｓ
Ｇ１１ が同期して入力されれば同トランジスタＥ１１
がオンされ、各セルトランジスタＣ１１〜Ｃ１ｊのソ
ースがグランドレベルまで低下する。この状態で例えば
ビット線ＢＬ１ が選択されるとセルトランジスタＣ１
１が選択されてそのセル情報がビット線ＢＬ１ に読み
出され、セルトランジスタＣ１１にデータ「０」が書き
込まれていれば同セルトランジスタＣ１１がオフされて
ビット線ＢＬ１ はＨレベルとなり、データ「１」が書
き込まれている場合には同セルトランジスタＣ１１がオ
ンされてビット線ＢＬ１はＬレベルとなる。そして、ト
ランジスタＥ１１ 以外はオンされていないので、ビッ
ト線ＢＬ１ に接続される他のセルトランジスタＣ２１
〜Ｃｉ１のいずれかが過剰消去されて常時オン状態とな
っていても同セルトランジスタＣ２１〜Ｃｉ１のソース
はグランドに接続されていないので、セルトランジスタ
Ｃ１１のセル情報の読出しに影響を及ぼすことはない。
【００１７】従って、このセルアレイ１ａでは各セルト
ランジスタＣ１１〜Ｃｉｊのいずれかが過剰消去状態で
あっても、選択されたセルトランジスタのセル情報を性
格に読み出すことができる。上記のようなセルアレイ１
ａは例えば図３に示す周辺回路に基づいてデータ書き込
み及び読出し動作と書き込みデータの消去動作とが行わ
れ、次にその動作を説明する。なお、図３においては説
明を簡略化するためにアドレス信号の入力端子はワード
線の選択信号入力端子Ａ０とビット線の選択信号入力端
子Ａ１の２端子のみを記載し、２ａ〜２ｇはＡＮＤ回路
、Ｔｒ１〜Ｔｒ６はＮチャネルＭＯＳトランジスタ、３
ａはインバータである。また、セルアレイ１ａの端子Ｖ
ｓ１はグランドＧＮＤに接続され、セルアレイ１ａ内で
前記トランジスタＥ１１ 〜Ｅ１ｉ のソースに接続さ
れている。ＡＮＤ回路２ｂ，２ｃはセルトランジスタへ
のデータ書き込み時には高電圧Ｖｐｐを出力し、ＡＮＤ
回路２ｆ，２ｇはデータ消去時に高電圧Ｖｐｐを出力す
る。
ランジスタＣ１１〜Ｃｉｊのいずれかが過剰消去状態で
あっても、選択されたセルトランジスタのセル情報を性
格に読み出すことができる。上記のようなセルアレイ１
ａは例えば図３に示す周辺回路に基づいてデータ書き込
み及び読出し動作と書き込みデータの消去動作とが行わ
れ、次にその動作を説明する。なお、図３においては説
明を簡略化するためにアドレス信号の入力端子はワード
線の選択信号入力端子Ａ０とビット線の選択信号入力端
子Ａ１の２端子のみを記載し、２ａ〜２ｇはＡＮＤ回路
、Ｔｒ１〜Ｔｒ６はＮチャネルＭＯＳトランジスタ、３
ａはインバータである。また、セルアレイ１ａの端子Ｖ
ｓ１はグランドＧＮＤに接続され、セルアレイ１ａ内で
前記トランジスタＥ１１ 〜Ｅ１ｉ のソースに接続さ
れている。ＡＮＤ回路２ｂ，２ｃはセルトランジスタへ
のデータ書き込み時には高電圧Ｖｐｐを出力し、ＡＮＤ
回路２ｆ，２ｇはデータ消去時に高電圧Ｖｐｐを出力す
る。
【００１８】さて、読出し動作時には図３においてイレ
ーズ信号バーＥ及びライト信号バーＷはそれぞれＨレベ
ルが入力される。すると、ＡＮＤ回路２ａの出力信号は
ＨレベルとなってトランジスタＴｒ２はオンされ、イン
バータ３ａの出力信号はＬレベルとなってトランジスタ
Ｔｒ１はオフされてセルアレイ１ａの電源供給端子Ｖｓ
２に前記０／１判定電圧に等しいバイアス電圧Ｂが供給
される。ここで例えばアドレス信号Ａ０がＨレベルとな
るとＡＮＤ回路２ｂの出力信号がＨレベルとなるととも
にＡＮＤ回路２ｃの出力信号はＬレベルとなり、ワード
線ＷＬ１ が選択されてＨレベルとなると同時にセルア
レイ１ａ内の前記トランジスタＥ１１ のゲートにＨレ
ベルの選択信号ＳＧ１１ が入力される。
ーズ信号バーＥ及びライト信号バーＷはそれぞれＨレベ
ルが入力される。すると、ＡＮＤ回路２ａの出力信号は
ＨレベルとなってトランジスタＴｒ２はオンされ、イン
バータ３ａの出力信号はＬレベルとなってトランジスタ
Ｔｒ１はオフされてセルアレイ１ａの電源供給端子Ｖｓ
２に前記０／１判定電圧に等しいバイアス電圧Ｂが供給
される。ここで例えばアドレス信号Ａ０がＨレベルとな
るとＡＮＤ回路２ｂの出力信号がＨレベルとなるととも
にＡＮＤ回路２ｃの出力信号はＬレベルとなり、ワード
線ＷＬ１ が選択されてＨレベルとなると同時にセルア
レイ１ａ内の前記トランジスタＥ１１ のゲートにＨレ
ベルの選択信号ＳＧ１１ が入力される。
【００１９】一方、アドレス信号Ａ１がＨレベルとなる
とＡＮＤ回路２ｄの出力信号がＨレベルとなるとともに
ＡＮＤ回路２ｅの出力信号はＬレベルとなり、この結果
トランジスタＴｒ３がオンされることによりビット線Ｂ
Ｌ１ が選択されてセンスアンプ４に接続され、選択さ
れたセルトランジスタのセル情報がセンスアンプ４で増
幅されて出力信号Ｄｏｕｔ として出力される。従って
、アドレス信号Ａ０，Ａ１に基づいて選択されたセルト
ランジスタのセル情報が読出し可能となる。
とＡＮＤ回路２ｄの出力信号がＨレベルとなるとともに
ＡＮＤ回路２ｅの出力信号はＬレベルとなり、この結果
トランジスタＴｒ３がオンされることによりビット線Ｂ
Ｌ１ が選択されてセンスアンプ４に接続され、選択さ
れたセルトランジスタのセル情報がセンスアンプ４で増
幅されて出力信号Ｄｏｕｔ として出力される。従って
、アドレス信号Ａ０，Ａ１に基づいて選択されたセルト
ランジスタのセル情報が読出し可能となる。
【００２０】また、書き込み動作時にはイレーズ信号バ
ーＥはＨレベル、ライト信号バーＷはＬレベルが入力さ
れる。すると、ＡＮＤ回路２ａ及びインバータ３ａの出
力信号はともにＬレベルとなってトランジスタＴｒ１，
Ｔｒ２はオフされるため、セルアレイ１ａの電源電圧供
給端子には電源が供給されない。この状態で例えばアド
レス信号Ａ０がＨレベルとなるとＡＮＤ回路２ｂから書
き込み用の高電圧電源Ｖｐｐがワード線ＷＬ１ 及びト
ランジスタＥ１１ のゲートに出力され、ワード線ＷＬ
１ に接続されたセルトランジスタＣ１１〜Ｃ１ｊのコ
ントロールゲートには電源電圧Ｖｐｐが印加され、ソー
スはグランドＧＮＤに接続された状態となる。
ーＥはＨレベル、ライト信号バーＷはＬレベルが入力さ
れる。すると、ＡＮＤ回路２ａ及びインバータ３ａの出
力信号はともにＬレベルとなってトランジスタＴｒ１，
Ｔｒ２はオフされるため、セルアレイ１ａの電源電圧供
給端子には電源が供給されない。この状態で例えばアド
レス信号Ａ０がＨレベルとなるとＡＮＤ回路２ｂから書
き込み用の高電圧電源Ｖｐｐがワード線ＷＬ１ 及びト
ランジスタＥ１１ のゲートに出力され、ワード線ＷＬ
１ に接続されたセルトランジスタＣ１１〜Ｃ１ｊのコ
ントロールゲートには電源電圧Ｖｐｐが印加され、ソー
スはグランドＧＮＤに接続された状態となる。
【００２１】ＡＮＤ回路２ｄ，２ｅはＬレベルのライト
信号バーＷによりその出力信号がともにＬレベルとなる
。Ｈレベルの入力データＤｉｎが入力されるとアドレス
信号Ａ１に基づいてＡＮＤ回路２ｆ，２ｇのいずれか一
方がＨレベル、他方がＬレベルとなり、トランジスタＴ
ｒ５，もしくは同Ｔｒ６を介してビット線ＢＬ１，ＢＬ
２のいずれかに電源電圧Ｖｐｐが供給される。従って、
選択されたセルトランジスタはコントロールゲート及び
ドレインに電源Ｖｐｐが供給され、ソースはグランドＧ
ＮＤに接続されることにより書き込み動作が行われる。 なお、この時センスアンプ４は入力信号として電源電圧
Ｖｃｃが抵抗Ｒ２を介して入力されるため、出力信号は
Ｈレベルに固定された状態となる。
信号バーＷによりその出力信号がともにＬレベルとなる
。Ｈレベルの入力データＤｉｎが入力されるとアドレス
信号Ａ１に基づいてＡＮＤ回路２ｆ，２ｇのいずれか一
方がＨレベル、他方がＬレベルとなり、トランジスタＴ
ｒ５，もしくは同Ｔｒ６を介してビット線ＢＬ１，ＢＬ
２のいずれかに電源電圧Ｖｐｐが供給される。従って、
選択されたセルトランジスタはコントロールゲート及び
ドレインに電源Ｖｐｐが供給され、ソースはグランドＧ
ＮＤに接続されることにより書き込み動作が行われる。 なお、この時センスアンプ４は入力信号として電源電圧
Ｖｃｃが抵抗Ｒ２を介して入力されるため、出力信号は
Ｈレベルに固定された状態となる。
【００２２】また、消去動作時にはイレーズ信号バーＥ
がＬレベルとなる。すると、ＡＮＤ回路２ａの出力信号
はＬレベル、インバータ３ａの出力信号はＨレベルとな
るため、セルアレイ１の電源電圧供給端子Ｖｓ２には高
電圧電源Ｖｐｐが供給される。ＡＮＤ回路２ｂ〜２ｇの
出力信号はアドレス信号Ａ０，Ａ１及び入力データＤｉ
ｎに関わらずＬレベルとなり、トランジスタＴｒ３〜Ｔ
ｒ６はオフ状態となる。従って、セルアレイ１内の各セ
ルトランジスタのドレインはオープン状態となり、コン
トロールゲートにはＬレベルが入力され、ソースには高
電圧電源Ｖｐｐが入力されて各セルトランジスタにおい
て同時に消去動作が行われる。
がＬレベルとなる。すると、ＡＮＤ回路２ａの出力信号
はＬレベル、インバータ３ａの出力信号はＨレベルとな
るため、セルアレイ１の電源電圧供給端子Ｖｓ２には高
電圧電源Ｖｐｐが供給される。ＡＮＤ回路２ｂ〜２ｇの
出力信号はアドレス信号Ａ０，Ａ１及び入力データＤｉ
ｎに関わらずＬレベルとなり、トランジスタＴｒ３〜Ｔ
ｒ６はオフ状態となる。従って、セルアレイ１内の各セ
ルトランジスタのドレインはオープン状態となり、コン
トロールゲートにはＬレベルが入力され、ソースには高
電圧電源Ｖｐｐが入力されて各セルトランジスタにおい
て同時に消去動作が行われる。
【００２３】次に、この発明を具体化した第二の実施例
を図４及び図５に従って説明する。図４に示すセルアレ
イ１ｂは前記実施例のセルアレイ１ａの抵抗Ｒ１１ 〜
Ｒ１ｉ を第二の選択素子としてのＰチャネルＭＯＳト
ランジスタＥ２１ 〜Ｅ２ｉ 置き換えたものであり、
同トランジスタＥ２１〜Ｅ２ｉ のゲートには選択信号
ＳＧ２１ 〜ＳＧ２２ が入力され、図５に示す周辺回
路で各動作が行われる。なお、図５においてＴｒ７，Ｔ
ｒ８はＮチャネルＭＯＳトランジスタ、２ｈ〜２ｉはＡ
ＮＤ回路、５ａ，５ｂはＯＲ回路、３ｂはインバータ、
６ａはＮＡＮＤ回路であり、セルアレイ１ｂの端子Ｖｓ
２には前記バイアス電圧Ｂが常時供給され、セルアレイ
１ｂ内でトランジスタＥ２１ 〜Ｅ２ｉ のソースに同
バイアス電圧Ｂが供給されている。
を図４及び図５に従って説明する。図４に示すセルアレ
イ１ｂは前記実施例のセルアレイ１ａの抵抗Ｒ１１ 〜
Ｒ１ｉ を第二の選択素子としてのＰチャネルＭＯＳト
ランジスタＥ２１ 〜Ｅ２ｉ 置き換えたものであり、
同トランジスタＥ２１〜Ｅ２ｉ のゲートには選択信号
ＳＧ２１ 〜ＳＧ２２ が入力され、図５に示す周辺回
路で各動作が行われる。なお、図５においてＴｒ７，Ｔ
ｒ８はＮチャネルＭＯＳトランジスタ、２ｈ〜２ｉはＡ
ＮＤ回路、５ａ，５ｂはＯＲ回路、３ｂはインバータ、
６ａはＮＡＮＤ回路であり、セルアレイ１ｂの端子Ｖｓ
２には前記バイアス電圧Ｂが常時供給され、セルアレイ
１ｂ内でトランジスタＥ２１ 〜Ｅ２ｉ のソースに同
バイアス電圧Ｂが供給されている。
【００２４】このような構成により、読出し動作時にイ
レーズ信号バーＥ及びライト信号バーＷがＨレベルとな
ると、トランジスタＴｒ７はオフされるとともにトラン
ジスタＴｒ８はオンされてセルアレイ１ｂの端子Ｖｓ１
にはグランドＧＮＤのレベルが供給され、セルアレイ１
ｂ内で各トランジスタＥ１１ 〜Ｅ１ｉ のソースはグ
ランド電位となる。また、ＮＡＮＤ回路６ａはＬレベル
の信号を出力するためセルアレイ１ｂ内でトランジスタ
Ｅ２１ 〜Ｅ２ｉ はオンされ、各セルトランジスタの
ソースにはバイアス電圧Ｂが供給される。
レーズ信号バーＥ及びライト信号バーＷがＨレベルとな
ると、トランジスタＴｒ７はオフされるとともにトラン
ジスタＴｒ８はオンされてセルアレイ１ｂの端子Ｖｓ１
にはグランドＧＮＤのレベルが供給され、セルアレイ１
ｂ内で各トランジスタＥ１１ 〜Ｅ１ｉ のソースはグ
ランド電位となる。また、ＮＡＮＤ回路６ａはＬレベル
の信号を出力するためセルアレイ１ｂ内でトランジスタ
Ｅ２１ 〜Ｅ２ｉ はオンされ、各セルトランジスタの
ソースにはバイアス電圧Ｂが供給される。
【００２５】この状態で例えばアドレス信号Ａ０，Ａ１
がＨレベルとなるとＡＮＤ回路２ｈ及びＯＲ回路５ａの
出力信号はＨレベルとなるとともにＡＮＤ回路２ｉ及び
ＯＲ回路５ｂの出力信号はＬレベルとなるため、ワード
線ＷＬ１ が選択されるとともに、ワード線ＷＬ１ に
対応するトランジスタＥ１１ に選択信号ＳＧ１１ が
入力されてオンされる。この結果セルトランジスタＣ１
１〜Ｃ１ｊが活性化されるとともにトランジスタＥ１１
がオンされて各セルトランジスタＣ１１〜Ｃ１ｊのソ
ースはグランドレベルとなる。また、ＡＮＤ回路２ｄの
出力信号はＨレベル、ＡＮＤ回路２ｅ〜２ｇの出力信号
はＬレベルとなってトランジスタＴｒ３がオンされるこ
とによりビット線ＢＬ１ が選択されてセルトランジス
タＣ１１が選択され、同セルトランジスタＣ１１のセル
情報がビット線ＢＬ１ を介して読み出され、センスア
ンプで増幅されて出力信号Ｄｏｕｔ として出力される
。
がＨレベルとなるとＡＮＤ回路２ｈ及びＯＲ回路５ａの
出力信号はＨレベルとなるとともにＡＮＤ回路２ｉ及び
ＯＲ回路５ｂの出力信号はＬレベルとなるため、ワード
線ＷＬ１ が選択されるとともに、ワード線ＷＬ１ に
対応するトランジスタＥ１１ に選択信号ＳＧ１１ が
入力されてオンされる。この結果セルトランジスタＣ１
１〜Ｃ１ｊが活性化されるとともにトランジスタＥ１１
がオンされて各セルトランジスタＣ１１〜Ｃ１ｊのソ
ースはグランドレベルとなる。また、ＡＮＤ回路２ｄの
出力信号はＨレベル、ＡＮＤ回路２ｅ〜２ｇの出力信号
はＬレベルとなってトランジスタＴｒ３がオンされるこ
とによりビット線ＢＬ１ が選択されてセルトランジス
タＣ１１が選択され、同セルトランジスタＣ１１のセル
情報がビット線ＢＬ１ を介して読み出され、センスア
ンプで増幅されて出力信号Ｄｏｕｔ として出力される
。
【００２６】この時、ビット線ＢＬ１ に接続される他
のセルトランジスタＣ２１〜Ｃｉ１のいずれかが過剰消
去状態であってもトランジスタＥ１２ 〜Ｅ１ｉ はオ
フ状態となるので、セルトランジスタＣ１１のセル情報
の読出しに影響することはなく、同様にしてアドレス信
号に基づいて他のセルトランジスタのセル情報が読み出
される。一方、消去動作時にはイレーズ信号バーＥがＬ
レベルとなるため、トランジスタＴｒ７がオンされてセ
ルアレイ１ｂの端子Ｖｓ１には高電圧電源Ｖｐｐが供給
され、各ＯＲ回路５ａ，５ｂの出力信号がＨレベルとな
るとともにＡＮＤ回路２ｈ，２ｉ，２ｄ，２ｅ，２ｆ，
２ｇの出力信号は全てＬレベルとなる。この結果、セル
アレイ１ｂ内で各セルトランジスタに消去動作が行われ
る。
のセルトランジスタＣ２１〜Ｃｉ１のいずれかが過剰消
去状態であってもトランジスタＥ１２ 〜Ｅ１ｉ はオ
フ状態となるので、セルトランジスタＣ１１のセル情報
の読出しに影響することはなく、同様にしてアドレス信
号に基づいて他のセルトランジスタのセル情報が読み出
される。一方、消去動作時にはイレーズ信号バーＥがＬ
レベルとなるため、トランジスタＴｒ７がオンされてセ
ルアレイ１ｂの端子Ｖｓ１には高電圧電源Ｖｐｐが供給
され、各ＯＲ回路５ａ，５ｂの出力信号がＨレベルとな
るとともにＡＮＤ回路２ｈ，２ｉ，２ｄ，２ｅ，２ｆ，
２ｇの出力信号は全てＬレベルとなる。この結果、セル
アレイ１ｂ内で各セルトランジスタに消去動作が行われ
る。
【００２７】また、書き込み動作時にはイレーズ信号バ
ーＥはＨレベル、ライト信号バーＷはＬレベルとなるた
め、セルアレイの端子Ｖｓ１にはグランド電位が供給さ
れ、アドレス信号Ａ１でいずれかのワード線が選択され
るとともにアドレス信号Ａ０でいずれかのビット線が選
択され、入力データＤｉｎがＨレベルとなると選択され
たビット線に高電圧電源Ｖｐｐが供給される。この結果
、セルアレイ１ｂ内では選択されたセルトランジスタの
ドレイン及びゲートに高電圧電源Ｖｐｐが供給され、ソ
ースにグランド電位が供給されて書き込み動作が行われ
る。
ーＥはＨレベル、ライト信号バーＷはＬレベルとなるた
め、セルアレイの端子Ｖｓ１にはグランド電位が供給さ
れ、アドレス信号Ａ１でいずれかのワード線が選択され
るとともにアドレス信号Ａ０でいずれかのビット線が選
択され、入力データＤｉｎがＨレベルとなると選択され
たビット線に高電圧電源Ｖｐｐが供給される。この結果
、セルアレイ１ｂ内では選択されたセルトランジスタの
ドレイン及びゲートに高電圧電源Ｖｐｐが供給され、ソ
ースにグランド電位が供給されて書き込み動作が行われ
る。
【００２８】
【発明の効果】以上詳述したように、この発明はフロー
ティングゲートを有する二重ゲート構造のトンネル消去
型のセルトランジスタでセルアレイが構成される不揮発
性半導体記憶装置で、セルトランジスタが過剰消去され
ても読出し不良の発生を未然に防止することができる優
れた効果を発揮する。
ティングゲートを有する二重ゲート構造のトンネル消去
型のセルトランジスタでセルアレイが構成される不揮発
性半導体記憶装置で、セルトランジスタが過剰消去され
ても読出し不良の発生を未然に防止することができる優
れた効果を発揮する。
【図１】本発明の請求項１の原理説明図である。
【図２】本発明の請求項２の原理説明図である。
【図３】請求項２のセルアレイを使用した半導体記憶装
置の主要部を示す回路図である。
置の主要部を示す回路図である。
【図４】本発明の請求項３の原理説明図である。
【図５】請求項３のセルアレイを使用した半導体記憶装
置の主要部を示す回路図である。
置の主要部を示す回路図である。
【図６】セルアレイの従来例を示す回路図である。
【図７】トンネル消去型ＥＥＰＲＯＭのセルトランジス
タの特性図である。
タの特性図である。
【図８】データ消去時のセルトランジスタへの電圧印加
状態を示す説明図である。
状態を示す説明図である。
【図９】データ書き込み時のセルトランジスタへの電圧
印加状態を示す説明図である。
印加状態を示す説明図である。
１ セルアレイ
Ｃ セルトランジスタ
ＷＬ ワード線
ＢＬ ビット線
Ｅ１ 第一の選択素子
Ｅ２ 第一の選択素子
ＳＧ１ 第一の選択信号
ＳＧ２ 第二の選択信号
Ｒ１ 抵抗
電源 Ｖｓ１
Claims (3)
- 【請求項１】 電気的に消去及び書換え可能な不揮発
性セルトランジスタ（Ｃｉｊ）を行方向及び列方向に多
数並設してセルアレイ（１）を構成し、行方向に並設さ
れたセルトランジスタ（Ｃｍｊ）には共通のワード線（
ＷＬｍ ）をそれぞれ接続し、列方向に並設されたセル
トランジスタ（Ｃｉｎ）には共通のビット線（ＢＬｎ
）を接続し、ワード線（ＷＬｍ ）及びビット線（ＢＬ
ｎ ）を選択することによりセルトランジスタ（Ｃｍｎ
）を選択してセル情報の書き込みあるいは読出しを行う
不揮発性半導体記憶装置であって、前記した行方向に並
設されたセルトランジスタ（Ｃｍｊ）の各ソースには選
択された該セルトランジスタ（Ｃｍｊ）を活性化可能と
する共通の第一の選択素子（Ｅ１ｍ ）を接続し、該選
択素子（Ｅ１ｍ ）には当該行を選択するワード線（Ｗ
Ｌｍ ）の選択と同期した第一の選択信号（ＳＧ１ｍ
）て該選択素子（Ｅ１ｍ ）をオン動作させ、セルトラ
ンジスタ（Ｃｍｊ）のドレインを電源（Ｖｓ１）と電気
的に接続させることを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 行方向に並設されたセルトランジスタ
（Ｃｍｊ）の各ソースには前記選択素子（Ｅ１ｍ ）の
オフ動作時に該セルトランジスタ（Ｃｍｊ）を非活性化
する電源（Ｖｓ２）を抵抗（Ｒ１ｍ ）を介して供給し
たことを特徴とする請求項１記載の不揮発性半導体記憶
装置。 - 【請求項３】 行方向に並設されたセルトランジスタ
（Ｃｍｊ）の各ソースには前記選択素子（Ｅ１ｍ ）の
オフ動作時に該セルトランジスタ（Ｃｍｊ）を非活性化
する電源（Ｖｓ２）を第二の選択素子（Ｅ２ｍ ）を介
して供給し、該第二の選択素子（Ｅ２ｍ ）のゲートに
は前記第一の選択信号（ＳＧ１ｍ ）と同期する第二の
選択信号（ＳＧ２ｍ ）を入力したことを特徴とする請
求項１記載の不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP327291A JP3137993B2 (ja) | 1991-01-16 | 1991-01-16 | 不揮発性半導体記憶装置 |
| KR1019920000507A KR960000345B1 (ko) | 1991-01-16 | 1992-01-15 | Eeprom 및 eeprom 독출 방법 |
| EP92100659A EP0495493B1 (en) | 1991-01-16 | 1992-01-16 | Non-volatile electrically erasable semiconductor memory devices |
| US08/292,748 US5467310A (en) | 1991-01-16 | 1994-08-18 | EEPROM and EEPROM reading method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP327291A JP3137993B2 (ja) | 1991-01-16 | 1991-01-16 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04243096A true JPH04243096A (ja) | 1992-08-31 |
| JP3137993B2 JP3137993B2 (ja) | 2001-02-26 |
Family
ID=11552814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP327291A Expired - Fee Related JP3137993B2 (ja) | 1991-01-16 | 1991-01-16 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5467310A (ja) |
| EP (1) | EP0495493B1 (ja) |
| JP (1) | JP3137993B2 (ja) |
| KR (1) | KR960000345B1 (ja) |
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| US6347051B2 (en) | 1991-11-26 | 2002-02-12 | Hitachi, Ltd. | Storage device employing a flash memory |
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| JPS593795A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
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1991
- 1991-01-16 JP JP327291A patent/JP3137993B2/ja not_active Expired - Fee Related
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1992
- 1992-01-15 KR KR1019920000507A patent/KR960000345B1/ko not_active IP Right Cessation
- 1992-01-16 EP EP92100659A patent/EP0495493B1/en not_active Expired - Lifetime
-
1994
- 1994-08-18 US US08/292,748 patent/US5467310A/en not_active Expired - Lifetime
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