JP2003030994A - 半導体記憶装置および半導体記憶装置の駆動方法 - Google Patents
半導体記憶装置および半導体記憶装置の駆動方法Info
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- Microelectronics & Electronic Packaging (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ビット線とメモリセルに基準電位を供給する
配線との短絡により発生した不良を救済することができ
るようにする。 【解決手段】 メモリセルに対してデータの書き込み動
作を行う期間は、メモリセルに対して基準電位を供給す
る配線(メモリセル用ソース線)に正電圧(電源電圧の
略1/2以上かつ電源電圧以下の電圧)を供給するよう
にして、ビット線とメモリセル用ソース線とが短絡して
いたとしても、少なくともラッチバッファ部内のノード
NAとビット線とを電気的に接続する期間(信号PGM
ONが“H”の期間)は、ノードNAの電位を維持する
ことで、プログラム動作が正常に行われたと判断してプ
ログラムベリファイ動作を完了することができるように
して、ビット線とメモリセル用ソース線との短絡により
発生した不良を冗長回路を用いて救済することができる
ようにする。
配線との短絡により発生した不良を救済することができ
るようにする。 【解決手段】 メモリセルに対してデータの書き込み動
作を行う期間は、メモリセルに対して基準電位を供給す
る配線(メモリセル用ソース線)に正電圧(電源電圧の
略1/2以上かつ電源電圧以下の電圧)を供給するよう
にして、ビット線とメモリセル用ソース線とが短絡して
いたとしても、少なくともラッチバッファ部内のノード
NAとビット線とを電気的に接続する期間(信号PGM
ONが“H”の期間)は、ノードNAの電位を維持する
ことで、プログラム動作が正常に行われたと判断してプ
ログラムベリファイ動作を完了することができるように
して、ビット線とメモリセル用ソース線との短絡により
発生した不良を冗長回路を用いて救済することができる
ようにする。
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置お
よび半導体記憶装置の駆動方法に関し、特に、NAND
型フラッシュメモリに用いて好適なものである。
よび半導体記憶装置の駆動方法に関し、特に、NAND
型フラッシュメモリに用いて好適なものである。
【0002】
【従来の技術】従来から、NAND型フラッシュメモリ
においては、メモリセルに対してデータの書き込みまた
は消去を行ったとき、メモリセルの閾値電圧Vthがデー
タの読み出し判定レベル(電圧)に対して十分な読み出
しマージンがあるか否か確認するためのベリファイ(確
認)動作を行うことにより、メモリセルの閾値電圧Vth
を制御していた。
においては、メモリセルに対してデータの書き込みまた
は消去を行ったとき、メモリセルの閾値電圧Vthがデー
タの読み出し判定レベル(電圧)に対して十分な読み出
しマージンがあるか否か確認するためのベリファイ(確
認)動作を行うことにより、メモリセルの閾値電圧Vth
を制御していた。
【0003】NAND型フラッシュメモリのベリファイ
動作は、同じワード線を共有し、当該NAND型フラッ
シュメモリが有する複数のビット線(約4000本程
度)にそれぞれ接続されたメモリセルに対して同時に行
われていた。そして、ベリファイ動作において十分な読
み出しマージンが得られなかった場合には、メモリセル
に対するデータの書き込みまたは消去を再び行い、全て
のビット線において、十分な読み出しマージンがあると
判断されるまで繰り返しベリファイ動作を行っていた。
動作は、同じワード線を共有し、当該NAND型フラッ
シュメモリが有する複数のビット線(約4000本程
度)にそれぞれ接続されたメモリセルに対して同時に行
われていた。そして、ベリファイ動作において十分な読
み出しマージンが得られなかった場合には、メモリセル
に対するデータの書き込みまたは消去を再び行い、全て
のビット線において、十分な読み出しマージンがあると
判断されるまで繰り返しベリファイ動作を行っていた。
【0004】また、NAND型フラッシュメモリにおい
ては、複数の通常のメモリセルアレイにより構成される
ブロック内に、通常のメモリセルアレイとともにワード
線を共有した冗長用のメモリセル群からなる冗長回路を
設けていた。NAND型フラッシュメモリは、製造工程
等において隣接するビット線の短絡等の不良が発生した
場合には、不良に関わるビット線を含む数ビット線に接
続されたメモリセルを1つの単位として、冗長回路を用
いて不良の救済を行っていた。
ては、複数の通常のメモリセルアレイにより構成される
ブロック内に、通常のメモリセルアレイとともにワード
線を共有した冗長用のメモリセル群からなる冗長回路を
設けていた。NAND型フラッシュメモリは、製造工程
等において隣接するビット線の短絡等の不良が発生した
場合には、不良に関わるビット線を含む数ビット線に接
続されたメモリセルを1つの単位として、冗長回路を用
いて不良の救済を行っていた。
【0005】
【発明が解決しようとする課題】しかしながら、上述し
たようにNAND型フラッシュメモリにおいては、ベリ
ファイ動作は、同じワード線を共有し、複数のビット線
にそれぞれ接続されたメモリセルに対して同時に行われ
るため、冗長回路のビット線および不良に関わるビット
線にそれぞれ接続されたメモリセルに対しても行われて
いた。そのため、隣接するビット線の短絡により不良が
発生した場合には、メモリセルの閾値電圧Vthが十分な
読み出しマージンを有する状態と同じ状態にするため
に、不良に関わるビット線に接続されたメモリセルに対
するデータの書き込みを禁止することにより、不良に関
わるビット線の電位が変動してしまうことを防止してベ
リファイ動作を完了していた。
たようにNAND型フラッシュメモリにおいては、ベリ
ファイ動作は、同じワード線を共有し、複数のビット線
にそれぞれ接続されたメモリセルに対して同時に行われ
るため、冗長回路のビット線および不良に関わるビット
線にそれぞれ接続されたメモリセルに対しても行われて
いた。そのため、隣接するビット線の短絡により不良が
発生した場合には、メモリセルの閾値電圧Vthが十分な
読み出しマージンを有する状態と同じ状態にするため
に、不良に関わるビット線に接続されたメモリセルに対
するデータの書き込みを禁止することにより、不良に関
わるビット線の電位が変動してしまうことを防止してベ
リファイ動作を完了していた。
【0006】しかしながら、発生した不良がビット線と
メモリセルに基準電位(ソース電位)を供給する配線
(以下、「メモリセル用ソース線」と称す。)との短絡
による場合には、不良に関わるビット線に接続されたメ
モリセルに対するデータの書き込みを禁止して、メモリ
セルの閾値電圧Vthが十分な読み出しマージンを有する
状態と同じ状態にしたとしても、メモリセル用ソース線
により不良に関わるビット線の電位が変動してしまうこ
とがあり、ベリファイ動作を完了することができない場
合があった。すなわち、ビット線とメモリセル用ソース
線との短絡による不良が発生した場合には、冗長回路を
用いたとしても不良を救済することができなかった。
メモリセルに基準電位(ソース電位)を供給する配線
(以下、「メモリセル用ソース線」と称す。)との短絡
による場合には、不良に関わるビット線に接続されたメ
モリセルに対するデータの書き込みを禁止して、メモリ
セルの閾値電圧Vthが十分な読み出しマージンを有する
状態と同じ状態にしたとしても、メモリセル用ソース線
により不良に関わるビット線の電位が変動してしまうこ
とがあり、ベリファイ動作を完了することができない場
合があった。すなわち、ビット線とメモリセル用ソース
線との短絡による不良が発生した場合には、冗長回路を
用いたとしても不良を救済することができなかった。
【0007】本発明は、このような問題を解決するため
になされたものであり、ビット線とメモリセルに対して
基準電位を供給する配線との短絡により発生した不良を
救済することができるようにすることを目的とする。
になされたものであり、ビット線とメモリセルに対して
基準電位を供給する配線との短絡により発生した不良を
救済することができるようにすることを目的とする。
【0008】
【課題を解決するための手段】本発明の半導体記憶装置
は、コントロールおよびフローティングゲートを有する
トランジスタにより構成され、データを記憶するメモリ
セルと、上記メモリセルに基準電位を供給する配線とを
備え、上記メモリセルに対してデータの書き込み動作を
行う期間は、上記基準電位を供給する配線の電位を正電
位にすることを特徴とする。
は、コントロールおよびフローティングゲートを有する
トランジスタにより構成され、データを記憶するメモリ
セルと、上記メモリセルに基準電位を供給する配線とを
備え、上記メモリセルに対してデータの書き込み動作を
行う期間は、上記基準電位を供給する配線の電位を正電
位にすることを特徴とする。
【0009】上記のように構成した本発明によれば、メ
モリセルにデータを入出力するためのビット線とメモリ
セルに対して基準電位を供給する配線(メモリセル用ソ
ース線)とが短絡していたとしても、上記メモリセルに
対するデータの書き込み動作における上記ビット線の電
位の変動を当該ビット線に接続されたラッチ回路がデー
タ保持可能なように抑制し、ラッチ回路のデータが反転
してしまうことを防止することで、データの書き込み後
に行うベリファイ動作を完了することができるようにな
る。
モリセルにデータを入出力するためのビット線とメモリ
セルに対して基準電位を供給する配線(メモリセル用ソ
ース線)とが短絡していたとしても、上記メモリセルに
対するデータの書き込み動作における上記ビット線の電
位の変動を当該ビット線に接続されたラッチ回路がデー
タ保持可能なように抑制し、ラッチ回路のデータが反転
してしまうことを防止することで、データの書き込み後
に行うベリファイ動作を完了することができるようにな
る。
【0010】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。
基づいて説明する。
【0011】(フラッシュメモリの構成)図1(A)
は、本発明の実施形態による半導体記憶装置を適用した
NAND型フラッシュメモリのメモリ部分の構成例を示
す図である。図1(A)において、101は金属により
形成されたビット線であり、メモリセルのトランジスタ
が形成される半導体基板にコンタクト102により接続
されている。103は、ビット線101を接続するため
の半導体基板に形成された拡散層である。
は、本発明の実施形態による半導体記憶装置を適用した
NAND型フラッシュメモリのメモリ部分の構成例を示
す図である。図1(A)において、101は金属により
形成されたビット線であり、メモリセルのトランジスタ
が形成される半導体基板にコンタクト102により接続
されている。103は、ビット線101を接続するため
の半導体基板に形成された拡散層である。
【0012】SG1、SG2は第1および第2のセレク
トゲートトランジスタをそれぞれ制御する制御信号線で
あり、WLn(nは添え字であり、n=0〜15の整
数)はそれぞれメモリセルを選択するためのワード線で
ある。また、ARVSSは、メモリセルに基準電位(メ
モリセルのトランジスタのソース電位)を供給する配線
(以下、「メモリセル用ソース線」と称す。)である。
トゲートトランジスタをそれぞれ制御する制御信号線で
あり、WLn(nは添え字であり、n=0〜15の整
数)はそれぞれメモリセルを選択するためのワード線で
ある。また、ARVSSは、メモリセルに基準電位(メ
モリセルのトランジスタのソース電位)を供給する配線
(以下、「メモリセル用ソース線」と称す。)である。
【0013】図1(B)は、上記図1(A)に示すC−
C’間の断面図である。図1(B)において、G1、G
2は、それぞれ第1および第2のセレクトゲートトラン
ジスタのゲートであり、図1(A)に示した制御信号線
SG1、SG2によりそれぞれ制御電圧が供給される。
C’間の断面図である。図1(B)において、G1、G
2は、それぞれ第1および第2のセレクトゲートトラン
ジスタのゲートであり、図1(A)に示した制御信号線
SG1、SG2によりそれぞれ制御電圧が供給される。
【0014】105、107、109は、メモリセルの
トランジスタのドレインおよびソースとなる半導体基板
に形成された拡散層であり、106、108、110は
酸化膜である。CG1、CG2はメモリセルのトランジ
スタのコントロールゲートであり、図1(A)に示した
ワード線WLnによりそれぞれ電圧が供給される。ま
た、FG1、FG2はメモリセルのトランジスタのフロ
ーティングゲートである。111は、メモリセル用ソー
ス線を形成するための拡散層であり、112は酸化膜で
ある。
トランジスタのドレインおよびソースとなる半導体基板
に形成された拡散層であり、106、108、110は
酸化膜である。CG1、CG2はメモリセルのトランジ
スタのコントロールゲートであり、図1(A)に示した
ワード線WLnによりそれぞれ電圧が供給される。ま
た、FG1、FG2はメモリセルのトランジスタのフロ
ーティングゲートである。111は、メモリセル用ソー
ス線を形成するための拡散層であり、112は酸化膜で
ある。
【0015】図1(B)においては、ゲートG1、ドレ
インとなる拡散層103およびソースとなる拡散層10
5により第1のセレクトゲートトランジスタが構成され
る。また、コントロールゲートCG1、フローティング
ゲートFG1、ドレインとなる拡散層105およびソー
スとなる拡散層107により1つのメモリセルのトラン
ジスタが構成され、同様に、コントロールゲートCG
2、フローティングゲートFG2、ドレインとなる拡散
層107およびソースとなる拡散層109により他の1
つのメモリセルのトランジスタが構成される。すなわ
ち、NAND型フラッシュメモリにおいては、第1のセ
レクトゲートトランジスタのソース、メモリセルのトラ
ンジスタのドレインとソース、および第2のセレクトゲ
ートトランジスタのドレインは、隣り合うトランジスタ
と拡散層を共通にしている。
インとなる拡散層103およびソースとなる拡散層10
5により第1のセレクトゲートトランジスタが構成され
る。また、コントロールゲートCG1、フローティング
ゲートFG1、ドレインとなる拡散層105およびソー
スとなる拡散層107により1つのメモリセルのトラン
ジスタが構成され、同様に、コントロールゲートCG
2、フローティングゲートFG2、ドレインとなる拡散
層107およびソースとなる拡散層109により他の1
つのメモリセルのトランジスタが構成される。すなわ
ち、NAND型フラッシュメモリにおいては、第1のセ
レクトゲートトランジスタのソース、メモリセルのトラ
ンジスタのドレインとソース、および第2のセレクトゲ
ートトランジスタのドレインは、隣り合うトランジスタ
と拡散層を共通にしている。
【0016】なお、メモリセル用ソース線ARVSSを
拡散層111のみで形成すると、メモリセル用ソース線
ARVSSの抵抗値が大きくなる。そのため、上記図1
(A)、(B)においては図示してないが、金属で形成
したメモリセル用ソース線ARVSSを複数のビット線
101毎にビット線101に対して平行に設けて、ビッ
ト線101と同様にコンタクトにより半導体基板上の拡
散層に接続されている。
拡散層111のみで形成すると、メモリセル用ソース線
ARVSSの抵抗値が大きくなる。そのため、上記図1
(A)、(B)においては図示してないが、金属で形成
したメモリセル用ソース線ARVSSを複数のビット線
101毎にビット線101に対して平行に設けて、ビッ
ト線101と同様にコンタクトにより半導体基板上の拡
散層に接続されている。
【0017】図2は、上記図1(A)および(B)に構
成を示したNAND型フラッシュメモリのメモリ部分の
等価回路を示す図である。図2に示すように、NAND
型フラッシュメモリのメモリ部分の等価回路は、第1の
セレクトゲートトランジスタのドレインがビット線BL
に接続されるとともにゲートが制御信号線SG1に接続
され、第2のセレクトゲートトランジスタのゲートが制
御信号線SG2に接続されるとともにソースがメモリセ
ル用ソース線ARVSSに接続される。さらに、第1お
よび第2のセレクトゲートトランジスタとの間に、コン
トロールゲートがワード線WLn(n=0〜15)にそ
れぞれ接続された複数のメモリセルのトランジスタが直
列に接続される。
成を示したNAND型フラッシュメモリのメモリ部分の
等価回路を示す図である。図2に示すように、NAND
型フラッシュメモリのメモリ部分の等価回路は、第1の
セレクトゲートトランジスタのドレインがビット線BL
に接続されるとともにゲートが制御信号線SG1に接続
され、第2のセレクトゲートトランジスタのゲートが制
御信号線SG2に接続されるとともにソースがメモリセ
ル用ソース線ARVSSに接続される。さらに、第1お
よび第2のセレクトゲートトランジスタとの間に、コン
トロールゲートがワード線WLn(n=0〜15)にそ
れぞれ接続された複数のメモリセルのトランジスタが直
列に接続される。
【0018】なお、以下の説明では、図2に示すよう
に、第1のセレクトゲートトランジスタと複数のメモリ
セルのトランジスタと第2のセレクトゲートトランジス
タとが直列に接続されたものを、ストリングと称す。ま
た、NAND型フラッシュメモリでは、1つのビット線
に多数のストリングが接続される。
に、第1のセレクトゲートトランジスタと複数のメモリ
セルのトランジスタと第2のセレクトゲートトランジス
タとが直列に接続されたものを、ストリングと称す。ま
た、NAND型フラッシュメモリでは、1つのビット線
に多数のストリングが接続される。
【0019】図3は、NAND型フラッシュメモリのメ
モリセルアレイの構成例を示す図である。なお、図3に
おいては、第1のセレクトゲートトランジスタと4つの
メモリセルのトランジスタと第2のセレクトゲートトラ
ンジスタとが直列に接続されたストリングにより構成さ
れるNAND型フラッシュメモリを示している。
モリセルアレイの構成例を示す図である。なお、図3に
おいては、第1のセレクトゲートトランジスタと4つの
メモリセルのトランジスタと第2のセレクトゲートトラ
ンジスタとが直列に接続されたストリングにより構成さ
れるNAND型フラッシュメモリを示している。
【0020】図3において、301は、一端がメモリセ
ル用ソース線ARVSSに接続されるとともに、他端が
第1〜第4のビット線BL1〜BL4にそれぞれ接続さ
れた4つのストリングにより構成される第1のブロック
であり、同様に、302は、一端がメモリセル用ソース
線ARVSSに接続されるとともに、他端が第1〜第4
のビット線BL1〜BL4にそれぞれ接続された第1の
ブロック301を構成するストリングとは異なる4つの
ストリングにより構成される第2のブロックである。
ル用ソース線ARVSSに接続されるとともに、他端が
第1〜第4のビット線BL1〜BL4にそれぞれ接続さ
れた4つのストリングにより構成される第1のブロック
であり、同様に、302は、一端がメモリセル用ソース
線ARVSSに接続されるとともに、他端が第1〜第4
のビット線BL1〜BL4にそれぞれ接続された第1の
ブロック301を構成するストリングとは異なる4つの
ストリングにより構成される第2のブロックである。
【0021】303−1、303−2、303−3、3
03−4は、第1〜第4のビット線BL1〜BL4にそ
れぞれ接続されたページバッファである。ページバッフ
ァ303−1〜303−4は、メモリセルのトランジス
タに供給されたデータを書き込むためにビット線BL1
〜BL4の電位を制御したり、ビット線BL1〜BL4
の電位に基づいて、データを外部に出力したりする。
03−4は、第1〜第4のビット線BL1〜BL4にそ
れぞれ接続されたページバッファである。ページバッフ
ァ303−1〜303−4は、メモリセルのトランジス
タに供給されたデータを書き込むためにビット線BL1
〜BL4の電位を制御したり、ビット線BL1〜BL4
の電位に基づいて、データを外部に出力したりする。
【0022】図4は、上記図3に示したページバッファ
303−1〜303−4の構成例を示すブロック図であ
る。図4において、ページバッファは、センスアンプ部
401とラッチバッファ部411とから構成される。
303−1〜303−4の構成例を示すブロック図であ
る。図4において、ページバッファは、センスアンプ部
401とラッチバッファ部411とから構成される。
【0023】センスアンプ部401は、1つのPチャネ
ルMOSトランジスタ(以下、「Pch−Tr」と称
す。)402と、5つのNチャネルMOSトランジスタ
(以下、「Nch−Tr」と称す。)403、404、
405、406、407とから構成される。Pch−T
r402のソースには電源電圧Vccが供給され、ゲー
トは信号線PBIASに接続され、ドレインはNch−
Tr403のドレインに接続される。Nch−Tr40
3のゲートは信号線BLCTLに接続され、ソースはN
ch−Tr404のドレインに接続され、Nch−Tr
404のゲートは信号線BLPRTに接続され、ソース
はビット線BLに接続される。
ルMOSトランジスタ(以下、「Pch−Tr」と称
す。)402と、5つのNチャネルMOSトランジスタ
(以下、「Nch−Tr」と称す。)403、404、
405、406、407とから構成される。Pch−T
r402のソースには電源電圧Vccが供給され、ゲー
トは信号線PBIASに接続され、ドレインはNch−
Tr403のドレインに接続される。Nch−Tr40
3のゲートは信号線BLCTLに接続され、ソースはN
ch−Tr404のドレインに接続され、Nch−Tr
404のゲートは信号線BLPRTに接続され、ソース
はビット線BLに接続される。
【0024】また、Pch−Tr405のドレインは後
述するノードNBに接続され、ゲートはPch−Tr4
02のドレインとNch−Tr403のドレインとの相
互接続点SNSに接続され、ソースはNch−Tr40
6のドレインに接続される。Nch−Tr406のゲー
トは信号線SETに接続され、ソースは接地電位(GN
D)に接続される。Nch−Tr407のドレインは後
述するノードNAに接続され、ゲートは信号線PGMO
Nに接続され、ソースはPch−Tr402のドレイン
とNch−Tr403のドレインとの相互接続点に接続
される。
述するノードNBに接続され、ゲートはPch−Tr4
02のドレインとNch−Tr403のドレインとの相
互接続点SNSに接続され、ソースはNch−Tr40
6のドレインに接続される。Nch−Tr406のゲー
トは信号線SETに接続され、ソースは接地電位(GN
D)に接続される。Nch−Tr407のドレインは後
述するノードNAに接続され、ゲートは信号線PGMO
Nに接続され、ソースはPch−Tr402のドレイン
とNch−Tr403のドレインとの相互接続点に接続
される。
【0025】ラッチバッファ部411は、2つのインバ
ータ412、413と2つのPch−Tr414、41
5と4つのNch−Tr416、417、418、41
9とから構成される。インバータ412の入力端子には
ノードNAが接続され、出力端子にはノードNBが接続
され、インバータ413の入力端子にはノードNBが接
続され、出力端子にはノードNAが接続される。すなわ
ち、インバータ412および413によりラッチ回路を
構成する。
ータ412、413と2つのPch−Tr414、41
5と4つのNch−Tr416、417、418、41
9とから構成される。インバータ412の入力端子には
ノードNAが接続され、出力端子にはノードNBが接続
され、インバータ413の入力端子にはノードNBが接
続され、出力端子にはノードNAが接続される。すなわ
ち、インバータ412および413によりラッチ回路を
構成する。
【0026】Pch−Tr414のソースには電源電圧
Vccが供給され、ゲートはノードNAに接続され、ド
レインはPch−Tr415のソースに接続される。P
ch−Tr415のゲートは信号線LDに接続され、ド
レインはNch−Tr416のドレインに接続される。
また、Nch−Tr416のゲートは信号線RDに接続
され、ソースはNch−Tr417のドレインに接続さ
れ、Nch−Tr417のゲートはノードNAに接続さ
れ、ソースは接地電位(GND)に接続される。
Vccが供給され、ゲートはノードNAに接続され、ド
レインはPch−Tr415のソースに接続される。P
ch−Tr415のゲートは信号線LDに接続され、ド
レインはNch−Tr416のドレインに接続される。
また、Nch−Tr416のゲートは信号線RDに接続
され、ソースはNch−Tr417のドレインに接続さ
れ、Nch−Tr417のゲートはノードNAに接続さ
れ、ソースは接地電位(GND)に接続される。
【0027】また、Nch−Tr418のソースは信号
線PBOUTに接続され、ゲートは信号線YDが接続さ
れ、ドレインはPch−Tr415のドレインとNch
−Tr416のドレインとの相互接続点に接続される。
Nch−Tr419のソースは、Pch−Tr415の
ドレインとNch−Tr416のドレインとの相互接続
点に接続され、ゲートは信号線LDに接続され、ドレイ
ンはノードNAに接続される。
線PBOUTに接続され、ゲートは信号線YDが接続さ
れ、ドレインはPch−Tr415のドレインとNch
−Tr416のドレインとの相互接続点に接続される。
Nch−Tr419のソースは、Pch−Tr415の
ドレインとNch−Tr416のドレインとの相互接続
点に接続され、ゲートは信号線LDに接続され、ドレイ
ンはノードNAに接続される。
【0028】そして、データ読み出し時には、信号線L
Dにより“L”(0V)、信号線RDにより“H”(電
源電圧Vcc、例えば3.3V)を供給することによ
り、Pch−Tr415およびNch−Tr416をO
N状態にするとともにNch−Tr419をOFF状態
にする。したがって、Pch−Tr414およびNch
−Tr417によりインバータ(バッファ)を構成し
て、ノードNAの信号を反転してNch−Tr418に
供給する。さらに、Nch−Tr418は、信号線YD
を介して供給されるデータを読み出すアドレスに応じた
信号に基づいて制御され、ノードNAの信号を反転した
信号を信号線PBOUTを介して出力する。これによ
り、インバータ412および413により構成されるラ
ッチ回路のデータが確定する前に、外部(信号線PBO
UT)の配線容量等により、ラッチ回路のデータが反転
してしまうことを防止することができる。なお、データ
読み出し時のビット線BLとラッチバッファ部411内
のノードNAとの間における動作については後述する。
Dにより“L”(0V)、信号線RDにより“H”(電
源電圧Vcc、例えば3.3V)を供給することによ
り、Pch−Tr415およびNch−Tr416をO
N状態にするとともにNch−Tr419をOFF状態
にする。したがって、Pch−Tr414およびNch
−Tr417によりインバータ(バッファ)を構成し
て、ノードNAの信号を反転してNch−Tr418に
供給する。さらに、Nch−Tr418は、信号線YD
を介して供給されるデータを読み出すアドレスに応じた
信号に基づいて制御され、ノードNAの信号を反転した
信号を信号線PBOUTを介して出力する。これによ
り、インバータ412および413により構成されるラ
ッチ回路のデータが確定する前に、外部(信号線PBO
UT)の配線容量等により、ラッチ回路のデータが反転
してしまうことを防止することができる。なお、データ
読み出し時のビット線BLとラッチバッファ部411内
のノードNAとの間における動作については後述する。
【0029】一方、データ書き込み時には、信号線LD
により“H”(電源電圧Vcc、例えば3.3V)、信
号線RDにより“L”(0V)を供給することにより、
Pch−Tr415およびNch−Tr416をOFF
状態にするとともにNch−Tr419をON状態にす
る。そして、信号線YDを介して供給されるデータを書
き込むアドレスに応じた信号に基づいて制御されたNc
h−Tr418により信号線PBOUTを介してデータ
を入力し、ノードNAに供給する。なお、データ書き込
み時のビット線BLとラッチバッファ部411内のノー
ドNAとの間における動作については後述する。
により“H”(電源電圧Vcc、例えば3.3V)、信
号線RDにより“L”(0V)を供給することにより、
Pch−Tr415およびNch−Tr416をOFF
状態にするとともにNch−Tr419をON状態にす
る。そして、信号線YDを介して供給されるデータを書
き込むアドレスに応じた信号に基づいて制御されたNc
h−Tr418により信号線PBOUTを介してデータ
を入力し、ノードNAに供給する。なお、データ書き込
み時のビット線BLとラッチバッファ部411内のノー
ドNAとの間における動作については後述する。
【0030】次に、図5(A)、(B)に基づいて、メ
モリセルのトランジスタの断面およびデータ格納時の状
態について説明する。図5(A)は、データ値として
“1”を格納しているときのメモリセルのトランジスタ
の状態を示す模式図である。
モリセルのトランジスタの断面およびデータ格納時の状
態について説明する。図5(A)は、データ値として
“1”を格納しているときのメモリセルのトランジスタ
の状態を示す模式図である。
【0031】図5(A)において、メモリセルのトラン
ジスタはNch−Trにより構成され、501はコント
ロールゲート、502はフローティングゲート、503
は酸化膜(トンネル酸化膜)、504は拡散層である。
メモリセルのトランジスタは、データ値“1”を格納し
ているときには、フローティングゲート502から電子
が引き抜かれ、電子を蓄積していない状態となる。この
とき、メモリセルのトランジスタの閾値電圧Vthは負で
あり、メモリセルのトランジスタはデプリション形(ノ
ーマリオン形)トランジスタとして機能する。
ジスタはNch−Trにより構成され、501はコント
ロールゲート、502はフローティングゲート、503
は酸化膜(トンネル酸化膜)、504は拡散層である。
メモリセルのトランジスタは、データ値“1”を格納し
ているときには、フローティングゲート502から電子
が引き抜かれ、電子を蓄積していない状態となる。この
とき、メモリセルのトランジスタの閾値電圧Vthは負で
あり、メモリセルのトランジスタはデプリション形(ノ
ーマリオン形)トランジスタとして機能する。
【0032】図5(B)は、データ値として“0”を格
納しているときのメモリセルのトランジスタの状態を示
す模式図である。図5(B)に示すように、メモリセル
のトランジスタは、データ値“0”を格納しているとき
には、フローティングゲート502に電子505が注入
され、電子505を蓄積している状態となる。このと
き、メモリセルのトランジスタの閾値電圧Vthは正であ
り、メモリセルのトランジスタはエンハンスメント形
(ノーマリオフ形)トランジスタとして機能する。
納しているときのメモリセルのトランジスタの状態を示
す模式図である。図5(B)に示すように、メモリセル
のトランジスタは、データ値“0”を格納しているとき
には、フローティングゲート502に電子505が注入
され、電子505を蓄積している状態となる。このと
き、メモリセルのトランジスタの閾値電圧Vthは正であ
り、メモリセルのトランジスタはエンハンスメント形
(ノーマリオフ形)トランジスタとして機能する。
【0033】次に、NAND型フラッシュメモリにおけ
るリード動作、プログラム(データ書き込み)動作、プ
ログラムベリファイ動作、消去ベリファイ動作について
順に説明する。なお、以下の説明では、リード動作、プ
ログラム動作およびプログラムベリファイ動作において
は、ワード線WL0により選択されるメモリセルのトラ
ンジスタ(以下、単に「メモリセル」と称す。)を選択
したと仮定して説明する。また、説明の便宜上、「信号
線を介して所定の電圧(所定の電圧レベル)を供給す
る」ことを「信号を所定の電圧(所定の電圧レベル)に
する」と表記する。
るリード動作、プログラム(データ書き込み)動作、プ
ログラムベリファイ動作、消去ベリファイ動作について
順に説明する。なお、以下の説明では、リード動作、プ
ログラム動作およびプログラムベリファイ動作において
は、ワード線WL0により選択されるメモリセルのトラ
ンジスタ(以下、単に「メモリセル」と称す。)を選択
したと仮定して説明する。また、説明の便宜上、「信号
線を介して所定の電圧(所定の電圧レベル)を供給す
る」ことを「信号を所定の電圧(所定の電圧レベル)に
する」と表記する。
【0034】(リード動作)図6(A)および(B)
は、NAND型フラッシュメモリのリード動作のタイミ
ングチャートである。
は、NAND型フラッシュメモリのリード動作のタイミ
ングチャートである。
【0035】ワード線WL0により選択されるメモリセ
ルのデータ値を読み出す際、まず、ワード線WL0を0
Vにし、ワード線WL0以外のワード線を4V程度にす
る。さらに、データ値を読み出すメモリセルを有するス
トリングの制御信号SG1、SG2を4V程度にして、
データ値を読み出すメモリセルを有するストリングを選
択する。また、メモリセル用ソース線ARVSSは、0
Vにする。これにより、データ値を読み出すメモリセル
を有するストリングにおいて、ワード線WL0により選
択されるメモリセル以外のメモリセルと、第1および第
2のセレクトゲートトランジスタとがON状態になる。
なお、信号SETおよびPGMONは0Vにする。
ルのデータ値を読み出す際、まず、ワード線WL0を0
Vにし、ワード線WL0以外のワード線を4V程度にす
る。さらに、データ値を読み出すメモリセルを有するス
トリングの制御信号SG1、SG2を4V程度にして、
データ値を読み出すメモリセルを有するストリングを選
択する。また、メモリセル用ソース線ARVSSは、0
Vにする。これにより、データ値を読み出すメモリセル
を有するストリングにおいて、ワード線WL0により選
択されるメモリセル以外のメモリセルと、第1および第
2のセレクトゲートトランジスタとがON状態になる。
なお、信号SETおよびPGMONは0Vにする。
【0036】次に、信号BLCTLおよびBLPRTを
ハイレベル(以下、「“H”」と称す。)にすることに
よりセンスアンプ部401内のNch−Tr403およ
び404をON状態にして、ラッチバッファ部411と
ビット線BLとを電気的に接続可能にする。また、信号
PBIASをローレベル(以下、「“L”」と称す。)
にすることによりPch−Tr402をON状態にして
ビット線BLに電流を供給する。この電流は、メモリセ
ルのデータ値が“1”であるか、“0”であるかを判断
する基準となる。上述した動作が完了するまでに、ラッ
チバッファ部411内のノードNAを“L”に設定し、
ノードNBを“H”に設定する。
ハイレベル(以下、「“H”」と称す。)にすることに
よりセンスアンプ部401内のNch−Tr403およ
び404をON状態にして、ラッチバッファ部411と
ビット線BLとを電気的に接続可能にする。また、信号
PBIASをローレベル(以下、「“L”」と称す。)
にすることによりPch−Tr402をON状態にして
ビット線BLに電流を供給する。この電流は、メモリセ
ルのデータ値が“1”であるか、“0”であるかを判断
する基準となる。上述した動作が完了するまでに、ラッ
チバッファ部411内のノードNAを“L”に設定し、
ノードNBを“H”に設定する。
【0037】このとき、メモリセルのデータ値が“1”
の場合には、メモリセルの閾値電圧Vthは負であるた
め、ワード線WL0が0Vであってもデータ値を読み出
すメモリセルはON状態になり電流が流れる。これによ
り、ビット線BLと電気的に接続されているPch−T
r402のドレインとNch−Tr403のドレインと
の相互接続点SNSの電位が低くなる(“L”にな
る)。
の場合には、メモリセルの閾値電圧Vthは負であるた
め、ワード線WL0が0Vであってもデータ値を読み出
すメモリセルはON状態になり電流が流れる。これによ
り、ビット線BLと電気的に接続されているPch−T
r402のドレインとNch−Tr403のドレインと
の相互接続点SNSの電位が低くなる(“L”にな
る)。
【0038】その後、信号SETをパルス状に“H”に
する。このとき、相互接続点SNSの電位は“L”であ
るため、Nch−Tr405はOFF状態であり、信号
SETをパルス状に“H”にしたとしても、ラッチバッ
ファ部411内のノードNBは“H”を維持する。これ
により、信号SETが“L”に戻ったとき、ラッチバッ
ファ部411内のノードNAは“L”、ノードNBは
“H”と、データ値が“1”の状態がラッチ回路に保持
される。(図6(A)参照)
する。このとき、相互接続点SNSの電位は“L”であ
るため、Nch−Tr405はOFF状態であり、信号
SETをパルス状に“H”にしたとしても、ラッチバッ
ファ部411内のノードNBは“H”を維持する。これ
により、信号SETが“L”に戻ったとき、ラッチバッ
ファ部411内のノードNAは“L”、ノードNBは
“H”と、データ値が“1”の状態がラッチ回路に保持
される。(図6(A)参照)
【0039】一方、メモリセルのデータ値が“0”の場
合には、メモリセルの閾値電圧Vthは正であり、さらに
ワード線WL0が0Vであるので、データ値を読み出す
メモリセルはOFF状態となり電流は流れない。これに
より、ビット線BLと電気的に接続されている相互接続
点SNSの電位が高くなる(“H”に充電される)。
合には、メモリセルの閾値電圧Vthは正であり、さらに
ワード線WL0が0Vであるので、データ値を読み出す
メモリセルはOFF状態となり電流は流れない。これに
より、ビット線BLと電気的に接続されている相互接続
点SNSの電位が高くなる(“H”に充電される)。
【0040】その後、信号SETをパルス状に“H”に
すると、Nch−Tr406がON状態となる。このと
き、相互接続点SNSの電位は“H”、すなわちNch
−Tr405はON状態であるため、ラッチバッファ部
411内のノードNBが接地され、ノードNBは“L”
に変化する。これにより、信号SETが“L”に戻った
とき、ラッチバッファ部411内のノードNAは
“H”、ノードNBは“L”と、データ値が“0”の状
態がラッチ回路に保持される。(図6(B)参照)
すると、Nch−Tr406がON状態となる。このと
き、相互接続点SNSの電位は“H”、すなわちNch
−Tr405はON状態であるため、ラッチバッファ部
411内のノードNBが接地され、ノードNBは“L”
に変化する。これにより、信号SETが“L”に戻った
とき、ラッチバッファ部411内のノードNAは
“H”、ノードNBは“L”と、データ値が“0”の状
態がラッチ回路に保持される。(図6(B)参照)
【0041】ラッチバッファ部411に保持された状態
は、上記図4に基づいて上述したように制御してNch
−Tr418がONされると、ノードNAのレベルが反
転されて信号PBOUTとして出力される。そして、信
号BLCTL、BLPRTおよびPBIASを0Vにし
て、ページバッファとビット線BLとの電気的な接続を
遮断するとともに、全てのワード線WLnおよび制御信
号SG1、SG2を0Vにして、ストリングを選択して
いない状態にし、リード動作を終了する。
は、上記図4に基づいて上述したように制御してNch
−Tr418がONされると、ノードNAのレベルが反
転されて信号PBOUTとして出力される。そして、信
号BLCTL、BLPRTおよびPBIASを0Vにし
て、ページバッファとビット線BLとの電気的な接続を
遮断するとともに、全てのワード線WLnおよび制御信
号SG1、SG2を0Vにして、ストリングを選択して
いない状態にし、リード動作を終了する。
【0042】(プログラム動作)図7(A)および
(B)は、NAND型フラッシュメモリのプログラム動
作のタイミングチャートである。
(B)は、NAND型フラッシュメモリのプログラム動
作のタイミングチャートである。
【0043】プログラム動作を施すメモリセルを有する
ストリングの制御信号SG1を電源電圧Vcc、制御信
号SG2を0Vにして、プログラム動作を施すメモリセ
ルを有するストリングを選択する。このプログラム動作
においては、メモリセル用ソース線ARVSSを電源電
圧Vccにする。なお、信号SETは0Vにする。
ストリングの制御信号SG1を電源電圧Vcc、制御信
号SG2を0Vにして、プログラム動作を施すメモリセ
ルを有するストリングを選択する。このプログラム動作
においては、メモリセル用ソース線ARVSSを電源電
圧Vccにする。なお、信号SETは0Vにする。
【0044】また、メモリセルに対してデータを書き込
む(データ値“0”を書き込む)場合には、上記図4に
基づいて上述したように制御してラッチバッファ部41
1内のノードNAを“L”に設定し、ノードNBを
“H”に設定する。一方、メモリセルに対するデータの
書き込みを禁止する(データ値“1”を保持する)場合
には、上記図4に基づいて上述したように制御してラッ
チバッファ部411内のノードNAを“H”に設定し、
ノードNBを“L”に設定する。
む(データ値“0”を書き込む)場合には、上記図4に
基づいて上述したように制御してラッチバッファ部41
1内のノードNAを“L”に設定し、ノードNBを
“H”に設定する。一方、メモリセルに対するデータの
書き込みを禁止する(データ値“1”を保持する)場合
には、上記図4に基づいて上述したように制御してラッ
チバッファ部411内のノードNAを“H”に設定し、
ノードNBを“L”に設定する。
【0045】この状態で、信号BLCTL、BLPRT
およびPGMONを“H”にすることにより、センスア
ンプ部401内のNch−Tr403、404および4
07をON状態にして、ラッチバッファ部411とビッ
ト線BLとを電気的に接続可能にする。さらに、ワード
線WL0を15V〜20V(例えば、18V)にし、ワ
ード線WL0以外のワード線を10V程度にする。
およびPGMONを“H”にすることにより、センスア
ンプ部401内のNch−Tr403、404および4
07をON状態にして、ラッチバッファ部411とビッ
ト線BLとを電気的に接続可能にする。さらに、ワード
線WL0を15V〜20V(例えば、18V)にし、ワ
ード線WL0以外のワード線を10V程度にする。
【0046】これにより、メモリセルに対してデータを
書き込む場合には、Nch−Tr407を介して供給さ
れる、ラッチバッファ部411内のノードNAに設定さ
れた電圧レベルにより、相互接続点SNSの電位、すな
わちビット線BLの電位を0Vにする(“L”にす
る)。したがって、データを書き込むメモリセルのコン
トロールゲートは15V〜20V、拡散層は0Vとな
り、コントロールゲートと拡散層との電位差15V〜2
0Vにより、メモリセルのチャネル部からフローティン
グゲートに電子が注入され、メモリセルにデータ値
“0”が書き込まれる。(図7(A)参照)
書き込む場合には、Nch−Tr407を介して供給さ
れる、ラッチバッファ部411内のノードNAに設定さ
れた電圧レベルにより、相互接続点SNSの電位、すな
わちビット線BLの電位を0Vにする(“L”にす
る)。したがって、データを書き込むメモリセルのコン
トロールゲートは15V〜20V、拡散層は0Vとな
り、コントロールゲートと拡散層との電位差15V〜2
0Vにより、メモリセルのチャネル部からフローティン
グゲートに電子が注入され、メモリセルにデータ値
“0”が書き込まれる。(図7(A)参照)
【0047】一方、メモリセルに対するデータの書き込
みを禁止する場合には、Nch−Tr407を介して供
給される、ラッチバッファ部411内のノードNAに設
定された電圧レベルにより、相互接続点SNSの電位、
すなわちビット線BLの電位を“H”にする。したがっ
て、ワード線WL0により選択されたメモリセルのコン
トロールゲートには15V〜20Vが印加されるが、拡
散層は“H”であるため、メモリセルのチャネル部から
フローティングゲートへの電子の注入はなく、メモリセ
ルに対するデータの書き込みは行われない。(図7
(B)参照)
みを禁止する場合には、Nch−Tr407を介して供
給される、ラッチバッファ部411内のノードNAに設
定された電圧レベルにより、相互接続点SNSの電位、
すなわちビット線BLの電位を“H”にする。したがっ
て、ワード線WL0により選択されたメモリセルのコン
トロールゲートには15V〜20Vが印加されるが、拡
散層は“H”であるため、メモリセルのチャネル部から
フローティングゲートへの電子の注入はなく、メモリセ
ルに対するデータの書き込みは行われない。(図7
(B)参照)
【0048】そして、信号BLCTL、BLPRTおよ
びPGMONを0Vにして、ビット線BLとページバッ
ファとの電気的な接続を遮断するとともに、全てのワー
ド線WLnおよび制御信号SG1、SG2を0Vにし
て、ストリングを選択していない状態にする。さらに、
メモリセル用ソース線ARVSSを0Vにして、プログ
ラム動作を終了する。
びPGMONを0Vにして、ビット線BLとページバッ
ファとの電気的な接続を遮断するとともに、全てのワー
ド線WLnおよび制御信号SG1、SG2を0Vにし
て、ストリングを選択していない状態にする。さらに、
メモリセル用ソース線ARVSSを0Vにして、プログ
ラム動作を終了する。
【0049】なお、上述したプログラム動作において
は、メモリセル用ソース線を電源電圧Vccとしたが、
ラッチバッファ部411のノードNAおよびノードNB
の電圧レベルを反転することができない電圧であれば、
電源電圧Vccより低い電圧であっても良く、電源電圧
Vccの略1/2以上かつ電源電圧Vcc以下の電圧が
望ましい。
は、メモリセル用ソース線を電源電圧Vccとしたが、
ラッチバッファ部411のノードNAおよびノードNB
の電圧レベルを反転することができない電圧であれば、
電源電圧Vccより低い電圧であっても良く、電源電圧
Vccの略1/2以上かつ電源電圧Vcc以下の電圧が
望ましい。
【0050】(プログラムベリファイ動作)図8(A)
および(B)は、NAND型フラッシュメモリのプログ
ラムベリファイ動作のタイミングチャートである。な
お、プログラムベリファイ動作の基本動作は、上述した
リード動作と同じであるが、プログラムベリファイ動作
では、選択するワード線WL0を所定の正電位にする。
例えば、ワード線WL0を0.8Vにした場合には、リ
ード動作においてデータ値が“0”と読み出すメモリセ
ルの最小の閾値電圧Vthに対して0.8Vの読み出しマ
ージンを得ることができる。
および(B)は、NAND型フラッシュメモリのプログ
ラムベリファイ動作のタイミングチャートである。な
お、プログラムベリファイ動作の基本動作は、上述した
リード動作と同じであるが、プログラムベリファイ動作
では、選択するワード線WL0を所定の正電位にする。
例えば、ワード線WL0を0.8Vにした場合には、リ
ード動作においてデータ値が“0”と読み出すメモリセ
ルの最小の閾値電圧Vthに対して0.8Vの読み出しマ
ージンを得ることができる。
【0051】プログラムベリファイ動作においては、ラ
ッチバッファ部411内のノードNAおよびノードNB
の電圧レベルは、プログラム動作終了時のノードNAお
よびノードNBの電圧レベルにて行う。すなわち、ラッ
チバッファ部411内のノードNAおよびノードNBの
電圧レベルは、メモリセルに対してデータを書き込んだ
ときには、ノードNAは“L”、ノードNBは“H”で
あり、メモリセルに対するデータの書き込みを禁止した
ときには、ノードNAは“H”、ノードNBは“L”で
ある。
ッチバッファ部411内のノードNAおよびノードNB
の電圧レベルは、プログラム動作終了時のノードNAお
よびノードNBの電圧レベルにて行う。すなわち、ラッ
チバッファ部411内のノードNAおよびノードNBの
電圧レベルは、メモリセルに対してデータを書き込んだ
ときには、ノードNAは“L”、ノードNBは“H”で
あり、メモリセルに対するデータの書き込みを禁止した
ときには、ノードNAは“H”、ノードNBは“L”で
ある。
【0052】また、プログラムベリファイ動作により、
正常にプログラム動作が行われた(メモリセルの閾値電
圧Vthが十分な読み出しマージンを有する)と判断され
る条件は、ラッチバッファ部411内のノードNAが
“H”、ノードNBが“L”となることである。さら
に、NAND型フラッシュメモリでは、同じワード線を
共有する全てのメモリセルに対してプログラムベリファ
イ動作は同時に行われるため、全てのページバッファの
ラッチバッファ部411内のノードNAが“H”、ノー
ドNBが“L”となることで、NAND型フラッシュメ
モリは正常にプログラム動作が行われたと判断する。
正常にプログラム動作が行われた(メモリセルの閾値電
圧Vthが十分な読み出しマージンを有する)と判断され
る条件は、ラッチバッファ部411内のノードNAが
“H”、ノードNBが“L”となることである。さら
に、NAND型フラッシュメモリでは、同じワード線を
共有する全てのメモリセルに対してプログラムベリファ
イ動作は同時に行われるため、全てのページバッファの
ラッチバッファ部411内のノードNAが“H”、ノー
ドNBが“L”となることで、NAND型フラッシュメ
モリは正常にプログラム動作が行われたと判断する。
【0053】まず、ワード線WL0を0.8Vにし、ワ
ード線WL0以外のワード線を4V程度にする。さら
に、プログラムベリファイを行うメモリセルを有するス
トリングの制御信号SG1、SG2を4V程度にして、
プログラムベリファイを行うメモリセルを有するストリ
ングを選択する。また、メモリセル用ソース線ARVS
Sは、0Vにする。これにより、プログラムベリファイ
を行うメモリセルを有するストリングにおいて、ワード
線WL0により選択されるメモリセル以外のメモリセル
と、第1および第2のセレクトゲートトランジスタとが
ON状態になる。なお、信号SETおよびPGMONは
0Vにする。
ード線WL0以外のワード線を4V程度にする。さら
に、プログラムベリファイを行うメモリセルを有するス
トリングの制御信号SG1、SG2を4V程度にして、
プログラムベリファイを行うメモリセルを有するストリ
ングを選択する。また、メモリセル用ソース線ARVS
Sは、0Vにする。これにより、プログラムベリファイ
を行うメモリセルを有するストリングにおいて、ワード
線WL0により選択されるメモリセル以外のメモリセル
と、第1および第2のセレクトゲートトランジスタとが
ON状態になる。なお、信号SETおよびPGMONは
0Vにする。
【0054】次に、信号BLCTLおよびBLPRTを
“H”にするとともに、信号PBIASを“L”にする
ことにより、センスアンプ部401内のPch−Tr4
02およびNch−Tr403、404をON状態にし
て、ラッチバッファ部411とビット線BLとを電気的
に接続可能にしてビット線BLに電流を供給する。この
電流は、メモリセルにデータ(データ値“0”)が十分
に書き込まれているか(十分な読み出しマージンを有す
るか)否かを判断する基準となる。
“H”にするとともに、信号PBIASを“L”にする
ことにより、センスアンプ部401内のPch−Tr4
02およびNch−Tr403、404をON状態にし
て、ラッチバッファ部411とビット線BLとを電気的
に接続可能にしてビット線BLに電流を供給する。この
電流は、メモリセルにデータ(データ値“0”)が十分
に書き込まれているか(十分な読み出しマージンを有す
るか)否かを判断する基準となる。
【0055】このとき、メモリセルのデータ(データ値
“0”)が十分に書き込まれている場合には、メモリセ
ルの閾値電圧Vthはワード線WL0の電圧0.8Vより
高いので、メモリセルはOFF状態となり電流は流れな
い。これにより、ビット線BLと電気的に接続された相
互接続点SNSの電位が高くなり(“H”に充電さ
れ)、Nch−Tr405はON状態になる。
“0”)が十分に書き込まれている場合には、メモリセ
ルの閾値電圧Vthはワード線WL0の電圧0.8Vより
高いので、メモリセルはOFF状態となり電流は流れな
い。これにより、ビット線BLと電気的に接続された相
互接続点SNSの電位が高くなり(“H”に充電さ
れ)、Nch−Tr405はON状態になる。
【0056】その後、信号SETをパルス状に“H”に
すると、Nch−Tr406がON状態となり、ラッチ
バッファ部411内のノードNBが接地され、ノードN
Bは“L”に変化する。これにより、信号SETが
“L”に戻ったとき、ラッチバッファ部411内のノー
ドNAは“H”、ノードNBは“L”となり、メモリセ
ルにデータが十分に書き込まれている(正常にプログラ
ム動作が行われた)と判断される。(図8(A)参照)
すると、Nch−Tr406がON状態となり、ラッチ
バッファ部411内のノードNBが接地され、ノードN
Bは“L”に変化する。これにより、信号SETが
“L”に戻ったとき、ラッチバッファ部411内のノー
ドNAは“H”、ノードNBは“L”となり、メモリセ
ルにデータが十分に書き込まれている(正常にプログラ
ム動作が行われた)と判断される。(図8(A)参照)
【0057】一方、メモリセルにデータが十分に書き込
まれていない場合には、メモリセルの閾値電圧Vthはワ
ード線WL0の電圧0.8Vより低いので、メモリセル
はON状態となり電流が流れる。これにより、ビット線
BLと電気的に接続された相互接続点SNSの電位が低
くなる(“L”になる)。
まれていない場合には、メモリセルの閾値電圧Vthはワ
ード線WL0の電圧0.8Vより低いので、メモリセル
はON状態となり電流が流れる。これにより、ビット線
BLと電気的に接続された相互接続点SNSの電位が低
くなる(“L”になる)。
【0058】その後、信号SETをパルス状に“H”に
する。このとき、相互接続点SNSの電位は“L”であ
るため、Nch−Tr405はOFF状態であり、信号
SETをパルス状に“H”にしたとしても、ラッチバッ
ファ部411内のノードNBは“H”を維持する。これ
により、信号SETが“L”に戻ったとき、ラッチバッ
ファ部411内のノードNAは“L”、ノードNBは
“H”のままであり、メモリセルにデータが十分に書き
込まれていない、すなわちプログラム動作が失敗したと
判断される。(図8(B)参照)
する。このとき、相互接続点SNSの電位は“L”であ
るため、Nch−Tr405はOFF状態であり、信号
SETをパルス状に“H”にしたとしても、ラッチバッ
ファ部411内のノードNBは“H”を維持する。これ
により、信号SETが“L”に戻ったとき、ラッチバッ
ファ部411内のノードNAは“L”、ノードNBは
“H”のままであり、メモリセルにデータが十分に書き
込まれていない、すなわちプログラム動作が失敗したと
判断される。(図8(B)参照)
【0059】信号BLCTL、BLPRTおよびPBI
ASを0Vにして、ビット線BLとページバッファとの
電気的な接続を遮断するとともに、全てのワード線WL
nおよび制御信号SG1、SG2を0Vにして、ストリ
ングを選択していない状態にし、プログラムベリファイ
動作を終了する。このようにメモリセルにデータが十分
に書き込まれていないと判断した場合には、当該プログ
ラムベリファイ動作を終了した後、メモリセルにデータ
が十分に書き込まれていると判断されるまで、再びメモ
リセルに対してプログラム動作およびプログラムベリフ
ァイ動作を繰り返し行う。
ASを0Vにして、ビット線BLとページバッファとの
電気的な接続を遮断するとともに、全てのワード線WL
nおよび制御信号SG1、SG2を0Vにして、ストリ
ングを選択していない状態にし、プログラムベリファイ
動作を終了する。このようにメモリセルにデータが十分
に書き込まれていないと判断した場合には、当該プログ
ラムベリファイ動作を終了した後、メモリセルにデータ
が十分に書き込まれていると判断されるまで、再びメモ
リセルに対してプログラム動作およびプログラムベリフ
ァイ動作を繰り返し行う。
【0060】また、図示していないが、プログラム動作
において、メモリセルに対するデータの書き込みを禁止
したメモリセルの場合には、メモリセルの閾値電圧Vth
はワード線WL0の電圧0.8Vより低いので、メモリ
セルはON状態となり電流が流れる。これにより、相互
接続点SNSの電位、すなわちビット線BLの電位が低
くなるため、Nch−Tr405はOFF状態となり、
信号SETをパルス状に“H”にして、“L”に戻した
としても、ラッチバッファ部411内のノードNAは
“H”、ノードNBは“L”のままである。したがっ
て、プログラム動作は正常に行われたと判断され、プロ
グラムベリファイ動作を終了する。
において、メモリセルに対するデータの書き込みを禁止
したメモリセルの場合には、メモリセルの閾値電圧Vth
はワード線WL0の電圧0.8Vより低いので、メモリ
セルはON状態となり電流が流れる。これにより、相互
接続点SNSの電位、すなわちビット線BLの電位が低
くなるため、Nch−Tr405はOFF状態となり、
信号SETをパルス状に“H”にして、“L”に戻した
としても、ラッチバッファ部411内のノードNAは
“H”、ノードNBは“L”のままである。したがっ
て、プログラム動作は正常に行われたと判断され、プロ
グラムベリファイ動作を終了する。
【0061】ここで、上述したように金属で形成したメ
モリセル用ソース線ARVSSをビット線BLに対して
平行に設けることにより製造工程等において発生しやす
い、ビット線BLとメモリセル用ソース線ARVSSと
の短絡により不良とされたビット線に接続されたメモリ
セルの上記プログラム動作およびプログラムベリファイ
動作について説明する。
モリセル用ソース線ARVSSをビット線BLに対して
平行に設けることにより製造工程等において発生しやす
い、ビット線BLとメモリセル用ソース線ARVSSと
の短絡により不良とされたビット線に接続されたメモリ
セルの上記プログラム動作およびプログラムベリファイ
動作について説明する。
【0062】上記不良とされたビット線に接続されたメ
モリセルは、通常時は使用されないため、プログラム動
作においてはメモリセルに対するデータの書き込みは禁
止される。すなわち、ラッチバッファ部411内のノー
ドNAを“H”、ノードNBを“L”に設定し、プログ
ラム動作が行われる。このとき、上述したプログラム動
作と同様にして、プログラム動作を施すメモリセルを有
するストリングを選択するとともに、メモリセル用ソー
ス線ARVSSを電源電圧Vccにする。なお、信号S
ETは0Vにする。
モリセルは、通常時は使用されないため、プログラム動
作においてはメモリセルに対するデータの書き込みは禁
止される。すなわち、ラッチバッファ部411内のノー
ドNAを“H”、ノードNBを“L”に設定し、プログ
ラム動作が行われる。このとき、上述したプログラム動
作と同様にして、プログラム動作を施すメモリセルを有
するストリングを選択するとともに、メモリセル用ソー
ス線ARVSSを電源電圧Vccにする。なお、信号S
ETは0Vにする。
【0063】この状態で、信号BLCTL、BLPRT
およびPGMONを“H”にすることにより、ラッチバ
ッファ部411とビット線BLとを電気的に接続可能に
する。このとき、ラッチバッファ部411内のノードN
Aが“H”、ノードNBが“L”であり、ビット線BL
と短絡したメモリセル用ソース線ARVSSも“H”
(電源電圧Vcc)であるので、相互接続点SNSの電
位、すなわちビット線BLの電位が“H”になる。以
降、上述した図7(B)に示すようなメモリセルに対す
るデータの書き込みを禁止する場合と同様のプログラム
動作を行う。
およびPGMONを“H”にすることにより、ラッチバ
ッファ部411とビット線BLとを電気的に接続可能に
する。このとき、ラッチバッファ部411内のノードN
Aが“H”、ノードNBが“L”であり、ビット線BL
と短絡したメモリセル用ソース線ARVSSも“H”
(電源電圧Vcc)であるので、相互接続点SNSの電
位、すなわちビット線BLの電位が“H”になる。以
降、上述した図7(B)に示すようなメモリセルに対す
るデータの書き込みを禁止する場合と同様のプログラム
動作を行う。
【0064】また、ビット線BLとメモリセル用ソース
線ARVSSとが短絡しているときのプログラムベリフ
ァイ動作においては、ビット線BLとメモリセル用ソー
ス線ARVSSとが短絡しているので、ビット線BLの
電位、すなわち相互接続点SNSの電位はメモリセルの
データに関わらず“L”となる。これにより、相互接続
点SNSにゲートが接続されたNch−Tr405はO
FF状態となるので、信号SETをパルス状に“H”に
して、“L”に戻したとき、ラッチバッファ部411内
のノードNAは“H”、ノードNBは“L”のままであ
るので、プログラム動作は正常に行われたと判断され、
プログラムベリファイ動作を終了する。
線ARVSSとが短絡しているときのプログラムベリフ
ァイ動作においては、ビット線BLとメモリセル用ソー
ス線ARVSSとが短絡しているので、ビット線BLの
電位、すなわち相互接続点SNSの電位はメモリセルの
データに関わらず“L”となる。これにより、相互接続
点SNSにゲートが接続されたNch−Tr405はO
FF状態となるので、信号SETをパルス状に“H”に
して、“L”に戻したとき、ラッチバッファ部411内
のノードNAは“H”、ノードNBは“L”のままであ
るので、プログラム動作は正常に行われたと判断され、
プログラムベリファイ動作を終了する。
【0065】これに対して、従来のNAND型フラッシ
ュメモリにおけるビット線BLとメモリセル用ソース線
ARVSSとの短絡により不良とされたビット線に接続
されたメモリセルのプログラム動作では、図9(A)に
示すように、ラッチバッファ部411内のノードNAお
よびノードNBの電圧レベルが変化する。これは、ビッ
ト線BLと短絡したメモリセル用ソース線ARVSSが
“L”であるため、ラッチバッファ部411とビット線
BLとを電気的に接続した際、相互接続点SNSの電位
が“L”となり、Nch−Tr407を介して相互接続
点SNSに接続されたラッチバッファ部411内のノー
ドNAが“H”から“L”に変化するためである。
ュメモリにおけるビット線BLとメモリセル用ソース線
ARVSSとの短絡により不良とされたビット線に接続
されたメモリセルのプログラム動作では、図9(A)に
示すように、ラッチバッファ部411内のノードNAお
よびノードNBの電圧レベルが変化する。これは、ビッ
ト線BLと短絡したメモリセル用ソース線ARVSSが
“L”であるため、ラッチバッファ部411とビット線
BLとを電気的に接続した際、相互接続点SNSの電位
が“L”となり、Nch−Tr407を介して相互接続
点SNSに接続されたラッチバッファ部411内のノー
ドNAが“H”から“L”に変化するためである。
【0066】さらに、ラッチバッファ部411内のノー
ドNAが“L”、ノードNBが“H”となった状態でプ
ログラムベリファイ動作を行うと、ビット線BLとメモ
リセル用ソース線ARVSSとが短絡しているので、図
9(B)に示すように、ビット線BLの電位、すなわち
相互接続点SNSの電位はメモリセルのデータに関わら
ず“L”となる。これにより、信号SETをパルス状に
“H”にして、“L”に戻したとき、ラッチバッファ部
411内のノードNAは“L”、ノードNBは“H”の
ままであるので、プログラム動作が正常に行われなかっ
たと判断し、当該プログラムベリファイ動作を終了した
のち、再びプログラム動作を行う。
ドNAが“L”、ノードNBが“H”となった状態でプ
ログラムベリファイ動作を行うと、ビット線BLとメモ
リセル用ソース線ARVSSとが短絡しているので、図
9(B)に示すように、ビット線BLの電位、すなわち
相互接続点SNSの電位はメモリセルのデータに関わら
ず“L”となる。これにより、信号SETをパルス状に
“H”にして、“L”に戻したとき、ラッチバッファ部
411内のノードNAは“L”、ノードNBは“H”の
ままであるので、プログラム動作が正常に行われなかっ
たと判断し、当該プログラムベリファイ動作を終了した
のち、再びプログラム動作を行う。
【0067】しかしながら、ビット線BLとメモリセル
用ソース線ARVSSとが短絡しているときには、プロ
グラム動作によりラッチバッファ部411内のノードN
Aが“L”、ノードNBが“H”となり、プログラムベ
リファイ動作ではこの状態が保持されるので、プログラ
ムベリファイ動作にてプログラム動作が正常に行われた
と判断されることはなく、プログラム動作と、プログラ
ムベリファイ動作とを繰り返し続ける。
用ソース線ARVSSとが短絡しているときには、プロ
グラム動作によりラッチバッファ部411内のノードN
Aが“L”、ノードNBが“H”となり、プログラムベ
リファイ動作ではこの状態が保持されるので、プログラ
ムベリファイ動作にてプログラム動作が正常に行われた
と判断されることはなく、プログラム動作と、プログラ
ムベリファイ動作とを繰り返し続ける。
【0068】一方、本実施形態によるプログラム動作に
おいては、プログラム動作の期間中、メモリセル用ソー
ス線ARVSSを電源電圧Vccにすることにより、ビ
ット線BLとメモリセル用ソース線ARVSSとが短絡
しているときには、ビット線BLの電位は“H”に維持
されるので、プログラム動作後に行われるプログラムベ
リファイ動作において、プログラム動作は正常に行われ
たと判断され、プログラムベリファイ動作を終了するこ
とができる。
おいては、プログラム動作の期間中、メモリセル用ソー
ス線ARVSSを電源電圧Vccにすることにより、ビ
ット線BLとメモリセル用ソース線ARVSSとが短絡
しているときには、ビット線BLの電位は“H”に維持
されるので、プログラム動作後に行われるプログラムベ
リファイ動作において、プログラム動作は正常に行われ
たと判断され、プログラムベリファイ動作を終了するこ
とができる。
【0069】(消去ベリファイ動作)図10(A)およ
び(B)は、NAND型フラッシュメモリの消去ベリフ
ァイ動作のタイミングチャートである。なお、消去ベリ
ファイ動作の基本動作は、上述したリード動作と同じで
あるが、消去ベリファイ動作は、選択したブロック(消
去単位)で行い、ブロック内の全てのワード線WLnを
0Vにし、メモリセル用ソース線ARVSSを所定の正
電位にする。これにより、等価的にメモリセルのソース
に対するコントロールゲートの電位を負電位にして、メ
モリセルの閾値電圧Vthを保証する。例えば、メモリセ
ル用ソース線ARVSSを0.6Vにした場合には、リ
ード動作においてデータ値が“1”と読み出すメモリセ
ルの最小の閾値電圧Vth(絶対値)に対して0.6Vの
読み出しマージンを得ることができる。
び(B)は、NAND型フラッシュメモリの消去ベリフ
ァイ動作のタイミングチャートである。なお、消去ベリ
ファイ動作の基本動作は、上述したリード動作と同じで
あるが、消去ベリファイ動作は、選択したブロック(消
去単位)で行い、ブロック内の全てのワード線WLnを
0Vにし、メモリセル用ソース線ARVSSを所定の正
電位にする。これにより、等価的にメモリセルのソース
に対するコントロールゲートの電位を負電位にして、メ
モリセルの閾値電圧Vthを保証する。例えば、メモリセ
ル用ソース線ARVSSを0.6Vにした場合には、リ
ード動作においてデータ値が“1”と読み出すメモリセ
ルの最小の閾値電圧Vth(絶対値)に対して0.6Vの
読み出しマージンを得ることができる。
【0070】なお、消去ベリファイ動作により、正常に
メモリセルのデータの消去が行われたと判断される条件
は、ラッチバッファ部411内のノードNAが“L”、
ノードNBが“H”となることである。
メモリセルのデータの消去が行われたと判断される条件
は、ラッチバッファ部411内のノードNAが“L”、
ノードNBが“H”となることである。
【0071】消去ベリファイ動作においては、まず、選
択したブロックの全てのワード線WLnを0Vにし、当
該ブロックに含まれるストリングの制御信号SG1、S
G2を4V程度にする。また、メモリセル用ソース線A
RVSSは、0.6Vにする。なお、信号SETおよび
PGMONは0Vにする。
択したブロックの全てのワード線WLnを0Vにし、当
該ブロックに含まれるストリングの制御信号SG1、S
G2を4V程度にする。また、メモリセル用ソース線A
RVSSは、0.6Vにする。なお、信号SETおよび
PGMONは0Vにする。
【0072】次に、信号BLCTLおよびBLPRTを
“H”にするとともに、信号PBIASを“L”にする
ことにより、センスアンプ部401内のPch−Tr4
02およびNch−Tr403、404をON状態にし
て、ラッチバッファ部411とビット線BLとを電気的
に接続可能にしビット線BLに電流を供給する。この電
流は、メモリセルのデータが十分に消去されているか否
かを判断する基準となる。
“H”にするとともに、信号PBIASを“L”にする
ことにより、センスアンプ部401内のPch−Tr4
02およびNch−Tr403、404をON状態にし
て、ラッチバッファ部411とビット線BLとを電気的
に接続可能にしビット線BLに電流を供給する。この電
流は、メモリセルのデータが十分に消去されているか否
かを判断する基準となる。
【0073】なお、上述したリード動作、プログラム動
作およびプログラムベリファイ動作においては、信号B
LCTLは1V程度としているが、消去ベリファイ動作
においては、信号BLCTLは1.6V程度(メモリセ
ル用ソース線ARVSSが0.6Vの場合)にする。こ
れは、ストリング内の複数のメモリセルのそれぞれに十
分なドレイン−ソース電圧を供給するためである。上述
した動作が完了するまでに、ラッチバッファ部411内
のノードNAを“L”に設定し、ノードNBを“H”に
設定する。
作およびプログラムベリファイ動作においては、信号B
LCTLは1V程度としているが、消去ベリファイ動作
においては、信号BLCTLは1.6V程度(メモリセ
ル用ソース線ARVSSが0.6Vの場合)にする。こ
れは、ストリング内の複数のメモリセルのそれぞれに十
分なドレイン−ソース電圧を供給するためである。上述
した動作が完了するまでに、ラッチバッファ部411内
のノードNAを“L”に設定し、ノードNBを“H”に
設定する。
【0074】このとき、メモリセルのデータが十分に消
去されている場合には、メモリセルの閾値電圧Vthは、
メモリセル用ソース線ARVSSに対するワード線WL
nの電位差−0.6Vより低いので、メモリセルはON
状態となり電流が流れる。これにより、ビット線BLと
電気的に接続された相互接続点SNSの電位が低くなる
(“L”になる)。
去されている場合には、メモリセルの閾値電圧Vthは、
メモリセル用ソース線ARVSSに対するワード線WL
nの電位差−0.6Vより低いので、メモリセルはON
状態となり電流が流れる。これにより、ビット線BLと
電気的に接続された相互接続点SNSの電位が低くなる
(“L”になる)。
【0075】その後、信号SETをパルス状に“H”に
して、“L”に戻したとき、ラッチバッファ部411内
のノードNAは“L”、ノードNBは“H”のままであ
るので、正常にメモリセルのデータの消去が行われたと
判断される。(図10(A)参照)
して、“L”に戻したとき、ラッチバッファ部411内
のノードNAは“L”、ノードNBは“H”のままであ
るので、正常にメモリセルのデータの消去が行われたと
判断される。(図10(A)参照)
【0076】そして、信号BLCTL、BLPRTおよ
びPBIASを0Vにして、ページバッファとビット線
BLとの電気的な接続を遮断するとともに、制御信号S
G1、SG2を0Vにして、ストリングを選択していな
い状態にする。さらに、メモリセル用ソース線ARVS
Sを0Vにして、消去ベリファイ動作を終了する。
びPBIASを0Vにして、ページバッファとビット線
BLとの電気的な接続を遮断するとともに、制御信号S
G1、SG2を0Vにして、ストリングを選択していな
い状態にする。さらに、メモリセル用ソース線ARVS
Sを0Vにして、消去ベリファイ動作を終了する。
【0077】一方、メモリセルのデータが十分に消去さ
れていない場合には、メモリセルの閾値電圧Vthは、メ
モリセル用ソース線ARVSSに対するワード線WLn
の電位差−0.6Vより高いので、メモリセルはOFF
状態となり電流が流れない。これにより、ビット線BL
と電気的に接続された相互接続点SNSの電位が高くな
り(“H”に充電され)、Nch−Tr405はON状
態になる。
れていない場合には、メモリセルの閾値電圧Vthは、メ
モリセル用ソース線ARVSSに対するワード線WLn
の電位差−0.6Vより高いので、メモリセルはOFF
状態となり電流が流れない。これにより、ビット線BL
と電気的に接続された相互接続点SNSの電位が高くな
り(“H”に充電され)、Nch−Tr405はON状
態になる。
【0078】その後、信号SETをパルス状に“H”に
すると、Nch−Tr406がON状態となり、ラッチ
バッファ部411内のノードNBが接地され、ノードN
Bは“L”に変化する。これにより、信号SETが
“L”に戻ったとき、ラッチバッファ部411内のノー
ドNAは“H”、ノードNBは“L”となり、正常にメ
モリセルのデータの消去が行われていない、すなわち消
去動作が十分でないと判断される。(図10(B)参
照)
すると、Nch−Tr406がON状態となり、ラッチ
バッファ部411内のノードNBが接地され、ノードN
Bは“L”に変化する。これにより、信号SETが
“L”に戻ったとき、ラッチバッファ部411内のノー
ドNAは“H”、ノードNBは“L”となり、正常にメ
モリセルのデータの消去が行われていない、すなわち消
去動作が十分でないと判断される。(図10(B)参
照)
【0079】このように消去動作が十分に行われていな
いと判断した場合には、上述したようにして当該消去ベ
リファイ動作を終了した後、再び消去動作、消去ベリフ
ァイ動作を行う。なお、消去動作は、選択したブロック
の全てのワード線WLnを0Vにするとともに、メモリ
セルが形成されるウェル(well)に20V程度を供
給して、メモリセルのフローティングゲートからウェル
(well)に電子を引き抜くことにより行う。
いと判断した場合には、上述したようにして当該消去ベ
リファイ動作を終了した後、再び消去動作、消去ベリフ
ァイ動作を行う。なお、消去動作は、選択したブロック
の全てのワード線WLnを0Vにするとともに、メモリ
セルが形成されるウェル(well)に20V程度を供
給して、メモリセルのフローティングゲートからウェル
(well)に電子を引き抜くことにより行う。
【0080】以上説明したリード動作、プログラム動
作、プログラムベリファイ動作および消去ベリファイ動
作における制御信号線SG1、SG2、ワード線WL
(選択ワード線および非選択ワード線)、メモリセル用
ソース線ARVSSを介してそれぞれ供給する電圧およ
びそのときのビット線BLの電圧の一例を、図11に示
す。
作、プログラムベリファイ動作および消去ベリファイ動
作における制御信号線SG1、SG2、ワード線WL
(選択ワード線および非選択ワード線)、メモリセル用
ソース線ARVSSを介してそれぞれ供給する電圧およ
びそのときのビット線BLの電圧の一例を、図11に示
す。
【0081】以上、詳しく説明したように本実施形態に
よれば、メモリセルに対してデータの書き込み動作を行
うプログラム動作において、少なくともラッチバッファ
部411内のノードNAとビット線BLとを電気的に接
続するために信号PGMONを“H”にする期間は、メ
モリセル用ソース線ARVSSに正の電圧(電源電圧V
ccの略1/2以上かつ電源電圧Vcc以下の電圧)を
供給する。
よれば、メモリセルに対してデータの書き込み動作を行
うプログラム動作において、少なくともラッチバッファ
部411内のノードNAとビット線BLとを電気的に接
続するために信号PGMONを“H”にする期間は、メ
モリセル用ソース線ARVSSに正の電圧(電源電圧V
ccの略1/2以上かつ電源電圧Vcc以下の電圧)を
供給する。
【0082】これにより、ビット線BLとメモリセル用
ソース線ARVSSとが短絡していたとしても、少なく
とも信号PGMONが“H”の期間は、ビット線BLお
よびそれに接続されたノードNAの電位を所定の電位
(電源電圧Vccの略1/2以上かつ電源電圧Vcc以
下の電位)にして、ノードNAを“H”に維持すること
ができる。したがって、プログラム動作後に行われるプ
ログラムベリファイ動作において、プログラム動作が正
常に行われたと判断してプログラムベリファイ動作を完
了することができ、ビット線とメモリセル用ソース線と
の短絡により発生した不良を冗長回路を用いて救済する
ことができる。
ソース線ARVSSとが短絡していたとしても、少なく
とも信号PGMONが“H”の期間は、ビット線BLお
よびそれに接続されたノードNAの電位を所定の電位
(電源電圧Vccの略1/2以上かつ電源電圧Vcc以
下の電位)にして、ノードNAを“H”に維持すること
ができる。したがって、プログラム動作後に行われるプ
ログラムベリファイ動作において、プログラム動作が正
常に行われたと判断してプログラムベリファイ動作を完
了することができ、ビット線とメモリセル用ソース線と
の短絡により発生した不良を冗長回路を用いて救済する
ことができる。
【0083】なお、上記実施形態は、何れも本発明を実
施するにあたっての具体化のほんの一例を示したものに
過ぎず、これらによって本発明の技術的範囲が限定的に
解釈されてはならないものである。すなわち、本発明は
その技術思想、またはその主要な特徴から逸脱すること
なく、様々な形で実施することができる。本発明の諸態
様を付記として以下に示す。
施するにあたっての具体化のほんの一例を示したものに
過ぎず、これらによって本発明の技術的範囲が限定的に
解釈されてはならないものである。すなわち、本発明は
その技術思想、またはその主要な特徴から逸脱すること
なく、様々な形で実施することができる。本発明の諸態
様を付記として以下に示す。
【0084】(付記1)コントロールゲートおよびフロ
ーティングゲートを有するトランジスタにより構成さ
れ、データを記憶するメモリセルと、上記メモリセルに
基準電位を供給する配線とを備え、上記メモリセルに対
してデータの書き込み動作を行う期間は、上記メモリセ
ルに基準電位を供給する配線の電位を正電位にすること
を特徴とする半導体記憶装置。
ーティングゲートを有するトランジスタにより構成さ
れ、データを記憶するメモリセルと、上記メモリセルに
基準電位を供給する配線とを備え、上記メモリセルに対
してデータの書き込み動作を行う期間は、上記メモリセ
ルに基準電位を供給する配線の電位を正電位にすること
を特徴とする半導体記憶装置。
【0085】(付記2)上記正電位は、当該半導体記憶
装置の電源電圧値以下かつ上記電源電圧値の1/2以上
の電位であることを特徴とする付記1に記載の半導体記
憶装置。 (付記3)上記データの書き込み動作にて書き込んだデ
ータを確認するプログラムベリファイ動作を行う期間
は、上記メモリセルに基準電位を供給する配線の電位を
0Vにすることを特徴とする付記2に記載の半導体記憶
装置。
装置の電源電圧値以下かつ上記電源電圧値の1/2以上
の電位であることを特徴とする付記1に記載の半導体記
憶装置。 (付記3)上記データの書き込み動作にて書き込んだデ
ータを確認するプログラムベリファイ動作を行う期間
は、上記メモリセルに基準電位を供給する配線の電位を
0Vにすることを特徴とする付記2に記載の半導体記憶
装置。
【0086】(付記4)上記正電位は、当該半導体記憶
装置の電源電圧値であることを特徴とする付記3に記載
の半導体記憶装置。 (付記5)上記正電位は、当該半導体記憶装置の電源電
圧値の略1/2であることを特徴とする付記3に記載の
半導体記憶装置。
装置の電源電圧値であることを特徴とする付記3に記載
の半導体記憶装置。 (付記5)上記正電位は、当該半導体記憶装置の電源電
圧値の略1/2であることを特徴とする付記3に記載の
半導体記憶装置。
【0087】(付記6)複数の上記メモリセルが直列に
接続され、上記直列に接続されたメモリセルの一端が上
記メモリセルに対してデータを入出力するためのビット
線に接続されるとともに、上記直列に接続されたメモリ
セルの他端が上記メモリセルに基準電位を供給する配線
に接続されることを特徴とする付記1に記載の半導体記
憶装置。 (付記7)上記ビット線の電位を上記メモリセルに対し
て書き込むデータに応じた電位にする期間は、上記メモ
リセルに基準電位を供給する配線の電位を正電位にする
ことを特徴とする付記6に記載の半導体記憶装置。
接続され、上記直列に接続されたメモリセルの一端が上
記メモリセルに対してデータを入出力するためのビット
線に接続されるとともに、上記直列に接続されたメモリ
セルの他端が上記メモリセルに基準電位を供給する配線
に接続されることを特徴とする付記1に記載の半導体記
憶装置。 (付記7)上記ビット線の電位を上記メモリセルに対し
て書き込むデータに応じた電位にする期間は、上記メモ
リセルに基準電位を供給する配線の電位を正電位にする
ことを特徴とする付記6に記載の半導体記憶装置。
【0088】(付記8)上記正電位は、当該半導体記憶
装置の電源電圧値以下かつ上記電源電圧値の1/2以上
の電位であることを特徴とする付記7に記載の半導体記
憶装置。 (付記9)上記データの書き込み動作にて書き込んだデ
ータを確認するプログラムベリファイ動作を行う期間
は、上記メモリセルに基準電位を供給する配線の電位を
0Vにすることを特徴とする付記8に記載の半導体記憶
装置。
装置の電源電圧値以下かつ上記電源電圧値の1/2以上
の電位であることを特徴とする付記7に記載の半導体記
憶装置。 (付記9)上記データの書き込み動作にて書き込んだデ
ータを確認するプログラムベリファイ動作を行う期間
は、上記メモリセルに基準電位を供給する配線の電位を
0Vにすることを特徴とする付記8に記載の半導体記憶
装置。
【0089】(付記10)コントロールゲートおよびフ
ローティングゲートを有するトランジスタにより構成さ
れたメモリセルにデータを記憶する半導体記憶装置の駆
動方法であって、上記メモリセルに対してデータの書き
込み動作を行う期間は、上記メモリセルに基準電位を供
給する配線に正電位を供給することを特徴とする半導体
記憶装置の駆動方法。 (付記11)上記正電位は、当該半導体記憶装置の電源
電圧値以下かつ上記電源電圧値の1/2以上の電位であ
ることを特徴とする付記10に記載の半導体記憶装置の
駆動方法。 (付記12)上記データの書き込み動作にて書き込んだ
データを確認するプログラムベリファイ動作を行う期間
は、上記メモリセルに基準電位を供給する配線に0Vを
供給することを特徴とする付記11に記載の半導体記憶
装置の駆動方法。
ローティングゲートを有するトランジスタにより構成さ
れたメモリセルにデータを記憶する半導体記憶装置の駆
動方法であって、上記メモリセルに対してデータの書き
込み動作を行う期間は、上記メモリセルに基準電位を供
給する配線に正電位を供給することを特徴とする半導体
記憶装置の駆動方法。 (付記11)上記正電位は、当該半導体記憶装置の電源
電圧値以下かつ上記電源電圧値の1/2以上の電位であ
ることを特徴とする付記10に記載の半導体記憶装置の
駆動方法。 (付記12)上記データの書き込み動作にて書き込んだ
データを確認するプログラムベリファイ動作を行う期間
は、上記メモリセルに基準電位を供給する配線に0Vを
供給することを特徴とする付記11に記載の半導体記憶
装置の駆動方法。
【0090】(付記13)コントロールゲートおよびフ
ローティングゲートを有するトランジスタにより構成さ
れたメモリセルにデータを記憶するとともに、複数の上
記メモリセルが直列に接続され、上記直列に接続された
メモリセルの一端が上記メモリセルに対してデータを入
出力するためのビット線に接続されるとともに、上記直
列に接続されたメモリセルの他端が上記メモリセルに基
準電位を供給する配線に接続される半導体記憶装置の駆
動方法であって、上記ビット線の電位を上記メモリセル
に対して書き込むデータに応じた電位にする期間は、上
記メモリセルに基準電位を供給する配線に正電位を供給
することを特徴とする半導体記憶装置の駆動方法。 (付記14)上記正電位は、当該半導体記憶装置の電源
電圧値以下かつ上記電源電圧値の1/2以上の電位であ
ることを特徴とする付記13に記載の半導体記憶装置の
駆動方法。 (付記15)上記データの書き込み動作にて書き込んだ
データを確認するプログラムベリファイ動作を行う期間
は、上記メモリセルに基準電位を供給する配線に0Vを
供給することを特徴とする付記14に記載の半導体記憶
装置の駆動方法。
ローティングゲートを有するトランジスタにより構成さ
れたメモリセルにデータを記憶するとともに、複数の上
記メモリセルが直列に接続され、上記直列に接続された
メモリセルの一端が上記メモリセルに対してデータを入
出力するためのビット線に接続されるとともに、上記直
列に接続されたメモリセルの他端が上記メモリセルに基
準電位を供給する配線に接続される半導体記憶装置の駆
動方法であって、上記ビット線の電位を上記メモリセル
に対して書き込むデータに応じた電位にする期間は、上
記メモリセルに基準電位を供給する配線に正電位を供給
することを特徴とする半導体記憶装置の駆動方法。 (付記14)上記正電位は、当該半導体記憶装置の電源
電圧値以下かつ上記電源電圧値の1/2以上の電位であ
ることを特徴とする付記13に記載の半導体記憶装置の
駆動方法。 (付記15)上記データの書き込み動作にて書き込んだ
データを確認するプログラムベリファイ動作を行う期間
は、上記メモリセルに基準電位を供給する配線に0Vを
供給することを特徴とする付記14に記載の半導体記憶
装置の駆動方法。
【0091】
【発明の効果】以上説明したように、本発明によれば、
データを記憶するメモリセルに基準電位を供給する配線
の電位を、上記メモリセルに対してデータの書き込み動
作を行う期間は正電位にする。これにより、メモリセル
にデータを入出力するためのビット線とメモリセルに基
準電位を供給する配線とが短絡していたとしても、上記
データの書き込み動作における上記ビット線の電位の変
動を抑制し、データの書き込み後に行うベリファイ動作
を完了することができ、ビット線とメモリセルに対して
基準電位を供給する配線との短絡により発生した不良を
救済することができる。したがって、半導体記憶装置の
製造工程における歩留まり(全製造個数に対する出荷可
能な個数)を向上させることができる。
データを記憶するメモリセルに基準電位を供給する配線
の電位を、上記メモリセルに対してデータの書き込み動
作を行う期間は正電位にする。これにより、メモリセル
にデータを入出力するためのビット線とメモリセルに基
準電位を供給する配線とが短絡していたとしても、上記
データの書き込み動作における上記ビット線の電位の変
動を抑制し、データの書き込み後に行うベリファイ動作
を完了することができ、ビット線とメモリセルに対して
基準電位を供給する配線との短絡により発生した不良を
救済することができる。したがって、半導体記憶装置の
製造工程における歩留まり(全製造個数に対する出荷可
能な個数)を向上させることができる。
【図1】本実施形態におけるNAND型フラッシュメモ
リのメモリ部分の構成例を示す図である。
リのメモリ部分の構成例を示す図である。
【図2】NAND型フラッシュメモリのメモリ部分の等
価回路を示す図である。
価回路を示す図である。
【図3】NAND型フラッシュメモリのメモリセルアレ
イの構成例を示す図である。
イの構成例を示す図である。
【図4】ページバッファの構成例を示すブロック図であ
る。
る。
【図5】メモリセルトランジスタの断面およびデータ格
納時の状態を示す模式図である。
納時の状態を示す模式図である。
【図6】NAND型フラッシュメモリのリード動作のタ
イミングチャートである。
イミングチャートである。
【図7】NAND型フラッシュメモリのプログラム動作
のタイミングチャートである。
のタイミングチャートである。
【図8】NAND型フラッシュメモリのプログラムベリ
ファイ動作のタイミングチャートである。
ファイ動作のタイミングチャートである。
【図9】NAND型フラッシュメモリの従来のプログラ
ム動作および従来のプログラムベリファイ動作のタイミ
ングチャートである。
ム動作および従来のプログラムベリファイ動作のタイミ
ングチャートである。
【図10】NAND型フラッシュメモリの消去ベリファ
イ動作のタイミングチャートである。
イ動作のタイミングチャートである。
【図11】NAND型フラッシュメモリの各動作におけ
る印加電圧の一例を示す図である。
る印加電圧の一例を示す図である。
101 ビット線
102 コンタクト
103、105、107、109、111 拡散層
106、108、110、112 酸化膜
CG1、CG2 コントロールゲート
FG1、FG2 フローティングゲート
SG1、SG2 制御信号線
WL0〜WL15 ワード線
ARVSS メモリセル用ソース線
Claims (10)
- 【請求項1】 コントロールゲートおよびフローティン
グゲートを有するトランジスタにより構成され、データ
を記憶するメモリセルと、 上記メモリセルに基準電位を供給する配線とを備え、 上記メモリセルに対してデータの書き込み動作を行う期
間は、上記メモリセルに基準電位を供給する配線の電位
を正電位にすることを特徴とする半導体記憶装置。 - 【請求項2】 上記正電位は、当該半導体記憶装置の電
源電圧値以下かつ上記電源電圧値の1/2以上の電位で
あることを特徴とする請求項1に記載の半導体記憶装
置。 - 【請求項3】 上記データの書き込み動作にて書き込ん
だデータを確認するプログラムベリファイ動作を行う期
間は、上記メモリセルに基準電位を供給する配線の電位
を0Vにすることを特徴とする請求項2に記載の半導体
記憶装置。 - 【請求項4】 複数の上記メモリセルが直列に接続さ
れ、上記直列に接続されたメモリセルの一端が上記メモ
リセルに対してデータを入出力するためのビット線に接
続されるとともに、上記直列に接続されたメモリセルの
他端が上記メモリセルに基準電位を供給する配線に接続
されることを特徴とする請求項1に記載の半導体記憶装
置。 - 【請求項5】 上記ビット線の電位を上記メモリセルに
対して書き込むデータに応じた電位にする期間は、上記
メモリセルに基準電位を供給する配線の電位を正電位に
することを特徴とする請求項4に記載の半導体記憶装
置。 - 【請求項6】 上記正電位は、当該半導体記憶装置の電
源電圧値以下かつ上記電源電圧値の1/2以上の電位で
あることを特徴とする請求項5に記載の半導体記憶装
置。 - 【請求項7】 上記データの書き込み動作にて書き込ん
だデータを確認するプログラムベリファイ動作を行う期
間は、上記メモリセルに基準電位を供給する配線の電位
を0Vにすることを特徴とする請求項6に記載の半導体
記憶装置。 - 【請求項8】 コントロールゲートおよびフローティン
グゲートを有するトランジスタにより構成されたメモリ
セルにデータを記憶する半導体記憶装置の駆動方法であ
って、 上記メモリセルに対してデータの書き込み動作を行う期
間は、上記メモリセルに基準電位を供給する配線に正電
位を供給することを特徴とする半導体記憶装置の駆動方
法。 - 【請求項9】 上記正電位は、当該半導体記憶装置の電
源電圧値以下かつ上記電源電圧値の1/2以上の電位で
あることを特徴とする請求項8に記載の半導体記憶装置
の駆動方法。 - 【請求項10】 上記データの書き込み動作にて書き込
んだデータを確認するプログラムベリファイ動作を行う
期間は、上記メモリセルに基準電位を供給する配線に0
Vを供給することを特徴とする請求項9に記載の半導体
記憶装置の駆動方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001217660A JP2003030994A (ja) | 2001-07-18 | 2001-07-18 | 半導体記憶装置および半導体記憶装置の駆動方法 |
TW091101593A TW546653B (en) | 2001-07-18 | 2002-01-30 | Semiconductor memory and method of driving semiconductor memory |
US10/059,354 US20030016560A1 (en) | 2001-07-18 | 2002-01-31 | Semiconductor memory and method of driving semiconductor memory |
EP02250788A EP1278200A3 (en) | 2001-07-18 | 2002-02-06 | Semiconductor memory and method of driving semiconductor memory |
KR1020020008904A KR20030010474A (ko) | 2001-07-18 | 2002-02-20 | 반도체 기억 장치 및 반도체 기억 장치의 구동 방법 |
CN02107312A CN1397951A (zh) | 2001-07-18 | 2002-03-14 | 半导体存储器以及驱动半导体存储器的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001217660A JP2003030994A (ja) | 2001-07-18 | 2001-07-18 | 半導体記憶装置および半導体記憶装置の駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003030994A true JP2003030994A (ja) | 2003-01-31 |
Family
ID=19051942
Family Applications (1)
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Country | Link |
---|---|
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EP (1) | EP1278200A3 (ja) |
JP (1) | JP2003030994A (ja) |
KR (1) | KR20030010474A (ja) |
CN (1) | CN1397951A (ja) |
TW (1) | TW546653B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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---|---|---|---|---|
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JP5050364B2 (ja) * | 2006-02-13 | 2012-10-17 | サンケン電気株式会社 | 電界効果半導体装置及びその製造方法 |
US7701770B2 (en) * | 2006-09-29 | 2010-04-20 | Hynix Semiconductor Inc. | Flash memory device and program method thereof |
KR100851856B1 (ko) * | 2006-12-11 | 2008-08-13 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 리페어 방법 |
US9486109B2 (en) | 2011-07-14 | 2016-11-08 | Tsi Technologies Llc | Induction heating system employing induction-heated switched-circuit vessels |
CN104979009B (zh) * | 2014-04-02 | 2019-01-22 | 中芯国际集成电路制造(上海)有限公司 | 存储器及其读取电路 |
KR102124209B1 (ko) * | 2014-04-14 | 2020-06-18 | 삼성전자주식회사 | 반도체 메모리 장치 |
US9830219B2 (en) * | 2014-09-15 | 2017-11-28 | Western Digital Technologies, Inc. | Encoding scheme for 3D vertical flash memory |
KR102620813B1 (ko) * | 2017-01-03 | 2024-01-04 | 에스케이하이닉스 주식회사 | 반도체 장치, 그 동작 방법 및 메모리 시스템 |
KR102679560B1 (ko) * | 2018-10-25 | 2024-07-01 | 에스케이하이닉스 주식회사 | 저장 장치 및 그 동작 방법 |
US10942799B1 (en) * | 2019-09-06 | 2021-03-09 | Intel Corporation | Defective bit line management in connection with a memory access |
CN110853694B (zh) * | 2019-10-31 | 2022-02-11 | 西安紫光国芯半导体有限公司 | 一种nand闪存缺陷的修复方法 |
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---|---|---|---|---|
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JPH11186419A (ja) * | 1997-12-25 | 1999-07-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
US5978266A (en) * | 1998-02-17 | 1999-11-02 | Advanced Micro Devices, Inc. | Array VSS biasing for NAND array programming reliability |
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JP3540640B2 (ja) * | 1998-12-22 | 2004-07-07 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP3888808B2 (ja) * | 1999-08-16 | 2007-03-07 | 富士通株式会社 | Nand型不揮発性メモリ |
-
2001
- 2001-07-18 JP JP2001217660A patent/JP2003030994A/ja not_active Withdrawn
-
2002
- 2002-01-30 TW TW091101593A patent/TW546653B/zh active
- 2002-01-31 US US10/059,354 patent/US20030016560A1/en not_active Abandoned
- 2002-02-06 EP EP02250788A patent/EP1278200A3/en not_active Withdrawn
- 2002-02-20 KR KR1020020008904A patent/KR20030010474A/ko not_active Application Discontinuation
- 2002-03-14 CN CN02107312A patent/CN1397951A/zh active Pending
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---|---|---|---|---|
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EP1278200A3 (en) | 2005-06-01 |
TW546653B (en) | 2003-08-11 |
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