JPH1186574A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH1186574A JPH1186574A JP24844997A JP24844997A JPH1186574A JP H1186574 A JPH1186574 A JP H1186574A JP 24844997 A JP24844997 A JP 24844997A JP 24844997 A JP24844997 A JP 24844997A JP H1186574 A JPH1186574 A JP H1186574A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- voltage
- transistor
- data
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】データの読み出し時に配線等を流れることによ
って生じるノイズが、見掛け上読み出しセルのしきい値
電圧を変化させてしまうことを防止でき、高精度の読み
出し動作を実現できる不揮発性半導体記憶装置を提供す
る。 【解決手段】読み出し動作時にビット線ＢＬを０Ｖに充
電した後フローティング状態としておき、ストリングの
選択を行うとともに、ソース線ＳＲＬに電圧ＶSLを印加
し、非選択のメモリセルトランジスタＭＴ１０〜ＭＴ１
２、ＭＴ１４〜ＭＴ１７のゲートにはデータ０の場合の
しきい値電圧Ｖth(0) とソース線電圧ＶSLを加えた値よ
り大きい電圧ＶCG(unsel) を印加し、ビット線ＢＬをス
トリングによるビット線ＢＬの充電動作によって、選択
メモリセルトランジスタＭＴ１３のゲート電圧ＶCG(se
l) とメモリセルトランジスタＭＴ１３のしきい電圧Ｖt
hとの差、あるいはソース線電圧ＶSLまで充電させる。
って生じるノイズが、見掛け上読み出しセルのしきい値
電圧を変化させてしまうことを防止でき、高精度の読み
出し動作を実現できる不揮発性半導体記憶装置を提供す
る。 【解決手段】読み出し動作時にビット線ＢＬを０Ｖに充
電した後フローティング状態としておき、ストリングの
選択を行うとともに、ソース線ＳＲＬに電圧ＶSLを印加
し、非選択のメモリセルトランジスタＭＴ１０〜ＭＴ１
２、ＭＴ１４〜ＭＴ１７のゲートにはデータ０の場合の
しきい値電圧Ｖth(0) とソース線電圧ＶSLを加えた値よ
り大きい電圧ＶCG(unsel) を印加し、ビット線ＢＬをス
トリングによるビット線ＢＬの充電動作によって、選択
メモリセルトランジスタＭＴ１３のゲート電圧ＶCG(se
l) とメモリセルトランジスタＭＴ１３のしきい電圧Ｖt
hとの差、あるいはソース線電圧ＶSLまで充電させる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯ
Ｍ(Electrically Erasable Programmable Read Only Me
mory) 等の不揮発性半導体記憶装置に関するものであ
る。
可能な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯ
Ｍ(Electrically Erasable Programmable Read Only Me
mory) 等の不揮発性半導体記憶装置に関するものであ
る。
【０００２】
【従来の技術】図６は、ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭのメモリアレイ構造を示す図である。図６のＮＡＮ
Ｄ型フラッシュＥＥＰＲＯＭは、便宜上、１本のビット
線ＢＬに接続されたＮＡＮＤストリング１本に８個のメ
モリセルトランジスタＭＴ０〜ＭＴ７が接続された場合
のメモリアレイを示している。また、図６には読み出し
時の選択されたストリングに対するバイアスを示してい
る。
ＯＭのメモリアレイ構造を示す図である。図６のＮＡＮ
Ｄ型フラッシュＥＥＰＲＯＭは、便宜上、１本のビット
線ＢＬに接続されたＮＡＮＤストリング１本に８個のメ
モリセルトランジスタＭＴ０〜ＭＴ７が接続された場合
のメモリアレイを示している。また、図６には読み出し
時の選択されたストリングに対するバイアスを示してい
る。
【０００３】メモリストリングにおいて、各メモリセル
トランジスタＭＴ０〜ＭＴ７のコントロールゲートＣＧ
がそれぞれワード線ＷＬ０〜ＷＬ７に接続されている。
メモリセルトランジスタＭＴ０のドレインはゲート電極
が選択信号供給線ＤＳＧ１に接続されたＮＭＯＳトラン
ジスタからなる選択トランジスタＤＳＴ１を介してビッ
ト線ＢＬに接続され、メモリセルトランジスタＭＴ７の
ソースはゲート電極が選択信号供給線ＳＳＧ１に接続さ
れたＮＭＯＳトランジスタからなる選択トランジスタＳ
ＳＴ１を介してソース線ＳＲＬに接続されている。
トランジスタＭＴ０〜ＭＴ７のコントロールゲートＣＧ
がそれぞれワード線ＷＬ０〜ＷＬ７に接続されている。
メモリセルトランジスタＭＴ０のドレインはゲート電極
が選択信号供給線ＤＳＧ１に接続されたＮＭＯＳトラン
ジスタからなる選択トランジスタＤＳＴ１を介してビッ
ト線ＢＬに接続され、メモリセルトランジスタＭＴ７の
ソースはゲート電極が選択信号供給線ＳＳＧ１に接続さ
れたＮＭＯＳトランジスタからなる選択トランジスタＳ
ＳＴ１を介してソース線ＳＲＬに接続されている。
【０００４】なお、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ
の場合、一般的に、ｎ型半導体基板にセルアレイ領域用
の第１のｐウェルおよび周辺回路領域用の第２のｐウェ
ルが形成され、第１のｐウェルにはゲート絶縁膜、フロ
ーティングゲート、層間絶縁膜、およびコントロールゲ
ートを積層したメモリセルが構成され、第２のｐウェル
には周辺回路のＮＭＯＳトランジスタが形成されるとと
もに、この第２のｐウェルにＰＭＯＳトランジスタ用の
ｎウェルが形成される。
の場合、一般的に、ｎ型半導体基板にセルアレイ領域用
の第１のｐウェルおよび周辺回路領域用の第２のｐウェ
ルが形成され、第１のｐウェルにはゲート絶縁膜、フロ
ーティングゲート、層間絶縁膜、およびコントロールゲ
ートを積層したメモリセルが構成され、第２のｐウェル
には周辺回路のＮＭＯＳトランジスタが形成されるとと
もに、この第２のｐウェルにＰＭＯＳトランジスタ用の
ｎウェルが形成される。
【０００５】このような構造を有するＮＡＮＤ型フラッ
シュＥＥＰＲＯＭにおいて、消去動作を行う場合には、
ｎ型基板とｐウェルにたとえば２０Ｖ程度の高電圧を印
加し、コントロールゲートに０Ｖを印加すると、フロー
ティングゲートから基板へトンネル電流が流れ、電子が
抜ける。これにより、メモリセルのしきい値電圧Ｖthが
正から負へシフトする。
シュＥＥＰＲＯＭにおいて、消去動作を行う場合には、
ｎ型基板とｐウェルにたとえば２０Ｖ程度の高電圧を印
加し、コントロールゲートに０Ｖを印加すると、フロー
ティングゲートから基板へトンネル電流が流れ、電子が
抜ける。これにより、メモリセルのしきい値電圧Ｖthが
正から負へシフトする。
【０００６】書き込み動作を行う場合、メモリセルトラ
ンジスタＭＴ３にデータを書き込む場合には、選択ワー
ド線ＷＬ３に２０Ｖ、非選択ワード線ＷＬ０〜ＷＬ２、
ＷＬ４〜ＷＬ７に中間電圧１０Ｖを印加し、選択信号供
給線ＤＳＧ１に３Ｖ、選択信号供給線ＳＳＧ１に０Ｖを
印加し、ビット線ＢＬに０〜３Ｖを印加することにより
行う。これにより、メモリセルトランジスタＭＴ３にト
ンネル電流が流れ、フローティングゲートに電子が注入
される。これにより、たとえばメモリセルのしきい値電
圧Ｖthがそのままに保持されるか、負から正へシフトす
る。
ンジスタＭＴ３にデータを書き込む場合には、選択ワー
ド線ＷＬ３に２０Ｖ、非選択ワード線ＷＬ０〜ＷＬ２、
ＷＬ４〜ＷＬ７に中間電圧１０Ｖを印加し、選択信号供
給線ＤＳＧ１に３Ｖ、選択信号供給線ＳＳＧ１に０Ｖを
印加し、ビット線ＢＬに０〜３Ｖを印加することにより
行う。これにより、メモリセルトランジスタＭＴ３にト
ンネル電流が流れ、フローティングゲートに電子が注入
される。これにより、たとえばメモリセルのしきい値電
圧Ｖthがそのままに保持されるか、負から正へシフトす
る。
【０００７】読み出し動作を行う場合には、ビット線Ｂ
Ｌに３Ｖ（Ｖｂ）、ソース線ＳＲＬに０Ｖ（Ｖs ）を印
加し、選択されたメモリトランジスタのコントロールゲ
ートに０Ｖ（Ｖcg）を、非選択メモリトランジスタのコ
ントロールゲート、選択信号供給線ＤＳＧ１，ＳＳＧ１
に４．５Ｖを与える。選択されたメモリトランジスタの
コントロールゲートに０Ｖが印加されることにより、デ
ータが「１」であればしきい値電圧Ｖthが負であるた
め、オン状態（デプレッション状態）になりセル電流Ｉ
readが流れる。一方、データが「０」であれば、しきい
値電圧Ｖthは正であるため、オフ状態（エンハンスメン
ト状態）となりセル電流Ｉreadが流れない。このよう
に、データが「１」であるか「０」であるかはビット線
からソース線に複数個のセルを通してセル電流が流れる
か否かで決まる。
Ｌに３Ｖ（Ｖｂ）、ソース線ＳＲＬに０Ｖ（Ｖs ）を印
加し、選択されたメモリトランジスタのコントロールゲ
ートに０Ｖ（Ｖcg）を、非選択メモリトランジスタのコ
ントロールゲート、選択信号供給線ＤＳＧ１，ＳＳＧ１
に４．５Ｖを与える。選択されたメモリトランジスタの
コントロールゲートに０Ｖが印加されることにより、デ
ータが「１」であればしきい値電圧Ｖthが負であるた
め、オン状態（デプレッション状態）になりセル電流Ｉ
readが流れる。一方、データが「０」であれば、しきい
値電圧Ｖthは正であるため、オフ状態（エンハンスメン
ト状態）となりセル電流Ｉreadが流れない。このよう
に、データが「１」であるか「０」であるかはビット線
からソース線に複数個のセルを通してセル電流が流れる
か否かで決まる。
【０００８】上述したように、ＥＰＲＯＭ、フラッシュ
メモリ等の半導体不揮発性記憶装置においては、１個の
メモリセルトランジスタに「０」、「１」の２つの値を
とるデータを記録する２値型のメモリセル構造が通常で
ある。ところが、最近の不揮発性半導体記憶装置の大容
量化の要望に伴い、１個のメモリセルトランジスタに少
なくとも３値以上のデータを記録する、いわゆる、多値
型の不揮発性半導体記憶装置が提案されている（たとえ
ば、「Ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ ３２Ｍｂ Ｆｌａ
ｓｈ Ｍｅｍｏｒｙ」’９５ ＩＳＳＣＣ ｐ１３２〜
参照）。
メモリ等の半導体不揮発性記憶装置においては、１個の
メモリセルトランジスタに「０」、「１」の２つの値を
とるデータを記録する２値型のメモリセル構造が通常で
ある。ところが、最近の不揮発性半導体記憶装置の大容
量化の要望に伴い、１個のメモリセルトランジスタに少
なくとも３値以上のデータを記録する、いわゆる、多値
型の不揮発性半導体記憶装置が提案されている（たとえ
ば、「Ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ ３２Ｍｂ Ｆｌａ
ｓｈ Ｍｅｍｏｒｙ」’９５ ＩＳＳＣＣ ｐ１３２〜
参照）。
【０００９】図７はＮＡＮＤ型フラッシュメモリにおい
て、１個のメモリトランジスタに２ビットからなり４値
をとるデータを記録する場合の、しきい値電圧Ｖｔｈレ
ベルとデータ内容（分布）との関係を示す図である。
て、１個のメモリトランジスタに２ビットからなり４値
をとるデータを記録する場合の、しきい値電圧Ｖｔｈレ
ベルとデータ内容（分布）との関係を示す図である。
【００１０】図７において、縦軸はメモリトランジスタ
のしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの
しきい値分布頻度をそれぞれ表している。また、１個の
メモリトランジスタに記録するデータを構成する２ビッ
トデータの内容は、〔Ｄ２，Ｄ１〕で表され、〔Ｄ２，
Ｄ１〕＝〔１，１〕，〔１，０〕，〔０，１〕，〔０，
０〕の４状態が存在する。すなわち、データ「０」、デ
ータ「１」、データ「２」、データ「３」の４状態が存
在する。そして、しきい値電圧の分布（多値データの分
布）は４値の場合、図５に示すように、正側に３個、負
側に１個となっている。
のしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの
しきい値分布頻度をそれぞれ表している。また、１個の
メモリトランジスタに記録するデータを構成する２ビッ
トデータの内容は、〔Ｄ２，Ｄ１〕で表され、〔Ｄ２，
Ｄ１〕＝〔１，１〕，〔１，０〕，〔０，１〕，〔０，
０〕の４状態が存在する。すなわち、データ「０」、デ
ータ「１」、データ「２」、データ「３」の４状態が存
在する。そして、しきい値電圧の分布（多値データの分
布）は４値の場合、図５に示すように、正側に３個、負
側に１個となっている。
【００１１】
【発明が解決しようとする課題】ところが、上述したよ
うに従来のＮＡＮＤ型フラッシュメモリのおける読み出
し動作においては、セル電流Ｉreadが寄生抵抗Ｒを持つ
ソース線に流れることなどによって生じる電圧により、
見掛け上セルのしきい値電圧Ｖthが上昇する効果が、デ
ータ読み出し時にノイズとして加わるため、読み出し精
度が劣化するという不利益がある。
うに従来のＮＡＮＤ型フラッシュメモリのおける読み出
し動作においては、セル電流Ｉreadが寄生抵抗Ｒを持つ
ソース線に流れることなどによって生じる電圧により、
見掛け上セルのしきい値電圧Ｖthが上昇する効果が、デ
ータ読み出し時にノイズとして加わるため、読み出し精
度が劣化するという不利益がある。
【００１２】また、上述した一つのセルに複数のデータ
を記憶する多値方式のフラッシュメモリにおいても、同
様の原因によるノイズのために、書き込み動作時のいわ
ゆるベリファイ読み出し動作の精度を劣化させ、大容量
化の妨げとなったり、動作速度の低下といった不利益が
ある。
を記憶する多値方式のフラッシュメモリにおいても、同
様の原因によるノイズのために、書き込み動作時のいわ
ゆるベリファイ読み出し動作の精度を劣化させ、大容量
化の妨げとなったり、動作速度の低下といった不利益が
ある。
【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、データの読み出し時に配線等を
流れることによって生じるノイズが、見掛け上読み出し
セルのしきい値電圧を変化させてしまうことを防止で
き、高精度の読み出し動作を実現できる不揮発性半導体
記憶装置を提供することにある。
のであり、その目的は、データの読み出し時に配線等を
流れることによって生じるノイズが、見掛け上読み出し
セルのしきい値電圧を変化させてしまうことを防止で
き、高精度の読み出し動作を実現できる不揮発性半導体
記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、接続されたワード線およびビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化するメモリセ
ルトランジスタを少なくとも一つ有するメモリストリン
グを備え、当該メモリストリングの一端が第１の選択ト
ランジスタを介してビット線に接続され、メモリストリ
ングの他端が第２の選択トランジスタを介してソース線
に接続され、読み出し時にはワード線電圧と蓄積電荷量
に基づくデータをビット線に出力する不揮発性半導体記
憶装置であって、読み出し動作時に、上記第１および第
２の選択トランジスタを導通させるとともに、上記ソー
ス線に所定電圧を印加して、上記ビット線を上記選択さ
れたメモリセルトランジスタのしきい値電圧に応じた電
圧に充電させる読み出し手段を有する。
め、本発明は、接続されたワード線およびビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化するメモリセ
ルトランジスタを少なくとも一つ有するメモリストリン
グを備え、当該メモリストリングの一端が第１の選択ト
ランジスタを介してビット線に接続され、メモリストリ
ングの他端が第２の選択トランジスタを介してソース線
に接続され、読み出し時にはワード線電圧と蓄積電荷量
に基づくデータをビット線に出力する不揮発性半導体記
憶装置であって、読み出し動作時に、上記第１および第
２の選択トランジスタを導通させるとともに、上記ソー
ス線に所定電圧を印加して、上記ビット線を上記選択さ
れたメモリセルトランジスタのしきい値電圧に応じた電
圧に充電させる読み出し手段を有する。
【００１５】また、本発明は、接続されたワード線およ
びビット線への印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリトランジスタを少なくとも一つ有するメモ
リストリングを備え、当該メモリストリングの一端が第
１の選択トランジスタを介してビット線に接続され、メ
モリストリングの他端が第２の選択トランジスタを介し
てソース線に接続され、上記メモリトランジスタのしき
い値電圧に応じて１個のメモリトランジスタに３値以上
の多値データを記録し、読み出し時には、しきい値電圧
に応じて設定されるワード線電圧と蓄積電荷量に基づく
データをビット線に出力する不揮発性半導体記憶装置で
あって、読み出し動作時に、上記第１および第２の選択
トランジスタを導通させるとともに、上記ソース線に所
定電圧を印加して、上記ビット線を上記選択されたメモ
リセルトランジスタのしきい値電圧に応じた電圧に充電
させる読み出し手段を有する。
びビット線への印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリトランジスタを少なくとも一つ有するメモ
リストリングを備え、当該メモリストリングの一端が第
１の選択トランジスタを介してビット線に接続され、メ
モリストリングの他端が第２の選択トランジスタを介し
てソース線に接続され、上記メモリトランジスタのしき
い値電圧に応じて１個のメモリトランジスタに３値以上
の多値データを記録し、読み出し時には、しきい値電圧
に応じて設定されるワード線電圧と蓄積電荷量に基づく
データをビット線に出力する不揮発性半導体記憶装置で
あって、読み出し動作時に、上記第１および第２の選択
トランジスタを導通させるとともに、上記ソース線に所
定電圧を印加して、上記ビット線を上記選択されたメモ
リセルトランジスタのしきい値電圧に応じた電圧に充電
させる読み出し手段を有する。
【００１６】また、本発明は、接続されたワード線およ
びビット線への印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリトランジスタを少なくとも一つ有するメモ
リストリングを備え、当該メモリストリングの一端が第
１の選択トランジスタを介してビット線に接続され、メ
モリストリングの他端が第２の選択トランジスタを介し
てソース線に接続され、上記メモリトランジスタのしき
い値電圧に応じて１個のメモリトランジスタに３値以上
の多値データを記録し、読み出し時には、ワード線電圧
と蓄積電荷量に基づくデータをビット線に出力する不揮
発性半導体記憶装置であって、読み出し動作時に、上記
第１および第２の選択トランジスタを導通させるととも
に、上記ソース線に所定電圧を印加し、選択メモリセル
トランジスタが接続されたワード線に当該ソース線に印
加される電圧に応じた電圧を印加して、上記ビット線を
上記選択されたメモリセルトランジスタのしきい値電圧
に応じた電圧に充電させる読み出し手段を有する。
びビット線への印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリトランジスタを少なくとも一つ有するメモ
リストリングを備え、当該メモリストリングの一端が第
１の選択トランジスタを介してビット線に接続され、メ
モリストリングの他端が第２の選択トランジスタを介し
てソース線に接続され、上記メモリトランジスタのしき
い値電圧に応じて１個のメモリトランジスタに３値以上
の多値データを記録し、読み出し時には、ワード線電圧
と蓄積電荷量に基づくデータをビット線に出力する不揮
発性半導体記憶装置であって、読み出し動作時に、上記
第１および第２の選択トランジスタを導通させるととも
に、上記ソース線に所定電圧を印加し、選択メモリセル
トランジスタが接続されたワード線に当該ソース線に印
加される電圧に応じた電圧を印加して、上記ビット線を
上記選択されたメモリセルトランジスタのしきい値電圧
に応じた電圧に充電させる読み出し手段を有する。
【００１７】また、本発明では、上記ソース線に印加す
る電圧は、選択されたワード線に印加される電圧および
選択されたメモリトランジスタに記憶されているデータ
に応じたしきい値に基づいて設定されている。
る電圧は、選択されたワード線に印加される電圧および
選択されたメモリトランジスタに記憶されているデータ
に応じたしきい値に基づいて設定されている。
【００１８】また、本発明では、上記ビット線の充電レ
ベルから読み出しデータの判定を行うカラム回路と、充
電されたビット線の電位確定後、ビット線を上記カラム
回路に接続する転送ゲートとを有する。
ベルから読み出しデータの判定を行うカラム回路と、充
電されたビット線の電位確定後、ビット線を上記カラム
回路に接続する転送ゲートとを有する。
【００１９】本発明によれば、たとえば所定のメモリセ
ルトランジスタに読み出しを行う場合に、選択されたス
トリングの第１および第２の選択トランジスタが導通状
態に保持されるとともに、ソース線に所定電圧が印加さ
れる。また、選択されたメモリセルトランジスタのゲー
トには所定のワード線電圧が印加される。これにより、
ビット線が選択されたメモリセルトランジスタのしきい
値電圧に応じた電圧に充電される。このビット線の出力
されたデータは、たとえばビット線の電位が確定した後
にカラム回路に入力されてその判定が行われる。
ルトランジスタに読み出しを行う場合に、選択されたス
トリングの第１および第２の選択トランジスタが導通状
態に保持されるとともに、ソース線に所定電圧が印加さ
れる。また、選択されたメモリセルトランジスタのゲー
トには所定のワード線電圧が印加される。これにより、
ビット線が選択されたメモリセルトランジスタのしきい
値電圧に応じた電圧に充電される。このビット線の出力
されたデータは、たとえばビット線の電位が確定した後
にカラム回路に入力されてその判定が行われる。
【００２０】
【発明の実施の形態】図１は、本発明に係る不揮発性半
導体記憶装置が適用されるフラッシュメモリのシステム
構成図である。このフラッシュメモリは、メモリアレイ
ＭＡ、ロー回路(Row Circuit) ＲＣ、カラム回路(Colum
n Circuit)ＣＣ、およびウェル電圧制御回路ＷＶＣによ
り構成されている。
導体記憶装置が適用されるフラッシュメモリのシステム
構成図である。このフラッシュメモリは、メモリアレイ
ＭＡ、ロー回路(Row Circuit) ＲＣ、カラム回路(Colum
n Circuit)ＣＣ、およびウェル電圧制御回路ＷＶＣによ
り構成されている。
【００２１】メモリセルアレイＭＡは、ｎ本のワード線
ＷＬとｍ本のビット線ＢＬで結線された、ｎ×ｍ個のセ
ル（図示せず）を有し、ＮＡＮＤ型メモリストリングに
対応したワード線毎のｋブロックＢＬＫ１〜ＢＬＫｋを
有している。各ワード線ＷＬおよびビット線ＢＬは、セ
ルへのデータ書き込み／読み出し／消去を制御するロー
回路ＲＣおよびカラム回路ＣＣに接続され、所望のアド
レスのセルへのアクセスが制御される。
ＷＬとｍ本のビット線ＢＬで結線された、ｎ×ｍ個のセ
ル（図示せず）を有し、ＮＡＮＤ型メモリストリングに
対応したワード線毎のｋブロックＢＬＫ１〜ＢＬＫｋを
有している。各ワード線ＷＬおよびビット線ＢＬは、セ
ルへのデータ書き込み／読み出し／消去を制御するロー
回路ＲＣおよびカラム回路ＣＣに接続され、所望のアド
レスのセルへのアクセスが制御される。
【００２２】図２は、本発明に係るフラッシュメモリの
メモリセルアレイ構造を示す図である。図２は、便宜
上、１本のビット線ＢＬに接続されたＮＡＮＤストリン
グ１本に８個のメモリセルトランジスタＭＴ１０〜ＭＴ
１７が接続された場合のＮＡＮＤ型フラッシュメモリア
レイを示している。
メモリセルアレイ構造を示す図である。図２は、便宜
上、１本のビット線ＢＬに接続されたＮＡＮＤストリン
グ１本に８個のメモリセルトランジスタＭＴ１０〜ＭＴ
１７が接続された場合のＮＡＮＤ型フラッシュメモリア
レイを示している。
【００２３】メモリストリングＭＳＴＲにおいては、た
とえばフローティングゲートでの電荷の蓄積、放出によ
りデータの書き込み・消去が可能なｎ型のメモリセルト
ランジスタＭＴ１０〜ＭＴ１７が直列に接続され、各メ
モリセルトランジスタＭＴ１０〜ＭＴ１７のコントロー
ルゲートＣＧがそれぞれワード線ＷＬ１０〜ＷＬ１７に
接続されている。メモリセルトランジスタＭＴ１０のド
レインはゲート電極が選択信号供給線ＤＳＧ１０に接続
されたＮＭＯＳトランジスタからなる選択トランジスタ
ＤＳＴ１０を介してビット線ＢＬに接続され、メモリセ
ルトランジスタＭＴ１７のソースはゲート電極が選択信
号供給線ＳＳＧ１０に接続されたＮＭＯＳトランジスタ
からなる選択トランジスタＳＳＴ１０を介してソース線
ＳＲＬに接続されている。
とえばフローティングゲートでの電荷の蓄積、放出によ
りデータの書き込み・消去が可能なｎ型のメモリセルト
ランジスタＭＴ１０〜ＭＴ１７が直列に接続され、各メ
モリセルトランジスタＭＴ１０〜ＭＴ１７のコントロー
ルゲートＣＧがそれぞれワード線ＷＬ１０〜ＷＬ１７に
接続されている。メモリセルトランジスタＭＴ１０のド
レインはゲート電極が選択信号供給線ＤＳＧ１０に接続
されたＮＭＯＳトランジスタからなる選択トランジスタ
ＤＳＴ１０を介してビット線ＢＬに接続され、メモリセ
ルトランジスタＭＴ１７のソースはゲート電極が選択信
号供給線ＳＳＧ１０に接続されたＮＭＯＳトランジスタ
からなる選択トランジスタＳＳＴ１０を介してソース線
ＳＲＬに接続されている。
【００２４】また、ビット線ＢＬと接地ＧＮＤとの間に
プリチャージ用ＮＭＯＳトランジスタＮＴ１１が接続さ
れ、ビット線ＢＬは転送ゲートとしてのＮＭＯＳトラン
ジスタＮＴ１２を介してカラム回路ＣＣに接続されてい
る。ＮＭＯＳトランジスタＮＴ１１のゲートが信号ＰＲ
Ｃの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ
１２のゲートが信号ＣＴＬの供給ラインに接続されてい
る。
プリチャージ用ＮＭＯＳトランジスタＮＴ１１が接続さ
れ、ビット線ＢＬは転送ゲートとしてのＮＭＯＳトラン
ジスタＮＴ１２を介してカラム回路ＣＣに接続されてい
る。ＮＭＯＳトランジスタＮＴ１１のゲートが信号ＰＲ
Ｃの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ
１２のゲートが信号ＣＴＬの供給ラインに接続されてい
る。
【００２５】そして、各メモリセルトランジスタＭＴ１
０〜ＭＴ１７のしきい値電圧Ｖthは、セルに書き込まれ
たデータに応じた値となっており、たとえば一つのセル
に1ビットデータを書き込む場合には、データ１に対し
てしきい値電圧Ｖth＝−３Ｖを、データ０に対してしき
い値電圧Ｖth＝１Ｖといった対応をとる。
０〜ＭＴ１７のしきい値電圧Ｖthは、セルに書き込まれ
たデータに応じた値となっており、たとえば一つのセル
に1ビットデータを書き込む場合には、データ１に対し
てしきい値電圧Ｖth＝−３Ｖを、データ０に対してしき
い値電圧Ｖth＝１Ｖといった対応をとる。
【００２６】そして、メモリストリングＭＳＴＲの各メ
モリセルトランジスタＭＴ１０〜ＭＴ１７、選択トラン
ジスタＤＳＴ１０，ＳＳＴ１０はｐウェルに形成されて
おり、このｐウェルがウェル電圧制御回路ＷＶＣに接続
されている。ウェル電圧制御回路ＷＶＣは、消去時にｎ
型基板とｐウェルにたとえば２０Ｖ程度の高電圧が印加
し、他の読み出し動作時等には０Ｖを印加する。
モリセルトランジスタＭＴ１０〜ＭＴ１７、選択トラン
ジスタＤＳＴ１０，ＳＳＴ１０はｐウェルに形成されて
おり、このｐウェルがウェル電圧制御回路ＷＶＣに接続
されている。ウェル電圧制御回路ＷＶＣは、消去時にｎ
型基板とｐウェルにたとえば２０Ｖ程度の高電圧が印加
し、他の読み出し動作時等には０Ｖを印加する。
【００２７】また、選択信号供給線ＤＳＧ１０は駆動電
圧ＶＤＳＧの供給ライン（図示せず）に接続され、選択
信号供給線ＳＳＧ１０は駆動電圧ＶＳＳＧの供給ライン
（図示せず）に接続されいる。なお、選択信号供給線Ｄ
ＳＧ１０、ＳＳＧ１０は、たとえば図示しない高耐圧Ｎ
ＭＯＳトランジスタを介して駆動電圧ＶＤＳＧ，ＶＳＳ
Ｇの供給ラインに接続さる。
圧ＶＤＳＧの供給ライン（図示せず）に接続され、選択
信号供給線ＳＳＧ１０は駆動電圧ＶＳＳＧの供給ライン
（図示せず）に接続されいる。なお、選択信号供給線Ｄ
ＳＧ１０、ＳＳＧ１０は、たとえば図示しない高耐圧Ｎ
ＭＯＳトランジスタを介して駆動電圧ＶＤＳＧ，ＶＳＳ
Ｇの供給ラインに接続さる。
【００２８】次に、上記構成による読み出し動作につい
て、図３に関連付けて説明する。ここでは、読み出し動
作は図２におけるメモリセルトランジスタＭＴ１３に対
して行う場合を例に説明する。
て、図３に関連付けて説明する。ここでは、読み出し動
作は図２におけるメモリセルトランジスタＭＴ１３に対
して行う場合を例に説明する。
【００２９】まず、データの読み出し動作に先立って、
信号ＰＲＣがハイレベルでＮＭＯＳトランジスタＮＴ１
１のゲートに供給される。これにより、ＮＭＯＳトラン
ジスタＮＴ１１が導通状態となり、ビット線ＢＬが０Ｖ
に充電される。そして、信号ＰＲＣがローレベルに切り
換えられてＮＭＯＳトランジスタＮＴ１１が非導通状態
に切り換えら、ビット線ＢＬがフローティング状態に保
持される。
信号ＰＲＣがハイレベルでＮＭＯＳトランジスタＮＴ１
１のゲートに供給される。これにより、ＮＭＯＳトラン
ジスタＮＴ１１が導通状態となり、ビット線ＢＬが０Ｖ
に充電される。そして、信号ＰＲＣがローレベルに切り
換えられてＮＭＯＳトランジスタＮＴ１１が非導通状態
に切り換えら、ビット線ＢＬがフローティング状態に保
持される。
【００３０】次に、選択信号供給線ＤＳＧ１０およびＳ
ＳＧ１０に４．５Ｖが供給されてストリングの選択が行
われるとともに、ソース線ＳＲＬに電圧ＶSLが印加さ
れ、選択メモリセルトランジスタのゲートに電圧ＶCG(s
el) 、非選択のメモリセルトランジスタＭＴ１０〜ＭＴ
１２、ＭＴ１４〜ＭＴ１７のゲート、すなわちワード線
ＷＬ１０〜ＷＬ１２、ＷＬ１４〜ＷＬ１７にはデータ０
の場合のしきい値電圧Ｖth(0) とソース線電圧ＶSLを加
えた値より大きい電圧ＶCG(unsel) （＞Ｖth(0)＋ＶS
L）が印加される。このとき、ビット線ＢＬは、ストリ
ングによるビット線ＢＬの充電動作によって、選択メモ
リセルトランジスタＭＴ１３のゲート電圧ＶCG(sel) と
メモリセルトランジスタＭＴ１３のしきい電圧Ｖth(MT1
3:data) との差＝ＶCG(sel) −Ｖth(MT13:data) 、ある
いはソース線電圧ＶSLまで充電される。
ＳＧ１０に４．５Ｖが供給されてストリングの選択が行
われるとともに、ソース線ＳＲＬに電圧ＶSLが印加さ
れ、選択メモリセルトランジスタのゲートに電圧ＶCG(s
el) 、非選択のメモリセルトランジスタＭＴ１０〜ＭＴ
１２、ＭＴ１４〜ＭＴ１７のゲート、すなわちワード線
ＷＬ１０〜ＷＬ１２、ＷＬ１４〜ＷＬ１７にはデータ０
の場合のしきい値電圧Ｖth(0) とソース線電圧ＶSLを加
えた値より大きい電圧ＶCG(unsel) （＞Ｖth(0)＋ＶS
L）が印加される。このとき、ビット線ＢＬは、ストリ
ングによるビット線ＢＬの充電動作によって、選択メモ
リセルトランジスタＭＴ１３のゲート電圧ＶCG(sel) と
メモリセルトランジスタＭＴ１３のしきい電圧Ｖth(MT1
3:data) との差＝ＶCG(sel) −Ｖth(MT13:data) 、ある
いはソース線電圧ＶSLまで充電される。
【００３１】たとえば上記のようにデータとしきい値電
圧Ｖthの対応をさせる場合、ソース線電圧ＶSLを３Ｖ、
選択メモリセルトランジスタＭＴ１３のゲートには３
Ｖ、非選択のメモリセルトランジスタＭＴ１０〜ＭＴ１
２、ＭＴ１４〜ＭＴ１７のゲートには４Ｖを印加すれ
ば、データ１の場合にはビット線ＢＬは３Ｖ（ＶSL）に
充電され、データ０の場合にはビット線ＢＬは２Ｖ〔Ｖ
CG(sel) −Ｖth(MT13:data) 〕に充電される。
圧Ｖthの対応をさせる場合、ソース線電圧ＶSLを３Ｖ、
選択メモリセルトランジスタＭＴ１３のゲートには３
Ｖ、非選択のメモリセルトランジスタＭＴ１０〜ＭＴ１
２、ＭＴ１４〜ＭＴ１７のゲートには４Ｖを印加すれ
ば、データ１の場合にはビット線ＢＬは３Ｖ（ＶSL）に
充電され、データ０の場合にはビット線ＢＬは２Ｖ〔Ｖ
CG(sel) −Ｖth(MT13:data) 〕に充電される。
【００３２】ビット線ＢＬの電位が確定した後、信号Ｃ
ＴＬがハイレベルでＮＭＯＳトランジスタＮＴ１２のゲ
ートに供給される。その結果、ビット線ＢＬがセンス回
路およびデコード回路を含むカラム回路ＣＣと電気的に
接続される。これにより、ストリングによって選択メモ
リセルトランジスタＭＴ１３のしきい値電圧Ｖth、すな
わちメモリセルトランジスタＭＴ１３に書き込まれたデ
ータに対応したビット線ＢＬの電圧がカラム回路ＣＣに
より検出され、書き込まれたデータのデコードが行われ
る。
ＴＬがハイレベルでＮＭＯＳトランジスタＮＴ１２のゲ
ートに供給される。その結果、ビット線ＢＬがセンス回
路およびデコード回路を含むカラム回路ＣＣと電気的に
接続される。これにより、ストリングによって選択メモ
リセルトランジスタＭＴ１３のしきい値電圧Ｖth、すな
わちメモリセルトランジスタＭＴ１３に書き込まれたデ
ータに対応したビット線ＢＬの電圧がカラム回路ＣＣに
より検出され、書き込まれたデータのデコードが行われ
る。
【００３３】このとき、カラム回路ＣＣの入力回路初段
を高入力インピーダンスとしておけば、データの読み出
し時にストリングおよび配線を電流が流れることによっ
て生じるノイズが、見掛け上選択メモリセルトランジス
タＭＴ１３のしきい値電圧Ｖthを変化させてしまうこと
を防ぐことができ、高精度の読み出し動作が可能とな
る。
を高入力インピーダンスとしておけば、データの読み出
し時にストリングおよび配線を電流が流れることによっ
て生じるノイズが、見掛け上選択メモリセルトランジス
タＭＴ１３のしきい値電圧Ｖthを変化させてしまうこと
を防ぐことができ、高精度の読み出し動作が可能とな
る。
【００３４】また、同様な読み出し動作は、書込動作時
のビット毎ベリファイ動作におけるベリファイ読み出し
動作にも適用でき、従来の読み出し動作を用いた場合に
対し、高精度の書き込み制御を実現することが可能とな
る。
のビット毎ベリファイ動作におけるベリファイ読み出し
動作にも適用でき、従来の読み出し動作を用いた場合に
対し、高精度の書き込み制御を実現することが可能とな
る。
【００３５】以上のように、本実施形態によれば、ＮＡ
ＮＤ型フラッシュＥＥＰＲＯＭにおいて、読み出し動作
時に、ビット線ＢＬを０Ｖに充電した後、フローティン
グ状態としておき、ストリングの選択を行うとともに、
ソース線ＳＲＬに電圧ＶSLを印加し、非選択のメモリセ
ルトランジスタＭＴ１０〜ＭＴ１２、ＭＴ１４〜ＭＴ１
７のゲートにはデータ０の場合のしきい値電圧Ｖth(0)
とソース線電圧ＶSLを加えた値より大きい電圧ＶCG(uns
el) （＞Ｖth(0) ＋ＶSL）を印加して、ビット線ＢＬ
を、ストリングによるビット線ＢＬの充電動作によっ
て、選択メモリセルトランジスタＭＴ１３のゲート電圧
ＶCG(sel) とメモリセルトランジスタＭＴ１３のしきい
電圧Ｖth(MT13:data) との差＝ＶCG(sel) −Ｖth(MT13:
data) 、あるいはソース線電圧ＶSLまで充電させ、この
ビット線ＢＬ電位からデータの検出を行うようにしたの
で、データの読み出し時に配線等を流れることによって
生じるノイズが、見掛け上読み出しセルのしきい値電圧
を変化させてしまうことを防止でき、高精度の読み出し
動作を実現できる利点がある。
ＮＤ型フラッシュＥＥＰＲＯＭにおいて、読み出し動作
時に、ビット線ＢＬを０Ｖに充電した後、フローティン
グ状態としておき、ストリングの選択を行うとともに、
ソース線ＳＲＬに電圧ＶSLを印加し、非選択のメモリセ
ルトランジスタＭＴ１０〜ＭＴ１２、ＭＴ１４〜ＭＴ１
７のゲートにはデータ０の場合のしきい値電圧Ｖth(0)
とソース線電圧ＶSLを加えた値より大きい電圧ＶCG(uns
el) （＞Ｖth(0) ＋ＶSL）を印加して、ビット線ＢＬ
を、ストリングによるビット線ＢＬの充電動作によっ
て、選択メモリセルトランジスタＭＴ１３のゲート電圧
ＶCG(sel) とメモリセルトランジスタＭＴ１３のしきい
電圧Ｖth(MT13:data) との差＝ＶCG(sel) −Ｖth(MT13:
data) 、あるいはソース線電圧ＶSLまで充電させ、この
ビット線ＢＬ電位からデータの検出を行うようにしたの
で、データの読み出し時に配線等を流れることによって
生じるノイズが、見掛け上読み出しセルのしきい値電圧
を変化させてしまうことを防止でき、高精度の読み出し
動作を実現できる利点がある。
【００３６】なお、上述の説明では、２値のデータを記
憶するメモリセルトランジスタを例に説明したが、１個
のメモリセルトランジスタに少なくとも３値以上のデー
タを記録する、いわゆる、多値型の不揮発性半導体記憶
装置にも本発明が適用できることはいうまでもない。こ
の場合、以下に説明するような２つの方法により、高精
度という特徴に加えて、高速な読み出し動作も可能とな
る。
憶するメモリセルトランジスタを例に説明したが、１個
のメモリセルトランジスタに少なくとも３値以上のデー
タを記録する、いわゆる、多値型の不揮発性半導体記憶
装置にも本発明が適用できることはいうまでもない。こ
の場合、以下に説明するような２つの方法により、高精
度という特徴に加えて、高速な読み出し動作も可能とな
る。
【００３７】たとえば、一つのセルに２ビットのデータ
を書き込む場合には、データ１１に対してしきい値電圧
Ｖth＝−３Ｖを、データ１０に対してＶth＝０．５Ｖ、
データ０１に対してＶth＝１．５Ｖ、データ００に対し
てＶth＝２．５Ｖといった対応をとるものとする。
を書き込む場合には、データ１１に対してしきい値電圧
Ｖth＝−３Ｖを、データ１０に対してＶth＝０．５Ｖ、
データ０１に対してＶth＝１．５Ｖ、データ００に対し
てＶth＝２．５Ｖといった対応をとるものとする。
【００３８】まず、第１の読み出し方法について図４に
関連付けて説明する。この場合、ソース線電圧ＶSLを３
Ｖ、非選択のメモリセルトランジスタＭＴ１０〜ＭＴ１
２、ＭＴ１４〜ＭＴ１７のゲートにはＶCG(unsel) ＝
５．５Ｖを印加し、選択メモリセルトランジスタＭＴ１
３のゲートには第１〜第３の３回の読み出し動作のそれ
ぞれにおいてＶCG(sel,1st) ＝０Ｖ、ＶCG(sel,2nd) ＝
１Ｖ、ＶCG(sel,3rd) ＝２Ｖが加えられる。
関連付けて説明する。この場合、ソース線電圧ＶSLを３
Ｖ、非選択のメモリセルトランジスタＭＴ１０〜ＭＴ１
２、ＭＴ１４〜ＭＴ１７のゲートにはＶCG(unsel) ＝
５．５Ｖを印加し、選択メモリセルトランジスタＭＴ１
３のゲートには第１〜第３の３回の読み出し動作のそれ
ぞれにおいてＶCG(sel,1st) ＝０Ｖ、ＶCG(sel,2nd) ＝
１Ｖ、ＶCG(sel,3rd) ＝２Ｖが加えられる。
【００３９】最初の読み出し動作において、セルに書き
込まれたデータがデータ１１の場合にビット線ＢＬは３
Ｖ（ＶSL）に充電され、データ１０，０１，００の場合
には０Ｖのままである。そこで、データ１１が読み出さ
れた場合には、データの上位ビット、下位ビットはとも
に１であることが確定し、２回目の読み出し動作以降の
読み出しデータは無視することができる。最初の読み出
し動作において、データ１１が読み出されない場合に
は、次の読み出し動作において、セルに書き込まれたデ
ータが１０の場合にビット線ＢＬは０．５Ｖに充電さ
れ、データ０１，００の場合には０Ｖのままである。そ
こで、データの上位ビットが１であることが確定する。
同様に３回目の読み出し動作によって、データの上位ビ
ットの１あるいはが判定できる。
込まれたデータがデータ１１の場合にビット線ＢＬは３
Ｖ（ＶSL）に充電され、データ１０，０１，００の場合
には０Ｖのままである。そこで、データ１１が読み出さ
れた場合には、データの上位ビット、下位ビットはとも
に１であることが確定し、２回目の読み出し動作以降の
読み出しデータは無視することができる。最初の読み出
し動作において、データ１１が読み出されない場合に
は、次の読み出し動作において、セルに書き込まれたデ
ータが１０の場合にビット線ＢＬは０．５Ｖに充電さ
れ、データ０１，００の場合には０Ｖのままである。そ
こで、データの上位ビットが１であることが確定する。
同様に３回目の読み出し動作によって、データの上位ビ
ットの１あるいはが判定できる。
【００４０】以上のように一つのセルに書き込まれた複
数ビットのデータを読み出すことが可能である。
数ビットのデータを読み出すことが可能である。
【００４１】次に、第２の読み出し方法について図５に
関連付けて説明する。この場合、ソース線電圧ＶSLを３
Ｖ、選択メモリセルトランジスタＭＴ１３のゲートには
３Ｖ、非選択のメモリセルトランジスタＭＴ１０〜ＭＴ
１２、ＭＴ１４〜ＭＴ１７のゲートにはＶCG(unsel) ＝
５．５Ｖを印加する。これにより、データ１１の場合に
ビット線ＢＬは３Ｖ（ＶSL）に充電され、データ１０の
場合にビット線ＢＬは２．５Ｖ、データ０１の場合にビ
ット線ＢＬは１．５Ｖ、データ００の場合にビット線Ｂ
Ｌは０．５Ｖに充電される。
関連付けて説明する。この場合、ソース線電圧ＶSLを３
Ｖ、選択メモリセルトランジスタＭＴ１３のゲートには
３Ｖ、非選択のメモリセルトランジスタＭＴ１０〜ＭＴ
１２、ＭＴ１４〜ＭＴ１７のゲートにはＶCG(unsel) ＝
５．５Ｖを印加する。これにより、データ１１の場合に
ビット線ＢＬは３Ｖ（ＶSL）に充電され、データ１０の
場合にビット線ＢＬは２．５Ｖ、データ０１の場合にビ
ット線ＢＬは１．５Ｖ、データ００の場合にビット線Ｂ
Ｌは０．５Ｖに充電される。
【００４２】こうしてストリングによって選択メモリセ
ルトランジスタＭＴ１３のしきい値電圧、選択メモリセ
ルトランジスタＭＴ１３に書き込まれたデータに対応し
たビット線ＢＬ電圧をカラム回路ＣＣで検出すれば、書
き込まれたデータの検出を行うことができる。カラム回
路ＣＣは、ビット線ＢＬに現れる電圧値を２ビットのデ
ータ系列へとデコードする機能を持っており、これらの
動作により１回の読み出し動作で、複数ビットのデータ
を読み出すことが可能であり、上記のように複数回の読
み出し動作を行ってデータを読み出す方式に比べて高速
な動作が可能となる。
ルトランジスタＭＴ１３のしきい値電圧、選択メモリセ
ルトランジスタＭＴ１３に書き込まれたデータに対応し
たビット線ＢＬ電圧をカラム回路ＣＣで検出すれば、書
き込まれたデータの検出を行うことができる。カラム回
路ＣＣは、ビット線ＢＬに現れる電圧値を２ビットのデ
ータ系列へとデコードする機能を持っており、これらの
動作により１回の読み出し動作で、複数ビットのデータ
を読み出すことが可能であり、上記のように複数回の読
み出し動作を行ってデータを読み出す方式に比べて高速
な動作が可能となる。
【００４３】なお、上述した実施形態では、ＮＡＮＤ型
ストリングを例に説明したが、本発明が選択トランジス
タを介してビット線ＢＬとメモリストリングとのデータ
の授受を行う他のフラッシュＥＥＰＲＯＭ、たとえばＤ
ＩＮＯＲ型、ＡＮＤ型等のフラッシュＥＥＰＲＯＭに適
用できることはいうまでもない。
ストリングを例に説明したが、本発明が選択トランジス
タを介してビット線ＢＬとメモリストリングとのデータ
の授受を行う他のフラッシュＥＥＰＲＯＭ、たとえばＤ
ＩＮＯＲ型、ＡＮＤ型等のフラッシュＥＥＰＲＯＭに適
用できることはいうまでもない。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
データの読み出し時にストリングおよび配線を電流が流
れることによって生じるノイズが、見かけ上読み出しセ
ルのしきい値電圧を変化させてしまうことを防ぐことが
でき、高精度の読み出し動作が可能となる。
データの読み出し時にストリングおよび配線を電流が流
れることによって生じるノイズが、見かけ上読み出しセ
ルのしきい値電圧を変化させてしまうことを防ぐことが
でき、高精度の読み出し動作が可能となる。
【００４５】また、同一セルに書き込まれた複数のデー
タを１回の読み出し動作でカラム回路に読み出すことが
可能であり、複数回の読み出し動作を行ってセルのデー
タを読み出す方式に比べて高速な動作が可能となる。
タを１回の読み出し動作でカラム回路に読み出すことが
可能であり、複数回の読み出し動作を行ってセルのデー
タを読み出す方式に比べて高速な動作が可能となる。
【図１】本発明に係るフラッシュメモリのシステム構成
を示すブロック図である。
を示すブロック図である。
【図２】本発明に係るＮＡＮＤ型フラッシュメモリのメ
モリセルアレイ構造を示す図である。
モリセルアレイ構造を示す図である。
【図３】本発明に係るＮＡＮＤ型フラッシュメモリの読
み出し動作を説明するための図である。
み出し動作を説明するための図である。
【図４】本発明に係る多値書き込み方式を採用したフラ
ッシュメモリにおける読み出し方法を説明するための図
である。
ッシュメモリにおける読み出し方法を説明するための図
である。
【図５】本発明に係る多値書き込み方式を採用したフラ
ッシュメモリにおける他の読み出し方法を説明するため
の図である。
ッシュメモリにおける他の読み出し方法を説明するため
の図である。
【図６】ＮＡＮＤ型フラッシュメモリのメモリアレイ構
造を示す図である。
造を示す図である。
【図７】ＮＡＮＤフラッシュメモリにおいて、１個のメ
モリトランジスタに２ビットからなり４値をとるデータ
を記録する場合の、しきい値電圧Ｖthレベルとデータの
分布との関係を示す図である。
モリトランジスタに２ビットからなり４値をとるデータ
を記録する場合の、しきい値電圧Ｖthレベルとデータの
分布との関係を示す図である。
ＭＴ１０〜ＭＴ１７…メモリセルトランジスタ、ＤＳＴ
１０，ＳＳＴ…選択トランジスタ、ＷＬ１０〜ＷＬ１７
…ワード線、ＢＬ…ビット線、ＤＳＧ１０，ＳＳＧ１０
…選択信号供給線、ＲＣ…ロー回路、ＣＣ…カラム回
路、ＷＶＣ…ウェル電圧制御回路、ＮＴ１１，ＮＴ１２
…ＮＭＯＳトランジスタ。
１０，ＳＳＴ…選択トランジスタ、ＷＬ１０〜ＷＬ１７
…ワード線、ＢＬ…ビット線、ＤＳＧ１０，ＳＳＧ１０
…選択信号供給線、ＲＣ…ロー回路、ＣＣ…カラム回
路、ＷＶＣ…ウェル電圧制御回路、ＮＴ１１，ＮＴ１２
…ＮＭＯＳトランジスタ。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792
Claims (13)
- 【請求項１】 接続されたワード線およびビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化するメモリセ
ルトランジスタを少なくとも一つ有するメモリストリン
グを備え、当該メモリストリングの一端が第１の選択ト
ランジスタを介してビット線に接続され、メモリストリ
ングの他端が第２の選択トランジスタを介してソース線
に接続され、読み出し時にはワード線電圧と蓄積電荷量
に基づくデータをビット線に出力する不揮発性半導体記
憶装置であって、 読み出し動作時に、上記第１および第２の選択トランジ
スタを導通させるとともに、上記ソース線に所定電圧を
印加して、上記ビット線を上記選択されたメモリセルト
ランジスタのしきい値電圧に応じた電圧に充電させる読
み出し手段を有する不揮発性半導体記憶装置。 - 【請求項２】 上記ソース線に印加する電圧は、選択さ
れたワード線に印加される電圧および選択されたメモリ
トランジスタに記憶されているデータに応じたしきい値
に基づいて設定されているを有する請求項１記載の不揮
発性半導体記憶装置。 - 【請求項３】 上記ビット線の充電レベルから読み出し
データの判定を行うカラム回路と、 充電されたビット線の電位確定後、ビット線を上記カラ
ム回路に接続する転送ゲートとを有する請求項１記載の
不揮発性半導体記憶装置。 - 【請求項４】 上記カラム回路の入力回路初段は高入力
インピーダンスに保持されている請求項３記載の不揮発
性半導体記憶装置。 - 【請求項５】 上記読み出し手段は、読み出し開始前に
上記ビット線を基準電位に充電した後、電気的にフロー
ティング状態に保持する手段を有する請求項１記載の不
揮発性半導体記憶装置。 - 【請求項６】 上記読み出し手段は、読み出し開始前に
上記ビット線を基準電位に充電した後、電気的にフロー
ティング状態に保持する手段を有する請求項３記載の不
揮発性半導体記憶装置。 - 【請求項７】 上記メモリストリングはＮＡＮＤ構造を
なす請求項１記載の不揮発性半導体記憶装置。 - 【請求項８】 接続されたワード線およびビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化するメモリト
ランジスタを少なくとも一つ有するメモリストリングを
備え、当該メモリストリングの一端が第１の選択トラン
ジスタを介してビット線に接続され、メモリストリング
の他端が第２の選択トランジスタを介してソース線に接
続され、上記メモリトランジスタのしきい値電圧に応じ
て１個のメモリトランジスタに３値以上の多値データを
記録し、読み出し時には、しきい値電圧に応じて設定さ
れるワード線電圧と蓄積電荷量に基づくデータをビット
線に出力する不揮発性半導体記憶装置であって、 読み出し動作時に、上記第１および第２の選択トランジ
スタを導通させるとともに、上記ソース線に所定電圧を
印加して、上記ビット線を上記選択されたメモリセルト
ランジスタのしきい値電圧に応じた電圧に充電させる読
み出し手段を有する不揮発性半導体記憶装置。 - 【請求項９】 上記ソース線に印加する電圧は、選択さ
れたワード線に印加される電圧および選択されたメモリ
トランジスタに記憶されているデータに応じたしきい値
に基づいて設定されているを有する請求項８記載の不揮
発性半導体記憶装置。 - 【請求項１０】 上記ビット線の充電レベルから読み出
しデータの判定を行うカラム回路と、 充電されたビット線の電位確定後、ビット線を上記カラ
ム回路に接続する転送ゲートとを有する請求項８記載の
不揮発性半導体記憶装置。 - 【請求項１１】 接続されたワード線およびビット線へ
の印加電圧に応じて電荷蓄積部に蓄積された電荷量が変
化し、その変化に応じてしきい値電圧が変化するメモリ
トランジスタを少なくとも一つ有するメモリストリング
を備え、当該メモリストリングの一端が第１の選択トラ
ンジスタを介してビット線に接続され、メモリストリン
グの他端が第２の選択トランジスタを介してソース線に
接続され、上記メモリトランジスタのしきい値電圧に応
じて１個のメモリトランジスタに３値以上の多値データ
を記録し、読み出し時には、ワード線電圧と蓄積電荷量
に基づくデータをビット線に出力する不揮発性半導体記
憶装置であって、 読み出し動作時に、上記第１および第２の選択トランジ
スタを導通させるとともに、上記ソース線に所定電圧を
印加し、選択メモリセルトランジスタが接続されたワー
ド線に当該ソース線に印加される電圧に応じた電圧を印
加して、上記ビット線を上記選択されたメモリセルトラ
ンジスタのしきい値電圧に応じた電圧に充電させる読み
出し手段を有する不揮発性半導体記憶装置。 - 【請求項１２】 上記ソース線に印加する電圧は、選択
されたワード線に印加される電圧および選択されたメモ
リトランジスタに記憶されているデータに応じたしきい
値に基づいて設定されているを有する請求項１１記載の
不揮発性半導体記憶装置。 - 【請求項１３】 上記ビット線の充電レベルから読み出
しデータの判定を行うカラム回路と、 充電されたビット線の電位確定後、ビット線を上記カラ
ム回路に接続する転送ゲートとを有する請求項１１記載
の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24844997A JPH1186574A (ja) | 1997-09-12 | 1997-09-12 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24844997A JPH1186574A (ja) | 1997-09-12 | 1997-09-12 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1186574A true JPH1186574A (ja) | 1999-03-30 |
Family
ID=17178306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24844997A Pending JPH1186574A (ja) | 1997-09-12 | 1997-09-12 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1186574A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100441586B1 (ko) * | 2001-03-29 | 2004-07-27 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
| KR100847608B1 (ko) | 2005-11-11 | 2008-07-21 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
| JP2008204598A (ja) * | 2007-02-22 | 2008-09-04 | Hynix Semiconductor Inc | メモリ素子およびプログラム検証方法 |
| US7495959B2 (en) | 2006-10-31 | 2009-02-24 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of reading information from the same |
| US7512002B2 (en) | 2006-10-31 | 2009-03-31 | Samsung Electronics Co., Ltd. | Non-volatile memory device and programming, reading and erasing methods thereof |
| US7551490B2 (en) | 2006-11-03 | 2009-06-23 | Samsung Electronics Co., Ltd. | Flash memory device and method of reading data from flash memory device |
| US7760550B2 (en) | 2007-07-10 | 2010-07-20 | Samsung Electronics Co., Ltd. | Methods of reading data from non-volatile semiconductor memory device |
| US7787306B2 (en) | 2007-07-13 | 2010-08-31 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memories for preventing read disturbance and reading methods thereof |
| WO2014142332A1 (en) * | 2013-03-14 | 2014-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device and semiconductor device |
-
1997
- 1997-09-12 JP JP24844997A patent/JPH1186574A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100441586B1 (ko) * | 2001-03-29 | 2004-07-27 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
| KR100847608B1 (ko) | 2005-11-11 | 2008-07-21 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
| US7495959B2 (en) | 2006-10-31 | 2009-02-24 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of reading information from the same |
| US7512002B2 (en) | 2006-10-31 | 2009-03-31 | Samsung Electronics Co., Ltd. | Non-volatile memory device and programming, reading and erasing methods thereof |
| US7551490B2 (en) | 2006-11-03 | 2009-06-23 | Samsung Electronics Co., Ltd. | Flash memory device and method of reading data from flash memory device |
| JP2008204598A (ja) * | 2007-02-22 | 2008-09-04 | Hynix Semiconductor Inc | メモリ素子およびプログラム検証方法 |
| US7760550B2 (en) | 2007-07-10 | 2010-07-20 | Samsung Electronics Co., Ltd. | Methods of reading data from non-volatile semiconductor memory device |
| US7787306B2 (en) | 2007-07-13 | 2010-08-31 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memories for preventing read disturbance and reading methods thereof |
| WO2014142332A1 (en) * | 2013-03-14 | 2014-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device and semiconductor device |
| US9171630B2 (en) | 2013-03-14 | 2015-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device and semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10672487B2 (en) | Semiconductor memory device | |
| JP3810985B2 (ja) | 不揮発性半導体メモリ | |
| US7480177B2 (en) | Page buffer and multi-state nonvolatile memory device including the same | |
| US6055188A (en) | Nonvolatile semiconductor memory device having a data circuit for erasing and writing operations | |
| US5751634A (en) | Non-volatile semiconductor memory device for storing multivalue data and readout/write-in method therefor | |
| US7212447B2 (en) | NAND flash memory cell programming | |
| JP4856138B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4427361B2 (ja) | 不揮発性半導体メモリ | |
| US6958940B2 (en) | Nonvolatile semiconductor memory device capable of realizing optimized erasing operation in a memory array | |
| US7663932B2 (en) | Nonvolatile semiconductor memory device | |
| US7701784B2 (en) | Semiconductor memory device which includes memory cell having charge accumulation layer and control gate | |
| US5894435A (en) | Nonvolatile semiconductor memory device and method of reducing read disturbance | |
| JP2003196988A (ja) | 不揮発性半導体記憶装置 | |
| JP3977799B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2010211899A (ja) | 半導体記憶装置 | |
| TWI812031B (zh) | 半導體記憶裝置 | |
| JPH1145986A (ja) | 不揮発性半導体記憶装置 | |
| JP4698605B2 (ja) | 半導体装置および半導体装置の制御方法 | |
| JPH1186571A (ja) | 不揮発性半導体記憶装置およびそのデータ書き込み方法 | |
| JP2007102848A (ja) | 半導体集積回路装置 | |
| JPH1186574A (ja) | 不揮発性半導体記憶装置 | |
| JPH11134879A (ja) | 不揮発性半導体記憶装置 | |
| JP4273558B2 (ja) | 不揮発性半導体記憶装置およびその消去ベリファイ方法 | |
| US20240013821A1 (en) | Nonvolatile semiconductor memory device | |
| JP2010027141A (ja) | 不揮発性半導体記憶装置とその読み出し方法 |