JPH1186574A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH1186574A JPH1186574A JP24844997A JP24844997A JPH1186574A JP H1186574 A JPH1186574 A JP H1186574A JP 24844997 A JP24844997 A JP 24844997A JP 24844997 A JP24844997 A JP 24844997A JP H1186574 A JPH1186574 A JP H1186574A
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Abstract
(57)【要約】
【課題】データの読み出し時に配線等を流れることによ
って生じるノイズが、見掛け上読み出しセルのしきい値
電圧を変化させてしまうことを防止でき、高精度の読み
出し動作を実現できる不揮発性半導体記憶装置を提供す
る。 【解決手段】読み出し動作時にビット線BLを0Vに充
電した後フローティング状態としておき、ストリングの
選択を行うとともに、ソース線SRLに電圧VSLを印加
し、非選択のメモリセルトランジスタMT10〜MT1
2、MT14〜MT17のゲートにはデータ0の場合の
しきい値電圧Vth(0) とソース線電圧VSLを加えた値よ
り大きい電圧VCG(unsel) を印加し、ビット線BLをス
トリングによるビット線BLの充電動作によって、選択
メモリセルトランジスタMT13のゲート電圧VCG(se
l) とメモリセルトランジスタMT13のしきい電圧Vt
hとの差、あるいはソース線電圧VSLまで充電させる。
って生じるノイズが、見掛け上読み出しセルのしきい値
電圧を変化させてしまうことを防止でき、高精度の読み
出し動作を実現できる不揮発性半導体記憶装置を提供す
る。 【解決手段】読み出し動作時にビット線BLを0Vに充
電した後フローティング状態としておき、ストリングの
選択を行うとともに、ソース線SRLに電圧VSLを印加
し、非選択のメモリセルトランジスタMT10〜MT1
2、MT14〜MT17のゲートにはデータ0の場合の
しきい値電圧Vth(0) とソース線電圧VSLを加えた値よ
り大きい電圧VCG(unsel) を印加し、ビット線BLをス
トリングによるビット線BLの充電動作によって、選択
メモリセルトランジスタMT13のゲート電圧VCG(se
l) とメモリセルトランジスタMT13のしきい電圧Vt
hとの差、あるいはソース線電圧VSLまで充電させる。
Description
【0001】
【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性メモリ、たとえばフラッシュEEPRO
M(Electrically Erasable Programmable Read Only Me
mory) 等の不揮発性半導体記憶装置に関するものであ
る。
可能な不揮発性メモリ、たとえばフラッシュEEPRO
M(Electrically Erasable Programmable Read Only Me
mory) 等の不揮発性半導体記憶装置に関するものであ
る。
【0002】
【従来の技術】図6は、NAND型フラッシュEEPR
OMのメモリアレイ構造を示す図である。図6のNAN
D型フラッシュEEPROMは、便宜上、1本のビット
線BLに接続されたNANDストリング1本に8個のメ
モリセルトランジスタMT0〜MT7が接続された場合
のメモリアレイを示している。また、図6には読み出し
時の選択されたストリングに対するバイアスを示してい
る。
OMのメモリアレイ構造を示す図である。図6のNAN
D型フラッシュEEPROMは、便宜上、1本のビット
線BLに接続されたNANDストリング1本に8個のメ
モリセルトランジスタMT0〜MT7が接続された場合
のメモリアレイを示している。また、図6には読み出し
時の選択されたストリングに対するバイアスを示してい
る。
【0003】メモリストリングにおいて、各メモリセル
トランジスタMT0〜MT7のコントロールゲートCG
がそれぞれワード線WL0〜WL7に接続されている。
メモリセルトランジスタMT0のドレインはゲート電極
が選択信号供給線DSG1に接続されたNMOSトラン
ジスタからなる選択トランジスタDST1を介してビッ
ト線BLに接続され、メモリセルトランジスタMT7の
ソースはゲート電極が選択信号供給線SSG1に接続さ
れたNMOSトランジスタからなる選択トランジスタS
ST1を介してソース線SRLに接続されている。
トランジスタMT0〜MT7のコントロールゲートCG
がそれぞれワード線WL0〜WL7に接続されている。
メモリセルトランジスタMT0のドレインはゲート電極
が選択信号供給線DSG1に接続されたNMOSトラン
ジスタからなる選択トランジスタDST1を介してビッ
ト線BLに接続され、メモリセルトランジスタMT7の
ソースはゲート電極が選択信号供給線SSG1に接続さ
れたNMOSトランジスタからなる選択トランジスタS
ST1を介してソース線SRLに接続されている。
【0004】なお、NAND型フラッシュEEPROM
の場合、一般的に、n型半導体基板にセルアレイ領域用
の第1のpウェルおよび周辺回路領域用の第2のpウェ
ルが形成され、第1のpウェルにはゲート絶縁膜、フロ
ーティングゲート、層間絶縁膜、およびコントロールゲ
ートを積層したメモリセルが構成され、第2のpウェル
には周辺回路のNMOSトランジスタが形成されるとと
もに、この第2のpウェルにPMOSトランジスタ用の
nウェルが形成される。
の場合、一般的に、n型半導体基板にセルアレイ領域用
の第1のpウェルおよび周辺回路領域用の第2のpウェ
ルが形成され、第1のpウェルにはゲート絶縁膜、フロ
ーティングゲート、層間絶縁膜、およびコントロールゲ
ートを積層したメモリセルが構成され、第2のpウェル
には周辺回路のNMOSトランジスタが形成されるとと
もに、この第2のpウェルにPMOSトランジスタ用の
nウェルが形成される。
【0005】このような構造を有するNAND型フラッ
シュEEPROMにおいて、消去動作を行う場合には、
n型基板とpウェルにたとえば20V程度の高電圧を印
加し、コントロールゲートに0Vを印加すると、フロー
ティングゲートから基板へトンネル電流が流れ、電子が
抜ける。これにより、メモリセルのしきい値電圧Vthが
正から負へシフトする。
シュEEPROMにおいて、消去動作を行う場合には、
n型基板とpウェルにたとえば20V程度の高電圧を印
加し、コントロールゲートに0Vを印加すると、フロー
ティングゲートから基板へトンネル電流が流れ、電子が
抜ける。これにより、メモリセルのしきい値電圧Vthが
正から負へシフトする。
【0006】書き込み動作を行う場合、メモリセルトラ
ンジスタMT3にデータを書き込む場合には、選択ワー
ド線WL3に20V、非選択ワード線WL0〜WL2、
WL4〜WL7に中間電圧10Vを印加し、選択信号供
給線DSG1に3V、選択信号供給線SSG1に0Vを
印加し、ビット線BLに0〜3Vを印加することにより
行う。これにより、メモリセルトランジスタMT3にト
ンネル電流が流れ、フローティングゲートに電子が注入
される。これにより、たとえばメモリセルのしきい値電
圧Vthがそのままに保持されるか、負から正へシフトす
る。
ンジスタMT3にデータを書き込む場合には、選択ワー
ド線WL3に20V、非選択ワード線WL0〜WL2、
WL4〜WL7に中間電圧10Vを印加し、選択信号供
給線DSG1に3V、選択信号供給線SSG1に0Vを
印加し、ビット線BLに0〜3Vを印加することにより
行う。これにより、メモリセルトランジスタMT3にト
ンネル電流が流れ、フローティングゲートに電子が注入
される。これにより、たとえばメモリセルのしきい値電
圧Vthがそのままに保持されるか、負から正へシフトす
る。
【0007】読み出し動作を行う場合には、ビット線B
Lに3V(Vb)、ソース線SRLに0V(Vs )を印
加し、選択されたメモリトランジスタのコントロールゲ
ートに0V(Vcg)を、非選択メモリトランジスタのコ
ントロールゲート、選択信号供給線DSG1,SSG1
に4.5Vを与える。選択されたメモリトランジスタの
コントロールゲートに0Vが印加されることにより、デ
ータが「1」であればしきい値電圧Vthが負であるた
め、オン状態(デプレッション状態)になりセル電流I
readが流れる。一方、データが「0」であれば、しきい
値電圧Vthは正であるため、オフ状態(エンハンスメン
ト状態)となりセル電流Ireadが流れない。このよう
に、データが「1」であるか「0」であるかはビット線
からソース線に複数個のセルを通してセル電流が流れる
か否かで決まる。
Lに3V(Vb)、ソース線SRLに0V(Vs )を印
加し、選択されたメモリトランジスタのコントロールゲ
ートに0V(Vcg)を、非選択メモリトランジスタのコ
ントロールゲート、選択信号供給線DSG1,SSG1
に4.5Vを与える。選択されたメモリトランジスタの
コントロールゲートに0Vが印加されることにより、デ
ータが「1」であればしきい値電圧Vthが負であるた
め、オン状態(デプレッション状態)になりセル電流I
readが流れる。一方、データが「0」であれば、しきい
値電圧Vthは正であるため、オフ状態(エンハンスメン
ト状態)となりセル電流Ireadが流れない。このよう
に、データが「1」であるか「0」であるかはビット線
からソース線に複数個のセルを通してセル電流が流れる
か否かで決まる。
【0008】上述したように、EPROM、フラッシュ
メモリ等の半導体不揮発性記憶装置においては、1個の
メモリセルトランジスタに「0」、「1」の2つの値を
とるデータを記録する2値型のメモリセル構造が通常で
ある。ところが、最近の不揮発性半導体記憶装置の大容
量化の要望に伴い、1個のメモリセルトランジスタに少
なくとも3値以上のデータを記録する、いわゆる、多値
型の不揮発性半導体記憶装置が提案されている(たとえ
ば、「A Multi−Level 32Mb Fla
sh Memory」’95 ISSCC p132〜
参照)。
メモリ等の半導体不揮発性記憶装置においては、1個の
メモリセルトランジスタに「0」、「1」の2つの値を
とるデータを記録する2値型のメモリセル構造が通常で
ある。ところが、最近の不揮発性半導体記憶装置の大容
量化の要望に伴い、1個のメモリセルトランジスタに少
なくとも3値以上のデータを記録する、いわゆる、多値
型の不揮発性半導体記憶装置が提案されている(たとえ
ば、「A Multi−Level 32Mb Fla
sh Memory」’95 ISSCC p132〜
参照)。
【0009】図7はNAND型フラッシュメモリにおい
て、1個のメモリトランジスタに2ビットからなり4値
をとるデータを記録する場合の、しきい値電圧Vthレ
ベルとデータ内容(分布)との関係を示す図である。
て、1個のメモリトランジスタに2ビットからなり4値
をとるデータを記録する場合の、しきい値電圧Vthレ
ベルとデータ内容(分布)との関係を示す図である。
【0010】図7において、縦軸はメモリトランジスタ
のしきい値電圧Vthを、横軸はメモリトランジスタの
しきい値分布頻度をそれぞれ表している。また、1個の
メモリトランジスタに記録するデータを構成する2ビッ
トデータの内容は、〔D2,D1〕で表され、〔D2,
D1〕=〔1,1〕,〔1,0〕,〔0,1〕,〔0,
0〕の4状態が存在する。すなわち、データ「0」、デ
ータ「1」、データ「2」、データ「3」の4状態が存
在する。そして、しきい値電圧の分布(多値データの分
布)は4値の場合、図5に示すように、正側に3個、負
側に1個となっている。
のしきい値電圧Vthを、横軸はメモリトランジスタの
しきい値分布頻度をそれぞれ表している。また、1個の
メモリトランジスタに記録するデータを構成する2ビッ
トデータの内容は、〔D2,D1〕で表され、〔D2,
D1〕=〔1,1〕,〔1,0〕,〔0,1〕,〔0,
0〕の4状態が存在する。すなわち、データ「0」、デ
ータ「1」、データ「2」、データ「3」の4状態が存
在する。そして、しきい値電圧の分布(多値データの分
布)は4値の場合、図5に示すように、正側に3個、負
側に1個となっている。
【0011】
【発明が解決しようとする課題】ところが、上述したよ
うに従来のNAND型フラッシュメモリのおける読み出
し動作においては、セル電流Ireadが寄生抵抗Rを持つ
ソース線に流れることなどによって生じる電圧により、
見掛け上セルのしきい値電圧Vthが上昇する効果が、デ
ータ読み出し時にノイズとして加わるため、読み出し精
度が劣化するという不利益がある。
うに従来のNAND型フラッシュメモリのおける読み出
し動作においては、セル電流Ireadが寄生抵抗Rを持つ
ソース線に流れることなどによって生じる電圧により、
見掛け上セルのしきい値電圧Vthが上昇する効果が、デ
ータ読み出し時にノイズとして加わるため、読み出し精
度が劣化するという不利益がある。
【0012】また、上述した一つのセルに複数のデータ
を記憶する多値方式のフラッシュメモリにおいても、同
様の原因によるノイズのために、書き込み動作時のいわ
ゆるベリファイ読み出し動作の精度を劣化させ、大容量
化の妨げとなったり、動作速度の低下といった不利益が
ある。
を記憶する多値方式のフラッシュメモリにおいても、同
様の原因によるノイズのために、書き込み動作時のいわ
ゆるベリファイ読み出し動作の精度を劣化させ、大容量
化の妨げとなったり、動作速度の低下といった不利益が
ある。
【0013】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、データの読み出し時に配線等を
流れることによって生じるノイズが、見掛け上読み出し
セルのしきい値電圧を変化させてしまうことを防止で
き、高精度の読み出し動作を実現できる不揮発性半導体
記憶装置を提供することにある。
のであり、その目的は、データの読み出し時に配線等を
流れることによって生じるノイズが、見掛け上読み出し
セルのしきい値電圧を変化させてしまうことを防止で
き、高精度の読み出し動作を実現できる不揮発性半導体
記憶装置を提供することにある。
【0014】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、接続されたワード線およびビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化するメモリセ
ルトランジスタを少なくとも一つ有するメモリストリン
グを備え、当該メモリストリングの一端が第1の選択ト
ランジスタを介してビット線に接続され、メモリストリ
ングの他端が第2の選択トランジスタを介してソース線
に接続され、読み出し時にはワード線電圧と蓄積電荷量
に基づくデータをビット線に出力する不揮発性半導体記
憶装置であって、読み出し動作時に、上記第1および第
2の選択トランジスタを導通させるとともに、上記ソー
ス線に所定電圧を印加して、上記ビット線を上記選択さ
れたメモリセルトランジスタのしきい値電圧に応じた電
圧に充電させる読み出し手段を有する。
め、本発明は、接続されたワード線およびビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化するメモリセ
ルトランジスタを少なくとも一つ有するメモリストリン
グを備え、当該メモリストリングの一端が第1の選択ト
ランジスタを介してビット線に接続され、メモリストリ
ングの他端が第2の選択トランジスタを介してソース線
に接続され、読み出し時にはワード線電圧と蓄積電荷量
に基づくデータをビット線に出力する不揮発性半導体記
憶装置であって、読み出し動作時に、上記第1および第
2の選択トランジスタを導通させるとともに、上記ソー
ス線に所定電圧を印加して、上記ビット線を上記選択さ
れたメモリセルトランジスタのしきい値電圧に応じた電
圧に充電させる読み出し手段を有する。
【0015】また、本発明は、接続されたワード線およ
びビット線への印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリトランジスタを少なくとも一つ有するメモ
リストリングを備え、当該メモリストリングの一端が第
1の選択トランジスタを介してビット線に接続され、メ
モリストリングの他端が第2の選択トランジスタを介し
てソース線に接続され、上記メモリトランジスタのしき
い値電圧に応じて1個のメモリトランジスタに3値以上
の多値データを記録し、読み出し時には、しきい値電圧
に応じて設定されるワード線電圧と蓄積電荷量に基づく
データをビット線に出力する不揮発性半導体記憶装置で
あって、読み出し動作時に、上記第1および第2の選択
トランジスタを導通させるとともに、上記ソース線に所
定電圧を印加して、上記ビット線を上記選択されたメモ
リセルトランジスタのしきい値電圧に応じた電圧に充電
させる読み出し手段を有する。
びビット線への印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリトランジスタを少なくとも一つ有するメモ
リストリングを備え、当該メモリストリングの一端が第
1の選択トランジスタを介してビット線に接続され、メ
モリストリングの他端が第2の選択トランジスタを介し
てソース線に接続され、上記メモリトランジスタのしき
い値電圧に応じて1個のメモリトランジスタに3値以上
の多値データを記録し、読み出し時には、しきい値電圧
に応じて設定されるワード線電圧と蓄積電荷量に基づく
データをビット線に出力する不揮発性半導体記憶装置で
あって、読み出し動作時に、上記第1および第2の選択
トランジスタを導通させるとともに、上記ソース線に所
定電圧を印加して、上記ビット線を上記選択されたメモ
リセルトランジスタのしきい値電圧に応じた電圧に充電
させる読み出し手段を有する。
【0016】また、本発明は、接続されたワード線およ
びビット線への印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリトランジスタを少なくとも一つ有するメモ
リストリングを備え、当該メモリストリングの一端が第
1の選択トランジスタを介してビット線に接続され、メ
モリストリングの他端が第2の選択トランジスタを介し
てソース線に接続され、上記メモリトランジスタのしき
い値電圧に応じて1個のメモリトランジスタに3値以上
の多値データを記録し、読み出し時には、ワード線電圧
と蓄積電荷量に基づくデータをビット線に出力する不揮
発性半導体記憶装置であって、読み出し動作時に、上記
第1および第2の選択トランジスタを導通させるととも
に、上記ソース線に所定電圧を印加し、選択メモリセル
トランジスタが接続されたワード線に当該ソース線に印
加される電圧に応じた電圧を印加して、上記ビット線を
上記選択されたメモリセルトランジスタのしきい値電圧
に応じた電圧に充電させる読み出し手段を有する。
びビット線への印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリトランジスタを少なくとも一つ有するメモ
リストリングを備え、当該メモリストリングの一端が第
1の選択トランジスタを介してビット線に接続され、メ
モリストリングの他端が第2の選択トランジスタを介し
てソース線に接続され、上記メモリトランジスタのしき
い値電圧に応じて1個のメモリトランジスタに3値以上
の多値データを記録し、読み出し時には、ワード線電圧
と蓄積電荷量に基づくデータをビット線に出力する不揮
発性半導体記憶装置であって、読み出し動作時に、上記
第1および第2の選択トランジスタを導通させるととも
に、上記ソース線に所定電圧を印加し、選択メモリセル
トランジスタが接続されたワード線に当該ソース線に印
加される電圧に応じた電圧を印加して、上記ビット線を
上記選択されたメモリセルトランジスタのしきい値電圧
に応じた電圧に充電させる読み出し手段を有する。
【0017】また、本発明では、上記ソース線に印加す
る電圧は、選択されたワード線に印加される電圧および
選択されたメモリトランジスタに記憶されているデータ
に応じたしきい値に基づいて設定されている。
る電圧は、選択されたワード線に印加される電圧および
選択されたメモリトランジスタに記憶されているデータ
に応じたしきい値に基づいて設定されている。
【0018】また、本発明では、上記ビット線の充電レ
ベルから読み出しデータの判定を行うカラム回路と、充
電されたビット線の電位確定後、ビット線を上記カラム
回路に接続する転送ゲートとを有する。
ベルから読み出しデータの判定を行うカラム回路と、充
電されたビット線の電位確定後、ビット線を上記カラム
回路に接続する転送ゲートとを有する。
【0019】本発明によれば、たとえば所定のメモリセ
ルトランジスタに読み出しを行う場合に、選択されたス
トリングの第1および第2の選択トランジスタが導通状
態に保持されるとともに、ソース線に所定電圧が印加さ
れる。また、選択されたメモリセルトランジスタのゲー
トには所定のワード線電圧が印加される。これにより、
ビット線が選択されたメモリセルトランジスタのしきい
値電圧に応じた電圧に充電される。このビット線の出力
されたデータは、たとえばビット線の電位が確定した後
にカラム回路に入力されてその判定が行われる。
ルトランジスタに読み出しを行う場合に、選択されたス
トリングの第1および第2の選択トランジスタが導通状
態に保持されるとともに、ソース線に所定電圧が印加さ
れる。また、選択されたメモリセルトランジスタのゲー
トには所定のワード線電圧が印加される。これにより、
ビット線が選択されたメモリセルトランジスタのしきい
値電圧に応じた電圧に充電される。このビット線の出力
されたデータは、たとえばビット線の電位が確定した後
にカラム回路に入力されてその判定が行われる。
【0020】
【発明の実施の形態】図1は、本発明に係る不揮発性半
導体記憶装置が適用されるフラッシュメモリのシステム
構成図である。このフラッシュメモリは、メモリアレイ
MA、ロー回路(Row Circuit) RC、カラム回路(Colum
n Circuit)CC、およびウェル電圧制御回路WVCによ
り構成されている。
導体記憶装置が適用されるフラッシュメモリのシステム
構成図である。このフラッシュメモリは、メモリアレイ
MA、ロー回路(Row Circuit) RC、カラム回路(Colum
n Circuit)CC、およびウェル電圧制御回路WVCによ
り構成されている。
【0021】メモリセルアレイMAは、n本のワード線
WLとm本のビット線BLで結線された、n×m個のセ
ル(図示せず)を有し、NAND型メモリストリングに
対応したワード線毎のkブロックBLK1〜BLKkを
有している。各ワード線WLおよびビット線BLは、セ
ルへのデータ書き込み/読み出し/消去を制御するロー
回路RCおよびカラム回路CCに接続され、所望のアド
レスのセルへのアクセスが制御される。
WLとm本のビット線BLで結線された、n×m個のセ
ル(図示せず)を有し、NAND型メモリストリングに
対応したワード線毎のkブロックBLK1〜BLKkを
有している。各ワード線WLおよびビット線BLは、セ
ルへのデータ書き込み/読み出し/消去を制御するロー
回路RCおよびカラム回路CCに接続され、所望のアド
レスのセルへのアクセスが制御される。
【0022】図2は、本発明に係るフラッシュメモリの
メモリセルアレイ構造を示す図である。図2は、便宜
上、1本のビット線BLに接続されたNANDストリン
グ1本に8個のメモリセルトランジスタMT10〜MT
17が接続された場合のNAND型フラッシュメモリア
レイを示している。
メモリセルアレイ構造を示す図である。図2は、便宜
上、1本のビット線BLに接続されたNANDストリン
グ1本に8個のメモリセルトランジスタMT10〜MT
17が接続された場合のNAND型フラッシュメモリア
レイを示している。
【0023】メモリストリングMSTRにおいては、た
とえばフローティングゲートでの電荷の蓄積、放出によ
りデータの書き込み・消去が可能なn型のメモリセルト
ランジスタMT10〜MT17が直列に接続され、各メ
モリセルトランジスタMT10〜MT17のコントロー
ルゲートCGがそれぞれワード線WL10〜WL17に
接続されている。メモリセルトランジスタMT10のド
レインはゲート電極が選択信号供給線DSG10に接続
されたNMOSトランジスタからなる選択トランジスタ
DST10を介してビット線BLに接続され、メモリセ
ルトランジスタMT17のソースはゲート電極が選択信
号供給線SSG10に接続されたNMOSトランジスタ
からなる選択トランジスタSST10を介してソース線
SRLに接続されている。
とえばフローティングゲートでの電荷の蓄積、放出によ
りデータの書き込み・消去が可能なn型のメモリセルト
ランジスタMT10〜MT17が直列に接続され、各メ
モリセルトランジスタMT10〜MT17のコントロー
ルゲートCGがそれぞれワード線WL10〜WL17に
接続されている。メモリセルトランジスタMT10のド
レインはゲート電極が選択信号供給線DSG10に接続
されたNMOSトランジスタからなる選択トランジスタ
DST10を介してビット線BLに接続され、メモリセ
ルトランジスタMT17のソースはゲート電極が選択信
号供給線SSG10に接続されたNMOSトランジスタ
からなる選択トランジスタSST10を介してソース線
SRLに接続されている。
【0024】また、ビット線BLと接地GNDとの間に
プリチャージ用NMOSトランジスタNT11が接続さ
れ、ビット線BLは転送ゲートとしてのNMOSトラン
ジスタNT12を介してカラム回路CCに接続されてい
る。NMOSトランジスタNT11のゲートが信号PR
Cの供給ラインに接続され、NMOSトランジスタNT
12のゲートが信号CTLの供給ラインに接続されてい
る。
プリチャージ用NMOSトランジスタNT11が接続さ
れ、ビット線BLは転送ゲートとしてのNMOSトラン
ジスタNT12を介してカラム回路CCに接続されてい
る。NMOSトランジスタNT11のゲートが信号PR
Cの供給ラインに接続され、NMOSトランジスタNT
12のゲートが信号CTLの供給ラインに接続されてい
る。
【0025】そして、各メモリセルトランジスタMT1
0〜MT17のしきい値電圧Vthは、セルに書き込まれ
たデータに応じた値となっており、たとえば一つのセル
に1ビットデータを書き込む場合には、データ1に対し
てしきい値電圧Vth=−3Vを、データ0に対してしき
い値電圧Vth=1Vといった対応をとる。
0〜MT17のしきい値電圧Vthは、セルに書き込まれ
たデータに応じた値となっており、たとえば一つのセル
に1ビットデータを書き込む場合には、データ1に対し
てしきい値電圧Vth=−3Vを、データ0に対してしき
い値電圧Vth=1Vといった対応をとる。
【0026】そして、メモリストリングMSTRの各メ
モリセルトランジスタMT10〜MT17、選択トラン
ジスタDST10,SST10はpウェルに形成されて
おり、このpウェルがウェル電圧制御回路WVCに接続
されている。ウェル電圧制御回路WVCは、消去時にn
型基板とpウェルにたとえば20V程度の高電圧が印加
し、他の読み出し動作時等には0Vを印加する。
モリセルトランジスタMT10〜MT17、選択トラン
ジスタDST10,SST10はpウェルに形成されて
おり、このpウェルがウェル電圧制御回路WVCに接続
されている。ウェル電圧制御回路WVCは、消去時にn
型基板とpウェルにたとえば20V程度の高電圧が印加
し、他の読み出し動作時等には0Vを印加する。
【0027】また、選択信号供給線DSG10は駆動電
圧VDSGの供給ライン(図示せず)に接続され、選択
信号供給線SSG10は駆動電圧VSSGの供給ライン
(図示せず)に接続されいる。なお、選択信号供給線D
SG10、SSG10は、たとえば図示しない高耐圧N
MOSトランジスタを介して駆動電圧VDSG,VSS
Gの供給ラインに接続さる。
圧VDSGの供給ライン(図示せず)に接続され、選択
信号供給線SSG10は駆動電圧VSSGの供給ライン
(図示せず)に接続されいる。なお、選択信号供給線D
SG10、SSG10は、たとえば図示しない高耐圧N
MOSトランジスタを介して駆動電圧VDSG,VSS
Gの供給ラインに接続さる。
【0028】次に、上記構成による読み出し動作につい
て、図3に関連付けて説明する。ここでは、読み出し動
作は図2におけるメモリセルトランジスタMT13に対
して行う場合を例に説明する。
て、図3に関連付けて説明する。ここでは、読み出し動
作は図2におけるメモリセルトランジスタMT13に対
して行う場合を例に説明する。
【0029】まず、データの読み出し動作に先立って、
信号PRCがハイレベルでNMOSトランジスタNT1
1のゲートに供給される。これにより、NMOSトラン
ジスタNT11が導通状態となり、ビット線BLが0V
に充電される。そして、信号PRCがローレベルに切り
換えられてNMOSトランジスタNT11が非導通状態
に切り換えら、ビット線BLがフローティング状態に保
持される。
信号PRCがハイレベルでNMOSトランジスタNT1
1のゲートに供給される。これにより、NMOSトラン
ジスタNT11が導通状態となり、ビット線BLが0V
に充電される。そして、信号PRCがローレベルに切り
換えられてNMOSトランジスタNT11が非導通状態
に切り換えら、ビット線BLがフローティング状態に保
持される。
【0030】次に、選択信号供給線DSG10およびS
SG10に4.5Vが供給されてストリングの選択が行
われるとともに、ソース線SRLに電圧VSLが印加さ
れ、選択メモリセルトランジスタのゲートに電圧VCG(s
el) 、非選択のメモリセルトランジスタMT10〜MT
12、MT14〜MT17のゲート、すなわちワード線
WL10〜WL12、WL14〜WL17にはデータ0
の場合のしきい値電圧Vth(0) とソース線電圧VSLを加
えた値より大きい電圧VCG(unsel) (>Vth(0)+VS
L)が印加される。このとき、ビット線BLは、ストリ
ングによるビット線BLの充電動作によって、選択メモ
リセルトランジスタMT13のゲート電圧VCG(sel) と
メモリセルトランジスタMT13のしきい電圧Vth(MT1
3:data) との差=VCG(sel) −Vth(MT13:data) 、ある
いはソース線電圧VSLまで充電される。
SG10に4.5Vが供給されてストリングの選択が行
われるとともに、ソース線SRLに電圧VSLが印加さ
れ、選択メモリセルトランジスタのゲートに電圧VCG(s
el) 、非選択のメモリセルトランジスタMT10〜MT
12、MT14〜MT17のゲート、すなわちワード線
WL10〜WL12、WL14〜WL17にはデータ0
の場合のしきい値電圧Vth(0) とソース線電圧VSLを加
えた値より大きい電圧VCG(unsel) (>Vth(0)+VS
L)が印加される。このとき、ビット線BLは、ストリ
ングによるビット線BLの充電動作によって、選択メモ
リセルトランジスタMT13のゲート電圧VCG(sel) と
メモリセルトランジスタMT13のしきい電圧Vth(MT1
3:data) との差=VCG(sel) −Vth(MT13:data) 、ある
いはソース線電圧VSLまで充電される。
【0031】たとえば上記のようにデータとしきい値電
圧Vthの対応をさせる場合、ソース線電圧VSLを3V、
選択メモリセルトランジスタMT13のゲートには3
V、非選択のメモリセルトランジスタMT10〜MT1
2、MT14〜MT17のゲートには4Vを印加すれ
ば、データ1の場合にはビット線BLは3V(VSL)に
充電され、データ0の場合にはビット線BLは2V〔V
CG(sel) −Vth(MT13:data) 〕に充電される。
圧Vthの対応をさせる場合、ソース線電圧VSLを3V、
選択メモリセルトランジスタMT13のゲートには3
V、非選択のメモリセルトランジスタMT10〜MT1
2、MT14〜MT17のゲートには4Vを印加すれ
ば、データ1の場合にはビット線BLは3V(VSL)に
充電され、データ0の場合にはビット線BLは2V〔V
CG(sel) −Vth(MT13:data) 〕に充電される。
【0032】ビット線BLの電位が確定した後、信号C
TLがハイレベルでNMOSトランジスタNT12のゲ
ートに供給される。その結果、ビット線BLがセンス回
路およびデコード回路を含むカラム回路CCと電気的に
接続される。これにより、ストリングによって選択メモ
リセルトランジスタMT13のしきい値電圧Vth、すな
わちメモリセルトランジスタMT13に書き込まれたデ
ータに対応したビット線BLの電圧がカラム回路CCに
より検出され、書き込まれたデータのデコードが行われ
る。
TLがハイレベルでNMOSトランジスタNT12のゲ
ートに供給される。その結果、ビット線BLがセンス回
路およびデコード回路を含むカラム回路CCと電気的に
接続される。これにより、ストリングによって選択メモ
リセルトランジスタMT13のしきい値電圧Vth、すな
わちメモリセルトランジスタMT13に書き込まれたデ
ータに対応したビット線BLの電圧がカラム回路CCに
より検出され、書き込まれたデータのデコードが行われ
る。
【0033】このとき、カラム回路CCの入力回路初段
を高入力インピーダンスとしておけば、データの読み出
し時にストリングおよび配線を電流が流れることによっ
て生じるノイズが、見掛け上選択メモリセルトランジス
タMT13のしきい値電圧Vthを変化させてしまうこと
を防ぐことができ、高精度の読み出し動作が可能とな
る。
を高入力インピーダンスとしておけば、データの読み出
し時にストリングおよび配線を電流が流れることによっ
て生じるノイズが、見掛け上選択メモリセルトランジス
タMT13のしきい値電圧Vthを変化させてしまうこと
を防ぐことができ、高精度の読み出し動作が可能とな
る。
【0034】また、同様な読み出し動作は、書込動作時
のビット毎ベリファイ動作におけるベリファイ読み出し
動作にも適用でき、従来の読み出し動作を用いた場合に
対し、高精度の書き込み制御を実現することが可能とな
る。
のビット毎ベリファイ動作におけるベリファイ読み出し
動作にも適用でき、従来の読み出し動作を用いた場合に
対し、高精度の書き込み制御を実現することが可能とな
る。
【0035】以上のように、本実施形態によれば、NA
ND型フラッシュEEPROMにおいて、読み出し動作
時に、ビット線BLを0Vに充電した後、フローティン
グ状態としておき、ストリングの選択を行うとともに、
ソース線SRLに電圧VSLを印加し、非選択のメモリセ
ルトランジスタMT10〜MT12、MT14〜MT1
7のゲートにはデータ0の場合のしきい値電圧Vth(0)
とソース線電圧VSLを加えた値より大きい電圧VCG(uns
el) (>Vth(0) +VSL)を印加して、ビット線BL
を、ストリングによるビット線BLの充電動作によっ
て、選択メモリセルトランジスタMT13のゲート電圧
VCG(sel) とメモリセルトランジスタMT13のしきい
電圧Vth(MT13:data) との差=VCG(sel) −Vth(MT13:
data) 、あるいはソース線電圧VSLまで充電させ、この
ビット線BL電位からデータの検出を行うようにしたの
で、データの読み出し時に配線等を流れることによって
生じるノイズが、見掛け上読み出しセルのしきい値電圧
を変化させてしまうことを防止でき、高精度の読み出し
動作を実現できる利点がある。
ND型フラッシュEEPROMにおいて、読み出し動作
時に、ビット線BLを0Vに充電した後、フローティン
グ状態としておき、ストリングの選択を行うとともに、
ソース線SRLに電圧VSLを印加し、非選択のメモリセ
ルトランジスタMT10〜MT12、MT14〜MT1
7のゲートにはデータ0の場合のしきい値電圧Vth(0)
とソース線電圧VSLを加えた値より大きい電圧VCG(uns
el) (>Vth(0) +VSL)を印加して、ビット線BL
を、ストリングによるビット線BLの充電動作によっ
て、選択メモリセルトランジスタMT13のゲート電圧
VCG(sel) とメモリセルトランジスタMT13のしきい
電圧Vth(MT13:data) との差=VCG(sel) −Vth(MT13:
data) 、あるいはソース線電圧VSLまで充電させ、この
ビット線BL電位からデータの検出を行うようにしたの
で、データの読み出し時に配線等を流れることによって
生じるノイズが、見掛け上読み出しセルのしきい値電圧
を変化させてしまうことを防止でき、高精度の読み出し
動作を実現できる利点がある。
【0036】なお、上述の説明では、2値のデータを記
憶するメモリセルトランジスタを例に説明したが、1個
のメモリセルトランジスタに少なくとも3値以上のデー
タを記録する、いわゆる、多値型の不揮発性半導体記憶
装置にも本発明が適用できることはいうまでもない。こ
の場合、以下に説明するような2つの方法により、高精
度という特徴に加えて、高速な読み出し動作も可能とな
る。
憶するメモリセルトランジスタを例に説明したが、1個
のメモリセルトランジスタに少なくとも3値以上のデー
タを記録する、いわゆる、多値型の不揮発性半導体記憶
装置にも本発明が適用できることはいうまでもない。こ
の場合、以下に説明するような2つの方法により、高精
度という特徴に加えて、高速な読み出し動作も可能とな
る。
【0037】たとえば、一つのセルに2ビットのデータ
を書き込む場合には、データ11に対してしきい値電圧
Vth=−3Vを、データ10に対してVth=0.5V、
データ01に対してVth=1.5V、データ00に対し
てVth=2.5Vといった対応をとるものとする。
を書き込む場合には、データ11に対してしきい値電圧
Vth=−3Vを、データ10に対してVth=0.5V、
データ01に対してVth=1.5V、データ00に対し
てVth=2.5Vといった対応をとるものとする。
【0038】まず、第1の読み出し方法について図4に
関連付けて説明する。この場合、ソース線電圧VSLを3
V、非選択のメモリセルトランジスタMT10〜MT1
2、MT14〜MT17のゲートにはVCG(unsel) =
5.5Vを印加し、選択メモリセルトランジスタMT1
3のゲートには第1〜第3の3回の読み出し動作のそれ
ぞれにおいてVCG(sel,1st) =0V、VCG(sel,2nd) =
1V、VCG(sel,3rd) =2Vが加えられる。
関連付けて説明する。この場合、ソース線電圧VSLを3
V、非選択のメモリセルトランジスタMT10〜MT1
2、MT14〜MT17のゲートにはVCG(unsel) =
5.5Vを印加し、選択メモリセルトランジスタMT1
3のゲートには第1〜第3の3回の読み出し動作のそれ
ぞれにおいてVCG(sel,1st) =0V、VCG(sel,2nd) =
1V、VCG(sel,3rd) =2Vが加えられる。
【0039】最初の読み出し動作において、セルに書き
込まれたデータがデータ11の場合にビット線BLは3
V(VSL)に充電され、データ10,01,00の場合
には0Vのままである。そこで、データ11が読み出さ
れた場合には、データの上位ビット、下位ビットはとも
に1であることが確定し、2回目の読み出し動作以降の
読み出しデータは無視することができる。最初の読み出
し動作において、データ11が読み出されない場合に
は、次の読み出し動作において、セルに書き込まれたデ
ータが10の場合にビット線BLは0.5Vに充電さ
れ、データ01,00の場合には0Vのままである。そ
こで、データの上位ビットが1であることが確定する。
同様に3回目の読み出し動作によって、データの上位ビ
ットの1あるいはが判定できる。
込まれたデータがデータ11の場合にビット線BLは3
V(VSL)に充電され、データ10,01,00の場合
には0Vのままである。そこで、データ11が読み出さ
れた場合には、データの上位ビット、下位ビットはとも
に1であることが確定し、2回目の読み出し動作以降の
読み出しデータは無視することができる。最初の読み出
し動作において、データ11が読み出されない場合に
は、次の読み出し動作において、セルに書き込まれたデ
ータが10の場合にビット線BLは0.5Vに充電さ
れ、データ01,00の場合には0Vのままである。そ
こで、データの上位ビットが1であることが確定する。
同様に3回目の読み出し動作によって、データの上位ビ
ットの1あるいはが判定できる。
【0040】以上のように一つのセルに書き込まれた複
数ビットのデータを読み出すことが可能である。
数ビットのデータを読み出すことが可能である。
【0041】次に、第2の読み出し方法について図5に
関連付けて説明する。この場合、ソース線電圧VSLを3
V、選択メモリセルトランジスタMT13のゲートには
3V、非選択のメモリセルトランジスタMT10〜MT
12、MT14〜MT17のゲートにはVCG(unsel) =
5.5Vを印加する。これにより、データ11の場合に
ビット線BLは3V(VSL)に充電され、データ10の
場合にビット線BLは2.5V、データ01の場合にビ
ット線BLは1.5V、データ00の場合にビット線B
Lは0.5Vに充電される。
関連付けて説明する。この場合、ソース線電圧VSLを3
V、選択メモリセルトランジスタMT13のゲートには
3V、非選択のメモリセルトランジスタMT10〜MT
12、MT14〜MT17のゲートにはVCG(unsel) =
5.5Vを印加する。これにより、データ11の場合に
ビット線BLは3V(VSL)に充電され、データ10の
場合にビット線BLは2.5V、データ01の場合にビ
ット線BLは1.5V、データ00の場合にビット線B
Lは0.5Vに充電される。
【0042】こうしてストリングによって選択メモリセ
ルトランジスタMT13のしきい値電圧、選択メモリセ
ルトランジスタMT13に書き込まれたデータに対応し
たビット線BL電圧をカラム回路CCで検出すれば、書
き込まれたデータの検出を行うことができる。カラム回
路CCは、ビット線BLに現れる電圧値を2ビットのデ
ータ系列へとデコードする機能を持っており、これらの
動作により1回の読み出し動作で、複数ビットのデータ
を読み出すことが可能であり、上記のように複数回の読
み出し動作を行ってデータを読み出す方式に比べて高速
な動作が可能となる。
ルトランジスタMT13のしきい値電圧、選択メモリセ
ルトランジスタMT13に書き込まれたデータに対応し
たビット線BL電圧をカラム回路CCで検出すれば、書
き込まれたデータの検出を行うことができる。カラム回
路CCは、ビット線BLに現れる電圧値を2ビットのデ
ータ系列へとデコードする機能を持っており、これらの
動作により1回の読み出し動作で、複数ビットのデータ
を読み出すことが可能であり、上記のように複数回の読
み出し動作を行ってデータを読み出す方式に比べて高速
な動作が可能となる。
【0043】なお、上述した実施形態では、NAND型
ストリングを例に説明したが、本発明が選択トランジス
タを介してビット線BLとメモリストリングとのデータ
の授受を行う他のフラッシュEEPROM、たとえばD
INOR型、AND型等のフラッシュEEPROMに適
用できることはいうまでもない。
ストリングを例に説明したが、本発明が選択トランジス
タを介してビット線BLとメモリストリングとのデータ
の授受を行う他のフラッシュEEPROM、たとえばD
INOR型、AND型等のフラッシュEEPROMに適
用できることはいうまでもない。
【0044】
【発明の効果】以上説明したように、本発明によれば、
データの読み出し時にストリングおよび配線を電流が流
れることによって生じるノイズが、見かけ上読み出しセ
ルのしきい値電圧を変化させてしまうことを防ぐことが
でき、高精度の読み出し動作が可能となる。
データの読み出し時にストリングおよび配線を電流が流
れることによって生じるノイズが、見かけ上読み出しセ
ルのしきい値電圧を変化させてしまうことを防ぐことが
でき、高精度の読み出し動作が可能となる。
【0045】また、同一セルに書き込まれた複数のデー
タを1回の読み出し動作でカラム回路に読み出すことが
可能であり、複数回の読み出し動作を行ってセルのデー
タを読み出す方式に比べて高速な動作が可能となる。
タを1回の読み出し動作でカラム回路に読み出すことが
可能であり、複数回の読み出し動作を行ってセルのデー
タを読み出す方式に比べて高速な動作が可能となる。
【図1】本発明に係るフラッシュメモリのシステム構成
を示すブロック図である。
を示すブロック図である。
【図2】本発明に係るNAND型フラッシュメモリのメ
モリセルアレイ構造を示す図である。
モリセルアレイ構造を示す図である。
【図3】本発明に係るNAND型フラッシュメモリの読
み出し動作を説明するための図である。
み出し動作を説明するための図である。
【図4】本発明に係る多値書き込み方式を採用したフラ
ッシュメモリにおける読み出し方法を説明するための図
である。
ッシュメモリにおける読み出し方法を説明するための図
である。
【図5】本発明に係る多値書き込み方式を採用したフラ
ッシュメモリにおける他の読み出し方法を説明するため
の図である。
ッシュメモリにおける他の読み出し方法を説明するため
の図である。
【図6】NAND型フラッシュメモリのメモリアレイ構
造を示す図である。
造を示す図である。
【図7】NANDフラッシュメモリにおいて、1個のメ
モリトランジスタに2ビットからなり4値をとるデータ
を記録する場合の、しきい値電圧Vthレベルとデータの
分布との関係を示す図である。
モリトランジスタに2ビットからなり4値をとるデータ
を記録する場合の、しきい値電圧Vthレベルとデータの
分布との関係を示す図である。
MT10〜MT17…メモリセルトランジスタ、DST
10,SST…選択トランジスタ、WL10〜WL17
…ワード線、BL…ビット線、DSG10,SSG10
…選択信号供給線、RC…ロー回路、CC…カラム回
路、WVC…ウェル電圧制御回路、NT11,NT12
…NMOSトランジスタ。
10,SST…選択トランジスタ、WL10〜WL17
…ワード線、BL…ビット線、DSG10,SSG10
…選択信号供給線、RC…ロー回路、CC…カラム回
路、WVC…ウェル電圧制御回路、NT11,NT12
…NMOSトランジスタ。
フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 29/788 29/792
Claims (13)
- 【請求項1】 接続されたワード線およびビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化するメモリセ
ルトランジスタを少なくとも一つ有するメモリストリン
グを備え、当該メモリストリングの一端が第1の選択ト
ランジスタを介してビット線に接続され、メモリストリ
ングの他端が第2の選択トランジスタを介してソース線
に接続され、読み出し時にはワード線電圧と蓄積電荷量
に基づくデータをビット線に出力する不揮発性半導体記
憶装置であって、 読み出し動作時に、上記第1および第2の選択トランジ
スタを導通させるとともに、上記ソース線に所定電圧を
印加して、上記ビット線を上記選択されたメモリセルト
ランジスタのしきい値電圧に応じた電圧に充電させる読
み出し手段を有する不揮発性半導体記憶装置。 - 【請求項2】 上記ソース線に印加する電圧は、選択さ
れたワード線に印加される電圧および選択されたメモリ
トランジスタに記憶されているデータに応じたしきい値
に基づいて設定されているを有する請求項1記載の不揮
発性半導体記憶装置。 - 【請求項3】 上記ビット線の充電レベルから読み出し
データの判定を行うカラム回路と、 充電されたビット線の電位確定後、ビット線を上記カラ
ム回路に接続する転送ゲートとを有する請求項1記載の
不揮発性半導体記憶装置。 - 【請求項4】 上記カラム回路の入力回路初段は高入力
インピーダンスに保持されている請求項3記載の不揮発
性半導体記憶装置。 - 【請求項5】 上記読み出し手段は、読み出し開始前に
上記ビット線を基準電位に充電した後、電気的にフロー
ティング状態に保持する手段を有する請求項1記載の不
揮発性半導体記憶装置。 - 【請求項6】 上記読み出し手段は、読み出し開始前に
上記ビット線を基準電位に充電した後、電気的にフロー
ティング状態に保持する手段を有する請求項3記載の不
揮発性半導体記憶装置。 - 【請求項7】 上記メモリストリングはNAND構造を
なす請求項1記載の不揮発性半導体記憶装置。 - 【請求項8】 接続されたワード線およびビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化するメモリト
ランジスタを少なくとも一つ有するメモリストリングを
備え、当該メモリストリングの一端が第1の選択トラン
ジスタを介してビット線に接続され、メモリストリング
の他端が第2の選択トランジスタを介してソース線に接
続され、上記メモリトランジスタのしきい値電圧に応じ
て1個のメモリトランジスタに3値以上の多値データを
記録し、読み出し時には、しきい値電圧に応じて設定さ
れるワード線電圧と蓄積電荷量に基づくデータをビット
線に出力する不揮発性半導体記憶装置であって、 読み出し動作時に、上記第1および第2の選択トランジ
スタを導通させるとともに、上記ソース線に所定電圧を
印加して、上記ビット線を上記選択されたメモリセルト
ランジスタのしきい値電圧に応じた電圧に充電させる読
み出し手段を有する不揮発性半導体記憶装置。 - 【請求項9】 上記ソース線に印加する電圧は、選択さ
れたワード線に印加される電圧および選択されたメモリ
トランジスタに記憶されているデータに応じたしきい値
に基づいて設定されているを有する請求項8記載の不揮
発性半導体記憶装置。 - 【請求項10】 上記ビット線の充電レベルから読み出
しデータの判定を行うカラム回路と、 充電されたビット線の電位確定後、ビット線を上記カラ
ム回路に接続する転送ゲートとを有する請求項8記載の
不揮発性半導体記憶装置。 - 【請求項11】 接続されたワード線およびビット線へ
の印加電圧に応じて電荷蓄積部に蓄積された電荷量が変
化し、その変化に応じてしきい値電圧が変化するメモリ
トランジスタを少なくとも一つ有するメモリストリング
を備え、当該メモリストリングの一端が第1の選択トラ
ンジスタを介してビット線に接続され、メモリストリン
グの他端が第2の選択トランジスタを介してソース線に
接続され、上記メモリトランジスタのしきい値電圧に応
じて1個のメモリトランジスタに3値以上の多値データ
を記録し、読み出し時には、ワード線電圧と蓄積電荷量
に基づくデータをビット線に出力する不揮発性半導体記
憶装置であって、 読み出し動作時に、上記第1および第2の選択トランジ
スタを導通させるとともに、上記ソース線に所定電圧を
印加し、選択メモリセルトランジスタが接続されたワー
ド線に当該ソース線に印加される電圧に応じた電圧を印
加して、上記ビット線を上記選択されたメモリセルトラ
ンジスタのしきい値電圧に応じた電圧に充電させる読み
出し手段を有する不揮発性半導体記憶装置。 - 【請求項12】 上記ソース線に印加する電圧は、選択
されたワード線に印加される電圧および選択されたメモ
リトランジスタに記憶されているデータに応じたしきい
値に基づいて設定されているを有する請求項11記載の
不揮発性半導体記憶装置。 - 【請求項13】 上記ビット線の充電レベルから読み出
しデータの判定を行うカラム回路と、 充電されたビット線の電位確定後、ビット線を上記カラ
ム回路に接続する転送ゲートとを有する請求項11記載
の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24844997A JPH1186574A (ja) | 1997-09-12 | 1997-09-12 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24844997A JPH1186574A (ja) | 1997-09-12 | 1997-09-12 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1186574A true JPH1186574A (ja) | 1999-03-30 |
Family
ID=17178306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24844997A Pending JPH1186574A (ja) | 1997-09-12 | 1997-09-12 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1186574A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100441586B1 (ko) * | 2001-03-29 | 2004-07-27 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
KR100847608B1 (ko) | 2005-11-11 | 2008-07-21 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
JP2008204598A (ja) * | 2007-02-22 | 2008-09-04 | Hynix Semiconductor Inc | メモリ素子およびプログラム検証方法 |
US7495959B2 (en) | 2006-10-31 | 2009-02-24 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of reading information from the same |
US7512002B2 (en) | 2006-10-31 | 2009-03-31 | Samsung Electronics Co., Ltd. | Non-volatile memory device and programming, reading and erasing methods thereof |
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