JPS58212171A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58212171A JPS58212171A JP9312782A JP9312782A JPS58212171A JP S58212171 A JPS58212171 A JP S58212171A JP 9312782 A JP9312782 A JP 9312782A JP 9312782 A JP9312782 A JP 9312782A JP S58212171 A JPS58212171 A JP S58212171A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明ａ、半導体集積回路装置（以下工０）、ＷＩＣＭ
化膜分離によるザフストレー）ｐｎｐ）ランジスタ技術
に関する。
化膜分離によるザフストレー）ｐｎｐ）ランジスタ技術
に関する。
１７ ＝アエＣの倣細化孜術として第１図に示す工うに
エピタキシャルｎ型半纏体層２を部分的に融化してアイ
ソレーション（隔離化）４に利用するアイソプレーナ方
式が従来採用されている。この方式によってｐ−基板１
−コレクタに使用するサブストレートｐｎｐ）ランジス
タを形成する場合、コレクタｒ表面に取り出すために同
図のようにｐ−基板ｌ上にｐｎｐ）ランジスタのチャネ
ルストッパでめるｐ埋込領域３ｒ形成し、エピタキシャ
ル層成長時の不純物（ボロン）の湧き一上シとコレクタ
形成時のｐ＋拡散で、上記ｐ＃に接触させコレクタ取り
出しｐ＋層５を形成している。しかしこの場合ベースと
なるエピタキシャルｎ Ｉ＠ ２か２μｍ程度と澹いた
め、サブストレートｐｎｐのエミッタｐ ＋ｉｓ ６と
コレクタｐ−基板１間が基板からのｐ小純物誘き上シに
よって短絡し易いという欠点かめった。又、ｐ−基板１
に高比抵抗層であるためコレクタ抵抗か大きくなること
も問題でめったＯ 本発明に上記した欠点ｔＲＬり除くためになされπもの
でるり、七の目的とするところに耐圧夛留りの向上した
アイソプレーナプロセスによるサブストレートｐｎｐト
ランジスタ技術の提供にある。
エピタキシャルｎ型半纏体層２を部分的に融化してアイ
ソレーション（隔離化）４に利用するアイソプレーナ方
式が従来採用されている。この方式によってｐ−基板１
−コレクタに使用するサブストレートｐｎｐ）ランジス
タを形成する場合、コレクタｒ表面に取り出すために同
図のようにｐ−基板ｌ上にｐｎｐ）ランジスタのチャネ
ルストッパでめるｐ埋込領域３ｒ形成し、エピタキシャ
ル層成長時の不純物（ボロン）の湧き一上シとコレクタ
形成時のｐ＋拡散で、上記ｐ＃に接触させコレクタ取り
出しｐ＋層５を形成している。しかしこの場合ベースと
なるエピタキシャルｎ Ｉ＠ ２か２μｍ程度と澹いた
め、サブストレートｐｎｐのエミッタｐ ＋ｉｓ ６と
コレクタｐ−基板１間が基板からのｐ小純物誘き上シに
よって短絡し易いという欠点かめった。又、ｐ−基板１
に高比抵抗層であるためコレクタ抵抗か大きくなること
も問題でめったＯ 本発明に上記した欠点ｔＲＬり除くためになされπもの
でるり、七の目的とするところに耐圧夛留りの向上した
アイソプレーナプロセスによるサブストレートｐｎｐト
ランジスタ技術の提供にある。
第２図は本発明によるアイソブレーナ技術を用いたサブ
ストレートｐｎｐ）ランジスタの一つの実施ｆ１１ ？
！−示す。
ストレートｐｎｐ）ランジスタの一つの実施ｆ１１ ？
！−示す。
このサブストレー）ｐｎｐ トランジスタｉ、ｐ−ｓ１
基板１１の上に形成さ九たエピタキシャルｎ−８ｉ層１
２にアイソレーション酸化膜１３により領域Ｉ、領域Ｕ
、領域■に分離し、このうち領域１表面にｎ＋拡散＃１
４に設けるとともにその直下のエピタキシャル層とｐ−
基板との間にｎ 埋込層１５に形成してベース取り出し
部とし、領域■の表面の一部にｐ 拡散＃１６に形成し
てエミッタとし、エミッタ直下に前記ｎ＋埋込層１５に
酸化膜の直下を経て張り出させ、一方領域■の表向にｐ
拡散層１７に形成し、かつこのｐ 拡散１ 層１７とｐ−基板との間ｔｔｐ＋埋込層１Ｂ’に形成し
てコレクタ取り出し部としその一部にアイソレーション
酸化膜の直下ｒ経て領域ｎ側へ張り出させるとともに、
領域■のコレクタ側に近り＠域の一部表面に高濃度のｎ
拡散層１９に形成したものである、 このようなサブストレー）ｐｎｐ）ランジスタ構造にお
いて、領域■のｎ 拡散層１９はアイソレーション酸化
膜形成時にその側壁のｐ反転を防止し、ベース側から張
り出したｎ 埋込＃１５ｉエミッタ直下のベース・ガン
メル数を増加さ？ｐ−基板１１よりのＢ（ボロン）不純
物の湧き上りによるコレクタ・ベース間の灼絡ｒ防止す
る効果ヶもつ。しかもこの構造でエピタキシャル層の＃
葛は薄くできるので実効ベース幅は同一でＷＢで決める
ことができ、電流増幅率を低下することにならない。又
、コレクタ取９出しはｐ″″″基板１１に経るこｙがな
いためコレクタ抵抗も大きくならない。
基板１１の上に形成さ九たエピタキシャルｎ−８ｉ層１
２にアイソレーション酸化膜１３により領域Ｉ、領域Ｕ
、領域■に分離し、このうち領域１表面にｎ＋拡散＃１
４に設けるとともにその直下のエピタキシャル層とｐ−
基板との間にｎ 埋込層１５に形成してベース取り出し
部とし、領域■の表面の一部にｐ 拡散＃１６に形成し
てエミッタとし、エミッタ直下に前記ｎ＋埋込層１５に
酸化膜の直下を経て張り出させ、一方領域■の表向にｐ
拡散層１７に形成し、かつこのｐ 拡散１ 層１７とｐ−基板との間ｔｔｐ＋埋込層１Ｂ’に形成し
てコレクタ取り出し部としその一部にアイソレーション
酸化膜の直下ｒ経て領域ｎ側へ張り出させるとともに、
領域■のコレクタ側に近り＠域の一部表面に高濃度のｎ
拡散層１９に形成したものである、 このようなサブストレー）ｐｎｐ）ランジスタ構造にお
いて、領域■のｎ 拡散層１９はアイソレーション酸化
膜形成時にその側壁のｐ反転を防止し、ベース側から張
り出したｎ 埋込＃１５ｉエミッタ直下のベース・ガン
メル数を増加さ？ｐ−基板１１よりのＢ（ボロン）不純
物の湧き上りによるコレクタ・ベース間の灼絡ｒ防止す
る効果ヶもつ。しかもこの構造でエピタキシャル層の＃
葛は薄くできるので実効ベース幅は同一でＷＢで決める
ことができ、電流増幅率を低下することにならない。又
、コレクタ取９出しはｐ″″″基板１１に経るこｙがな
いためコレクタ抵抗も大きくならない。
第３図１ａｌ〜ｌｄｌはアイソプレーナプロセスにより
上記のサブストレー１：：“”ｊｐ ｎ ｐ トランジ
スタを形成する場合のプロセスの一部工程を示すもので
ある。
上記のサブストレー１：：“”ｊｐ ｎ ｐ トランジ
スタを形成する場合のプロセスの一部工程を示すもので
ある。
（ａ） ｐ−型８１基板１１の上ｌｃｎ ８１層１
２にエピタキシャル成長させ、ｎ一層１２と基板１１と
の間の一部にｎ 埋込層１５に形成する。このｎ一層の
表面の一部に５１０２Ｊ１ｊｌ”弁し、５ＬｌＮ４膜２
０’に形成し、これをマスクとしてアイソレーション部
となるべき部分にｐ−基板１１に達する凹陥部２１ケ形
成する。この後、凹陥部２１表面にチャネルストッパα
樽形成のためのＢ（ボロン）會拡散する。
２にエピタキシャル成長させ、ｎ一層１２と基板１１と
の間の一部にｎ 埋込層１５に形成する。このｎ一層の
表面の一部に５１０２Ｊ１ｊｌ”弁し、５ＬｌＮ４膜２
０’に形成し、これをマスクとしてアイソレーション部
となるべき部分にｐ−基板１１に達する凹陥部２１ケ形
成する。この後、凹陥部２１表面にチャネルストッパα
樽形成のためのＢ（ボロン）會拡散する。
（ｂ） ５ＬｓＮ４膜２０勿マスクとして凹陥部２１
（７）Ｓｉｒ選択酸化し、アイソレーション酸化膜ｔａ
ｈ形成する。この酸化膜形成の際にその側辺にｐ埋込層
１８が形成される。
（７）Ｓｉｒ選択酸化し、アイソレーション酸化膜ｔａ
ｈ形成する。この酸化膜形成の際にその側辺にｐ埋込層
１８が形成される。
（ｃ）コレクタ取り出しｐ 層１７と工ばツタｐ＋層１
６形成のためＢ（ボロン）を拡散する。
６形成のためＢ（ボロン）を拡散する。
（ｄ） ベース取り出し部ｎ 層１４と、工ばツタｐ
＋Ｎｉ１Ｂの形成された領域のコレクタ引き出し側に近
い領域にｎ＋層１１−形成するためｐ（ＩＪン）又はＡ
１１（ヒ素）を拡散する。
＋Ｎｉ１Ｂの形成された領域のコレクタ引き出し側に近
い領域にｎ＋層１１−形成するためｐ（ＩＪン）又はＡ
１１（ヒ素）を拡散する。
この後、パッシベイション膜、コンタクトホトエッチ、
）、ｔｌｈＮ、パターニングエラチェ程ｒ経て第２図に
示すごときサブストレートｐｎｐ）ランジスタｒ傅る。
）、ｔｌｈＮ、パターニングエラチェ程ｒ経て第２図に
示すごときサブストレートｐｎｐ）ランジスタｒ傅る。
旬上実施ｕ１で述べた本発明によればエミッタ領域に接
してｎ＋層’ｆｒ設けるとともにエミッタ直下にベース
取り出しのｎ＋埋込層に５１出丁ことにより、を流増幅
名の低下を起こすことなくコレクタ・エミッタ間耐圧を
確保することかでき、耐圧歩留夛の向上とともに、アイ
ソプレーナプロセスのサブストレートｐｎｐ）ランジス
タの実現を可能とする効果？得るものである。
してｎ＋層’ｆｒ設けるとともにエミッタ直下にベース
取り出しのｎ＋埋込層に５１出丁ことにより、を流増幅
名の低下を起こすことなくコレクタ・エミッタ間耐圧を
確保することかでき、耐圧歩留夛の向上とともに、アイ
ソプレーナプロセスのサブストレートｐｎｐ）ランジス
タの実現を可能とする効果？得るものである。
本発明は特に高周波リニアエＯの出力段のトランジスタ
に適用してきわめて有効である。
に適用してきわめて有効である。
第１図はこれまでのサブストレー）ｐｎｐ）ランジスタ
の−ｆｌＪｋ示す断面図、 第２図は本発明によるサブストレートｐｎｐ）ランジス
タの実施ｆｔ１ｋ示す断面図、第３図１ａｌ〜ｌｄｌは
第２図のサブストレー１１ｎｌ）トランジスタを製造す
るアイソプレーナプロセスの一部工程断面図である。 ｌ・・・ｐ−基板、２・・・ｎ−エピタキシャル層、３
・・・ｐ埋込層、４・・・アイソレーション酸化膜、５
・・・コレフタル＋拡散層、６．・・・エミッタｐ十拡
散層、１１・・・ｐＭ板、１２・・・ｎ−エピタキシャ
ル層、１３・・・アイソレーション酸化ｉ、１４・・・
ペース取り出しｎ＋拡散層、１５・・・ｎ＋埋込層、１
６・・・工εツタｐ＋層、１７・・・コレクタ取り出し
ｐ＋拡散層、１８・・・ｐ＋埋込層、１９・・・ｎ＋拡
散層。
の−ｆｌＪｋ示す断面図、 第２図は本発明によるサブストレートｐｎｐ）ランジス
タの実施ｆｔ１ｋ示す断面図、第３図１ａｌ〜ｌｄｌは
第２図のサブストレー１１ｎｌ）トランジスタを製造す
るアイソプレーナプロセスの一部工程断面図である。 ｌ・・・ｐ−基板、２・・・ｎ−エピタキシャル層、３
・・・ｐ埋込層、４・・・アイソレーション酸化膜、５
・・・コレフタル＋拡散層、６．・・・エミッタｐ十拡
散層、１１・・・ｐＭ板、１２・・・ｎ−エピタキシャ
ル層、１３・・・アイソレーション酸化ｉ、１４・・・
ペース取り出しｎ＋拡散層、１５・・・ｎ＋埋込層、１
６・・・工εツタｐ＋層、１７・・・コレクタ取り出し
ｐ＋拡散層、１８・・・ｐ＋埋込層、１９・・・ｎ＋拡
散層。
Claims (1)
- １、半導体基板上に半導体酸化膜によって分離された初
数の半導体領域を有し、このうち第１の半導体知識に第
１導可型拡散ｌ−及びその１１下に一部１＄１１１：型
埋ｉＡ ＩＷＩ ｋ形成してベース取り出し部とし、第
２の牛辱体領域表曲の一部に第２導ｌｌ、型拡散層を形
成して工ばツタとし、エミッタ直下に前記第１導電型埋
込＃ｒ張り出させ、第３の牛導体穎域表面［第２導電型
拡散層及びその直下に第２専電型埋込Ｓｒ形成してコレ
クタ取９出し部とするとともに、第２の半導体領域のコ
レクタ側に近い領域の表面に第１導ＷＬ型拡散層髪形成
したことｒ％徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9312782A JPS58212171A (ja) | 1982-06-02 | 1982-06-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9312782A JPS58212171A (ja) | 1982-06-02 | 1982-06-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58212171A true JPS58212171A (ja) | 1983-12-09 |
Family
ID=14073849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9312782A Pending JPS58212171A (ja) | 1982-06-02 | 1982-06-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58212171A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5974672A (ja) * | 1982-10-20 | 1984-04-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1982
- 1982-06-02 JP JP9312782A patent/JPS58212171A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5974672A (ja) * | 1982-10-20 | 1984-04-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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