JPH0574790A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0574790A JPH0574790A JP23328691A JP23328691A JPH0574790A JP H0574790 A JPH0574790 A JP H0574790A JP 23328691 A JP23328691 A JP 23328691A JP 23328691 A JP23328691 A JP 23328691A JP H0574790 A JPH0574790 A JP H0574790A
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- epitaxial layer
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Abstract
(57)【要約】
【目的】本発明は、縦型トランジスタと同時に横型トラ
ンジスタを形成する、整合性のよい製造方法を用いて
も、横型トランジスタのベース領域６の抵抗率を低減
し、高周波動作に適応した半導体装置の作製を行い、か
つ、パンチスルーを防止した半導体装置及びその製造方
法を提供することを目的とする。 【構成】横型トランジスタであって、基板１上に埋没拡
散層２及びエピタキシャル層３が形成され、エピタキシ
ャル層３にエミッタ領域４と、コレクタ領域５と、真性
ベース領域７と、エピタキシャル層３より不純物濃度を
高くした外部ベース補償拡散領域９及びコレクタコンタ
クト領域13とが形成され、エピタキシャル層３上にフィ
ールド絶縁膜23とエミッタ引き出し電極 と、コレクタ
引き出し電極と、ベース引き出し電極と、絶縁膜25とが
形成されている。
ンジスタを形成する、整合性のよい製造方法を用いて
も、横型トランジスタのベース領域６の抵抗率を低減
し、高周波動作に適応した半導体装置の作製を行い、か
つ、パンチスルーを防止した半導体装置及びその製造方
法を提供することを目的とする。 【構成】横型トランジスタであって、基板１上に埋没拡
散層２及びエピタキシャル層３が形成され、エピタキシ
ャル層３にエミッタ領域４と、コレクタ領域５と、真性
ベース領域７と、エピタキシャル層３より不純物濃度を
高くした外部ベース補償拡散領域９及びコレクタコンタ
クト領域13とが形成され、エピタキシャル層３上にフィ
ールド絶縁膜23とエミッタ引き出し電極 と、コレクタ
引き出し電極と、ベース引き出し電極と、絶縁膜25とが
形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にエミッタ領域とコレクタ領域とベー
ス領域との並び方向を基板の面に対し水平にした横型ト
ランジスタを有する半導体装置及びその製造方法に関す
る。
造方法に関し、特にエミッタ領域とコレクタ領域とベー
ス領域との並び方向を基板の面に対し水平にした横型ト
ランジスタを有する半導体装置及びその製造方法に関す
る。
【０００２】近年、ＬＳＩの多機能化や低消費電力化を
はかる手段として共通の基板にＮＰＮトランジスタとＰ
ＮＰトランジスタとを組合わせたトランジスタが検討さ
れてきたが、通常、工程数を削減するため、一方を縦
型、他方を横型にしたものが作製されていた。
はかる手段として共通の基板にＮＰＮトランジスタとＰ
ＮＰトランジスタとを組合わせたトランジスタが検討さ
れてきたが、通常、工程数を削減するため、一方を縦
型、他方を横型にしたものが作製されていた。
【０００３】しかし、横型トランジスタにおけるベース
抵抗が大きく、高周波動作に対応できないといった問題
点があった。このため、横型トランジスタの性能の向上
が要求されている。
抵抗が大きく、高周波動作に対応できないといった問題
点があった。このため、横型トランジスタの性能の向上
が要求されている。
【０００４】
【従来技術】図４に従来の横型トランジスタの一例を示
す。図４はＰＮＰトランジスタの場合で、１は導電型ｐ
の半導体基板、２はｎ+ の埋没拡散層、３はｎ- のエピ
タキシャル層、４はｐ+ のエミッタ領域、５はｐ+ のコ
レクタ領域、６はベース領域、７はｎ- の真性ベース領
域、８はｎ+ の外部ベース領域、10はｎ+ のベースコン
タクト領域、11はｐ+ のポリシリコンのエミッタ引き出
し電極、12はｐ+ のポリシリコンのコレクタ引き出し電
極、13はｎ+ のポリシリコンのベース引き出し電極、23
はフィールド絶縁膜、24は素子分離絶縁領域、25は絶縁
膜である。
す。図４はＰＮＰトランジスタの場合で、１は導電型ｐ
の半導体基板、２はｎ+ の埋没拡散層、３はｎ- のエピ
タキシャル層、４はｐ+ のエミッタ領域、５はｐ+ のコ
レクタ領域、６はベース領域、７はｎ- の真性ベース領
域、８はｎ+ の外部ベース領域、10はｎ+ のベースコン
タクト領域、11はｐ+ のポリシリコンのエミッタ引き出
し電極、12はｐ+ のポリシリコンのコレクタ引き出し電
極、13はｎ+ のポリシリコンのベース引き出し電極、23
はフィールド絶縁膜、24は素子分離絶縁領域、25は絶縁
膜である。
【０００５】一般に横型トランジスタは図４のごとく、
エミッタ領域４と、コレクタ領域５と、ベース領域６と
が基板１の面に対し水平方向に隣接して形成されること
を特徴としている。
エミッタ領域４と、コレクタ領域５と、ベース領域６と
が基板１の面に対し水平方向に隣接して形成されること
を特徴としている。
【０００６】また、図４からわかるように、エピタキシ
ャル層３は埋没拡散層２上に基板１と平行に形成された
のち、エピタキシャル層３上にエミッタ領域４及びコレ
クタ領域５を形成するため、エピタキシャル層３が真性
ベース領域７及び真性ベース領域７直下の外部ベース領
域８となっていた。
ャル層３は埋没拡散層２上に基板１と平行に形成された
のち、エピタキシャル層３上にエミッタ領域４及びコレ
クタ領域５を形成するため、エピタキシャル層３が真性
ベース領域７及び真性ベース領域７直下の外部ベース領
域８となっていた。
【０００７】
【発明が解決しようとする課題】図４に示されるよう
に、縦型トランジスタと同一工程で横型トランジスタの
形成を行う場合、縦型トランジスタの工程にあわせて横
型トランジスタの形成を行っていたため、横型トランジ
スタの真性ベース領域７の不純物分布は最適化された状
態ではなかった。すなわち、通常、真性ベース領域７の
不純物濃度は縦型トランジスタのコレクタ領域15の濃度
と同じに設定されるので、真性ベース領域７及びその直
下の外部ベース領域８の不純物濃度が低くなっていた。
それによって、横型トランジスタのベース領域６の抵抗
率が高くなり、その結果、高周波動作に不適当な横型ト
ランジスタしかできず、性能のすぐれた相補型接続され
た出力トランジスタの実現ができないといった問題点が
あった。
に、縦型トランジスタと同一工程で横型トランジスタの
形成を行う場合、縦型トランジスタの工程にあわせて横
型トランジスタの形成を行っていたため、横型トランジ
スタの真性ベース領域７の不純物分布は最適化された状
態ではなかった。すなわち、通常、真性ベース領域７の
不純物濃度は縦型トランジスタのコレクタ領域15の濃度
と同じに設定されるので、真性ベース領域７及びその直
下の外部ベース領域８の不純物濃度が低くなっていた。
それによって、横型トランジスタのベース領域６の抵抗
率が高くなり、その結果、高周波動作に不適当な横型ト
ランジスタしかできず、性能のすぐれた相補型接続され
た出力トランジスタの実現ができないといった問題点が
あった。
【０００８】従って、本発明は縦型トランジスタと横型
トランジスタが同一基板上に形成された半導体装置にお
いて、縦型トランジスタとの整合性がすぐれたまま、横
型トランジスタのベース領域６の抵抗率を低減させ、高
周波動作に適した横型トランジスタを提供することを目
的とする。
トランジスタが同一基板上に形成された半導体装置にお
いて、縦型トランジスタとの整合性がすぐれたまま、横
型トランジスタのベース領域６の抵抗率を低減させ、高
周波動作に適した横型トランジスタを提供することを目
的とする。
【０００９】
【課題を解決するための手段】図１のように、本発明
は、基板１に不純物濃度が高い埋没拡散層２及び不純物
濃度が低いエピタキシャル層３が堆積し、エピタキシャ
ル層３にエミッタ領域４とコレクタ領域５とベース領域
６とが基板１の面に対し水平方向に隣接している横型ト
ランジスタの基本構造のもとで、真性ベース領域７直下
のエピタキシャル層３に形成された、外部ベース補償拡
散層９と、エピタキシャル層３よりも不純物濃度を高く
した真性ベース領域８とを設けることにより、真性ベー
ス領域７直下の不純物濃度が低い外部ベース領域８の不
純物濃度を高くしている。
は、基板１に不純物濃度が高い埋没拡散層２及び不純物
濃度が低いエピタキシャル層３が堆積し、エピタキシャ
ル層３にエミッタ領域４とコレクタ領域５とベース領域
６とが基板１の面に対し水平方向に隣接している横型ト
ランジスタの基本構造のもとで、真性ベース領域７直下
のエピタキシャル層３に形成された、外部ベース補償拡
散層９と、エピタキシャル層３よりも不純物濃度を高く
した真性ベース領域８とを設けることにより、真性ベー
ス領域７直下の不純物濃度が低い外部ベース領域８の不
純物濃度を高くしている。
【００１０】
【作用】図１のように、本発明では、外部ベース補償拡
散領域９の形成によって、真性ベース領域７直下の外部
ベース領域８の不純物濃度を高くするため、ｎ- 真性ベ
ース領域７からｎ+ 外部ベース領域８に至る抵抗が低減
できる。
散領域９の形成によって、真性ベース領域７直下の外部
ベース領域８の不純物濃度を高くするため、ｎ- 真性ベ
ース領域７からｎ+ 外部ベース領域８に至る抵抗が低減
できる。
【００１１】また、図３のように、縦型トランジスタと
横型トランジスタを同一基板上に形成するような場合、
この外部ベース補償拡散領域９の形成を適当な工程で行
えば、真性ベース領域７の不純物分布の最適化が行え
る。さらに、縦型トランジスタの真性ベース領域７の直
下に形成される不純物濃度の高いコレクタ領域14の形成
と同時に、横型トランジスタの真性ベース領域７の直下
に、外部ベース補償拡散領域９の形成を行えば、横型ト
ランジスタの製造工程を増加させることなく、横型トラ
ンジスタを形成することができる。
横型トランジスタを同一基板上に形成するような場合、
この外部ベース補償拡散領域９の形成を適当な工程で行
えば、真性ベース領域７の不純物分布の最適化が行え
る。さらに、縦型トランジスタの真性ベース領域７の直
下に形成される不純物濃度の高いコレクタ領域14の形成
と同時に、横型トランジスタの真性ベース領域７の直下
に、外部ベース補償拡散領域９の形成を行えば、横型ト
ランジスタの製造工程を増加させることなく、横型トラ
ンジスタを形成することができる。
【００１２】
【実施例】図１に、本発明の横型トランジスタの実施例
を示す。図１は横型ＰＮＰトランジスタの場合で、図４
と同一符号は同一対象物を示し、その説明は省略する。
図４と最も異なる本発明のポイントは９で示された部分
で、この９は真性ベース領域７直下の不純物濃度が低い
領域を高濃度にすることによって形成された、外部ベー
ス補償拡散領域で、例えば 400［ｋｅＶ］・１×10
13［ｃｍ-2］のイオン注入によって形成する。
を示す。図１は横型ＰＮＰトランジスタの場合で、図４
と同一符号は同一対象物を示し、その説明は省略する。
図４と最も異なる本発明のポイントは９で示された部分
で、この９は真性ベース領域７直下の不純物濃度が低い
領域を高濃度にすることによって形成された、外部ベー
ス補償拡散領域で、例えば 400［ｋｅＶ］・１×10
13［ｃｍ-2］のイオン注入によって形成する。
【００１３】図３に本発明の縦型トランジスタと横型ト
ランジスタを組み合わせた半導体装置における実施例を
示す。図３は縦型ＮＰＮトランジスタと横型ＰＮＰトラ
ンジスタを同一基板上に形成した場合で、図１と同一符
号は同一対象物を示し、縦型トランジスタに関しては、
14はｎ+ のエミッタ領域、15はｎ+ のコレクタ領域、16
はｎ+ のコレクタコンタクト領域、17はベース領域、18
はｐの真性ベース領域、19はｐ+ の外部ベース領域、20
はｎ+ のポリシリコンのエミッタ引き出し電極、21はｎ
+ のポリシリコンのコレクタ引き出し電極、22はｐ+ の
ポリシリコンのベース引き出し電極を示す。
ランジスタを組み合わせた半導体装置における実施例を
示す。図３は縦型ＮＰＮトランジスタと横型ＰＮＰトラ
ンジスタを同一基板上に形成した場合で、図１と同一符
号は同一対象物を示し、縦型トランジスタに関しては、
14はｎ+ のエミッタ領域、15はｎ+ のコレクタ領域、16
はｎ+ のコレクタコンタクト領域、17はベース領域、18
はｐの真性ベース領域、19はｐ+ の外部ベース領域、20
はｎ+ のポリシリコンのエミッタ引き出し電極、21はｎ
+ のポリシリコンのコレクタ引き出し電極、22はｐ+ の
ポリシリコンのベース引き出し電極を示す。
【００１４】以下に図３における実施例の工程を示す。 ［１］ 公知の方法により基板１上に不純物濃度が1019
〜1020［／ＣＣ］程度のｎ型の埋没拡散層２を形成す
る。 ［２］ ＣＶＤ法により縦横両トランジスタの埋没拡散
層２上に厚さ 0.5〜1.0［μｍ］程度で、不純物濃度が1
016〜1017［／ＣＣ］程度のｎ型のエピタキシャル層３
を成長させる。 ［３］ 選択熱酸化法によりエピタキシャル層３上の所
定の領域にフィールド絶縁膜23を形成する。 ［４］ 公知の方法により素子分離絶縁領域24を素子と
素子の間に形成する。 ［５］ イオン注入により、縦型トランジスタのｎ+ コ
レクタコンタクト領域16及び、横型トランジスタのｎ+
ベースコンタクト領域10を形成する。 ［６］ ＣＶＤ法により全面にｐ+ にドープしたポリシ
リコン膜及び絶縁膜25を形成し、一般的なリソグラフィ
ー工程により、該ポリシリコン膜及び絶縁膜25を連続的
にエッチングし、縦型トランジスタのベース引き出し電
極22と、横型トランジスタのエミッタ引き出し電極11及
びコレクタ引き出し電極12とを形成する。さらにＣＶＤ
法により全面に絶縁膜25を形成後、縦型トランジスタの
真性ベース領域18上及び横型トランジスタの真性ベース
領域７上の絶縁膜25をＲＩＥ法により除去することによ
ってエミッタ窓及びベース窓を形成する。このとき縦型
トランジスタのベース引き出し電極22と、横型トランジ
スタのエミッタ引き出し電極11及びコレクタ引き出し電
極12には絶縁膜25の側壁が形成される。 ［７］ エミッタ及びベース窓内にイオン注入用のスク
リーン酸化膜を熱酸化により形成し、絶縁膜25をマスク
として、Ｐを 400［ｋｅＶ］・１×1013［ｃｍ-2］のイ
オン注入により、縦型トランジスタのコレクタ領域15
と、横型トランジスタの外部ベース補償拡散領域９とを
形成する。 ［８］ 絶縁膜25をマスクとして、エミッタ窓よりイオ
ン注入によって、縦型トランジスタの真性ベース領域18
を形成する。 ［９］ 異方性エッチングによりスクリーン酸化膜を除
去する。但し、横型トランジスタのベース領域上の部分
のスクリーン酸化膜は除去しない。 ［10］ ＣＶＤ法によりｎ+ にドープしたポリシリコン
層を堆積し、パターンニングにより縦型トランジスタの
エミッタ引き出し電極20及びコレクタ引き出し電極21
と、横型トランジスタのベース引き出し電極13とを形成
する。 ［11］ 熱処理により、縦型トランジスタのエミッタ引
き出し電極20のｎ型不純物が、縦型トランジスタの真性
ベース領域17に拡散して縦型トランジスタのエミッタ領
域14となり、縦型トランジスタのベース引き出し電極22
のｐ型不純物が拡散して縦型トランジスタの真性ベース
領域18につながる縦型トランジスタの外部ベース領域19
となり、横型トランジスタのエミッタ引き出し電極11の
ｐ型不純物が、拡散して横型トランジスタのエミッタ領
域４となり、横型トランジスタのコレクタ引き出し電極
12のｐ型不純物が、拡散してる横型トランジスタのコレ
クタ領域５となる。
〜1020［／ＣＣ］程度のｎ型の埋没拡散層２を形成す
る。 ［２］ ＣＶＤ法により縦横両トランジスタの埋没拡散
層２上に厚さ 0.5〜1.0［μｍ］程度で、不純物濃度が1
016〜1017［／ＣＣ］程度のｎ型のエピタキシャル層３
を成長させる。 ［３］ 選択熱酸化法によりエピタキシャル層３上の所
定の領域にフィールド絶縁膜23を形成する。 ［４］ 公知の方法により素子分離絶縁領域24を素子と
素子の間に形成する。 ［５］ イオン注入により、縦型トランジスタのｎ+ コ
レクタコンタクト領域16及び、横型トランジスタのｎ+
ベースコンタクト領域10を形成する。 ［６］ ＣＶＤ法により全面にｐ+ にドープしたポリシ
リコン膜及び絶縁膜25を形成し、一般的なリソグラフィ
ー工程により、該ポリシリコン膜及び絶縁膜25を連続的
にエッチングし、縦型トランジスタのベース引き出し電
極22と、横型トランジスタのエミッタ引き出し電極11及
びコレクタ引き出し電極12とを形成する。さらにＣＶＤ
法により全面に絶縁膜25を形成後、縦型トランジスタの
真性ベース領域18上及び横型トランジスタの真性ベース
領域７上の絶縁膜25をＲＩＥ法により除去することによ
ってエミッタ窓及びベース窓を形成する。このとき縦型
トランジスタのベース引き出し電極22と、横型トランジ
スタのエミッタ引き出し電極11及びコレクタ引き出し電
極12には絶縁膜25の側壁が形成される。 ［７］ エミッタ及びベース窓内にイオン注入用のスク
リーン酸化膜を熱酸化により形成し、絶縁膜25をマスク
として、Ｐを 400［ｋｅＶ］・１×1013［ｃｍ-2］のイ
オン注入により、縦型トランジスタのコレクタ領域15
と、横型トランジスタの外部ベース補償拡散領域９とを
形成する。 ［８］ 絶縁膜25をマスクとして、エミッタ窓よりイオ
ン注入によって、縦型トランジスタの真性ベース領域18
を形成する。 ［９］ 異方性エッチングによりスクリーン酸化膜を除
去する。但し、横型トランジスタのベース領域上の部分
のスクリーン酸化膜は除去しない。 ［10］ ＣＶＤ法によりｎ+ にドープしたポリシリコン
層を堆積し、パターンニングにより縦型トランジスタの
エミッタ引き出し電極20及びコレクタ引き出し電極21
と、横型トランジスタのベース引き出し電極13とを形成
する。 ［11］ 熱処理により、縦型トランジスタのエミッタ引
き出し電極20のｎ型不純物が、縦型トランジスタの真性
ベース領域17に拡散して縦型トランジスタのエミッタ領
域14となり、縦型トランジスタのベース引き出し電極22
のｐ型不純物が拡散して縦型トランジスタの真性ベース
領域18につながる縦型トランジスタの外部ベース領域19
となり、横型トランジスタのエミッタ引き出し電極11の
ｐ型不純物が、拡散して横型トランジスタのエミッタ領
域４となり、横型トランジスタのコレクタ引き出し電極
12のｐ型不純物が、拡散してる横型トランジスタのコレ
クタ領域５となる。
【００１５】以上の工程によって本発明の横型ＰＮＰト
ランジスタと、縦型ＮＰＮトランジスタの両方が形成で
きる。この方法では横型トランジスタのみの工程はな
く、縦型トランジスタを単独で形成する場合にくらべ、
工程数は増えることはない。
ランジスタと、縦型ＮＰＮトランジスタの両方が形成で
きる。この方法では横型トランジスタのみの工程はな
く、縦型トランジスタを単独で形成する場合にくらべ、
工程数は増えることはない。
【００１６】さらに、この実施例では、横型トランジス
タのエミッタ領域４及びコレクタ領域５と、外部ベース
補償拡散領域９とが同一のマスクパターンで定まるた
め、位置ずれがなく、また、横型トランジスタのエミッ
タ引き出し電極10及びコレクタ引き出し電極12を覆う絶
縁膜25をマスクとして、イオン注入を行って、外部ベー
ス補償拡散領域９を形成するので、マスクの位置合わせ
が不要になり、製造工程が簡略になる。
タのエミッタ領域４及びコレクタ領域５と、外部ベース
補償拡散領域９とが同一のマスクパターンで定まるた
め、位置ずれがなく、また、横型トランジスタのエミッ
タ引き出し電極10及びコレクタ引き出し電極12を覆う絶
縁膜25をマスクとして、イオン注入を行って、外部ベー
ス補償拡散領域９を形成するので、マスクの位置合わせ
が不要になり、製造工程が簡略になる。
【００１７】ここでは、縦型トランジスタとの整合性を
示すためＮＰＮトランジスタとＰＮＰトランジスタの両
方の形成について挙げたが、横型トランジスタを単独で
形成する場合は、上記の製造方法の内、縦型トランジス
タのみの工程を除いた工程によって、本発明の横型トラ
ンジスタを形成できる。
示すためＮＰＮトランジスタとＰＮＰトランジスタの両
方の形成について挙げたが、横型トランジスタを単独で
形成する場合は、上記の製造方法の内、縦型トランジス
タのみの工程を除いた工程によって、本発明の横型トラ
ンジスタを形成できる。
【００１８】また、図２のように、真性ベース領域の不
純物濃度もエピタキシャル層の不純物濃度より高くする
ことによって、空乏層のひとがりを防ぎ、パンチスルー
を防ぐことができる。
純物濃度もエピタキシャル層の不純物濃度より高くする
ことによって、空乏層のひとがりを防ぎ、パンチスルー
を防ぐことができる。
【００１９】以下にその具体例を示す。図５は上記のよ
うな外部ベース補償拡散領域９及び真性ベース領域７を
形成して、パンチスルーを防ぐ場合の真性ベース領域７
付近の濃度分布で、直線Ｃ上（Ｙ座標 1.0［μｍ］）が
エミッタ領域４とエミッタ引き出し電極11及びコレクタ
領域５とコレクタ引き出し電極12との境界面（図２にお
ける直線Ｄに対応）である。ポリシリコンをｐ型にする
ときのイオン注入条件はＢを35［ｋｅＶ］・ 3.3×1015
［ｃｍ-2］であり、外部ベース補償拡散領域９及び真性
ベース領域７を形成時のイオン注入の条件はＰを 150
［ｋｅＶ］・４×1012［ｃｍ-2］及び 400［ｋｅＶ］・
１×1013［ｃｍ-2］であり、アニールの条件は1100
［℃］・10［ｓ］である。なお、図６・図７は深さ［μ
ｍ］と不純物濃度［／ＣＣ］のグラフで、図６は図５に
おけるエミッタ領域４を通る直線Ａ上（Ｘ座標 0.0［μ
ｍ］）、また、図７では図５における真性ベース領域７
を通る直線Ｂ上（Ｘ座標 0.6［μｍ］）のグラフであ
る。深さは図５における直線Ｃ上（Ｙ座標 1.0［μ
ｍ］）を０とし、そこからの距離をあらわしている。
うな外部ベース補償拡散領域９及び真性ベース領域７を
形成して、パンチスルーを防ぐ場合の真性ベース領域７
付近の濃度分布で、直線Ｃ上（Ｙ座標 1.0［μｍ］）が
エミッタ領域４とエミッタ引き出し電極11及びコレクタ
領域５とコレクタ引き出し電極12との境界面（図２にお
ける直線Ｄに対応）である。ポリシリコンをｐ型にする
ときのイオン注入条件はＢを35［ｋｅＶ］・ 3.3×1015
［ｃｍ-2］であり、外部ベース補償拡散領域９及び真性
ベース領域７を形成時のイオン注入の条件はＰを 150
［ｋｅＶ］・４×1012［ｃｍ-2］及び 400［ｋｅＶ］・
１×1013［ｃｍ-2］であり、アニールの条件は1100
［℃］・10［ｓ］である。なお、図６・図７は深さ［μ
ｍ］と不純物濃度［／ＣＣ］のグラフで、図６は図５に
おけるエミッタ領域４を通る直線Ａ上（Ｘ座標 0.0［μ
ｍ］）、また、図７では図５における真性ベース領域７
を通る直線Ｂ上（Ｘ座標 0.6［μｍ］）のグラフであ
る。深さは図５における直線Ｃ上（Ｙ座標 1.0［μ
ｍ］）を０とし、そこからの距離をあらわしている。
【００２０】図８にコレクタ電流と電流増幅率及び遮断
周波数とのグラフを示す。図８から分かるように、約10
の電流増幅率が得られており、従来の横型トランジスタ
の増幅率が約２〜３であることから、顕著な効果がある
ことが分かる。さらに、遮断周波数では１［ＧＨｚ］を
越える値を得ており、高周波動作に対応するという目的
が達せられたことが分かる。
周波数とのグラフを示す。図８から分かるように、約10
の電流増幅率が得られており、従来の横型トランジスタ
の増幅率が約２〜３であることから、顕著な効果がある
ことが分かる。さらに、遮断周波数では１［ＧＨｚ］を
越える値を得ており、高周波動作に対応するという目的
が達せられたことが分かる。
【００２１】ただし、図８はエミッタ幅・コレクタ幅・
ベース幅を 0.4［μｍ］、各窓の長さを 10 ［μｍ］、
コレクタ−ベース電圧を０［Ｖ］にした場合のグラフで
ある。
ベース幅を 0.4［μｍ］、各窓の長さを 10 ［μｍ］、
コレクタ−ベース電圧を０［Ｖ］にした場合のグラフで
ある。
【００２２】なお、必ずしも縦型トランジスタのコレク
タ領域15をエピタキシャル層３の不純物濃度より高くす
る必要はないが、このことによって、カーク効果を抑制
して遮断周波数を向上させるので、縦型トランジスタの
コレクタ領域15をエピタキシャル層３の不純物濃度より
高くしない場合に比べよりよい効果がえられる。また、
ここでは縦型トランジスタをＮＰＮ、横型トランジスタ
をＰＮＰにしたが、縦型トランジスタをＰＮＰ、横型ト
ランジスタをＮＰＮにした場合も同様の工程によって形
成でき、また、エミッタとコレクタとが逆になってもよ
い。但し、縦型トランジスタではエミッタとベースの接
する面の面積が、コレクタとベースの接する面の面積よ
り小さい方が注入効率がよくなるので、本発明の実施例
のような位置関係になるように、エミッタ領域４及びコ
レクタ領域５を形成するほうがよい。
タ領域15をエピタキシャル層３の不純物濃度より高くす
る必要はないが、このことによって、カーク効果を抑制
して遮断周波数を向上させるので、縦型トランジスタの
コレクタ領域15をエピタキシャル層３の不純物濃度より
高くしない場合に比べよりよい効果がえられる。また、
ここでは縦型トランジスタをＮＰＮ、横型トランジスタ
をＰＮＰにしたが、縦型トランジスタをＰＮＰ、横型ト
ランジスタをＮＰＮにした場合も同様の工程によって形
成でき、また、エミッタとコレクタとが逆になってもよ
い。但し、縦型トランジスタではエミッタとベースの接
する面の面積が、コレクタとベースの接する面の面積よ
り小さい方が注入効率がよくなるので、本発明の実施例
のような位置関係になるように、エミッタ領域４及びコ
レクタ領域５を形成するほうがよい。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
縦型トランジスタと横型トランジスタを同一基板上に形
成する半導体装置において、横型トランジスタの真性ベ
ース領域の直下に、高濃度の外部ベース補償拡散領域９
を適当に形成することによって真性ベース領域７の不純
物分布を最適化することによって、横型トランジスタの
ベース領域６の抵抗率を低減することができるため、高
周波動作に適応した半導体装置の作製が可能となる。
縦型トランジスタと横型トランジスタを同一基板上に形
成する半導体装置において、横型トランジスタの真性ベ
ース領域の直下に、高濃度の外部ベース補償拡散領域９
を適当に形成することによって真性ベース領域７の不純
物分布を最適化することによって、横型トランジスタの
ベース領域６の抵抗率を低減することができるため、高
周波動作に適応した半導体装置の作製が可能となる。
【００２４】また、パンチスルーのおこる場合も、エピ
タキシャル層３より真性ベース領域７の不純物濃度を高
くすることによってパンチスルーを防ぐことができる。
従って、性能がよく、高周波動作にも対応し、多機能で
低消費電力であるＬＳＩの実現に寄与するところが大き
い。
タキシャル層３より真性ベース領域７の不純物濃度を高
くすることによってパンチスルーを防ぐことができる。
従って、性能がよく、高周波動作にも対応し、多機能で
低消費電力であるＬＳＩの実現に寄与するところが大き
い。
【図１】本発明の横型トランジスタの実施例図
【図２】本発明のパンチスルーを防ぐ場合の横型トラン
ジスタの実施例図
ジスタの実施例図
【図３】本発明の縦型トランジスタと組み合わせた場合
の横型トランジスタの実施例図
の横型トランジスタの実施例図
【図４】横型トランジスタの従来例図
【図５】本発明のパンチスルーを防ぐ場合の横型トラン
ジスタにおける真性ベース領域周辺の不純物濃度の分布
図
ジスタにおける真性ベース領域周辺の不純物濃度の分布
図
【図６】本発明のパンチスルーを防ぐ場合の横型トラン
ジスタの真性ベース領域下の不純物の濃度変化を示す図
ジスタの真性ベース領域下の不純物の濃度変化を示す図
【図７】本発明のパンチスルーを防ぐ場合の横型トラン
ジスタのコレクタ領域下の不純物の濃度変化を示す図
ジスタのコレクタ領域下の不純物の濃度変化を示す図
【図８】本発明のパンチスルーを防ぐ場合の横型トラン
ジスタにおけるコレクタ電流と遮断周波数及び電流増幅
率との関係図
ジスタにおけるコレクタ電流と遮断周波数及び電流増幅
率との関係図
１ 基板 ２ 埋没拡散層 ３ エピタキシャル層 ４ エミッタ領域 ５ コレクタ領域 ６ ベース領域 ７ 真性ベース領域 ８ 外部ベース領域 ９ 外部ベース補償拡散領域 10 ベースコンタクト領域 11 エミッタ引き出し電極 12 コレクタ引き出し電極 13 ベース引き出し電極 14 エミッタ領域 15 コレクタ領域 16 コレクタコンタクト領域 17 ベース領域 18 真性ベース領域 19 外部ベース領域 20 エミッタ引き出し電極 21 コレクタ引き出し電極 22 ベース引き出し電極 23 フィールド絶縁膜 24 素子分離絶縁領域 25 絶縁膜
Claims (3)
- 【請求項１】基板（１）上に順次形成された高濃度一導
電型の埋没拡散層（２）及び低濃度一導電型エピタキシ
ャル層（３）と、 該エピタキシャル層（３）に互いに離隔して配置された
反対導電型のエミッタ領域（４）及びコレクタ領域
（５）と、 該エピタキシャル層（３）の前記エミッタ領域（４）と
コレクタ領域（５）とにはさまれた真性ベース領域
（７）となる領域の直下に、不純物濃度を該エピタキシ
ャル層（３）の不純物濃度より高く形成した外部ベース
補償拡散領域（９）とを備えた横型トランジスタを有す
ることを特徴とする半導体装置。 - 【請求項２】該外部ベース補償拡散領域（９）が、該真
性ベース領域（７）表面から外部ベース領域（８）とな
る埋没拡散層（２）にまでまたがって形成されているこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】基板（１）上に順次高濃度一導電型埋没拡
散層（２）及び低濃度一導電型エピタキシャル層（３）
を形成する工程と、 該エピタキシャル層（３）のうち横型トランジスタ形成
予定領域においてはエミッタ領域（４）を形成予定領域
とコレクタ領域（５）を形成予定領域にはさまれた第一
の領域に、縦型トランジスタ形成予定領域においてはそ
のエミッタ領域（14）の形成予定領域直下の第二の領域
に一導電型の不純物を同時に該基板（１）に導入し、該
第一の領域の不純物濃度を他の該エピタキシャル層
（３）より高くした外部ベース補償拡散領域（９）を形
成し、前記第二の領域には、そのベース領域（17）の形
成予定領域底部から前記埋没拡散層（２）に達する高濃
度コレクタ領域（15）を形成する工程と、 横型トランジスタ形成予定領域の該エピタキシャル層
（３）には、互いに離隔して配置されたエミッタ領域
（４）及びコレクタ領域（５）を形成し、縦型トランジ
スタ形成予定領域の該エピタキシャル層（３）にはベー
ス領域（17）を形成する工程と、 前記縦型トランジスタ形成予定領域の前記ベース領域
（17）の前記高濃度コレクタ領域（15）に対応する部分
に一導電型のエミッタ領域（14）を形成する工程とを少
なくとも有することを特徴とした半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23328691A JPH0574790A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23328691A JPH0574790A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574790A true JPH0574790A (ja) | 1993-03-26 |
Family
ID=16952724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23328691A Withdrawn JPH0574790A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574790A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7135364B2 (en) | 2001-04-25 | 2006-11-14 | Sanken Electric Co., Ltd. | Method of fabricating semiconductor integrated circuit |
| US7422411B2 (en) | 2001-02-26 | 2008-09-09 | Irm Llc | Gripping mechanisms, apparatus and methods |
-
1991
- 1991-09-12 JP JP23328691A patent/JPH0574790A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7422411B2 (en) | 2001-02-26 | 2008-09-09 | Irm Llc | Gripping mechanisms, apparatus and methods |
| US7135364B2 (en) | 2001-04-25 | 2006-11-14 | Sanken Electric Co., Ltd. | Method of fabricating semiconductor integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |