JPS58209158A - マスタスライス半導体装置 - Google Patents
マスタスライス半導体装置Info
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- JPS58209158A JPS58209158A JP57092737A JP9273782A JPS58209158A JP S58209158 A JPS58209158 A JP S58209158A JP 57092737 A JP57092737 A JP 57092737A JP 9273782 A JP9273782 A JP 9273782A JP S58209158 A JPS58209158 A JP S58209158A
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- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H—ELECTRICITY
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路装置に関し、！＃にマスタ・スライス
方式による論理集積回路に関する。
方式による論理集積回路に関する。
個々の入・出力端子に対応して夫々入力回路、出力回路
を有するマスク・スライス方式の論理集積回路に於ては
、七ｎら入・出力回路を構成するのに必要なトランジス
タ、抵抗等の素子群は、通常式・出力端子にほぼ対応が
つくように半導体チップ上の端子位置近次に配置さｒし
るが、上記回路を必要としない電源端子には、そｎに対
る素子群は配置さ１１ない。またケースコストを低くお
さえるために、各品植についてマスク・スライス基板で
決まる重大許容数以下の種々の必要端子数が生するのに
対応して、ケース端子数は、できるだけ必要端子数に近
いものを適用するのが好ましい。
を有するマスク・スライス方式の論理集積回路に於ては
、七ｎら入・出力回路を構成するのに必要なトランジス
タ、抵抗等の素子群は、通常式・出力端子にほぼ対応が
つくように半導体チップ上の端子位置近次に配置さｒし
るが、上記回路を必要としない電源端子には、そｎに対
る素子群は配置さ１１ない。またケースコストを低くお
さえるために、各品植についてマスク・スライス基板で
決まる重大許容数以下の種々の必要端子数が生するのに
対応して、ケース端子数は、できるだけ必要端子数に近
いものを適用するのが好ましい。
従来のマスク・スライスに於ては、その搭載可能ゲート
数がさほど大きくなく、そｔ＋ｆ応じて、必要端子数も
高々数十端子であったのが、近年の微細加工技術の進展
と伴に搭載ゲート数が増大し、最大端子数は従来の２倍
近くを必要とするに致っている。この結果、１つのマス
ク・スライス基板から派生する種々品種の端子数の範囲
は、５０端子未満のものから、１００端子以上のものに
及び非常に多様なケースが１つのマスク・スライス基板
に適用さｎることになるため、チップ歿“計の上でチッ
プ上の電源端子位置と、ケースの電源端子位置との対応
をつけるのが１．ノ１−常に困姉になってきた。
数がさほど大きくなく、そｔ＋ｆ応じて、必要端子数も
高々数十端子であったのが、近年の微細加工技術の進展
と伴に搭載ゲート数が増大し、最大端子数は従来の２倍
近くを必要とするに致っている。この結果、１つのマス
ク・スライス基板から派生する種々品種の端子数の範囲
は、５０端子未満のものから、１００端子以上のものに
及び非常に多様なケースが１つのマスク・スライス基板
に適用さｎることになるため、チップ歿“計の上でチッ
プ上の電源端子位置と、ケースの電源端子位置との対応
をつけるのが１．ノ１−常に困姉になってきた。
本発明は、この様な実情に鑑み、多様なケース上の電源
端子位置にチップ上の電源端子位置を自由に対応させら
ｆる半導体チップを提供することを目的とし、入・出力
端子近傍で、し人・出力端子に対応して入・出力回路を
構成するのに必要な素子群を廟するマスク・スライス半
導体チップに於て、電源端子にも、上記人・出力回路の
構成に必要な素子群を対応させて配置することを特徴と
する。
端子位置にチップ上の電源端子位置を自由に対応させら
ｆる半導体チップを提供することを目的とし、入・出力
端子近傍で、し人・出力端子に対応して入・出力回路を
構成するのに必要な素子群を廟するマスク・スライス半
導体チップに於て、電源端子にも、上記人・出力回路の
構成に必要な素子群を対応させて配置することを特徴と
する。
以下図を参照しながら本発明を説明１−る。第１図は従
来方法によるマスク・スライスチップの共通パタンレイ
アウトを示すもので、１かチップ外殻、２〜８及び１７
〜２３は入力端子、９〜１６は入力にも出力にもできる
端子、２４〜２９は電源端子、３０は内部論理回路部で
羊にその全体を枠で示す。又、３１〜４４は入力回路部
、４５〜５２は入力回路と出力回路を合わせた部分で、
入力回路部３１〜３４及び入力回路と出力回路を合わせ
た部分４５〜５２のいづれもその全体を単に枠で示す。
来方法によるマスク・スライスチップの共通パタンレイ
アウトを示すもので、１かチップ外殻、２〜８及び１７
〜２３は入力端子、９〜１６は入力にも出力にもできる
端子、２４〜２９は電源端子、３０は内部論理回路部で
羊にその全体を枠で示す。又、３１〜４４は入力回路部
、４５〜５２は入力回路と出力回路を合わせた部分で、
入力回路部３１〜３４及び入力回路と出力回路を合わせ
た部分４５〜５２のいづれもその全体を単に枠で示す。
又、右の一部は、左半面の折返し対線と考えて良く、図
が省略さｎている。
が省略さｎている。
さて、電源端子２４〜２９には、そｆに対応する入力回
路或いは出力回路が配置さｆｌてぃない。
路或いは出力回路が配置さｆｌてぃない。
従って同チップを搭載する全てのケースのｉｉｆ源端子
は、第１図のチップを源端子２４〜２９の位置と、う１
〈対応が付く必要があり、特に、許容最大端子数を使用
する品種では、ケースに応じて電源端子位置を変更する
ことは、入・出力回路部を有し、ない、電源端子位置を
入・出力端子として使用しなけｒばならなくなり、入・
出力端子が不足してし７まうために不可能になる。
は、第１図のチップを源端子２４〜２９の位置と、う１
〈対応が付く必要があり、特に、許容最大端子数を使用
する品種では、ケースに応じて電源端子位置を変更する
ことは、入・出力回路部を有し、ない、電源端子位置を
入・出力端子として使用しなけｒばならなくなり、入・
出力端子が不足してし７まうために不可能になる。
第２図は、本発明を８５Ｊ明するためのチップレイアウ
ト図で、５３がチップ外殻、５４〜８１がチップ端子、
８２は、内部論理回路部、８３〜１００は入力回路部、
１０１〜１１０は入力回路と出力回路とを合わせた部分
である。第２図も第１図と同様、右の−；’Ｈ左半面と
折返し対線と考スて良く図が省略さｆている。
ト図で、５３がチップ外殻、５４〜８１がチップ端子、
８２は、内部論理回路部、８３〜１００は入力回路部、
１０１〜１１０は入力回路と出力回路とを合わせた部分
である。第２図も第１図と同様、右の−；’Ｈ左半面と
折返し対線と考スて良く図が省略さｆている。
さて、第２図に於ては、チップ端子の全てに入力回路部
、又は出力回路部が対応しているので、第１図で説明し
たような、許谷琺大端子数使用時の電源端子位に変ｋに
伴う、入・出力端子不足は生じない。ところで第２図に
於て電源端子化さｎた端子部分での端子からチップ内部
への電源配線は、例えば、第３図のようになる。第３図
に於て】１１は、チップ外殻の一部１１２，１１５は夫
々再２図の端子７８及び８１に対応し、入力端子に割シ
当てらｔしたもの、１１３．１１４は、夫々第２図の端
子７９及び８０に対応し、１１３はＶＣＣ，１１４はＧ
ＮＤの夫々のｖＬ源端子に割シ当てらｎている。
、又は出力回路部が対応しているので、第１図で説明し
たような、許谷琺大端子数使用時の電源端子位に変ｋに
伴う、入・出力端子不足は生じない。ところで第２図に
於て電源端子化さｎた端子部分での端子からチップ内部
への電源配線は、例えば、第３図のようになる。第３図
に於て】１１は、チップ外殻の一部１１２，１１５は夫
々再２図の端子７８及び８１に対応し、入力端子に割シ
当てらｔしたもの、１１３．１１４は、夫々第２図の端
子７９及び８０に対応し、１１３はＶＣＣ，１１４はＧ
ＮＤの夫々のｖＬ源端子に割シ当てらｎている。
１１６〜１１９は、第２図９７〜１００に対応する入力
回路用の素子群、１２０は、端子１１４と同電位の第２
層配線１２１は端子１１３と同電位の第２１−配線で開
孔１２３〜１２６オ経由して、第１層配置１２２に飼シ
、さらに開孔１２７〜１３２を経由して、結果として端
子１１３と同電位になる第２層配線１２１に到る。
回路用の素子群、１２０は、端子１１４と同電位の第２
層配線１２１は端子１１３と同電位の第２１−配線で開
孔１２３〜１２６オ経由して、第１層配置１２２に飼シ
、さらに開孔１２７〜１３２を経由して、結果として端
子１１３と同電位になる第２層配線１２１に到る。
１３３、１３４は、ｗ１ｔｍ＝己線１２２の内部がくり
ぬかｎていることを示す。芒て、第３図にｂｓて、入力
回路用の素子群１１７，１１８では、入力回路用の配線
接続は行なわｎず、同位置では、ＶＣＣ１３５゜０ＮＤ
１２０ の電源配線が通過するだけである。同、ここに
於て、第１廣自［゛紛１２２のくりぬき和（１３３及び
１３４は、共通マスク基板上のコンタクト用開孔部のう
ち、無祈１し得ないインピーダンスを経てチップのＧＮ
Ｄ市位に導通しているものと、ＶＣＣ亀位である第１Ｆ
ＷＩ自己紛１２２との接続をさけるために設けらｎたも
のである。
ぬかｎていることを示す。芒て、第３図にｂｓて、入力
回路用の素子群１１７，１１８では、入力回路用の配線
接続は行なわｎず、同位置では、ＶＣＣ１３５゜０ＮＤ
１２０ の電源配線が通過するだけである。同、ここに
於て、第１廣自［゛紛１２２のくりぬき和（１３３及び
１３４は、共通マスク基板上のコンタクト用開孔部のう
ち、無祈１し得ないインピーダンスを経てチップのＧＮ
Ｄ市位に導通しているものと、ＶＣＣ亀位である第１Ｆ
ＷＩ自己紛１２２との接続をさけるために設けらｎたも
のである。
以上に記し、た如く、本発明によｒば、チップ上端子の
任童位置で電源嬶子化が可能［Ｚるため、禅々のケース
の電源端子位置との対応が１中に付けらｔする。この結
果、例えば、チップ端子と、ケース端子とを接続する際
のボンディング作業に最φなチップ端子全ケースに合わ
せて決めることが可能になり、また例えばケースのイン
ダクタンスによるノイズ防止のｔめ、インタフタンスを
低減するべく、品種個別にｔ源端子数をケース、チップ
伴々、増設″４−ることも自由にできる。
任童位置で電源嬶子化が可能［Ｚるため、禅々のケース
の電源端子位置との対応が１中に付けらｔする。この結
果、例えば、チップ端子と、ケース端子とを接続する際
のボンディング作業に最φなチップ端子全ケースに合わ
せて決めることが可能になり、また例えばケースのイン
ダクタンスによるノイズ防止のｔめ、インタフタンスを
低減するべく、品種個別にｔ源端子数をケース、チップ
伴々、増設″４−ることも自由にできる。
同、以上では、チップ上の全端子に入・出力回路部が対
応する例を示したが一部・であっても杢゛発明の効釆が
損わ′ｎないことは明白である。
応する例を示したが一部・であっても杢゛発明の効釆が
損わ′ｎないことは明白である。
第１図は従来のマスク・スライスチップの素子群配置の
ようすを示す平（６）図、第２図は本発明のマスク・ス
ライスチップ素子群配置のようすを示す平面図、第３図
Ｖｉ第２図に示すチップ端子の一部を電源端子化した時
のようすを示す平面図、である。 なお図１において、１・・・・・・チップ外殻、２〜２
９・・・・・・チップ端子、３０・・・・・・内部回路
部、３１〜５２・・・・・・入出力回路部、５３・・・
・・・チップ外殻、５４〜８１・・・・・・テップ端子
、８２・・・・・・内部回路部、８３〜１１０・・・・
・・入出力回路部ｓ、１１１・・・・・・チップ外殻の
一部、１１２．１１５・・・・・・イハ号片端子、１１
６〜１１９・・・入力回路用素子群、１１３，１１４・
・・・・・竜シ柑端子、１２０．１２１．、１３５−−
−−−−％２Ｗｔ配線、１２３〜１２６、 １２７〜１
３２・・・・・・プ、１層配線と第２層配置詠を接続す
るｌこめの一部、１２２・・・・・・第１−配線、１３
３１３４・・・・・・ｋｓ１層配嶽１２２の内部のくり
ぬき部分、を示す。 第１ 圀 茶２ 図 第３図
ようすを示す平（６）図、第２図は本発明のマスク・ス
ライスチップ素子群配置のようすを示す平面図、第３図
Ｖｉ第２図に示すチップ端子の一部を電源端子化した時
のようすを示す平面図、である。 なお図１において、１・・・・・・チップ外殻、２〜２
９・・・・・・チップ端子、３０・・・・・・内部回路
部、３１〜５２・・・・・・入出力回路部、５３・・・
・・・チップ外殻、５４〜８１・・・・・・テップ端子
、８２・・・・・・内部回路部、８３〜１１０・・・・
・・入出力回路部ｓ、１１１・・・・・・チップ外殻の
一部、１１２．１１５・・・・・・イハ号片端子、１１
６〜１１９・・・入力回路用素子群、１１３，１１４・
・・・・・竜シ柑端子、１２０．１２１．、１３５−−
−−−−％２Ｗｔ配線、１２３〜１２６、 １２７〜１
３２・・・・・・プ、１層配線と第２層配置詠を接続す
るｌこめの一部、１２２・・・・・・第１−配線、１３
３１３４・・・・・・ｋｓ１層配嶽１２２の内部のくり
ぬき部分、を示す。 第１ 圀 茶２ 図 第３図
Claims (1)
- 入・出力端子近傍に、原人・出力端子に対応する入・出
力回路を構成するのに必要な素子群を肩するマスク・ス
ライス半導体チップに於て、電源端子にも上記人・出力
回路の構成に必要な素子群を対応させて配置することを
特徴とするマスタデスライス半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092737A JPS58209158A (ja) | 1982-05-31 | 1982-05-31 | マスタスライス半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092737A JPS58209158A (ja) | 1982-05-31 | 1982-05-31 | マスタスライス半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58209158A true JPS58209158A (ja) | 1983-12-06 |
| JPH0141032B2 JPH0141032B2 (ja) | 1989-09-01 |
Family
ID=14062725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57092737A Granted JPS58209158A (ja) | 1982-05-31 | 1982-05-31 | マスタスライス半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58209158A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5941852A (ja) * | 1982-06-24 | 1984-03-08 | ストレイジ・テクノロジ−・パ−トナ−ズ | 集積回路チツプ |
| JPS59139646A (ja) * | 1983-01-31 | 1984-08-10 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS59159557A (ja) * | 1983-03-01 | 1984-09-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61204957A (ja) * | 1985-03-08 | 1986-09-11 | Hitachi Ltd | 大規模集積回路装置 |
| JPS61263241A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electronics Corp | ゲ−トアレイ |
| EP0563973A2 (en) * | 1992-04-01 | 1993-10-06 | Nec Corporation | Master slice integrated circuit having a reduced chip size and a reduced power supply noise |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493375A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
| JPS5561054A (en) * | 1978-10-30 | 1980-05-08 | Mitsubishi Electric Corp | Large scale integrated circuit |
| JPS58197746A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | 半導体集積回路装置 |
-
1982
- 1982-05-31 JP JP57092737A patent/JPS58209158A/ja active Granted
Patent Citations (3)
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|---|---|---|---|---|
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Cited By (9)
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|---|---|---|---|---|
| JPS5941852A (ja) * | 1982-06-24 | 1984-03-08 | ストレイジ・テクノロジ−・パ−トナ−ズ | 集積回路チツプ |
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| JPH0465547B2 (ja) * | 1983-03-01 | 1992-10-20 | Hitachi Ltd | |
| JPS61204957A (ja) * | 1985-03-08 | 1986-09-11 | Hitachi Ltd | 大規模集積回路装置 |
| JPS61263241A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electronics Corp | ゲ−トアレイ |
| EP0563973A2 (en) * | 1992-04-01 | 1993-10-06 | Nec Corporation | Master slice integrated circuit having a reduced chip size and a reduced power supply noise |
| EP0563973A3 (en) * | 1992-04-01 | 1994-08-10 | Nec Corp | Master slice integrated circuit having a reduced chip size and a reduced power supply noise |
| US5422441A (en) * | 1992-04-01 | 1995-06-06 | Nec Corporation | Master slice integrated circuit having a reduced chip size and a reduced power supply noise |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0141032B2 (ja) | 1989-09-01 |
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