JPH03259561A - 半導体装置 - Google Patents
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- JPH03259561A JPH03259561A JP2058924A JP5892490A JPH03259561A JP H03259561 A JPH03259561 A JP H03259561A JP 2058924 A JP2058924 A JP 2058924A JP 5892490 A JP5892490 A JP 5892490A JP H03259561 A JPH03259561 A JP H03259561A
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- 238000004519 manufacturing process Methods 0.000 abstract description 4
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要]
半導体装置に係り、詳しくは半導体装置上に形成される
抵抗素子に関し、 半導体装置上に形成される複数の入力回路又は出力回路
における抵抗素子を同一抵抗値とすることを目的とし、 同一抵抗値の抵抗素子を含んで構成される複数の入力回
路又は出力回路を形成した半導体装置において、各入力
回路又は各出力回路における前記同一抵抗値の抵抗素子
の配置方向が同一となるように形成した。
抵抗素子に関し、 半導体装置上に形成される複数の入力回路又は出力回路
における抵抗素子を同一抵抗値とすることを目的とし、 同一抵抗値の抵抗素子を含んで構成される複数の入力回
路又は出力回路を形成した半導体装置において、各入力
回路又は各出力回路における前記同一抵抗値の抵抗素子
の配置方向が同一となるように形成した。
[産業上の利用分野]
本発明は半導体装置に係り、詳しくは半導体装置上に形
成される抵抗素子に関するものである。
成される抵抗素子に関するものである。
近年の半導体装置では、複数の入力回路又は出力回路を
構成する際、その入力又は出力特性を均一化するために
、各入力回路又は出力回路に同一抵抗値の抵抗素子を内
蔵することが要求されている。そのため、半導体装置上
に同一抵抗値の複数個の抵抗素子を形成する必要がある
。
構成する際、その入力又は出力特性を均一化するために
、各入力回路又は出力回路に同一抵抗値の抵抗素子を内
蔵することが要求されている。そのため、半導体装置上
に同一抵抗値の複数個の抵抗素子を形成する必要がある
。
[従来の技術]
従来、半導体装置上に同一抵抗値の抵抗素子を含んで構
成される複数の入力回路又は出力回路を形成する場合に
は、同一形状のものを複数形成していた。
成される複数の入力回路又は出力回路を形成する場合に
は、同一形状のものを複数形成していた。
即ち、第3図に示す半導体装置では、チップ1の周縁に
平行に設けられた電源ラインVcc及び電源ラインVs
s間に第1及び第2の出力回路2,3が設けられている
。出力回路2は出力パッド4と、同パッド4を挟むよう
に配設されたPチャネル及びNチャネルトランジスタ5
,6と、Pチャネル及びNチャネルトランジスタ5,6
と出力パッド4とを接続する同一形状をなす抵抗素子R
1゜R2とから構成され、抵抗素子R1,R2の配置方
向は同一となっている。そして、Pチャネルトランジス
タ5は電源ラインVccに接続され、Nチャネルトラン
ジスタ6は電源ラインVssに接続されている。
平行に設けられた電源ラインVcc及び電源ラインVs
s間に第1及び第2の出力回路2,3が設けられている
。出力回路2は出力パッド4と、同パッド4を挟むよう
に配設されたPチャネル及びNチャネルトランジスタ5
,6と、Pチャネル及びNチャネルトランジスタ5,6
と出力パッド4とを接続する同一形状をなす抵抗素子R
1゜R2とから構成され、抵抗素子R1,R2の配置方
向は同一となっている。そして、Pチャネルトランジス
タ5は電源ラインVccに接続され、Nチャネルトラン
ジスタ6は電源ラインVssに接続されている。
又、出力回路3も前記出力回路2と同様に、出力パッド
4、電源ラインVccに接続されたPチャネルトランジ
スタ5、電源ラインVssに接続されたNチャネルトラ
ンジスタ6、及び前記抵抗素子R1,R2と同一形状を
なす抵抗素子R3,R4とから構成され、両抵抗素子R
3,R4と出力回路2における抵抗素子R1,R2とは
それらの配置方向のみが異なっている。
4、電源ラインVccに接続されたPチャネルトランジ
スタ5、電源ラインVssに接続されたNチャネルトラ
ンジスタ6、及び前記抵抗素子R1,R2と同一形状を
なす抵抗素子R3,R4とから構成され、両抵抗素子R
3,R4と出力回路2における抵抗素子R1,R2とは
それらの配置方向のみが異なっている。
[発明が解決しようとする課題]
しかしながら、従来ではレイアウト設計データに従って
チップ上に実際にこれらの抵抗素子を形成する場合、ウ
ェハが完全な平板ではなく若干湾曲していたり、製造装
置の影響等を受け、形成上の誤差が発生する。
チップ上に実際にこれらの抵抗素子を形成する場合、ウ
ェハが完全な平板ではなく若干湾曲していたり、製造装
置の影響等を受け、形成上の誤差が発生する。
即ち、レイアウト設計データにおいて例えば長辺を50
μm、短辺を20μmとし、長辺方向に使用される抵抗
素子RをXY直交座標系に配置する場合、第4図(a)
に示すように長辺がX軸と平行となるように配置した抵
抗素子Rxと、第4図(C)に示すように長辺がY軸と
平行となるように配置した抵抗素子Ryとにおいて、そ
の理論抵抗値はいずれも (但し、rは単位面積当たりの抵抗値)となる。
μm、短辺を20μmとし、長辺方向に使用される抵抗
素子RをXY直交座標系に配置する場合、第4図(a)
に示すように長辺がX軸と平行となるように配置した抵
抗素子Rxと、第4図(C)に示すように長辺がY軸と
平行となるように配置した抵抗素子Ryとにおいて、そ
の理論抵抗値はいずれも (但し、rは単位面積当たりの抵抗値)となる。
ところが、チップ上に実際に抵抗素子を形成する際、チ
ップのX軸方向に10%、Y軸方向に5%の形成上の誤
差が生じるものとすると、第4図(a)に示す抵抗素子
Rxの設計データに基づいて形成される抵抗素子Rxl
は、第4図(b)に示すように長辺が55μm、短辺が
21μmとなり、その長辺方向における抵抗値は となる。
ップのX軸方向に10%、Y軸方向に5%の形成上の誤
差が生じるものとすると、第4図(a)に示す抵抗素子
Rxの設計データに基づいて形成される抵抗素子Rxl
は、第4図(b)に示すように長辺が55μm、短辺が
21μmとなり、その長辺方向における抵抗値は となる。
又、第4図(C)に示す抵抗素子Ryの設計データに基
づいて形成される抵抗素子Rylは、第4図(d)に示
すように長辺が52,5μm、短辺が22μmとなり、
その長辺方向における抵抗値はとなる。
づいて形成される抵抗素子Rylは、第4図(d)に示
すように長辺が52,5μm、短辺が22μmとなり、
その長辺方向における抵抗値はとなる。
このように、従来ではレイアウト設計データにおいて同
一抵抗値となるように同一形状とした抵抗素子Rx、R
yであっても、抵抗素子RxとRYとの配置方向が異な
ると、実際に形成された各抵抗素子Rxl、Rylの抵
抗値が異なる。
一抵抗値となるように同一形状とした抵抗素子Rx、R
yであっても、抵抗素子RxとRYとの配置方向が異な
ると、実際に形成された各抵抗素子Rxl、Rylの抵
抗値が異なる。
このため、ICチップの入出力回路を介して信号が人出
力する場合、この抵抗値の差により入出力信号にバラツ
キが生じる。入出力信号のバラツキを許容するように回
路を構成していれば、このバラツキには対応できるが、
近年は半導体装置内部、及び周辺回路自体、許容できる
範囲は小さくなってきている。又、通信のインターフェ
ースをとる場合、出力インピーダンスが例えば300Ω
のように規格化されている場合、トランジスタで抵抗を
作ったのでは抵抗バラツキが大きく、一方、抵抗素子で
作ったのではバラツキがあり、300Ωという規格に合
った抵抗値を得ることは難しかった。
力する場合、この抵抗値の差により入出力信号にバラツ
キが生じる。入出力信号のバラツキを許容するように回
路を構成していれば、このバラツキには対応できるが、
近年は半導体装置内部、及び周辺回路自体、許容できる
範囲は小さくなってきている。又、通信のインターフェ
ースをとる場合、出力インピーダンスが例えば300Ω
のように規格化されている場合、トランジスタで抵抗を
作ったのでは抵抗バラツキが大きく、一方、抵抗素子で
作ったのではバラツキがあり、300Ωという規格に合
った抵抗値を得ることは難しかった。
これとは別に、LSI設計者にしてみれば、上記のよう
に抵抗値がバラライたのでは、自分の設計とのくい違い
が生じてしまい、このくい違いを考慮して設計するとい
った面倒があった。
に抵抗値がバラライたのでは、自分の設計とのくい違い
が生じてしまい、このくい違いを考慮して設計するとい
った面倒があった。
本発明は上記問題点を解決するためになされたものであ
って、その目的は半導体装置上に形成される複数の入力
回路又は出力回路における抵抗素子を同一抵抗値とする
ことができる半導体装置を提供することにある。
って、その目的は半導体装置上に形成される複数の入力
回路又は出力回路における抵抗素子を同一抵抗値とする
ことができる半導体装置を提供することにある。
[課題を解決するための手段]
本発明は上記目的を達成するため、同一抵抗値の抵抗素
子を含んで構成される複数の入力回路又は出力回路を形
成した半導体装置において、各入力回路又は各出力回路
における前記同一抵抗値の抵抗素子の配置方向が同一と
なるように形成した。
子を含んで構成される複数の入力回路又は出力回路を形
成した半導体装置において、各入力回路又は各出力回路
における前記同一抵抗値の抵抗素子の配置方向が同一と
なるように形成した。
[作用]
ウェハの湾曲、製造装置の影響等により複数の異なる方
向における誤差が異なっていたとしても、各入力回路又
は各出力回路に含まれる同一抵抗値の抵抗素子の配置方
向を同一にしたので、各方向について各抵抗素子の誤差
は同一となるため、その配置方向における抵抗値は同一
となる。
向における誤差が異なっていたとしても、各入力回路又
は各出力回路に含まれる同一抵抗値の抵抗素子の配置方
向を同一にしたので、各方向について各抵抗素子の誤差
は同一となるため、その配置方向における抵抗値は同一
となる。
[実施例コ
以下、本発明を半導体装置の出力回路に具体化した一実
施例を第1,2図に従って説明する。
施例を第1,2図に従って説明する。
尚、説明の便宜上、第3図と同様の構成については同一
の符号を付してその説明を一部省略する。
の符号を付してその説明を一部省略する。
第2図はチップ上に形成される出力回路の回路図を示し
ている。
ている。
そして、第1図に示すように、チップ1上において、出
力回路2の抵抗素子R1,R2、及び出力回路3の抵抗
素子R3,R4はポリシリコンにより同一形状に形成さ
れるとともに、その配置方向が同一となるように配置さ
れている。このため、各抵抗素子R1−R4の抵抗値は
同一となる。
力回路2の抵抗素子R1,R2、及び出力回路3の抵抗
素子R3,R4はポリシリコンにより同一形状に形成さ
れるとともに、その配置方向が同一となるように配置さ
れている。このため、各抵抗素子R1−R4の抵抗値は
同一となる。
即ち、各抵抗素子R1−R4は同一方向に配置されてい
るので、ウェハの湾曲、製造装置の影響等により第4図
(b)で示したように複数の異なる方向(X軸方向、Y
軸方向)における誤差が異なっていたとしても、各方向
(X軸方向、Y軸方向)について各抵抗素子R1−R4
の誤差は同一となる。このため、各抵抗素子R1〜R4
の抵抗値を同一とすることができ、各出力回路2,3の
精度を向上することができる。
るので、ウェハの湾曲、製造装置の影響等により第4図
(b)で示したように複数の異なる方向(X軸方向、Y
軸方向)における誤差が異なっていたとしても、各方向
(X軸方向、Y軸方向)について各抵抗素子R1−R4
の誤差は同一となる。このため、各抵抗素子R1〜R4
の抵抗値を同一とすることができ、各出力回路2,3の
精度を向上することができる。
尚、LSI内ですべての入出力回路の抵抗素子を同一方
向に向けておくこともできる。又、規格等により出力、
又は入力するときのインピーダンスが規定された箇所等
、正確な抵抗値を必要とする場所を選んで抵抗素子を同
一方向にしてもよい。
向に向けておくこともできる。又、規格等により出力、
又は入力するときのインピーダンスが規定された箇所等
、正確な抵抗値を必要とする場所を選んで抵抗素子を同
一方向にしてもよい。
又、本実施例では出力回路2,3に実施したが、チップ
1上に形成される複数の入力回路に実施してもよい。
1上に形成される複数の入力回路に実施してもよい。
[発明の効果]
以上詳述したように、本発明によれば半導体装置上に形
成される複数の入力回路又は出力回路における抵抗素子
を同一抵抗値とすることができる優れた効果がある。
成される複数の入力回路又は出力回路における抵抗素子
を同一抵抗値とすることができる優れた効果がある。
第2図は出力回路の回路図、
第3図は従来における半導体装置の出力回路の一部を示
す図、 第4図(a)、 (C)はレイアウト設計データにおけ
る抵抗素子を示す図、 第4図(b)、 (d)は半導体装置上に形成された抵
抗素子を示す図である。
す図、 第4図(a)、 (C)はレイアウト設計データにおけ
る抵抗素子を示す図、 第4図(b)、 (d)は半導体装置上に形成された抵
抗素子を示す図である。
図において、
■はチップ、
2.3は出力回路、
R1−R4は抵抗素子である。
第1図は本発明を半導体装置の出力回路に具体化した一
実施例の要部を示す図、 第 1 図 第3図 従、iUlおける半S#装雪の出力回路の一部を示す図
図面その1 第 2 図 出力回路の回VA図 図面その2 図面その3 螢図面無し 第 図 (a) (b) し くC) (d) × ×
実施例の要部を示す図、 第 1 図 第3図 従、iUlおける半S#装雪の出力回路の一部を示す図
図面その1 第 2 図 出力回路の回VA図 図面その2 図面その3 螢図面無し 第 図 (a) (b) し くC) (d) × ×
Claims (1)
- 【特許請求の範囲】 同一抵抗値の抵抗素子を含んで構成される複数の入力回
路又は出力回路を形成した半導体装置において、 各入力回路又は各出力回路における前記同一抵抗値の抵
抗素子を配置方向が同一となるように形成したことを特
徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2058924A JPH03259561A (ja) | 1990-03-09 | 1990-03-09 | 半導体装置 |
EP19910103397 EP0445765A3 (en) | 1990-03-09 | 1991-03-06 | Semiconductor integrated circuit having an oriented resistance pattern |
US07/666,765 US5146113A (en) | 1990-03-09 | 1991-03-08 | Semiconductor integrated circuit having an oriented resistance pattern |
KR1019910003803A KR950007574B1 (ko) | 1990-03-09 | 1991-03-09 | 방향처리된 저항패턴을 갖춘 반도체 집적회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2058924A JPH03259561A (ja) | 1990-03-09 | 1990-03-09 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03259561A true JPH03259561A (ja) | 1991-11-19 |
Family
ID=13098376
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2058924A Pending JPH03259561A (ja) | 1990-03-09 | 1990-03-09 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5146113A (ja) |
EP (1) | EP0445765A3 (ja) |
JP (1) | JPH03259561A (ja) |
KR (1) | KR950007574B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2013229509A (ja) * | 2012-04-26 | 2013-11-07 | Renesas Electronics Corp | 半導体装置 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
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DE4301552A1 (de) * | 1993-01-21 | 1994-07-28 | Telefunken Microelectron | Integrierte Leistungswiderstandsanordnung |
SE504521C2 (sv) * | 1995-06-01 | 1997-02-24 | Ericsson Telefon Ab L M | Multiplexor, skyddskopplingsenhet, telekommunikationsnät samt förfarande vid multiplexering |
SE504533C2 (sv) * | 1995-06-01 | 1997-03-03 | Ericsson Telefon Ab L M | Demultiplexor, skyddsomkopplingsenhet, telekommunikationsnät samt förfarande vid demultiplexering |
CN104094403B (zh) | 2011-12-23 | 2017-03-22 | 英特尔公司 | 具有使用者可选值的工艺可调式电阻器 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPS58190036A (ja) * | 1982-04-23 | 1983-11-05 | Fujitsu Ltd | ゲ−ト・アレイ大規模集積回路装置 |
JPH061833B2 (ja) * | 1982-11-11 | 1994-01-05 | 株式会社東芝 | Mos形半導体装置 |
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JPH065749B2 (ja) * | 1986-05-22 | 1994-01-19 | 日本電気株式会社 | 半導体装置 |
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US4890019A (en) * | 1988-09-20 | 1989-12-26 | Digital Equipment Corporation | Bilingual CMOS to ECL output buffer |
-
1990
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1991
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Publication number | Priority date | Publication date | Assignee | Title |
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