JPH09148545A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH09148545A JPH09148545A JP30315395A JP30315395A JPH09148545A JP H09148545 A JPH09148545 A JP H09148545A JP 30315395 A JP30315395 A JP 30315395A JP 30315395 A JP30315395 A JP 30315395A JP H09148545 A JPH09148545 A JP H09148545A
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- JP
- Japan
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- cell
- aluminum
- wiring
- pad
- wirings
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】半導体集積回路の多ピンゲートアレイ（Ｇ／
Ａ）に関し、Ｉ／Ｏ領域面積の小さな多ピンゲートアレ
イを提供する。 【解決手段】ゲートアレイのＩ／Ｏセル領域において、
パッドと、Ｉ／Ｏセルと、前記パッドと前記Ｉ／Ｏセル
を接続するアルミ配線と、前記Ｉ／Ｏセル上に配線され
た電源配線とからなり、前記アルミ配線を構成するアル
ミ層と、前記電源配線を構成するアルミ層が異なる。ま
た、前記アルミ配線が前記電源配線と交差して、前記パ
ッドと前記Ｉ／Ｏセルを接続している。 【効果】多ピン対応のゲートアレイにおいて、パッドと
Ｉ／Ｏセルのスペースを最小限にする事ができる為、Ｉ
／Ｏ領域の面積を小さくすることができるという効果が
ある。また、これによりチップサイズを小さくし、チッ
プコストを安くできるという効果もある。
Ａ）に関し、Ｉ／Ｏ領域面積の小さな多ピンゲートアレ
イを提供する。 【解決手段】ゲートアレイのＩ／Ｏセル領域において、
パッドと、Ｉ／Ｏセルと、前記パッドと前記Ｉ／Ｏセル
を接続するアルミ配線と、前記Ｉ／Ｏセル上に配線され
た電源配線とからなり、前記アルミ配線を構成するアル
ミ層と、前記電源配線を構成するアルミ層が異なる。ま
た、前記アルミ配線が前記電源配線と交差して、前記パ
ッドと前記Ｉ／Ｏセルを接続している。 【効果】多ピン対応のゲートアレイにおいて、パッドと
Ｉ／Ｏセルのスペースを最小限にする事ができる為、Ｉ
／Ｏ領域の面積を小さくすることができるという効果が
ある。また、これによりチップサイズを小さくし、チッ
プコストを安くできるという効果もある。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の多
ピンゲートアレイに関する。
ピンゲートアレイに関する。
【０００２】
【従来の技術】従来の多ピンゲートアレイ（Ｇ／Ａ）は
図２のＩ／Ｏ領域の構成図に示されるように、ＩＣ外部
との接続を行う為に設けられたパッド２０１と、ＩＣ外
部からの信号を受け取る入力セルやＩＣ外部へ信号を伝
播する出力セル等を構成するＩ／Ｏセル２０２とを分離
し、Ｉ／Ｏ接続用アルミ配線２０３によりパッド２０１
とＩ／Ｏセル２０２を接続することによりＩ／Ｏ領域を
構成していた。
図２のＩ／Ｏ領域の構成図に示されるように、ＩＣ外部
との接続を行う為に設けられたパッド２０１と、ＩＣ外
部からの信号を受け取る入力セルやＩＣ外部へ信号を伝
播する出力セル等を構成するＩ／Ｏセル２０２とを分離
し、Ｉ／Ｏ接続用アルミ配線２０３によりパッド２０１
とＩ／Ｏセル２０２を接続することによりＩ／Ｏ領域を
構成していた。
【０００３】この時、Ｉ／Ｏセル２０２に電源を供給す
る為に設けられた電源配線２０４、２０５、２０６、２
０７とＩ／Ｏ接続用アルミ配線２０３は同一のアルミ配
線層で形成されていた。
る為に設けられた電源配線２０４、２０５、２０６、２
０７とＩ／Ｏ接続用アルミ配線２０３は同一のアルミ配
線層で形成されていた。
【０００４】
【発明が解決しようとする課題】しかし前述の従来技術
では、電源配線とＩ／Ｏ接続用アルミ配線が同一のアル
ミ配線層で形成されている為、Ｉ／ＯセルとＩ／Ｏ接続
用アルミ配線の接続部はＩ／Ｏセルのチップ外周側に限
定されてしまい、Ｉ／Ｏ接続用アルミ配線領域面積の増
加、つまりチップ面積の増加しいてはチップコストの増
加につながるという問題点を有する。
では、電源配線とＩ／Ｏ接続用アルミ配線が同一のアル
ミ配線層で形成されている為、Ｉ／ＯセルとＩ／Ｏ接続
用アルミ配線の接続部はＩ／Ｏセルのチップ外周側に限
定されてしまい、Ｉ／Ｏ接続用アルミ配線領域面積の増
加、つまりチップ面積の増加しいてはチップコストの増
加につながるという問題点を有する。
【０００５】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは、Ｉ／Ｏ領域面積の
小さな多ピンＧ／Ａを提供する事にある。
るもので、その目的とするところは、Ｉ／Ｏ領域面積の
小さな多ピンＧ／Ａを提供する事にある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
ゲートアレイのＩ／Ｏセル領域において、パッドと、Ｉ
／Ｏセルと、前記パッドと前記Ｉ／Ｏセルを接続するア
ルミ配線と、前記Ｉ／Ｏセル上に配線された電源配線と
からなり、前記アルミ配線を構成するアルミ層と、前記
電源配線を構成するアルミ層が異なることを特徴とす
る。
ゲートアレイのＩ／Ｏセル領域において、パッドと、Ｉ
／Ｏセルと、前記パッドと前記Ｉ／Ｏセルを接続するア
ルミ配線と、前記Ｉ／Ｏセル上に配線された電源配線と
からなり、前記アルミ配線を構成するアルミ層と、前記
電源配線を構成するアルミ層が異なることを特徴とす
る。
【０００７】また、前記アルミ配線が前記電源配線と交
差して、前記パッドと前記Ｉ／Ｏセルを接続しているこ
とを特徴とする。
差して、前記パッドと前記Ｉ／Ｏセルを接続しているこ
とを特徴とする。
【０００８】
【発明の実施の形態】本発明の第１の実施例として図１
に多ピンＧ／ＡのＩ／Ｏ領域の構成図を示す。
に多ピンＧ／ＡのＩ／Ｏ領域の構成図を示す。
【０００９】図１において、ＩＣ外部との接続を行う為
のパッド１０１がＩＣの最外周部に設けられている。こ
の時、同一のチップサイズにおいてもより多くのパッド
を設ける為にチップコーナー部のスペースにもパッド１
０１を設置している。
のパッド１０１がＩＣの最外周部に設けられている。こ
の時、同一のチップサイズにおいてもより多くのパッド
を設ける為にチップコーナー部のスペースにもパッド１
０１を設置している。
【００１０】また、１層目アルミおよび２層目アルミを
用いてカスタマイズされ、ＩＣ外部からの信号をＩＣ内
部へ伝播する入力セルや、ＩＣ内部からの信号をＩＣ外
部へ伝播する出力セルや、入力セルと出力セルを兼用す
る双方向セル、および電源セルを構成する事ができるＩ
／Ｏセル１０２がパッド１０１の内側にアレイ配置され
ている。
用いてカスタマイズされ、ＩＣ外部からの信号をＩＣ内
部へ伝播する入力セルや、ＩＣ内部からの信号をＩＣ外
部へ伝播する出力セルや、入力セルと出力セルを兼用す
る双方向セル、および電源セルを構成する事ができるＩ
／Ｏセル１０２がパッド１０１の内側にアレイ配置され
ている。
【００１１】また、論理回路を構成する為に基本セルを
アレイ配置した、内部セル領域１０８がＩ／Ｏセル１０
２の内側に配置されている。
アレイ配置した、内部セル領域１０８がＩ／Ｏセル１０
２の内側に配置されている。
【００１２】また、Ｉ／Ｏセル１０２上には、第一の電
位電源（ＶＤＤ）配線１０４、１０６と、接地電位電源
（ＶＳＳ）配線１０５、１０７が２層目アルミを用いて
配線されており、Ｉ／Ｏセル１０２内のＰｃｈトランジ
スタおよびＮｃｈトランジスタに電位を供給している。
位電源（ＶＤＤ）配線１０４、１０６と、接地電位電源
（ＶＳＳ）配線１０５、１０７が２層目アルミを用いて
配線されており、Ｉ／Ｏセル１０２内のＰｃｈトランジ
スタおよびＮｃｈトランジスタに電位を供給している。
【００１３】また、パッド１０１と、Ｉ／Ｏセル１０２
を接続する為のＩ／Ｏ接続用アルミ配線１０３は３層目
アルミで構成されている。
を接続する為のＩ／Ｏ接続用アルミ配線１０３は３層目
アルミで構成されている。
【００１４】ここで、各パッド１０１と各Ｉ／Ｏセル１
０２の配置関係が各組み合わせごとに異なる為、Ｉ／Ｏ
接続用アルミ配線１０３の配線領域は多ピン化をするの
につれて増加するが、ＶＤＤ配線１０４、１０６およ
び、ＶＳＳ配線１０５、１０７のアルミ配線層と、Ｉ／
Ｏ接続用アルミ配線１０３のアルミ配線層が異なる為、
Ｉ／Ｏ接続用アルミ配線１０３は、ＶＤＤ配線１０４、
１０６およびＶＳＳ配線１０５、１０７上を交差して配
線することが可能となる。この為、Ｉ／Ｏセル１０３は
パッド１０１とのスペースを最小限にして配置すること
が可能であり、また、パッド１０１とＩ／Ｏセル１０２
の接続は、ＶＤＤ配線１０４とＶＳＳ配線１０５の間で
行っている。
０２の配置関係が各組み合わせごとに異なる為、Ｉ／Ｏ
接続用アルミ配線１０３の配線領域は多ピン化をするの
につれて増加するが、ＶＤＤ配線１０４、１０６およ
び、ＶＳＳ配線１０５、１０７のアルミ配線層と、Ｉ／
Ｏ接続用アルミ配線１０３のアルミ配線層が異なる為、
Ｉ／Ｏ接続用アルミ配線１０３は、ＶＤＤ配線１０４、
１０６およびＶＳＳ配線１０５、１０７上を交差して配
線することが可能となる。この為、Ｉ／Ｏセル１０３は
パッド１０１とのスペースを最小限にして配置すること
が可能であり、また、パッド１０１とＩ／Ｏセル１０２
の接続は、ＶＤＤ配線１０４とＶＳＳ配線１０５の間で
行っている。
【００１５】このように、多ピン対応のＧ／Ａにおいて
もＩ／Ｏ領域の面積を最小限にすることが可能となる。
もＩ／Ｏ領域の面積を最小限にすることが可能となる。
【００１６】また、図１において、３層アルミ配線を用
いたが、これは４層アルミ配線以上のＧ／Ａにおいても
同様に対応する。
いたが、これは４層アルミ配線以上のＧ／Ａにおいても
同様に対応する。
【００１７】また、図１において、ＶＤＤの１電源を用
いたが、これは２電源以上の電源供給を行うＧ／Ａにお
いても同様に対応する。
いたが、これは２電源以上の電源供給を行うＧ／Ａにお
いても同様に対応する。
【００１８】また、図１において、パッド１０１とＩ／
Ｏセル１０２の接続を、ＶＤＤ配線１０４とＶＳＳ配線
１０５の間で行ったが、これは全ての電源配線間での接
続においても同様に対応する。
Ｏセル１０２の接続を、ＶＤＤ配線１０４とＶＳＳ配線
１０５の間で行ったが、これは全ての電源配線間での接
続においても同様に対応する。
【００１９】また、図１において、パッド１０１とＩ／
Ｏセル１０２の全ての接続を、同一の電源配線間で行っ
たが、これは各パッドごとに接続場所を変えた場合にお
いても同様に対応する。
Ｏセル１０２の全ての接続を、同一の電源配線間で行っ
たが、これは各パッドごとに接続場所を変えた場合にお
いても同様に対応する。
【００２０】
【発明の効果】以上述べたように本発明によれば、多ピ
ン対応のＧ／Ａにおいて、Ｉ／Ｏ領域の面積を最小限に
することができるという効果がある。また、これにより
チップサイズを小さくし、チップコストを安くできると
いう効果もある。
ン対応のＧ／Ａにおいて、Ｉ／Ｏ領域の面積を最小限に
することができるという効果がある。また、これにより
チップサイズを小さくし、チップコストを安くできると
いう効果もある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す多ピンＧ／ＡのＩ
／Ｏ領域の構成図。
／Ｏ領域の構成図。
【図２】従来例を示す多ピンＧ／ＡのＩ／Ｏ領域の構成
図。
図。
１０１、２０１ パッド １０２、２０２ Ｉ／Ｏセル １０３、２０３ Ｉ／Ｏ接続用アルミ配線 １０４、１０５、１０６、１０７、２０４、２０５、２
０６、２０７ 電源配線 １０８ 内部セル領域
０６、２０７ 電源配線 １０８ 内部セル領域
Claims (2)
- 【請求項１】ゲートアレイのＩ／Ｏセル領域において、
パッドと、Ｉ／Ｏセルと、前記パッドと前記Ｉ／Ｏセル
を接続するアルミ配線と、前記Ｉ／Ｏセル上に配線され
た電源配線とからなり、前記アルミ配線を構成するアル
ミ層と、前記電源配線を構成するアルミ層が異なること
を特徴とした半導体装置。 - 【請求項２】前記アルミ配線が前記電源配線と交差し
て、前記パッドと前記Ｉ／Ｏセルを接続していることを
特徴とした、請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30315395A JPH09148545A (ja) | 1995-11-21 | 1995-11-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30315395A JPH09148545A (ja) | 1995-11-21 | 1995-11-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148545A true JPH09148545A (ja) | 1997-06-06 |
Family
ID=17917524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30315395A Withdrawn JPH09148545A (ja) | 1995-11-21 | 1995-11-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148545A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005116861A (ja) * | 2003-10-09 | 2005-04-28 | Renesas Technology Corp | 半導体装置およびそのレイアウト方法 |
| US8344392B2 (en) | 2011-05-12 | 2013-01-01 | Epistar Corporation | Light-emitting element and the manufacturing method thereof |
-
1995
- 1995-11-21 JP JP30315395A patent/JPH09148545A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005116861A (ja) * | 2003-10-09 | 2005-04-28 | Renesas Technology Corp | 半導体装置およびそのレイアウト方法 |
| JP4624660B2 (ja) * | 2003-10-09 | 2011-02-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8344392B2 (en) | 2011-05-12 | 2013-01-01 | Epistar Corporation | Light-emitting element and the manufacturing method thereof |
| US8754439B2 (en) | 2011-05-12 | 2014-06-17 | Epistar Corporation | Light-emitting element and the manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031201 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20031209 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A761 | Written withdrawal of application |
Effective date: 20040209 Free format text: JAPANESE INTERMEDIATE CODE: A761 |