JPS5941852A - 集積回路チツプ - Google Patents
集積回路チツプInfo
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- JPS5941852A JPS5941852A JP58114112A JP11411283A JPS5941852A JP S5941852 A JPS5941852 A JP S5941852A JP 58114112 A JP58114112 A JP 58114112A JP 11411283 A JP11411283 A JP 11411283A JP S5941852 A JPS5941852 A JP S5941852A
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- transistors
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Links
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路チップ特に大規模並びに超大規模集積
回路チップ(LSI及びVLSI)の製造に関し、特に
、相補形金属酸化膜半導体(CMO8)製蓋を用いた集
積回路に使用するための入出力駆動回路の設計と製造に
関する。
回路チップ(LSI及びVLSI)の製造に関し、特に
、相補形金属酸化膜半導体(CMO8)製蓋を用いた集
積回路に使用するための入出力駆動回路の設計と製造に
関する。
LSIとVLS Iチップは所望の回路を形成するため
に相互に接続したきわめて多数のトランジスタを含んだ
内部回路゛を有する。
に相互に接続したきわめて多数のトランジスタを含んだ
内部回路゛を有する。
内部回路は入出力駆動回路或はパワー供給接続によって
チップの入出力パッドに接続される。最近開発されたチ
ップは内部回路中の数千のトランジスタと数百の入出カ
ッ’? ラドを有している。
チップの入出力パッドに接続される。最近開発されたチ
ップは内部回路中の数千のトランジスタと数百の入出カ
ッ’? ラドを有している。
最近のLSI及びVLSILSIチラノ素子の規則的配
列即ち、縦横に多数並べられた数千の全く同一のトラン
ジスタから成る内部回路を用いている。
列即ち、縦横に多数並べられた数千の全く同一のトラン
ジスタから成る内部回路を用いている。
この構成部分は論理配列と呼ばれている。論理配列は基
板にトランジスタを形成するための半導体基板上に異な
るマスクツやターンを連続的に露呈するためのフォトマ
スキング技術を用いて形成スることができる。特別な集
積回路を生産するために、トランジスタは基板上に形成
された金属化層によって選択的に相互に接続される。金
属化層は又フォトマスキング技術を用いることによって
も形成される。異なる金属化パターンの採用によって、
種々の集積回路を、全く同一の論理配列を用いて生産す
ることができる。このことは、一つ或は二つだけの新し
いフォトマスクパターンを各折しいチップに対して設計
すればよいので、設計過程をきわめて簡単化できる。
板にトランジスタを形成するための半導体基板上に異な
るマスクツやターンを連続的に露呈するためのフォトマ
スキング技術を用いて形成スることができる。特別な集
積回路を生産するために、トランジスタは基板上に形成
された金属化層によって選択的に相互に接続される。金
属化層は又フォトマスキング技術を用いることによって
も形成される。異なる金属化パターンの採用によって、
種々の集積回路を、全く同一の論理配列を用いて生産す
ることができる。このことは、一つ或は二つだけの新し
いフォトマスクパターンを各折しいチップに対して設計
すればよいので、設計過程をきわめて簡単化できる。
論理配列の使用にも拘らず、今壕でのLSI及びVLS
Iチップの設計の融通性は、論理配列を生み出す場合に
、夫々の入出力パッドの機能が固定されているという事
で制限されていた。即ち、各人出力パッドの機能は金属
化パターンが集積回路を完成するのに付加される時に変
えることができず、論理配列を作る時に決定される。一
つのチップ形成のために用いられる論理配列の各人出カ
神ッドのこの固定した性質が配列の自由と設計の融通性
を制限している。
Iチップの設計の融通性は、論理配列を生み出す場合に
、夫々の入出力パッドの機能が固定されているという事
で制限されていた。即ち、各人出力パッドの機能は金属
化パターンが集積回路を完成するのに付加される時に変
えることができず、論理配列を作る時に決定される。一
つのチップ形成のために用いられる論理配列の各人出カ
神ッドのこの固定した性質が配列の自由と設計の融通性
を制限している。
本発明の目的は各ノ4ッドの機能がプログラマブルであ
る即ち、内部回路論理配列の相互接続が達成されると同
時に、人出カッやラドの機能が選択可能であるような論
理配列でできた集積回路を提供することである。
る即ち、内部回路論理配列の相互接続が達成されると同
時に、人出カッやラドの機能が選択可能であるような論
理配列でできた集積回路を提供することである。
本発明は、隣り合った各人出カパッドを形成しているト
ランジスタの規則的配列を有する論理配列チップを提供
する。論理配列は入出力駆動トランジスタがきわめて大
きな寸法を要求する故に、チップに対する内部回路を形
成するのに用いる論理配列からは切り離されている。ト
ランジスタは隣接する・ぐラドに接続するために入出力
いずれかの駆動回路を形成するように選択的に相互接続
することができる。さらに配列は、パッドが・千ワ−供
給接続として用いられるか或は用いられない場合にトラ
ンジスタが回避され得るようなもので、それによって干
渉問題を避けている。集積回路機能が決定されると同時
に各パッドの機能を選択可能にすることによって、設計
の融通性がきわめて高められる。
ランジスタの規則的配列を有する論理配列チップを提供
する。論理配列は入出力駆動トランジスタがきわめて大
きな寸法を要求する故に、チップに対する内部回路を形
成するのに用いる論理配列からは切り離されている。ト
ランジスタは隣接する・ぐラドに接続するために入出力
いずれかの駆動回路を形成するように選択的に相互接続
することができる。さらに配列は、パッドが・千ワ−供
給接続として用いられるか或は用いられない場合にトラ
ンジスタが回避され得るようなもので、それによって干
渉問題を避けている。集積回路機能が決定されると同時
に各パッドの機能を選択可能にすることによって、設計
の融通性がきわめて高められる。
以下発明を添付図面の実施例について詳細に説明する。
以下の説明は本発明の実施の現在企図したうちの最良の
方法である。この説明は本発明の一般原理を示すために
なされるものであって、これに限るものではない。本発
明の範囲は別に示した特許請求の範囲によって明らかに
されている。
方法である。この説明は本発明の一般原理を示すために
なされるものであって、これに限るものではない。本発
明の範囲は別に示した特許請求の範囲によって明らかに
されている。
第1図において、集積回路チップ10は例えば相補的金
属酸化膜半導体(0MO8))ランジスタの対の通常の
配列について形成される内部回路12を有する。VLS
I回路において、数十個のトランジスタが配列の中に
含まれている。集積回路の機能は配列の選択的に相互接
続しているトランジスタによって決定される。
属酸化膜半導体(0MO8))ランジスタの対の通常の
配列について形成される内部回路12を有する。VLS
I回路において、数十個のトランジスタが配列の中に
含まれている。集積回路の機能は配列の選択的に相互接
続しているトランジスタによって決定される。
内部回路12を囲んでいるのは、内部回路12を経て、
金属化ライン18及び20の夫々のグリッドに対してア
ース接続及び電圧接続を与える、一対のパワー金属化リ
ング14及び16である。
金属化ライン18及び20の夫々のグリッドに対してア
ース接続及び電圧接続を与える、一対のパワー金属化リ
ング14及び16である。
複数の入出力パッド或はノ9ッV22はチップ10の周
囲を囲むように位置している。図面の実施例には64の
結合パッドが示されているが、本fよ 発明がこれに限られるものでないこi然である。
囲を囲むように位置している。図面の実施例には64の
結合パッドが示されているが、本fよ 発明がこれに限られるものでないこi然である。
最近設計されたチップにおいては、256のi9ッドを
有している。パッド22は、金属化ライン14〜20も
しくは入出カドライバー回路24のいずれかによって内
部回路12に組合わされている。
有している。パッド22は、金属化ライン14〜20も
しくは入出カドライバー回路24のいずれかによって内
部回路12に組合わされている。
図を明瞭にさせるために、そのような回路24の3つだ
けが第1図に示しである。回路24はパワー金属化リン
グ14及び16の下に位置している。
けが第1図に示しである。回路24はパワー金属化リン
グ14及び16の下に位置している。
集積回路10は写真マスキング技術を用いて作ることが
できる。集積回路は、種々の要素が連続的なマスキング
ステップによって作られる半導体基板26から形成され
ている。ここに示す実施例においては、基板中にトラン
ジスタを形成するのに、5段階のマスキングを用いてい
る。最初に、酸化フィールド層が基板上にできる。その
時基板中にトランジスタを形成するために種々の拡散操
作が行われる。その後ポリシリコンゲート領域は基板上
に置かれトランジスタが完成する。
できる。集積回路は、種々の要素が連続的なマスキング
ステップによって作られる半導体基板26から形成され
ている。ここに示す実施例においては、基板中にトラン
ジスタを形成するのに、5段階のマスキングを用いてい
る。最初に、酸化フィールド層が基板上にできる。その
時基板中にトランジスタを形成するために種々の拡散操
作が行われる。その後ポリシリコンゲート領域は基板上
に置かれトランジスタが完成する。
第1の酸化絶縁層が第6のマスキング操作中に形成され
る。この屑は、絶縁層を覆っている第1の金属化によっ
てトランジスタへの接触を可能にするための種々の接触
開口部を有する。第2の酸化絶縁層は第1の金属層を覆
っており、次に第セの金属層は第2の酸化層上に置かれ
る。1経由パ開ロ部は二つの金属化層間を接触するよう
に第炎の酸化層中に形成される。酸化被覆層は第2の金
属層を覆っており、チップのために物理的な力i4−を
与えている。入出カッ4 ラドを露出するためにこの層
に開口部が設けられている。
る。この屑は、絶縁層を覆っている第1の金属化によっ
てトランジスタへの接触を可能にするための種々の接触
開口部を有する。第2の酸化絶縁層は第1の金属層を覆
っており、次に第セの金属層は第2の酸化層上に置かれ
る。1経由パ開ロ部は二つの金属化層間を接触するよう
に第炎の酸化層中に形成される。酸化被覆層は第2の金
属層を覆っており、チップのために物理的な力i4−を
与えている。入出カッ4 ラドを露出するためにこの層
に開口部が設けられている。
本実施例においてチップの構成については、最初の6回
のマスキングステップは、如何なる回路機能がチップに
対して望まれたとしても、全く同じである。これらのマ
スキングステップは基板上にトランジスタの通常の配列
を形成し、基板上にポリシリコンダートを形成し、且第
1の酸化層を形成するのに用いられる。結果として生じ
る論理配列は6マスタースライス″とよばれている。集
積回路の特別な機能は金属化層によってトランジスタを
選択的に相互接続することにより決定される。
のマスキングステップは、如何なる回路機能がチップに
対して望まれたとしても、全く同じである。これらのマ
スキングステップは基板上にトランジスタの通常の配列
を形成し、基板上にポリシリコンダートを形成し、且第
1の酸化層を形成するのに用いられる。結果として生じ
る論理配列は6マスタースライス″とよばれている。集
積回路の特別な機能は金属化層によってトランジスタを
選択的に相互接続することにより決定される。
チップの設計の多様性を増大するために、入出力回路2
4はトランジスタの通常の配列にも形成される(内部回
路12を形成するのに用いられるトランジスタ配列とは
無関係に)。この配列が第2図に示されている。これは
T】からT9までの9つの相補的MO8)ランジスタを
有しており、T1.T3.T5.T7及びT 9[P
−4ヤンネルトランジスタであり、T2.T4.T6及
びT8はNチャンネルトランジスタである。このトラン
ジスタは最初のマスキングステップ中で画成されるフィ
ルド開口部42及び44内に位置する。
4はトランジスタの通常の配列にも形成される(内部回
路12を形成するのに用いられるトランジスタ配列とは
無関係に)。この配列が第2図に示されている。これは
T】からT9までの9つの相補的MO8)ランジスタを
有しており、T1.T3.T5.T7及びT 9[P
−4ヤンネルトランジスタであり、T2.T4.T6及
びT8はNチャンネルトランジスタである。このトラン
ジスタは最初のマスキングステップ中で画成されるフィ
ルド開口部42及び44内に位置する。
本発明の本実施例において基板26はN型材料で6!l
)、P−ウェル45はフィールド42中に含まれている
。P−ウェル45は第2のマスキングステップで画成さ
れる。
)、P−ウェル45はフィールド42中に含まれている
。P−ウェル45は第2のマスキングステップで画成さ
れる。
第3のマスキングステップ中にポリシリコフケ9−トが
画成される。これらのf−)は第2図で参照番号46か
ら62で示されている。第4並びに第5のマスキングス
テップは、トランジスタTI。
画成される。これらのf−)は第2図で参照番号46か
ら62で示されている。第4並びに第5のマスキングス
テップは、トランジスタTI。
T3 、T5 、T7及びT9並びにT2.T4.T6
及びT8を夫々形成するために基板においてP+並びに
虻インブラントを画成するのに用いられる。第6のマス
キングステップは第1の酸化層を通るコンタクトホール
(接触穴)を画成するのに用いられる。これらの接触穴
は夫々の配列に対して全く同一であシ、第2同では点線
の穴64として示されている。
及びT8を夫々形成するために基板においてP+並びに
虻インブラントを画成するのに用いられる。第6のマス
キングステップは第1の酸化層を通るコンタクトホール
(接触穴)を画成するのに用いられる。これらの接触穴
は夫々の配列に対して全く同一であシ、第2同では点線
の穴64として示されている。
上述の如く入出力駆動回路に対する最初の6個のマスキ
ングステップは、如何なる回路の形成に対しても全く同
じである。入出力回路によって与えられるこの特別な回
路機能は、2つの金属化層で作られるトランジスタT1
〜T9の間の相互接続によって決定される。第1の金属
化層は個々のトランジスタ間の相互接続を与えるのに対
して、第2の金属化層は(第1の金属化層を通1−て)
トランジスタに電圧及びアース接続を与える。即ち、回
路を通過する金属化ス) IJツブ14と16は第2の
金属化層中にある。第2の酸化層を通じて2つの金属化
層間の経由接続は二本の対角線の入った長方形66によ
って第2図に示されている。トランジスタT2.T4.
T6及びT8はアース、金属化部14に結合されている
のに対し、トランジスタTI 、T3 、T5 、T7
及びT9は′重圧金属、化部16に結合されている。電
圧及びアース接続は如何なる入出力回路配列に対しても
全く同じである。即ち、総てのPチャンネルトランジス
タは電圧に接続されたソース/ドレンを有し、又、総て
のNチャンネルトランジスタはアースに接続されたノー
ス/ドレインを有する。
ングステップは、如何なる回路の形成に対しても全く同
じである。入出力回路によって与えられるこの特別な回
路機能は、2つの金属化層で作られるトランジスタT1
〜T9の間の相互接続によって決定される。第1の金属
化層は個々のトランジスタ間の相互接続を与えるのに対
して、第2の金属化層は(第1の金属化層を通1−て)
トランジスタに電圧及びアース接続を与える。即ち、回
路を通過する金属化ス) IJツブ14と16は第2の
金属化層中にある。第2の酸化層を通じて2つの金属化
層間の経由接続は二本の対角線の入った長方形66によ
って第2図に示されている。トランジスタT2.T4.
T6及びT8はアース、金属化部14に結合されている
のに対し、トランジスタTI 、T3 、T5 、T7
及びT9は′重圧金属、化部16に結合されている。電
圧及びアース接続は如何なる入出力回路配列に対しても
全く同じである。即ち、総てのPチャンネルトランジス
タは電圧に接続されたソース/ドレンを有し、又、総て
のNチャンネルトランジスタはアースに接続されたノー
ス/ドレインを有する。
第2図の配列の基本垂直構造を第3図に示す。
PチャンネルトランジスタTI、T3.T5.T7及び
T9は、基板26中で形成されている一方でNチャンネ
ルトランジスタT2 、T4 、T6及びT8はPウェ
ル45中で形成される。N+と戸の拡散は、2つのトラ
ンジスタが1つの拡散領域をソースもしくはドレンに対
し共有するように位置させる。このように、5つの虻拡
散47は4つのNチャンネルトランジスタを形成するの
に用いられ、又、6つのP+拡散49は5つのPチャン
ネルトランジスタを形成するのに用いられる。第2の金
属化層において、Pチャンネルトランジスタの夫々のソ
ースは電圧に接続され、又、Nチャンネルトランジスタ
の夫々のソースはアースに接続される。
T9は、基板26中で形成されている一方でNチャンネ
ルトランジスタT2 、T4 、T6及びT8はPウェ
ル45中で形成される。N+と戸の拡散は、2つのトラ
ンジスタが1つの拡散領域をソースもしくはドレンに対
し共有するように位置させる。このように、5つの虻拡
散47は4つのNチャンネルトランジスタを形成するの
に用いられ、又、6つのP+拡散49は5つのPチャン
ネルトランジスタを形成するのに用いられる。第2の金
属化層において、Pチャンネルトランジスタの夫々のソ
ースは電圧に接続され、又、Nチャンネルトランジスタ
の夫々のソースはアースに接続される。
この事は、第3図で、ライン32と34で夫々示される
。Pチャンネルトランジスタのいずれかの側の?拡散の
機能及びNチャンネルトランジスタのいずれかの側のP
+拡散の機能を以下に述べる。
。Pチャンネルトランジスタのいずれかの側の?拡散の
機能及びNチャンネルトランジスタのいずれかの側のP
+拡散の機能を以下に述べる。
種々の入出力駆動回路及びそれらを相互接続するのに必
要な第1の金属層パターンが第4図から第7図に示され
る。1つのノクツドを入力/’P 、/ドとして働かせ
ようと思えば、第4A図に示すように第1の金属化層が
配列中のトランジスタを相互接続するために用い、入力
バッファーを形成する。
要な第1の金属層パターンが第4図から第7図に示され
る。1つのノクツドを入力/’P 、/ドとして働かせ
ようと思えば、第4A図に示すように第1の金属化層が
配列中のトランジスタを相互接続するために用い、入力
バッファーを形成する。
入力バッファーは基本的には、補助出力XとYを与える
一対のインバーターから成る。入力抵抗68はパッド2
2の近くにあるポリシリコンのストリップで形成される
(第2図)。入力バッファーが形成されるとトランジス
タT1〜T4だけが用いられる。残りのトランジスタは
、電圧ライン(Pチャンネルトランジスタの場合に)或
はアースライン(Nチャンネルトランジスタの場合)に
夫々のトランジスタのポリシリコンゲートを接続するこ
とによって回避される。入力バッファーも又回避された
トランジスタのドレインによって形成される一対の保護
ダイオードD1及びD2を有する。Pウェル上のトラン
ジスタT8の虻ドレインがダイオードD1を形成し、N
″′基板上のトランジスタT7及びT9からP+ドレイ
ンがダイオードD2を形成する。
一対のインバーターから成る。入力抵抗68はパッド2
2の近くにあるポリシリコンのストリップで形成される
(第2図)。入力バッファーが形成されるとトランジス
タT1〜T4だけが用いられる。残りのトランジスタは
、電圧ライン(Pチャンネルトランジスタの場合に)或
はアースライン(Nチャンネルトランジスタの場合)に
夫々のトランジスタのポリシリコンゲートを接続するこ
とによって回避される。入力バッファーも又回避された
トランジスタのドレインによって形成される一対の保護
ダイオードD1及びD2を有する。Pウェル上のトラン
ジスタT8の虻ドレインがダイオードD1を形成し、N
″′基板上のトランジスタT7及びT9からP+ドレイ
ンがダイオードD2を形成する。
入力バッファーを形成するために、第2図の配列でトラ
ンジスタを相互接続するために用いられる第1層の金属
構造を第4B図に示す。入力DIは、トランジスタ配列
から延出する出力XとYを伴って、パッド22として示
される。トランジスタを水平配列することにより金属層
ストリッパをトランジスタの向う側に延長させ、また垂
直金属化ストリップによって延長部分を接続することに
よってそれらの簡単な相互接続を容易にしている。
ンジスタを相互接続するために用いられる第1層の金属
構造を第4B図に示す。入力DIは、トランジスタ配列
から延出する出力XとYを伴って、パッド22として示
される。トランジスタを水平配列することにより金属層
ストリッパをトランジスタの向う側に延長させ、また垂
直金属化ストリップによって延長部分を接続することに
よってそれらの簡単な相互接続を容易にしている。
これらのス) IJッゾの総ては、同じ金属化層にある
。第1金属化からトランジスタへの実際の接続は接触穴
64を経てなされる。接触穴のパターンは第4B図から
第7B図に示されており、トランジスタ配列の残りにつ
いて金属化ス) IJツブの位置を示している。入カパ
ッファーを形成するために、金属化ストリップ70は抵
抗68をダイオードD1及びD2に、並びにトランジス
タT1及びT2のダートに接続し、金属化ストリップ7
2はトランジスタT1及びT2の出力をトランジスタT
3及びT4のダートに接続し、且、金属化ストリッf7
4はトランジスタT3及びT4の出力を接続している。
。第1金属化からトランジスタへの実際の接続は接触穴
64を経てなされる。接触穴のパターンは第4B図から
第7B図に示されており、トランジスタ配列の残りにつ
いて金属化ス) IJツブの位置を示している。入カパ
ッファーを形成するために、金属化ストリップ70は抵
抗68をダイオードD1及びD2に、並びにトランジス
タT1及びT2のダートに接続し、金属化ストリップ7
2はトランジスタT1及びT2の出力をトランジスタT
3及びT4のダートに接続し、且、金属化ストリッf7
4はトランジスタT3及びT4の出力を接続している。
入カパッフアーが形成されている時はT5からT9のト
ランジスタは、総てのポリシリコンダートを経由接続6
6によって、電圧或はアースに接続している附加的な金
属化ス) IJッゾ73及び75によって回避されてい
る(第2図)。即ち、ポリケ9−トとパワー金属化スト
リップ(第2の金属層)の間の接触は、接触穴64を通
して第1の金属化部へ、経由穴66を通して第2の金属
化部になされる。
ランジスタは、総てのポリシリコンダートを経由接続6
6によって、電圧或はアースに接続している附加的な金
属化ス) IJッゾ73及び75によって回避されてい
る(第2図)。即ち、ポリケ9−トとパワー金属化スト
リップ(第2の金属層)の間の接触は、接触穴64を通
して第1の金属化部へ、経由穴66を通して第2の金属
化部になされる。
出力バッファーの回路図を第5A図に示す。この回路は
一対のインバーターから成り、第1のインバーターはト
ランジスタT1及びT2から形成されており、第2のイ
ンバーターはトランジスタT3〜T9で形成されている
。相応する金属化層相互接続が第5B図に示されている
。
一対のインバーターから成り、第1のインバーターはト
ランジスタT1及びT2から形成されており、第2のイ
ンバーターはトランジスタT3〜T9で形成されている
。相応する金属化層相互接続が第5B図に示されている
。
形成される可能性のあるもう1つの出力駆動回路は、ト
リステートバッファー回路である。この回路は第6A図
に示されており、これは入出力配列のトランジスタT3
〜T9と同様に、内部チップ論理(回路)から形成され
たインバーター76、NANDダート78及びNORダ
ート80から成る。トランジスタT3〜T9を相互接続
するために用いられた金属化接続を第6B図に示す。
リステートバッファー回路である。この回路は第6A図
に示されており、これは入出力配列のトランジスタT3
〜T9と同様に、内部チップ論理(回路)から形成され
たインバーター76、NANDダート78及びNORダ
ート80から成る。トランジスタT3〜T9を相互接続
するために用いられた金属化接続を第6B図に示す。
トリステートバッファー出力回路の形成とは別に、入出
力トランジスタ配列は2方向のトリステートバッファー
を形成するのにも用いられ、1つの79.ドを入力、パ
ッドと出力パッドの両方に用いることが可能である。こ
の回路が第7A図に示されており、トリステートバッフ
ァーと同じである・但し、トランジスタT1及びT2並
びにインバーター86から成るインバーター82が附加
されている点は異る。内部チヅゾ論理回路はインバータ
ー84及び86、NAND ff −) 88並びにN
ORf −ト90を形成するのに用いられる。トランジ
スタT1〜T9を相互接続するための金属化パターンが
第7B図に示されている。
力トランジスタ配列は2方向のトリステートバッファー
を形成するのにも用いられ、1つの79.ドを入力、パ
ッドと出力パッドの両方に用いることが可能である。こ
の回路が第7A図に示されており、トリステートバッフ
ァーと同じである・但し、トランジスタT1及びT2並
びにインバーター86から成るインバーター82が附加
されている点は異る。内部チヅゾ論理回路はインバータ
ー84及び86、NAND ff −) 88並びにN
ORf −ト90を形成するのに用いられる。トランジ
スタT1〜T9を相互接続するための金属化パターンが
第7B図に示されている。
このように、第2図の水平に配列されたトランジスタを
選択的に相互接続することによって、1つの入力駆動回
路及び三つの異なる出力駆動回路のいずれかが形成され
得る。しかしながら、入出力パッドのどちらもパワー供
給接続として用いることが出来るという事実は同様に重
要なことである。
選択的に相互接続することによって、1つの入力駆動回
路及び三つの異なる出力駆動回路のいずれかが形成され
得る。しかしながら、入出力パッドのどちらもパワー供
給接続として用いることが出来るという事実は同様に重
要なことである。
第8図及び第9図を参照して、もし、アース接続として
ノJ?ッドを使用する場合、大蜆模な金属接続が第1の
金属化層(そのパッドが形成されている)から第2金属
層のアースストリップ14になされる。これを達成する
ために、大きな金属領域92.94.96及び22が第
1の金属化層に形成される。領域97はアースス) +
Jッゾ14に組合されるパッドを形成している。領域9
4及び96は配列中のトランジスタを完全にカバーして
いる(そしてコンタクト64を通して接触する)。
ノJ?ッドを使用する場合、大蜆模な金属接続が第1の
金属化層(そのパッドが形成されている)から第2金属
層のアースストリップ14になされる。これを達成する
ために、大きな金属領域92.94.96及び22が第
1の金属化層に形成される。領域97はアースス) +
Jッゾ14に組合されるパッドを形成している。領域9
4及び96は配列中のトランジスタを完全にカバーして
いる(そしてコンタクト64を通して接触する)。
配列中のこのトランジスタは一つのノfッドがパワー接
続として機能する時には用いられず、トランジスタへの
接触は広い範囲の金属接触部を作るのになされる。トラ
ンジスタが用いられないので、アースへのソース、ドレ
イン接続は電流の流れを生じさせない。それは、この構
造が基板に逆バイアスダイオードを形成するからである
。金属化領域92.94及び96は、第1の金属MvC
あシ、第2の金属化層にある金属化アースへの接触は、
第2の金属領域を離している酸化領域にある開口部98
及び100によってなされる。酸化領域に対するマスク
ツやターンが第9図に示しである、開口部102はパッ
ドを露呈するためにノやラド22上の酸化領域中に形成
される。もしノ9ッFががルトノ9ツドとして用いられ
るならば(即ち、電圧ストリップ16への接続)相応す
る金属化パターンは第10図に示されている。電圧接続
は、A?ウッド2を電圧パス16に接続している金属化
部分101によって第2金属上に完全になされる。もし
パッドがどの目的にも用いられないと、その関係した配
列の総てのトランジスタは雷、圧及びアースストリップ
に適当に接続することによって回避されるということに
注意しなければならない。
続として機能する時には用いられず、トランジスタへの
接触は広い範囲の金属接触部を作るのになされる。トラ
ンジスタが用いられないので、アースへのソース、ドレ
イン接続は電流の流れを生じさせない。それは、この構
造が基板に逆バイアスダイオードを形成するからである
。金属化領域92.94及び96は、第1の金属MvC
あシ、第2の金属化層にある金属化アースへの接触は、
第2の金属領域を離している酸化領域にある開口部98
及び100によってなされる。酸化領域に対するマスク
ツやターンが第9図に示しである、開口部102はパッ
ドを露呈するためにノやラド22上の酸化領域中に形成
される。もしノ9ッFががルトノ9ツドとして用いられ
るならば(即ち、電圧ストリップ16への接続)相応す
る金属化パターンは第10図に示されている。電圧接続
は、A?ウッド2を電圧パス16に接続している金属化
部分101によって第2金属上に完全になされる。もし
パッドがどの目的にも用いられないと、その関係した配
列の総てのトランジスタは雷、圧及びアースストリップ
に適当に接続することによって回避されるということに
注意しなければならない。
ある応用においては、入出力駆動回路の種々のトランジ
スタに対して異なるスイッチングしきい値を有すること
が望ましい。例えば入力回路に対する標準のスイッチン
グしきい値が約2.1ボルトである場合、ある応用にお
いては、約1,8?ルトのしきい値が必要である。異な
るスイッチしきい値或はトランジスタのベアを選択する
のを可能にするために、溝104と106(第2図)が
フィールドマスクに含まれており、このフィールドマス
クは、トランジスタT1及びT2が二つの異なる寸法の
一つを有するように接続されるのを可能にするものであ
る。PチャンネルトランジスタT1とNチャンネルトラ
ンジスタT2の寸法比を変えることによってトランジス
タT1及びT2から形成されるトランジスタの対のスイ
ッチングしきい値をかえることができる。溝104はト
ランジスタT2の領域108と110を切シ離すのに役
立ち、溝106はトランジスタT1の領域112と11
4を切シ離すのに役立つ。もしトランジスタT2に対し
て第1の寸法が必要であれば金属化接触は領域108と
110の両方に対して接点64によってなされる。この
ことは例えば、第4B図で金属化ス) IJツブ116
によって示されている。けれども、もし比較的小さいト
ランジスタが必要であれば、金属化接触は領域108に
よってだけなされる。このことは第5B図で118に示
されている。同様に、トランジスタT1の寸法は領域1
12にだけにもしくは領域112と114の両方に、の
いずれかに接続することで選択できる。このように、ト
ランジスタを相互接続している金属パターンにおける若
干の変化を与えることによって、トランジスタT1及び
T2から成るトランジスタの組のスイッチングしきい値
を変えることができる。領域110と114が用いられ
ない場合、金属化接触は未だこれらの部分を回避するた
めにそれらに対してなされていることに注意しなければ
ならない。けれども、それらはその配列に対してなされ
た回路接続からは切シ離されている。
スタに対して異なるスイッチングしきい値を有すること
が望ましい。例えば入力回路に対する標準のスイッチン
グしきい値が約2.1ボルトである場合、ある応用にお
いては、約1,8?ルトのしきい値が必要である。異な
るスイッチしきい値或はトランジスタのベアを選択する
のを可能にするために、溝104と106(第2図)が
フィールドマスクに含まれており、このフィールドマス
クは、トランジスタT1及びT2が二つの異なる寸法の
一つを有するように接続されるのを可能にするものであ
る。PチャンネルトランジスタT1とNチャンネルトラ
ンジスタT2の寸法比を変えることによってトランジス
タT1及びT2から形成されるトランジスタの対のスイ
ッチングしきい値をかえることができる。溝104はト
ランジスタT2の領域108と110を切シ離すのに役
立ち、溝106はトランジスタT1の領域112と11
4を切シ離すのに役立つ。もしトランジスタT2に対し
て第1の寸法が必要であれば金属化接触は領域108と
110の両方に対して接点64によってなされる。この
ことは例えば、第4B図で金属化ス) IJツブ116
によって示されている。けれども、もし比較的小さいト
ランジスタが必要であれば、金属化接触は領域108に
よってだけなされる。このことは第5B図で118に示
されている。同様に、トランジスタT1の寸法は領域1
12にだけにもしくは領域112と114の両方に、の
いずれかに接続することで選択できる。このように、ト
ランジスタを相互接続している金属パターンにおける若
干の変化を与えることによって、トランジスタT1及び
T2から成るトランジスタの組のスイッチングしきい値
を変えることができる。領域110と114が用いられ
ない場合、金属化接触は未だこれらの部分を回避するた
めにそれらに対してなされていることに注意しなければ
ならない。けれども、それらはその配列に対してなされ
た回路接続からは切シ離されている。
さらに第2図と第3図を参照して、トランジスタ配列は
Pチャンネルトランジスタをとり囲んでいるN+ガード
リング120とNチャンネルトランジスタをとυ囲んで
いるP+ガードリング122を含んでいる。これらのガ
ードリングの目的はラッチアップ問題を避けるようにN
チャンネルトランジスタとPチャンネルトランジスタの
間に絶stヲ設けることである。ガードリング120は
電圧ストリップ16に接続されておシ、又、ガードリン
グ122はアースストリップ14に接続されている。潜
在的なラッチアップ問題はN及びP拡散47と49、及
びP−ウェルと基板がシリコン制御整流器(SCR)と
して機能できるよりなNPNP構造を形成するという事
実のために、存する。これらの接続はP−ウェルとN基
板間の結合を逆バイアスするのに役立つ。例え、このリ
ングがトランジスタグループの周りに部分的にだけ広が
・るものとして示されたとしても、それらはトランジス
タを完全にとシ囲むように設計でき、それによって最大
の絶縁を与えることができる。
Pチャンネルトランジスタをとり囲んでいるN+ガード
リング120とNチャンネルトランジスタをとυ囲んで
いるP+ガードリング122を含んでいる。これらのガ
ードリングの目的はラッチアップ問題を避けるようにN
チャンネルトランジスタとPチャンネルトランジスタの
間に絶stヲ設けることである。ガードリング120は
電圧ストリップ16に接続されておシ、又、ガードリン
グ122はアースストリップ14に接続されている。潜
在的なラッチアップ問題はN及びP拡散47と49、及
びP−ウェルと基板がシリコン制御整流器(SCR)と
して機能できるよりなNPNP構造を形成するという事
実のために、存する。これらの接続はP−ウェルとN基
板間の結合を逆バイアスするのに役立つ。例え、このリ
ングがトランジスタグループの周りに部分的にだけ広が
・るものとして示されたとしても、それらはトランジス
タを完全にとシ囲むように設計でき、それによって最大
の絶縁を与えることができる。
結局、本発明は、入出力/IPッドを集積回路チップ、
特にLSI又はVLSIチッゾの内部回路に組合わせる
ために、種々の入出力駆動回路を形成するのに使用でき
るようなトランジスタの規則的配列を行わんとするもの
である。この配列は亦、どのパッドもパワー供給パッド
として使用できるように接続することも可能である。本
発明の既述の実施例はトランジスタをとり囲んでいるガ
ードリングによって相互に絶縁される複数の並列のNチ
ャンネルとPチャンネルトランジスタを有している。
特にLSI又はVLSIチッゾの内部回路に組合わせる
ために、種々の入出力駆動回路を形成するのに使用でき
るようなトランジスタの規則的配列を行わんとするもの
である。この配列は亦、どのパッドもパワー供給パッド
として使用できるように接続することも可能である。本
発明の既述の実施例はトランジスタをとり囲んでいるガ
ードリングによって相互に絶縁される複数の並列のNチ
ャンネルとPチャンネルトランジスタを有している。
若干のトランジスタは数個のスイッチングしきい値の1
つを特別な入出力駆動回路に対して選択できるように設
計されている。内部回路を形成するために用いられる論
理配列と組合せて駆動回路用のトランジスタの配列の採
用によって、一つのマスタースライスが与えられ且、多
くの異なる集積回路を、1つ或は2つの金属化マスクパ
ターンと1つの絶縁領域マスクツクターンをかえること
によって、簡単に設計することができる。どの/4’ッ
ドでも、入力パッド、出力パッド或はノ4ター供給・平
ッドとして操作するように選択できるので、それによっ
て、設計の融通性を著しく向上させることができる。
つを特別な入出力駆動回路に対して選択できるように設
計されている。内部回路を形成するために用いられる論
理配列と組合せて駆動回路用のトランジスタの配列の採
用によって、一つのマスタースライスが与えられ且、多
くの異なる集積回路を、1つ或は2つの金属化マスクパ
ターンと1つの絶縁領域マスクツクターンをかえること
によって、簡単に設計することができる。どの/4’ッ
ドでも、入力パッド、出力パッド或はノ4ター供給・平
ッドとして操作するように選択できるので、それによっ
て、設計の融通性を著しく向上させることができる。
第1図は本発明による集積回路チップの平面図、第2図
は本発明に用いた入出力トランジスタ配列の平面図、第
3図は3−3の線から見た一部を省要な、第2図の配列
に対する金属化相互接続の配置図、第8図はパッドが基
板接続として機能する場合に用いられる金属化ノ’?タ
ーンの平面図、第9図は、・平ッドが基板接続として機
能する場合に用いられる酸化絶縁・ぐターンの平面図、
第10図は・ぐラドがノ4ター接続として機能する場合
に用いられる金属化パターンの平面図である。 10・・・集積回路、12・・・内部回路、14.16
・・・金属化リング、18.20・・・金属化ライン、
22・・・入出力パッド、24・・・入出カドライバー
回路、26・・・半導体基板。 図面の浄書(内容に変更なし) 人、/ Jr’o、 3 手続ネ市正書(方式) 昭和58年9月30日 1、事件の表示 昭和58年特許願第114112号 2、発明の名称 集積回路チップ 3、補正をする者 事件との関係 特許出願人 ス1〜レイシ、テクノロジー、パートナーズ4、代理人 (〒104)東京都中央区銀座2丁目11番2号銀座大
作ビル6階 電話03−545−3508 (代表)昭
和58年9月7日 (発送日 昭和58年9月27日〉 243−
は本発明に用いた入出力トランジスタ配列の平面図、第
3図は3−3の線から見た一部を省要な、第2図の配列
に対する金属化相互接続の配置図、第8図はパッドが基
板接続として機能する場合に用いられる金属化ノ’?タ
ーンの平面図、第9図は、・平ッドが基板接続として機
能する場合に用いられる酸化絶縁・ぐターンの平面図、
第10図は・ぐラドがノ4ター接続として機能する場合
に用いられる金属化パターンの平面図である。 10・・・集積回路、12・・・内部回路、14.16
・・・金属化リング、18.20・・・金属化ライン、
22・・・入出力パッド、24・・・入出カドライバー
回路、26・・・半導体基板。 図面の浄書(内容に変更なし) 人、/ Jr’o、 3 手続ネ市正書(方式) 昭和58年9月30日 1、事件の表示 昭和58年特許願第114112号 2、発明の名称 集積回路チップ 3、補正をする者 事件との関係 特許出願人 ス1〜レイシ、テクノロジー、パートナーズ4、代理人 (〒104)東京都中央区銀座2丁目11番2号銀座大
作ビル6階 電話03−545−3508 (代表)昭
和58年9月7日 (発送日 昭和58年9月27日〉 243−
Claims (9)
- (1)内部回路を有する半導体基板と、前記基板上にあ
る複数の入出力パッドと、前記内部回路を前記入出カッ
(ラドに結合させるための前記基板上に形成された複数
の入出力回路とを有し、各入出力回路は複数の異なる入
出力回路のうちの一つを形成するように選択的に相互に
接続したトランジスタ素子の規則的配列から形成されて
いる集積回路チップ。 - (2)前記トランジスタ素子の配列の一部が、入力バッ
ファーを形成するように相互に接続されており夫々が直
列に接続された一対のインバーターから成っており、ト
ランジスタ素子の配列の一部が出力バッファーを形成す
るように相互に接続されており夫々が直列に接続された
一対のインバーターから成っている特許請求の範囲第1
項記載の集積回路チップ。 - (3)前記トランジスタ素子の配列の一部が、出力ドラ
イバ或はトリスティト出力パツフア−を形成するように
相互に接続されており、上記出力ドライバが前記内部回
路からの第1の駆動信号を受けるように接続された第一
の複数のNチャンネルMOSトランジスタと、該内部回
路からの第2の駆動信号を受けるように接続された第2
の複数のPチャンネルMO8)ランジスタから成り、前
記第1及び第2の複数のトランジスタの出力が相互に接
続されているものである特許請求の範囲第2項記載の集
積回路チップ。 - (4)前記トランジスタ素子の配列の一部が二方向トリ
スティト出力パラファーの部分を形成するように相互に
接続されておシ、該部分は内部回路からの第3の駆動信
号を受けるように接続された第3の複数のNチャンネル
MOSトランジスタと、内部回路からの第4の駆動信号
を受けるように接続された第4の複数のPチャンネルM
O8)ランジスタと、入力が関連する入出力i4ッドに
接続されておシ、出力が内部回路に接続されているイン
バ−ターを形成するように相互に接続された第5の複数
のトランジスタとを有し、前記第3及び第4の複数のト
ランジスタは相互に接続されている特許請求の範囲第3
項記載の集積回路チップ。 - (5)前記基板が長方形であり、前記入出力パッドと回
路が前記基板の1つ以上のふちに隣接して位置しており
、前記規則的配列は夫々並列に配列された複数のMOS
)ランジスタから成り、隣接したふちにほぼ垂直に並
列f−ト、ドレイン及びソース領域を含んでおり、トラ
ンジスタ間の相互接続は金属化層からなシ前記金属化層
は並列ダート領域間にあり、前記トランジスタのドレイ
ン及びソース領域と電気的な接触をしており、トランジ
スタの配列をこえて延びている第1のス) IJ ツブ
と該第1のストIJッゾの延びた部分を相互に接続する
第2のストリップとを含む特許請求の範囲第1項記載の
集積回路チップ。 - (6) 前記トランジスタは第1の複数のPチャンネ
ルMO8)ランジスタと第2の複数のNチャンネルMO
8)ランジスタから成り、更に前記Pチャンネルトラン
ジスタのソースに接続された電圧ストリッ!及び前記N
チャンネルトランジスタのソースに接続されたアースス
トリップを有する第2の金属化層を有する、特許請求の
範囲第5項記載の集積回路チップ。 - (7) 前記電圧ストリップ及びアースス) IJッ
ゾは前記トランジスタの並列?−)、ドレイン及びソー
ス領域にほぼ垂直に夫々のトランジスタ配列をこえて通
っている、特許請求の範囲第6項記載の集積回路チップ
。 - (8)前記第1のストリップが入出力回路に対して複数
のスイッチングしきい値の1つを与えるように該トラン
ジスタに接続できるように前記トランジスタの1個以上
が形成されている、特許請求の範囲第5項記載の集積回
路チップ。 - (9)前記1個以上のトランジスタが延びたソース及び
ドレイン領域を有しており、その夫々が前記延びた領域
にほぼ垂直である空間によって第1及び第2の部分に分
かれておシ、金属化による相互接続が第1のスイッチン
グしきい値が望まれるときは第1の部分に対してのみな
され、第2のスイッチングしきい値が望まれるときは第
1及び第2の両方の部分になされる特許請求の範囲第8
項記載の集積回路チップ。 OQ 前記入出力)4ツドの選択されたものが集積回
路にパワー接続を与え、各ノぐター接続は内部回路に接
続を与えるべき/llラド関連したトランジスタ配列上
に前記選択された入出力/ぐラドから延びている金属化
パワーパスを有しておシ前記配列中のトランジスタは何
ら入出力回路機能を与えない特許請求の範囲第1項記載
の集積回路チップ。 0υ その上に形成された内部回路を有する半導体チッ
プと、該半導体チップの少くとも一つのふちに隣接した
チップ上にある複数の入出力パッドと、該入出力ノクッ
ドの近くのチップに形成された複数のトランジスタの規
則的配列を有し、該配列の少くとも一部は各配列中のト
ランジスタが内部回路を入出カッ4ツドに結合するため
の複数の入出力回路の一つを形成するべく選択的に相互
に接続されている集積回路。 az 前記入出力ノヤッドの夫々は関連した配列を有
しており、入出力/4′ツドの選択された部分が内部回
路に14’ワー接続を与え、前記選択された部分に関連
した規則的配列中のトランジスタが入出力回路を形成す
るべく相互に接続されていない特許請求の範囲第11項
記載の集積回路。 0湧 前記チップ上にあり前記配列及び各選択された入
出カッ9ツドをノ9ワーストリッグの一つに接続してい
る附加金属化部を通っている第1及び第2の/’Pワー
金属化ストリップを有する特許請求の範囲第12項記載
の集積回路。 Q4) 内部回路に対する/4’ワー接続が第1及び
第2のノ母ワーストリップによりなされる特許請求の範
囲第13項記載の集積回路。 (1ω 前記チップは第1の導電率型の半導体基板と該
基板中に形成された第2の導電率型の複数のウェルを有
しておシ、前記配列は夫々一つのウェル中に形成された
@1の導電率型の第1のMOS )ランジスタのグルー
プと基板中に形成された第2の導電率型のMOS )ラ
ンジスタのグループを有しておシ、更に第1のトランジ
スタを少なくとも部分的に囲む各ウェル中に形成された
第2の導電率型のガードリングと第2のトランジスタを
少なくとも部分的に囲む基板中に形成された第1の導電
率型のガードリングとを有しパワー接続が前記第1及び
第2のガードリングに対して前記ウェルと基板の間のイ
ンターフェイスに逆バイアスを加え前記第1のトランジ
スタを第2のトランジスタから絶縁するようになされて
いる、特許請求の範囲第11項記載の集積回路。 ofjI 半導体基板と、該基板上に形成された複数
の内部回路トランジスタと、前記内部回路トランジスタ
の外側に、基板上に形成される複数の入出力回路トラン
ジスタの規則的配列とを有し、各規則的配列中のトラン
ジスタは、その配列が集積回路において所望の入出力回
路機能を与えるように選択的に相互に接続されている集
積回路の製造に使用する要素。 0η 前記各規則配列中のトランジスタを選択的に相互
接続するための手段を更に含む特許請求の範囲第16項
記載の要素。 0樽 前記相互接続するための手段は前記配列中のトラ
ンジスタを相互接続するための基杆位置する金属の層の
少くとも1つを前記金属化は集積回路の入出力パッドを
形成している特許請求の範囲第16項記載の要素。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US39197982A | 1982-06-24 | 1982-06-24 | |
US391979 | 1999-09-08 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5941852A true JPS5941852A (ja) | 1984-03-08 |
Family
ID=23548765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58114112A Pending JPS5941852A (ja) | 1982-06-24 | 1983-06-24 | 集積回路チツプ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5941852A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5958840A (ja) * | 1982-09-28 | 1984-04-04 | Mitsubishi Electric Corp | 相補形mosゲ−トアレイ形半導体集積回路装置 |
JPS6112042A (ja) * | 1984-06-27 | 1986-01-20 | Toshiba Corp | マスタ−スライス型半導体装置 |
JPS61248445A (ja) * | 1985-04-25 | 1986-11-05 | Nec Corp | 集積回路 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
JPS5493375A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
JPS57139954A (en) * | 1981-02-24 | 1982-08-30 | Nec Corp | Master-sliced large scale integrated circuit |
JPS57211248A (en) * | 1981-06-22 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
JPS58209158A (ja) * | 1982-05-31 | 1983-12-06 | Nec Corp | マスタスライス半導体装置 |
-
1983
- 1983-06-24 JP JP58114112A patent/JPS5941852A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
JPS5493375A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
JPS57139954A (en) * | 1981-02-24 | 1982-08-30 | Nec Corp | Master-sliced large scale integrated circuit |
JPS57211248A (en) * | 1981-06-22 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
JPS58209158A (ja) * | 1982-05-31 | 1983-12-06 | Nec Corp | マスタスライス半導体装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5958840A (ja) * | 1982-09-28 | 1984-04-04 | Mitsubishi Electric Corp | 相補形mosゲ−トアレイ形半導体集積回路装置 |
JPS6112042A (ja) * | 1984-06-27 | 1986-01-20 | Toshiba Corp | マスタ−スライス型半導体装置 |
JPS61248445A (ja) * | 1985-04-25 | 1986-11-05 | Nec Corp | 集積回路 |
JPH0421344B2 (ja) * | 1985-04-25 | 1992-04-09 | Nippon Electric Co |
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