JPH1141219A - ビット同期回路 - Google Patents
ビット同期回路Info
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- JPH1141219A JPH1141219A JP9194250A JP19425097A JPH1141219A JP H1141219 A JPH1141219 A JP H1141219A JP 9194250 A JP9194250 A JP 9194250A JP 19425097 A JP19425097 A JP 19425097A JP H1141219 A JPH1141219 A JP H1141219A
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Abstract
(57)【要約】
【課題】 入力データのクロックレートが大きくなる
と、ビット同期を行うためのオーバーヘッドが無視でき
なくなり、ごく短時間に同期を行う必要がある。 【解決手段】 論理値情報保持ブロック、論理値判定ブ
ロック、論理値判定制御ブロックを設ける。複数の論理
値判定結果から論理値保持情報をもとに最適な論理値判
定結果を選択する。すなわち、入力データの論理値判定
とクロック乗せ換えとを分離して行う。
と、ビット同期を行うためのオーバーヘッドが無視でき
なくなり、ごく短時間に同期を行う必要がある。 【解決手段】 論理値情報保持ブロック、論理値判定ブ
ロック、論理値判定制御ブロックを設ける。複数の論理
値判定結果から論理値保持情報をもとに最適な論理値判
定結果を選択する。すなわち、入力データの論理値判定
とクロック乗せ換えとを分離して行う。
Description
【0001】
【発明の属する技術分野】本発明は高速インタコネクシ
ョン間のデータ転送に利用する。本発明は高速インタコ
ネクション間の同期技術に関する。本発明は高速インタ
コネクション間にクロックが並送されない場合に、高速
インタコネクションに受信側でデータの論理値を判定
し、システムに同期したクロックに同期してデータを乗
せ換える技術に関する。
ョン間のデータ転送に利用する。本発明は高速インタコ
ネクション間の同期技術に関する。本発明は高速インタ
コネクション間にクロックが並送されない場合に、高速
インタコネクションに受信側でデータの論理値を判定
し、システムに同期したクロックに同期してデータを乗
せ換える技術に関する。
【0002】
【従来の技術】従来から知られているビット同期回路を
大きく分けると二つの方式に分類される。第一の方式は
入力データからクロックを抽出し、データはそのままに
し、データから抽出されて同期したクロックを並送させ
て出力する方式であり、第二の方式は入力データを用意
された複数のクロックの中から最適なクロックで判別
し、入力データを最適なクロックに乗せ換える方式であ
る。
大きく分けると二つの方式に分類される。第一の方式は
入力データからクロックを抽出し、データはそのままに
し、データから抽出されて同期したクロックを並送させ
て出力する方式であり、第二の方式は入力データを用意
された複数のクロックの中から最適なクロックで判別
し、入力データを最適なクロックに乗せ換える方式であ
る。
【0003】この従来例を図17および図18を参照し
て説明する。図17は従来のクロック抽出型のビット同
期回路の構成例を示す図である。この方式のビット同期
回路では、まず始めに入力されたデータ列からクロック
抽出回路30でクロック成分を抽出し、これを電圧制御
型発振器33:VCO(Voltage Control Ocillator)出
力のクロックと位相比較する。
て説明する。図17は従来のクロック抽出型のビット同
期回路の構成例を示す図である。この方式のビット同期
回路では、まず始めに入力されたデータ列からクロック
抽出回路30でクロック成分を抽出し、これを電圧制御
型発振器33:VCO(Voltage Control Ocillator)出
力のクロックと位相比較する。
【0004】このとき位相比較器31は両クロックの位
相差信号を出力するので、出力される位相差信号のうち
フィルタ32により高周波成分を除去し、低周波成分を
再びVCO33に入力する。このとき低周波成分である
制御信号は、両者の周波数を一致させるように働く。こ
のようにして、VCO33の出力クロックはフィードバ
ック回路を構成しているループをたどるうちにVCO3
3の出力はデータのクロック成分に同期したクロックに
ロックされ、同期されたクロックを出力することができ
る。したがって、識別器34はこのクロックを用いて入
力データを判定することにより、絶えず入力データと判
別クロックの位相関係は理想状態にあるので理想的な識
別が可能となる。
相差信号を出力するので、出力される位相差信号のうち
フィルタ32により高周波成分を除去し、低周波成分を
再びVCO33に入力する。このとき低周波成分である
制御信号は、両者の周波数を一致させるように働く。こ
のようにして、VCO33の出力クロックはフィードバ
ック回路を構成しているループをたどるうちにVCO3
3の出力はデータのクロック成分に同期したクロックに
ロックされ、同期されたクロックを出力することができ
る。したがって、識別器34はこのクロックを用いて入
力データを判定することにより、絶えず入力データと判
別クロックの位相関係は理想状態にあるので理想的な識
別が可能となる。
【0005】図18は従来のクロック選択型のビット同
期回路の構成例を示す図である。この方式の回路では、
位相比較器40はデータとクロックの分岐成分から、デ
ータとクロックのデータ変化点を検出する。その後に、
位相比較器40はセレクタ41を制御し、複数クロック
からデータの変化点に該当するクロックの変化点が一致
しない組合せを選択する。これによりデータとクロック
の位相関係を最適化する。識別器42はこの最適化され
たクロックにしたがってデータを判定し、該当するクロ
ックにデータを乗せ換えることで理想的な識別を行う。
期回路の構成例を示す図である。この方式の回路では、
位相比較器40はデータとクロックの分岐成分から、デ
ータとクロックのデータ変化点を検出する。その後に、
位相比較器40はセレクタ41を制御し、複数クロック
からデータの変化点に該当するクロックの変化点が一致
しない組合せを選択する。これによりデータとクロック
の位相関係を最適化する。識別器42はこの最適化され
たクロックにしたがってデータを判定し、該当するクロ
ックにデータを乗せ換えることで理想的な識別を行う。
【0006】
【発明が解決しようとする課題】このような従来のビッ
ト同期回路では、入力データのクロックレートが大きく
なると、理想的なビット同期を行うために要するオーバ
ーヘッドが無視できなくなる。例えば、クロックレート
が10GHzのクロックを用いてビット同期を行う場合
には、入力するデータがNRZ(Non Return to Zero)信
号だとすると、1ビットの信号幅はわずか100psに
なる。この場合に、クロックの変化点を用いてフリップ
フロップで識別を行うとき、識別器を構成するフリップ
フロップに許容される位相マージンは通常50ps程度
に制限されてしまう。
ト同期回路では、入力データのクロックレートが大きく
なると、理想的なビット同期を行うために要するオーバ
ーヘッドが無視できなくなる。例えば、クロックレート
が10GHzのクロックを用いてビット同期を行う場合
には、入力するデータがNRZ(Non Return to Zero)信
号だとすると、1ビットの信号幅はわずか100psに
なる。この場合に、クロックの変化点を用いてフリップ
フロップで識別を行うとき、識別器を構成するフリップ
フロップに許容される位相マージンは通常50ps程度
に制限されてしまう。
【0007】このため、例えば図17に示した従来例の
クロック抽出型のビット同期回路では、前述した位相マ
ージン内に抽出クロックを安定化させる必要がある。こ
のためには、位相比較器31の後段に、許容位相マージ
ン内にクロックを安定化させるQ値の高いフィルタ32
を用意する必要がある。これを誘電体共振器フィルタに
より実現しようとすると、アナログ的に形状を制御する
必要があり、加工精度の問題からフィルタが大型化し、
ビット同期回路の装置全体を小型化することが困難にな
る。
クロック抽出型のビット同期回路では、前述した位相マ
ージン内に抽出クロックを安定化させる必要がある。こ
のためには、位相比較器31の後段に、許容位相マージ
ン内にクロックを安定化させるQ値の高いフィルタ32
を用意する必要がある。これを誘電体共振器フィルタに
より実現しようとすると、アナログ的に形状を制御する
必要があり、加工精度の問題からフィルタが大型化し、
ビット同期回路の装置全体を小型化することが困難にな
る。
【0008】また、図18に示したクロック選択型ビッ
ト同期回路では、任意の位相関係をもつ入力データに対
し、前述した位相マージン内にシステムクロックを用意
する必要がある。この場合には、複数のクロックを位相
精度良く配置できることがビット同期回路の性能を決め
る支配要因となるが、現状のデバイス作成技術では、1
00ps内に位相制御できるクロック数は二つ程度に制
限されてしまうため、位相マージンを食いつぶす恐れが
ある。また、通常の入力データとクロックデータの位相
関係を両者のデータ変化点を検出してその位置関係から
最適なクロックを選択する方式では入力データの変化点
形状の不安定さ、位相揺らぎに起因して変化点検出が正
しく行われない。
ト同期回路では、任意の位相関係をもつ入力データに対
し、前述した位相マージン内にシステムクロックを用意
する必要がある。この場合には、複数のクロックを位相
精度良く配置できることがビット同期回路の性能を決め
る支配要因となるが、現状のデバイス作成技術では、1
00ps内に位相制御できるクロック数は二つ程度に制
限されてしまうため、位相マージンを食いつぶす恐れが
ある。また、通常の入力データとクロックデータの位相
関係を両者のデータ変化点を検出してその位置関係から
最適なクロックを選択する方式では入力データの変化点
形状の不安定さ、位相揺らぎに起因して変化点検出が正
しく行われない。
【0009】本発明は、このような背景に行われたもの
であって、大型で複雑な制御回路、アナログデバイスな
どを必要としないビット同期回路を提供することを目的
とする。本発明は、システムクロックを用いて精度のよ
い論理値判定を行うことができるビット同期回路を提供
することを目的とする。本発明は、入力データの波形揺
らぎ、位相揺らぎに耐性のあるビット同期回路を提供す
ることを目的とする。
であって、大型で複雑な制御回路、アナログデバイスな
どを必要としないビット同期回路を提供することを目的
とする。本発明は、システムクロックを用いて精度のよ
い論理値判定を行うことができるビット同期回路を提供
することを目的とする。本発明は、入力データの波形揺
らぎ、位相揺らぎに耐性のあるビット同期回路を提供す
ることを目的とする。
【0010】
【課題を解決するための手段】本発明は論理値情報保持
ブロック、論理値判定ブロックおよび論理値制御ブロッ
クを備えることを最も主要な特徴とする。従来の技術と
は、論理値判定ブロックと論理値制御ブロックとを分離
した点、また論理値情報保持ブロックの情報をもとに、
フィードバックループを介して出力結果の正誤判定を行
うことで論理値判定ブロックの出力制御を可能にする論
理値制御ブロックを備える点が大きく異なる。
ブロック、論理値判定ブロックおよび論理値制御ブロッ
クを備えることを最も主要な特徴とする。従来の技術と
は、論理値判定ブロックと論理値制御ブロックとを分離
した点、また論理値情報保持ブロックの情報をもとに、
フィードバックループを介して出力結果の正誤判定を行
うことで論理値判定ブロックの出力制御を可能にする論
理値制御ブロックを備える点が大きく異なる。
【0011】すなわち、本発明によれば従来、入力デー
タの論理値判定とクロック乗せ換えを一度に行うため
に、論理値判定が困難になる問題があったのを論理値情
報保持ブロックとクロック乗せ換えブロックである論理
値判定ブロックとを分離し、複数の論理値判定結果から
論理値保持情報をもとに最適な論理値判定結果を論理値
制御ブロックにより選択することにより、正確に論理値
判定が行える。
タの論理値判定とクロック乗せ換えを一度に行うため
に、論理値判定が困難になる問題があったのを論理値情
報保持ブロックとクロック乗せ換えブロックである論理
値判定ブロックとを分離し、複数の論理値判定結果から
論理値保持情報をもとに最適な論理値判定結果を論理値
制御ブロックにより選択することにより、正確に論理値
判定が行える。
【0012】また、この論理値判定は、論理値保持情報
と論理値判定ブロックからの出力結果をもとに行われる
が、論理値判定時に両者のデータの変化点を避けて、論
理値判定を行うために、位相揺らぎなどに起因するデー
タ変化点における不安定さを取り除くことが可能とな
る。
と論理値判定ブロックからの出力結果をもとに行われる
が、論理値判定時に両者のデータの変化点を避けて、論
理値判定を行うために、位相揺らぎなどに起因するデー
タ変化点における不安定さを取り除くことが可能とな
る。
【0013】このように、論理値確定領域で論理値判定
を行うために、従来のクロック選択型ビット同期回路に
おいて、データ変化点近傍で論理値判定を行ってしまい
判定結果の正誤が揺れる場合にクロック選択を繰り返し
てしまうという問題を避けることができ安定なビット同
期操作が可能となる。
を行うために、従来のクロック選択型ビット同期回路に
おいて、データ変化点近傍で論理値判定を行ってしまい
判定結果の正誤が揺れる場合にクロック選択を繰り返し
てしまうという問題を避けることができ安定なビット同
期操作が可能となる。
【0014】また、本発明によれば、論理値制御ブロッ
ク内に、n回連続ビット判定誤り後に初めてセレクタ切
替信号を送出するビット同期の保護回路を設けることが
できるので、単発的に発生する入力データの位相揺らぎ
にともなう論理値判定出力の切替えを防ぐことが可能と
なる。
ク内に、n回連続ビット判定誤り後に初めてセレクタ切
替信号を送出するビット同期の保護回路を設けることが
できるので、単発的に発生する入力データの位相揺らぎ
にともなう論理値判定出力の切替えを防ぐことが可能と
なる。
【0015】また、本発明によれば論理値情報保持ブロ
ックと論理値判定ブロックの出力情報のデータ変化点を
エッジ検出回路を用いて検出している。このエッジ検出
回路はデータとデータの遅延分の排他的論理和を用いて
検出可能であるが、この遅延素子の遅延時間を制御する
ことにより、エッジ検出を通知する検出ビットの幅を調
整できる。この幅を制御することで論理値判定領域を調
整できるので、プロセス毎に異なる論理値判定不確定領
域に対応して論理値判定領域を設定することが可能とな
る。
ックと論理値判定ブロックの出力情報のデータ変化点を
エッジ検出回路を用いて検出している。このエッジ検出
回路はデータとデータの遅延分の排他的論理和を用いて
検出可能であるが、この遅延素子の遅延時間を制御する
ことにより、エッジ検出を通知する検出ビットの幅を調
整できる。この幅を制御することで論理値判定領域を調
整できるので、プロセス毎に異なる論理値判定不確定領
域に対応して論理値判定領域を設定することが可能とな
る。
【0016】また、本発明は、論理値判定ブロックと論
理値情報保持ブロックの前段にデータ波形整形回路を導
入することも可能なので、本発明に入力される入力デー
タ波形に依存することなく、本発明を実現するために用
いた回路に依存した整形波形のデータに対してビット同
期を行えばよいので絶えず同一条件下で論理値判定が可
能となる。
理値情報保持ブロックの前段にデータ波形整形回路を導
入することも可能なので、本発明に入力される入力デー
タ波形に依存することなく、本発明を実現するために用
いた回路に依存した整形波形のデータに対してビット同
期を行えばよいので絶えず同一条件下で論理値判定が可
能となる。
【0017】すなわち、本発明はビット同期回路であっ
て、その特徴とするところは、クロックに同期するデー
タを入力する入力端子と、この入力端子の信号を位相の
異なる複数のクロックでそれぞれ判定する手段およびそ
の複数の判定出力の一つを選択する手段を含む論理値判
定ブロックと、この入力端子の信号を遅延させる論理値
情報保持ブロックと、この論理値情報保持ブロックの出
力と前記論理値判定ブロックの出力とが一致するように
前記選択する手段を制御する論理値判定制御ブロックと
を備えたところにある。
て、その特徴とするところは、クロックに同期するデー
タを入力する入力端子と、この入力端子の信号を位相の
異なる複数のクロックでそれぞれ判定する手段およびそ
の複数の判定出力の一つを選択する手段を含む論理値判
定ブロックと、この入力端子の信号を遅延させる論理値
情報保持ブロックと、この論理値情報保持ブロックの出
力と前記論理値判定ブロックの出力とが一致するように
前記選択する手段を制御する論理値判定制御ブロックと
を備えたところにある。
【0018】前記論理値情報保持ブロックの遅延時間は
前記クロックの2分の1ビットの時間に近似することが
望ましい。
前記クロックの2分の1ビットの時間に近似することが
望ましい。
【0019】前記入力端子の信号通路に波形成形回路が
挿入されることが望ましい。
挿入されることが望ましい。
【0020】前記論理値判定制御ブロックは前記論理値
判定ブロックの出力と前記論理値情報保持ブロックの出
力とを入力とする排他的論理和回路を含むことが望まし
い。
判定ブロックの出力と前記論理値情報保持ブロックの出
力とを入力とする排他的論理和回路を含むことが望まし
い。
【0021】前記データの変化点近傍で前記論理値判定
ブロックの出力を無効化する手段を備える構成とするこ
とが望ましい。
ブロックの出力を無効化する手段を備える構成とするこ
とが望ましい。
【0022】前記排他的論理和回路の出力に設けられ同
一出力がn回連続するときにその出力を送出する保護回
路を備えることが望ましい。
一出力がn回連続するときにその出力を送出する保護回
路を備えることが望ましい。
【0023】
【発明の実施の形態】発明の実施の形態を図1を参照し
て説明する。図1は本発明実施例のビット同期回路のブ
ロック構成図である。
て説明する。図1は本発明実施例のビット同期回路のブ
ロック構成図である。
【0024】本発明はビット同期回路であって、その特
徴とするところは、クロックに同期するデータを入力す
る入力端子INと、この入力端子INの信号を位相の異
なる複数のクロックでそれぞれ判定する手段としてのD
フリップフロップ4、5およびその複数の判定出力の一
つを選択する手段としてのセレクタ6、7を含む論理値
判定ブロック51と、この入力端子INの信号を遅延さ
せるデータ論理値遅延回路2を含む論理値情報保持ブロ
ック50と、この論理値情報保持ブロック50の出力と
論理値判定ブロック51の出力とが一致するようにセレ
クタ6および7を制御する論理値判定制御ブロック52
とを備えたところにある。
徴とするところは、クロックに同期するデータを入力す
る入力端子INと、この入力端子INの信号を位相の異
なる複数のクロックでそれぞれ判定する手段としてのD
フリップフロップ4、5およびその複数の判定出力の一
つを選択する手段としてのセレクタ6、7を含む論理値
判定ブロック51と、この入力端子INの信号を遅延さ
せるデータ論理値遅延回路2を含む論理値情報保持ブロ
ック50と、この論理値情報保持ブロック50の出力と
論理値判定ブロック51の出力とが一致するようにセレ
クタ6および7を制御する論理値判定制御ブロック52
とを備えたところにある。
【0025】データ論理値遅延回路2の遅延時間は前記
クロックの2分の1ビットの時間に近似する。入力端子
INの信号通路にデータ波形整形回路1が挿入されてい
る。論理値判定制御ブロック52は論理値判定ブロック
51の出力と論理値情報保持ブロック50の出力とを入
力とするEXOR(排他的論理和)回路24を含む。前
記データの変化点近傍で論理値判定制御ブロック52の
出力を無効化する手段としてのエッジ検出回路8および
9を備えている。EXOR回路24の出力に設けられ同
一出力がn回連続するときにその出力を送出する保護回
路22を備えている。
クロックの2分の1ビットの時間に近似する。入力端子
INの信号通路にデータ波形整形回路1が挿入されてい
る。論理値判定制御ブロック52は論理値判定ブロック
51の出力と論理値情報保持ブロック50の出力とを入
力とするEXOR(排他的論理和)回路24を含む。前
記データの変化点近傍で論理値判定制御ブロック52の
出力を無効化する手段としてのエッジ検出回路8および
9を備えている。EXOR回路24の出力に設けられ同
一出力がn回連続するときにその出力を送出する保護回
路22を備えている。
【0026】
【実施例】本発明実施例を説明する。本発明実施例のビ
ット同期回路は、図1に示すように、データ波形整形回
路1、論理値情報保持ブロック50、論理値判定ブロッ
ク51、論理値判定制御ブロック52により構成され
る。
ット同期回路は、図1に示すように、データ波形整形回
路1、論理値情報保持ブロック50、論理値判定ブロッ
ク51、論理値判定制御ブロック52により構成され
る。
【0027】図2はデータ波形整形回路1のブロック構
成図であるが、まず、入力データを二つに分岐し、片方
の入力データをバッファ10に入力し、もう一方のデー
タを反転バッファ11に入力する。それぞれのバッファ
10および反転バッファ11の出力は二つのTフリップ
フロップ回路(TFFと図示)12および13にそれぞ
れ入力される。続いて、この二つのTフリップフロップ
回路12および13の出力結果をそれぞれ二分岐し、図
2に示すようにEXOR(Exclusive OR:排他的論理和)
回路14およびEXNOR(Exclusive NOR: 排他的否定
論理和) 回路15によりそれぞれ論理値が判定される。
成図であるが、まず、入力データを二つに分岐し、片方
の入力データをバッファ10に入力し、もう一方のデー
タを反転バッファ11に入力する。それぞれのバッファ
10および反転バッファ11の出力は二つのTフリップ
フロップ回路(TFFと図示)12および13にそれぞ
れ入力される。続いて、この二つのTフリップフロップ
回路12および13の出力結果をそれぞれ二分岐し、図
2に示すようにEXOR(Exclusive OR:排他的論理和)
回路14およびEXNOR(Exclusive NOR: 排他的否定
論理和) 回路15によりそれぞれ論理値が判定される。
【0028】図3はデータ論理値遅延回路2のブロック
構成図である。論理値情報保持ブロック50としてのデ
ータ論理値遅延回路2は図3に示すようにバッファB1
〜B4の多段構成により構成される。また、論理値判定
ブロック51は図1に示すように、複数クロック生成回
路3、複数論理値判定用のDフリップフロップ4および
5、論理値判定結果出力選択用のセレクタ6、クロック
出力選択用のセレクタ7により構成される。
構成図である。論理値情報保持ブロック50としてのデ
ータ論理値遅延回路2は図3に示すようにバッファB1
〜B4の多段構成により構成される。また、論理値判定
ブロック51は図1に示すように、複数クロック生成回
路3、複数論理値判定用のDフリップフロップ4および
5、論理値判定結果出力選択用のセレクタ6、クロック
出力選択用のセレクタ7により構成される。
【0029】また、論理値判定制御ブロック52は論理
値判定ブロック51の出力につながるエッジ検出回路
8、論理値情報保持ブロック50の出力につながるエッ
ジ検出回路9、この二つのエッジ検出回路8および9に
つながるOR回路19、このOR回路19につながる二
つのセレクタ20および21を含み、この二つのセレク
タ20および21は2:1のセレクタにより構成され、
2入力のうち片方はL固定されており、もう一方は論理
値判定ブロック51の出力および論理値情報保持ブロッ
ク50の出力に接続される。この二つのセレクタ20お
よび21の出力はEXOR回路24に接続され、EXO
R回路24の出力はビット同期の保護回路22に接続さ
れる。
値判定ブロック51の出力につながるエッジ検出回路
8、論理値情報保持ブロック50の出力につながるエッ
ジ検出回路9、この二つのエッジ検出回路8および9に
つながるOR回路19、このOR回路19につながる二
つのセレクタ20および21を含み、この二つのセレク
タ20および21は2:1のセレクタにより構成され、
2入力のうち片方はL固定されており、もう一方は論理
値判定ブロック51の出力および論理値情報保持ブロッ
ク50の出力に接続される。この二つのセレクタ20お
よび21の出力はEXOR回路24に接続され、EXO
R回路24の出力はビット同期の保護回路22に接続さ
れる。
【0030】ビット同期の保護回路22の出力は論理値
判定ブロック51の出力状態を決定するセレクタ6およ
び7を制御するセレクタ切替信号を格納するTフリップ
フロップ23に接続される。図4はエッジ検出回路8お
よび9のブロック構成図である。このとき、エッジ検出
回路8および9は図4に示す構成により実現され、入力
データを二分岐し片方を遅延回路25により遅延し、遅
延させないもう一方のデータとEXOR回路26により
EXOR(排他的論理和)をとることにより実現するこ
とができる。
判定ブロック51の出力状態を決定するセレクタ6およ
び7を制御するセレクタ切替信号を格納するTフリップ
フロップ23に接続される。図4はエッジ検出回路8お
よび9のブロック構成図である。このとき、エッジ検出
回路8および9は図4に示す構成により実現され、入力
データを二分岐し片方を遅延回路25により遅延し、遅
延させないもう一方のデータとEXOR回路26により
EXOR(排他的論理和)をとることにより実現するこ
とができる。
【0031】このとき、遅延回路25の遅延時間を制御
することにより、エッジ検出を通知する検出ビットの幅
を調整できる。この幅を制御することで論理値判定領域
を調整できるので、プロセス毎に異なる論理値判定不確
定領域に対応して論理値判定領域を設定することが可能
となる。
することにより、エッジ検出を通知する検出ビットの幅
を調整できる。この幅を制御することで論理値判定領域
を調整できるので、プロセス毎に異なる論理値判定不確
定領域に対応して論理値判定領域を設定することが可能
となる。
【0032】また、図5は保護回路22のブロック構成
図である。ビット同期の保護回路22は、図5に示すよ
うにカウンタを用いて実現できる。図5では簡単のため
に3ビットカウンタで構成される例を示している。3段
のフリップフロップを接続し反転出力信号のNOR(否
定論理和)をとることによりセレクタ信号を実現でき
る。
図である。ビット同期の保護回路22は、図5に示すよ
うにカウンタを用いて実現できる。図5では簡単のため
に3ビットカウンタで構成される例を示している。3段
のフリップフロップを接続し反転出力信号のNOR(否
定論理和)をとることによりセレクタ信号を実現でき
る。
【0033】次に、本発明実施例の動作を説明する。図
6はデータ波形整形回路1の波形観測点を示す図であ
り、図7はその観測結果を示す図である。図6に示すよ
うに、データ波形整形回路1に入力されたデータは、図
2で説明した二つのTフリップフロップ12および13
の出力の排他的論理和および排他的否定論理和を行って
データおよび反転データに整形される。このときの波形
の状態を図7に示す。
6はデータ波形整形回路1の波形観測点を示す図であ
り、図7はその観測結果を示す図である。図6に示すよ
うに、データ波形整形回路1に入力されたデータは、図
2で説明した二つのTフリップフロップ12および13
の出力の排他的論理和および排他的否定論理和を行って
データおよび反転データに整形される。このときの波形
の状態を図7に示す。
【0034】また、図8はデータ波形整形回路1の波形
観測点を示す図であり、図9はその観測結果を示す図で
ある。図9に示すように、入力データ波形の波形揺らぎ
は整形され、Tフリップフロップ12および13、EX
OR回路14、EXNOR回路15の出力波形に依存す
る形に整形される。
観測点を示す図であり、図9はその観測結果を示す図で
ある。図9に示すように、入力データ波形の波形揺らぎ
は整形され、Tフリップフロップ12および13、EX
OR回路14、EXNOR回路15の出力波形に依存す
る形に整形される。
【0035】整形された入力データはその後に分岐さ
れ、一方は論理値情報保持ブロック50に入力される。
論理値情報保持ブロック50のデータ論理値遅延回路2
には図3に示すように多段にバッファB1〜B4が配置
されている。図10はデータ論理値遅延回路2の波形観
測点を示す図であり、図11はその観測結果を示す図で
ある。図11に示すように、入力データはバッファB1
〜B4通過後にビット同期回路のシステムクロック周期
の半周期に対応するτ(=T/2)時間だけ遅延させら
れる。
れ、一方は論理値情報保持ブロック50に入力される。
論理値情報保持ブロック50のデータ論理値遅延回路2
には図3に示すように多段にバッファB1〜B4が配置
されている。図10はデータ論理値遅延回路2の波形観
測点を示す図であり、図11はその観測結果を示す図で
ある。図11に示すように、入力データはバッファB1
〜B4通過後にビット同期回路のシステムクロック周期
の半周期に対応するτ(=T/2)時間だけ遅延させら
れる。
【0036】このとき、もう一方の論理値判定ブロック
51に分岐された整形データは、論理値判定ブロック5
1に配置されたDフリップフロップ4および5によって
論理値判定される。図1は理解をしやすくするために二
つのDフリップフロップ4および5が配置される場合を
示している。この二つのDフリップフロップ4および5
は自装置のクロックから複数クロック生成回路3により
作成される二つのクロックにしたがって動作し、このク
ロックに同期して整形データの論理値判定を行う。図1
2はビット同期回路の波形観測点を示す図であり、図1
3はその観測結果を示す図である。いま、二つのクロッ
クの位相関係がπずれているとすると、二つのDフリッ
プフロップ4および5により論理値判定された結果は整
形データとクロックの位相関係に対応する。
51に分岐された整形データは、論理値判定ブロック5
1に配置されたDフリップフロップ4および5によって
論理値判定される。図1は理解をしやすくするために二
つのDフリップフロップ4および5が配置される場合を
示している。この二つのDフリップフロップ4および5
は自装置のクロックから複数クロック生成回路3により
作成される二つのクロックにしたがって動作し、このク
ロックに同期して整形データの論理値判定を行う。図1
2はビット同期回路の波形観測点を示す図であり、図1
3はその観測結果を示す図である。いま、二つのクロッ
クの位相関係がπずれているとすると、二つのDフリッ
プフロップ4および5により論理値判定された結果は整
形データとクロックの位相関係に対応する。
【0037】このとき仮にどちらかの出力が論理値判定
ブロック51内の出力制御を行うセレクタ6によって選
択されているとすると、その出力結果は論理値判定制御
ブロック52内のエッジ検出回路8に送られることにな
る。図14はエッジ検出回路8および9の波形観測点を
示す図であり、図15はその観測結果を示す図である。
エッジ検出回路8では図15に示すように、入力データ
のデータ変化点を検出すると遅延回路25の遅延時間に
応じたビット幅で入力データの変換点にエッジ検出パル
スを発生する。この回路の働きにより論理値判定ブロッ
ク51出力のデータ変換点にエッジ検出パルスが立つこ
とになる。
ブロック51内の出力制御を行うセレクタ6によって選
択されているとすると、その出力結果は論理値判定制御
ブロック52内のエッジ検出回路8に送られることにな
る。図14はエッジ検出回路8および9の波形観測点を
示す図であり、図15はその観測結果を示す図である。
エッジ検出回路8では図15に示すように、入力データ
のデータ変化点を検出すると遅延回路25の遅延時間に
応じたビット幅で入力データの変換点にエッジ検出パル
スを発生する。この回路の働きにより論理値判定ブロッ
ク51出力のデータ変換点にエッジ検出パルスが立つこ
とになる。
【0038】同様に、論理値情報保持ブロック50の出
力のデータ変化点に対してもエッジ検出回路9によりエ
ッジ検出パルスが立つので、両者のどちらかのパルスが
存在するときには論理値判定制御ブロック52内のセレ
クタ20および21のL固定が出力される。この結果、
このセレクタ20および21を通る論理値判定制御ブロ
ック52の出力データおよび論理値情報保持ブロック5
0の出力データの両者に対し、お互いのデータ変化点を
除外した論理値がセレクタ20および21を介して出力
される。
力のデータ変化点に対してもエッジ検出回路9によりエ
ッジ検出パルスが立つので、両者のどちらかのパルスが
存在するときには論理値判定制御ブロック52内のセレ
クタ20および21のL固定が出力される。この結果、
このセレクタ20および21を通る論理値判定制御ブロ
ック52の出力データおよび論理値情報保持ブロック5
0の出力データの両者に対し、お互いのデータ変化点を
除外した論理値がセレクタ20および21を介して出力
される。
【0039】このとき論理値判定ブロック51の出力結
果が正しい位相関係のクロックを用いて論理値判定を行
っている判定結果を出力しているとき、整形波から位相
がπだけずれた論理値情報保持ブロック50の出力と論
理値判定ブロック51の出力のデータ変化点を除外した
部分の論理値は図13に示すように一致していることに
なる。したがって論理値判定制御ブロック52内にある
二つのセレクタ20および21の出力信号のEXOR
(排他的論理和)出力が“0”となり、論理値判定ブロ
ック51内のセレクタ6および7の出力は保持される。
果が正しい位相関係のクロックを用いて論理値判定を行
っている判定結果を出力しているとき、整形波から位相
がπだけずれた論理値情報保持ブロック50の出力と論
理値判定ブロック51の出力のデータ変化点を除外した
部分の論理値は図13に示すように一致していることに
なる。したがって論理値判定制御ブロック52内にある
二つのセレクタ20および21の出力信号のEXOR
(排他的論理和)出力が“0”となり、論理値判定ブロ
ック51内のセレクタ6および7の出力は保持される。
【0040】しかし、ひとたび、データとクロックの位
相関係がずれ、誤ったクロックでデータを判定すると先
の論理値判定制御ブロック52内のセレクタ20および
21の出力信号のデータ変化点の除外部分の論理値が一
致しなくなり、EXOR(排他的論理和)出力が“1”
になる。図16はビット同期の保護回路22の動作を示
す図であるが、保護回路22がこの不一致パルスをn回
連続して計測するとカウンタがカウントアップされ、n
回連続不一致の場合にはn個のフリップフロップのそれ
ぞれ反転出力が同時に“0”となるため、そのNOR
(否定論理和)が“1”となり、保護回路22の後段に
つながれたフリップフロップの状態を変化させる。こう
して論理値判定ブロック51の出力を選択するセレクタ
6および7の切替信号が変化し、出力を変化させる。こ
のとき変化した出力結果はデータとクロックの位相関係
が正しく調整されているために不一致検出判定が“0”
となり、セレクタ6および7の状態は保持される。この
ようにして正しいビット同期が保証される。
相関係がずれ、誤ったクロックでデータを判定すると先
の論理値判定制御ブロック52内のセレクタ20および
21の出力信号のデータ変化点の除外部分の論理値が一
致しなくなり、EXOR(排他的論理和)出力が“1”
になる。図16はビット同期の保護回路22の動作を示
す図であるが、保護回路22がこの不一致パルスをn回
連続して計測するとカウンタがカウントアップされ、n
回連続不一致の場合にはn個のフリップフロップのそれ
ぞれ反転出力が同時に“0”となるため、そのNOR
(否定論理和)が“1”となり、保護回路22の後段に
つながれたフリップフロップの状態を変化させる。こう
して論理値判定ブロック51の出力を選択するセレクタ
6および7の切替信号が変化し、出力を変化させる。こ
のとき変化した出力結果はデータとクロックの位相関係
が正しく調整されているために不一致検出判定が“0”
となり、セレクタ6および7の状態は保持される。この
ようにして正しいビット同期が保証される。
【0041】
【発明の効果】以上説明したように、本発明によれば、
大型で複雑な制御回路、アナログデバイスなどを必要と
せず、システムクロックを用いて精度のよい論理値判定
を行うことができる。さらに、入力データの波形揺ら
ぎ、位相揺らぎに耐性のあるビット同期回路を実現する
ことができる。
大型で複雑な制御回路、アナログデバイスなどを必要と
せず、システムクロックを用いて精度のよい論理値判定
を行うことができる。さらに、入力データの波形揺ら
ぎ、位相揺らぎに耐性のあるビット同期回路を実現する
ことができる。
【図1】本発明実施例のビット同期回路のブロック構成
図。
図。
【図2】データ波形整形回路のブロック構成図。
【図3】データ論理値遅延回路のブロック構成図。
【図4】エッジ検出回路のブロック構成図。
【図5】保護回路のブロック構成図。
【図6】データ波形整形回路の波形観測点を示す図。
【図7】データ波形整形回路の波形観測結果を示す図。
【図8】データ波形整形回路の波形観測点を示す図。
【図9】データ波形整形回路の波形観測結果を示す図。
【図10】データ論理値遅延回路の波形観測点を示す
図。
図。
【図11】データ論理値遅延回路の波形観測結果を示す
図。
図。
【図12】ビット同期回路の波形観測点を示す図。
【図13】ビット同期回路の波形観測結果を示す図。
【図14】エッジ検出回路の波形観測点を示す図。
【図15】エッジ検出回路の波形観測結果を示す図。
【図16】ビット同期の保護回路の動作を示す図。
【図17】従来のクロック抽出型のビット同期回路の構
成例を示す図。
成例を示す図。
【図18】従来のクロック選択型のビット同期回路の構
成例を示す図。
成例を示す図。
1 データ波形整形回路 2 データ論理値遅延回路 3 複数クロック生成回路 4、5 Dフリップフロップ 6、7、20、21、41 セレクタ 8、9 エッジ検出回路 10、B1〜B4 バッファ 11 反転バッファ 12、13、23 Tフリップフロップ 14、24、26 EXOR回路 15 EXNOR回路 19 OR回路 22 保護回路 25 遅延回路 30 クロック抽出回路 31、40 位相比較器 32 フィルタ 33 VCO 34、42 識別器 50 論理値情報保持ブロック 51 論理値判定ブロック 52 論理値判定制御ブロック a〜z、A〜C 観測点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川野 龍介 東京都新宿区西新宿三丁目19番2号 日本 電信電話株式会社内 (72)発明者 塩本 公平 東京都新宿区西新宿三丁目19番2号 日本 電信電話株式会社内
Claims (6)
- 【請求項1】 クロックに同期するデータを入力する入
力端子と、この入力端子の信号を位相の異なる複数のク
ロックでそれぞれ判定する手段およびその複数の判定出
力の一つを選択する手段を含む論理値判定ブロックと、
この入力端子の信号を遅延させる論理値情報保持ブロッ
クと、この論理値情報保持ブロックの出力と前記論理値
判定ブロックの出力とが一致するように前記選択する手
段を制御する論理値判定制御ブロックとを備えたことを
特徴とするビット同期回路。 - 【請求項2】 前記論理値情報保持ブロックの遅延時間
は前記クロックの2分の1ビットの時間に近似する請求
項1記載のビット同期回路。 - 【請求項3】 前記入力端子の信号通路に波形成形回路
が挿入された請求項1記載のビット同期回路。 - 【請求項4】 前記論理値判定制御ブロックは前記論理
値判定ブロックの出力と前記論理値情報保持ブロックの
出力とを入力とする排他的論理和回路を含む請求項1記
載のビット同期回路。 - 【請求項5】 前記データの変化点近傍で前記論理値判
定ブロックの出力を無効化する手段を備えた請求項1記
載のビット同期回路。 - 【請求項6】 前記排他的論理和回路の出力に設けられ
同一出力がn回連続するときにその出力を送出する保護
回路を備えた請求項1記載のビット同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09194250A JP3131172B2 (ja) | 1997-07-18 | 1997-07-18 | ビット同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09194250A JP3131172B2 (ja) | 1997-07-18 | 1997-07-18 | ビット同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1141219A true JPH1141219A (ja) | 1999-02-12 |
JP3131172B2 JP3131172B2 (ja) | 2001-01-31 |
Family
ID=16321495
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09194250A Expired - Fee Related JP3131172B2 (ja) | 1997-07-18 | 1997-07-18 | ビット同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3131172B2 (ja) |
-
1997
- 1997-07-18 JP JP09194250A patent/JP3131172B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP3131172B2 (ja) | 2001-01-31 |
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Legal Events
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