JP3228408B2 - 同期化回路及び同期化方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複数ビットからなる
非同期信号を入力し、クロックに同期化して出力する同
期化回路に関する。

【０００２】

【従来の技術】従来、複数ビットからなる非同期信号を
入力し、クロックに同期化して出力する同期化回路にお
いてクロックの立ち上がり、または立ち下がりのタイミ
ングに非同期信号を取り込もうとする場合、非同期信号
が切り替わるタイミングとこの非同期信号を取り込む同
期化回路内に設けられたフロップフロップの取り込みタ
イミングが一致して動作不安定となることがある。この
不安定レベルの伝搬を防ぐためにフリップフロップの後
段に第２のフリップフロップを設けて位相の異なるクロ
ックにより同期化を行っている。

【０００３】本発明と技術分野が類似する従来例１とし
て特開平３−２０２９１０号公報の“同期化回路”があ
る。本従来例は、非同期信号をクロックに同期させて確
実に出力し、更にはクロックパルスの設定に関しての手
間のかからない同期化回路を提供することを目的として
いる。

【０００４】図６、図７及び図８を用いて上記の従来例
１の同期化回路の構成及び動作例について説明する。
尚、図６は本従来例１の同期化回路の構成を表すブロッ
ク構成図であり、図７は同期化回路のより詳細な構成を
表す構成図であり、図８は動作タイミングを表すタイム
チャートである。

【０００５】図６に示された従来の同期化回路は非同期
信号の各ビットをラッチする第１の同期化回路１５と、
第１の同期化回路が非同期信号をラッチする時期より一
定期間後に非同期信号の各ビットをラッチする第２の同
期化回路１６と、第１の同期化回路の出力と第２の同期
化回路の出力の対応する全てのビットが等しいか否かを
検出する一致検出回路１７と、該一致検出回路により一
致を検出した時には第１の同期化回路または第２の同期
化回路の出力信号をラッチする第３の同期化回路１８と
を有して構成される。

【０００６】また上記の第１の同期化回路及び第２の同
期化回路のより詳細な構成を図７に示された同期化回路
の回路図を参照しながら説明する。図７に示されるよう
に第１の同期化回路は複数ビットの非同期信号を入力す
るＤ型フリップフロップ（以下、ＤＦＦという）１９
と、このＤＦＦ１９の出力Ｑ１を入力する第２のＤＦＦ
２０により構成される。また第２の同期化回路は複数ビ
ットの非同期信号を入力するＤＦＦ２１と、このＤＦＦ
２１の出力Ｑ３を入力する第２のＤＦＦ２２とにより構
成される。

【０００７】また第１の同期化回路及び第２の同期化回
路の後段にはコンパレータ２３とＡＮＤ回路とからなる
一致検出回路１７と、ＤＦＦ２４よりなる第３の同期検
出回路とが設けられている。

【０００８】次に図８を用いて上記構成による動作例を
説明する。ＤＦＦはタイミングクロックが入力されたと
きに入力されている信号をデータとしてラッチする。第
１の同期化回路１５と第２の同期化回路１６は複数ビッ
トの非同期信号を入力し、それぞれ位相の異なるクロッ
クにより同期化する。第１の同期化回路１５は複数ビッ
トの非同期信号を図８に示されたＴ０のクロックにより
まずＤＦＦ１９にラッチする。また第２の同期化回路１
６は複数ビットの非同期信号を図８に示されたＴ１のク
ロックによりＤＦＦ２１にラッチする。図８に示された
クロックＴ０はクロックＴ１より位相がπ／６だけ遅れ
ている。

【０００９】また図８に示された複数ビットの非同期信
号（１）に対して第１の同期化回路１５の出力と第２の
同期化回路１６の出力はそれぞれ（２）、（３）のタイ
ミングで出力される。これは第１の同期化回路のＤＦＦ
１９からＴ０のタイミングで、また第２の同期化回路の
ＤＦＦ２１からＴ１のタイミングでそれぞれ出力された
信号をＤＦＦ２０及びＤＦＦ２２によりＴ２のクロック
に同期させて一致検出回路に出力する。図８に示された
クロックＴ２はＴ１よりも位相がさらにπ／６だけ遅れ
ている。

【００１０】一致検出回路では第１の同期化回路と第２
の同期化回路から出力された信号の各ビットの一致を検
出する。一致検出回路は両信号の一致を検出したとき一
致検出信号（４）を第３の同期化回路１８に出力する。
第３の同期化回路は一致信号を入力すると図８に示され
たＴ３のクロックによりラッチされた同期化信号（５）
を出力することとなる。

【００１１】

【発明が解決しようとする課題】しかしながら、上記の
同期化回路において、非同期信号の入力タイミングが図
８に示された非同期信号（６）のようにクロックＴ０の
立ち上がりより遅れた場合、Ｓ０の期間では同期化が間
に合わず、次のＳ１の期間まで同期化信号（１１）の出
力が遅れてしまう。

【００１２】その理由は一致検出回路により第１同期化
回路２１からの出力信号と第２の同期化回路２２からの
出力信号とが一致しないと判断したときには同期化が行
われないからである。

【００１３】本発明は、複数ビットの非同期信号を同期
化するときに最小限の遅延で同期化することができる同
期化回路及び同期化方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】かかる目的を達成するた
めに本発明の同期化回路は、複数ビットからなる非同期
信号を入力し、クロックに同期化して出力する同期化回
路であり、複数ビットからなる非同期信号各々のビット
を保持する第１の同期化回路（１）と、第１の同期化回
路（１）が非同期信号を保持する時期より一定時間後に
非同期信号を保持する第２の同期化回路（２）と、第１
の同期化回路（１）の出力と第２の同期化回路（２）の
出力各々の対応する全てのビットが等しいか否かを検出
する一致検出回路（３）と、一致検出回路（３）により
一致検出した場合、第１の同期化回路（１）若しくは第
２の同期化回路（２）の出力を選択し、一致検出回路の
検出結果が否の場合、入力した非同期信号を選択して出
力する選択回路（４）と、第２の同期化回路（２）が非
同期信号を保持する時期よりも一定期間後に選択回路
（４）の出力信号を保持する第３の同期化回路（５）と
を有して構成され、第３の同期化回路（５）の出力より
信号出力を得ることを特徴としている。

【００１５】上記の第１の同期化回路（１）は、複数ビ
ットからなる非同期信号を第１のクロックに同期させて
出力する第１のＤ型フリップフロップ回路（６）と、第
１のＤ型フリップフロップ回路からの出力信号を第１の
クロックよりも位相の遅れた第２のクロックに同期させ
て出力する第２のＤ型フリップフロップ回路（７）とを
有して構成されるとよい。

【００１６】上記の第２の同期化回路（２）は、複数ビ
ットからなる非同期信号を第１のクロックよりも位相の
遅れた第３のクロックに同期させて出力する第３のＤ型
フリップフロップ回路（８）と、第３のＤ型フリップフ
ロップからの出力信号を第２のクロックに同期させて出
力する第４のＤ型フリップフロップ回路（９）とを有し
て構成されるとよい。

【００１７】上記の一致検出回路（３）は、第１の同期
化回路からの出力信号と第２の同期化回路からの出力信
号との対応するビットを入力するように複数設けられた
ＥＸＮＯＲ回路（１０）と、複数のＥＸＮＯＲ回路から
の出力信号を入力とするＡＮＤ回路（１１）とを有し、
ＥＸＮＯＲ回路の全てが第１の同期回路からの出力信号
と第２の同期化回路からの出力信号との一致を検出した
場合にＡＮＤ回路により一致検出信号を一致を表す信号
にして出力するとよい。

【００１８】上記の選択回路（４）は、第１の同期化回
路または第２の同期化回路からの出力信号と一致検出回
路からの一致検出信号を入力とする第１のＡＮＤ回路
（１３−１）と、一致検出回路からの一致検出信号を反
転させた信号と非同期信号とを入力とする第２のＡＮＤ
回路（１３−２）と、第１のＡＮＤ回路と第２のＡＮＤ
回路からの出力信号を入力とするＯＲ回路（１４）とを
有して構成され、一致検出回路からの一致検出信号が一
致を表す信号であるときは第１のＡＮＤ回路に入力した
第１の同期化回路または第２の同期化回路からの信号を
出力し、一致検出信号が不一致を表す信号であるときに
は第２のＡＮＤ回路に入力した非同期信号を出力すると
よい。

【００１９】上記の同期化回路は複数ビットからなる非
同期信号を一定の時間差を設けて第１の同期化回路と第
２の同期化回路とに入力し、一致検出回路により第１の
同期化回路及び第２の同期化回路からの出力信号の各ビ
ットを比較し、一致検出回路が一致を検出したときは、
第１の同期化回路または第２の同期化回路からの出力信
号の何れかを選択し、一致検出回路が一致を検出できな
いときは、非同期信号を選択し、選択した信号を第３の
同期化回路により同期化して出力するとよい。

【００２０】本発明の同期化方法は複数ビットからなる
非同期信号を入力し、クロックに同期化させて出力する
同期化方法であり、複数ビットからなる非同期信号各々
のビットを保持する第１の同期化工程と、第１の同期化
工程が非同期信号を保持する時期より一定時間後に非同
期信号を保持する第２の同期化工程と、第１の同期化工
程により同期化された信号と第２の同期化工程により同
期化された信号の対応する全てのビットが等しいか否か
を検出する一致検出工程と、一致検出工程により一致検
出した場合第１の同期化工程若しくは第２の同期化工程
により同期化した信号を、一致検出回路の検出結果が否
の場合非同期信号を選択する選択工程と、第２の同期化
工程が非同期信号を保持する時期よりも一定期間後に選
択工程により選択した信号を保持する第３の同期化工程
とを有することを特徴としている。

【００２１】上記の同期化方法は、複数ビットからなる
非同期信号を一定時間差を設けて第１の同期化工程と第
２の同期化工程とに入力し、第１の同期化工程及び第２
の同期化工程からの出力信号の各ビットを一致検出工程
により比較し、一致を検出した場合選択工程により第１
の同期化工程または第２の同期化工程からの出力信号を
選択し、一致を検出することができなかった場合非同期
信号を選択し、選択した信号を第３の同期化工程により
同期化するとよい。

【００２２】

【発明の実施の形態】次に添付図面を参照して本発明の
同期化回路及び同期化方法の実施の形態を詳細に説明す
る。図１〜図５を参照すると本発明の同期化回路及び同
期化方法の一実施形態が示されている。尚、図１は本発
明の同期化回路及び同期化方法の実施形態の構成を表す
ブロック構成図、図２は第１の同期化回路及び第２の同
期化回路の詳細な構成を表す構成図、図３は一致検出回
路の構成を表す回路図、図４は選択回路の構成を表す回
路図、図５は動作タイミングを表すタイムチャートであ
る。

【００２３】まず図１を用いて本実施形態の全体構成を
説明する。図１に示された本実施形態の同期化回路は第
１の同期化回路１と、第２の同期化回路２と、一致検出
回路３と、選択回路４と、第３の同期化回路とにより構
成される。

【００２４】第１の同期化回路１は、複数ビットからな
る非同期信号の各々のビットを保持する回路である。ま
た第２の同期化回路２は、第１の同期化回路１が非同期
信号を保持する時期より一定時間後に非同期信号を保持
する回路である。

【００２５】一致検出回路３は第２の同期化回路２と、
第１の同期化回路１の出力各々の対応する全てのビット
が等しいか否かを検出するための回路である。また選択
回路４は一致検出回路により一致を検出した場合、第１
の同期化回路若しくは第２の同期化回路の出力を選択
し、一致検出回路により不一致を検出した場合、入力さ
れる非同期信号を選択して出力する回路である。第３の
同期化回路は第２の同期化回路が非同期信号を保持する
より時期よりも一定期間後に選択回路４の出力信号を保
持する回路である。

【００２６】本装置に入力された複数ビットからなる非
同期化信号は一定の時間差を設けて第１の同期化回路と
第２の同期化回路とに入力される。第１の同期化回路及
び第２の同期化回路のそれぞれにより同期を取って出力
された信号は一致検出回路に入力される。一致検出回路
では第１の同期化回路からの出力信号と第２の同期化回
路からの出力信号との一致を検出する。一致を検出した
場合、選択回路は第１の同期化回路または第２の同期化
回路の出力の何れかを選択して第３の同期化回路に出力
する。また一致を検出することができなかったときに
は、選択回路は複数ビットの非同期信号を選択して第３
の同期化回路に出力する。第３の同期化回路により選択
した信号を第１の同期化回路及び第２の同期化回路とは
位相の異なるクロックにより同期化して出力する。

【００２７】次に図２を用いて第１の同期化回路及び第
２の同期化回路のより詳細な構成及び動作について説明
する。尚、図２に示された第１の同期化回路及び第２の
同期化回路は図面を簡略化するため１ビットの非同期信
号を同期化する場合の回路構成を表している。

【００２８】図２に示された第１の同期化回路１は非同
期信号Ｘを入力とし、クロックＴ０に同期した出力信号
Ｑ１を出力する第１のＤＦＦ６と、Ｑ１を入力としクロ
ックＴ２に同期した出力信号Ｑ２を出力する第２のＤＦ
Ｆ７により構成される。また第２の同期化回路２は非同
期信号Ｘを入力とし、クロックＴ１に同期させて出力信
号Ｑ３を出力する第３のＤＦＦ８と、Ｑ３を入力としク
ロックＴ２に同期させて出力信号Ｑ４を出力する第４の
ＤＦＦ９により構成される。尚、クロックＴ０、Ｔ１、
Ｔ２はすべて位相が異なっておりＴ０よりもＴ１が、Ｔ
１よりもＴ２の位相が遅れているものとする。

【００２９】尚、図２に示された第１の同期化回路及び
第２の同期化回路を３２ビット分設けることにより３２
ビットの非同期信号を同期化する回路構成とすることが
できる。

【００３０】また図２に示された第３の同期化回路５は
１つのＤＦＦにより構成され、選択回路４からの出力信
号を入力し、クロックＴ３に同期した出力信号Ｙを出力
する。

【００３１】次に図３を用いて一致検出回路の構成及び
動作例について説明する。図３に示された一致検出回路
は上記の第２のＤＦＦ７の出力Ｑ２及び第４のＤＦＦ９
の出力Ｑ４の対応する各ビットを入力するように設けら
れたＥＸＮＯＲ回路１０−１からＥＸＮＯＲ回路１０−
３２と、ＥＸＮＯＲ回路１０全てからの信号を入力する
ＡＮＤ回路１１により構成されている。

【００３２】出力Ｑ２の各ビットと対応する出力Ｑ４の
各ビットが同じＥＸＮＯＲ回路の入力となっているので
対応するビットが一致した場合にだけＥＸＮＯＲ回路は
「１」をＡＮＤ回路１１に出力する。ＡＮＤ回路は各Ｅ
ＸＮＯＲ回路から送られてくる信号を入力する。全ての
ＥＸＮＯＲ回路から「１」が送られてきた時だけ選択回
路に「１」を出力する。また１ビットでも不一致があれ
ば選択回路に「０」を出力する。

【００３３】次に図４を用いて選択回路の構成及び動作
例について説明する。図４に示された選択回路４は、第
１の同期化回路からの出力信号と一致検出回路からの一
致検出信号を入力するＡＮＤ回路１３−１と、複数ビッ
トの非同期信号と一致検出回路からの一致検出信号をイ
ンバータ１２により反転させた信号を入力するＡＮＤ回
路１３−２と、ＡＮＤ回路１３−１及びＡＮＤ回路１３
−２からの出力信号を入力するＯＲ回路１４とを有して
構成している。

【００３４】次に上記構成による動作例を説明する。例
えば一致検出回路３が第１の同期化回路１と第２の同期
化回路２からの信号の各ビットの一致を検出した場合、
選択回路は出力信号「１」を図４に示されたＣより入力
する。ＡＮＤ回路１３−１には第１の同期化回路からの
信号とこの出力信号「１」が入力される。ＡＮＤ回路１
３−１は一方の入力が「１」であるので第１の同期化回
路からの出力信号をそのままＯＲ回路１４に出力する。
またＡＮＤ回路１３−２には非同期信号とインバータ１
２により一致検出回路の出力を反転させた「０」が入力
される。ＡＮＤ回路１３−２は入力の一方が「０」であ
るので非同期信号の各ビットがいかなるデータであって
も「０」をＯＲ回路１４に出力する。ＯＲ回路はＡＮＤ
回路１３−２からの出力信号が「０」であるのでＡＮＤ
回路１３−１からの信号を出力することとなる。

【００３５】また一致検出回路３が第１の検出回路１と
第２の同期化回路２からの信号の各ビットの不一致を検
出した場合、選択回路４は出力信号「０」を図４に示さ
れたＣより入力する。ＡＮＤ回路１３−１には第１の同
期化回路からの信号とこの出力信号「０」が入力され
る。ＡＮＤ回路１３−１は一方の入力が「０」であるの
で第１の第１の同期化回路からの出力信号がいかなるデ
ータであっても「０」をＯＲ回路１４に出力する。また
ＡＮＤ回路１３−２には非同期信号とインバータ１２に
より一致検出回路の出力を反転させた「１」が入力され
る。ＡＮＤ回路１３−２は一方の入力が「１」であるの
で非同期信号をそのままＯＲ回路１４に出力する。ＯＲ
回路１４はＡＮＤ回路１３−１からの出力信号が「０」
であるのでＡＮＤ回路１３−２からの信号を出力するこ
ととなる。

【００３６】次に３２ビットの非同期信号を入力したと
きの動作タイミングを図５のタイムチャートを用いて説
明する。まず本装置に入力される非同期信号の入力タイ
ミングが図５の（１）である場合について説明する。３
２ビットの非同期信号を図５に示された（１）のタイミ
ングで入力すると、第１の同期化回路は図５に示された
Ｔ０のクロックで３２ビットの入力信号をそれぞれの第
１のＤＦＦ６−１からＤＦＦ６−３２にラッチし、出力
Ｑ１（０）からＱ１（３１）を出力する。また第２の同
期化回路は図５に示されたＴ１のクロックで３２ビット
の入力信号をそれぞれの第３のＤＦＦ８−１からＤＦＦ
８−３２にラッチし、出力Ｑ３（０）からＱ３（３１）
を出力する。尚、図５に示されたＴ０とＴ１とは位相が
異なり、Ｔ１はＴ０よりも位相がπ／６だけ遅れてい
る。

【００３７】次に第１の同期化回路の第２のＤＦＦ７は
図５に示されたＴ２のクロックに同期させて第１のＤＦ
Ｆ６から出力信号Ｑ１をラッチして一致検出回路信号Ｑ
２（０）からＱ２（３１）を出力する。また第２の同期
化回路の第４のＤＦＦもＴ２のクロックに同期させて第
３のＤＦＦからの出力信号Ｑ３をラッチして一致検出回
路に信号Ｑ４（０）からＱ４（３１）を出力する。これ
により図５のタイムチャートでは（２）のタイミングに
よりデータＱ２及びＱ４を出力することとなる。尚、ク
ロックＴ２はクロックＴ１よりもさらにπ／６だけ位相
が遅れている。

【００３８】一致検出回路は第１の同期化回路１からク
ロックＴ２に同期して出力された信号Ｑ２（０）からＱ
２（３１）と第２の同期化回路２からクロックＴ２に同
期して出力された信号Ｑ４（０）からＱ４（３１）との
対応するビットを同じＥＸＮＯＲ回路１０−１からＥＸ
ＮＯＲ回路１０−３２に入力する。

【００３９】ＥＸＮＯＲ回路１０は第１の同期化回路の
出力Ｑ２と第２の同期化回路の出力Ｑ４とが一致した場
合にだけ「１」をＡＮＤ回路１１に出力する。ＡＮＤ回
路１１はＥＸＮＯＲ回路１０−１からＥＸＮＯＲ回路１
０−３２の出力信号がすべて「１」であった場合にだ
け、選択回路に「１」を出力する。

【００４０】図５に示された（１）のタイミングで非同
期信号を入力した場合、第１の同期化回路の出力信号Ｑ
２と第２の同期化回路の出力信号Ｑ４の各ビットは一致
するので一致検出回路は「１」を出力する。これにより
選択回路が第１の同期化回路からの出力信号を選択して
第３の同期化回路に出力し、Ｔ３のクロックに同期させ
て信号を出力することができる。

【００４１】次に一致検出回路がデータの一致を検出で
きない状態での本実施形態の動作例について説明する。
一致検出回路がデータの一致を検出することができない
状態が起こりうるのは、非同期信号がクロックＴ０また
はＴ１の立ち上がりと同時に変化しているためにデータ
を正しくラッチすることができないか、または複数ビッ
トのデータを入力する場合、各ビットの変化が微妙に異
なるため変化後のデータをラッチできるものとできない
ものとが存在するためである。

【００４２】上記の一例として図５に示された（４）の
タイミングで非同期信号を入力した場合について説明す
る。図５に示された（４）のタイミングで入力された非
同期信号は第１の同期化回路が信号を取り込むクロック
Ｔ０と第２の同期化回路が信号を取り込むクロックＴ１
との間で入力が変化することとなる。このため第１の同
期化回路の第１のＤＦＦ６がデータＢを取り込むことが
できず、第２のＤＦＦ７は変化前のデータＡをＱ２とし
て出力することとなる。また第２の同期化回路の第３の
ＤＦＦ９はクロックＴ１の入力タイミングにはデータＢ
は入力されているのでＴ１のクロックに同期させてラッ
チすることができる。これにより第４のＤＦＦ９は変化
後のデータＢをＱ４として出力することとなる。

【００４３】このときＱ２とＱ４の出力信号は一致しな
いため一致検出回路は「０」を選択回路に出力すること
となる。これにより選択回路は非同期信号を選択して第
３の同期化回路に出力する。第３の同期化回路はクロッ
クＴ３に同期化させて非同期化信号を同期信号Ｙとして
出力することとなる。

【００４４】上記の説明より明らかなように非同期信号
の切り替わるタイミングと第１の同期化回路または第２
の同期化回路のクロックの立ち上がりとが一致する、ま
たは複数ビットのデータを入力するときに各ビットの変
化が微妙に異なるために変化後のデータをラッチするこ
とができない場合にクロックＴ０、Ｔ１、Ｔ２よりも遅
れたＴ３のタイミングで非同期信号をラッチすることに
より一致検出回路が一致を検出できないときでも遅れる
ことなく同期化信号を出力することが可能となる。

【００４５】

【発明の効果】以上の説明より明らかなように本発明の
請求項１記載の同期化回路は、複数ビットからなる非同
期信号各々のビットを保持する第１の同期化回路（１）
と、第１の同期化回路（１）が非同期信号を保持する時
期より一定時間後に非同期信号を保持する第２の同期化
回路（２）と、第１の同期化回路（１）の出力と第２の
同期化回路（２）の出力各々の対応する全てのビットが
等しいか否かを検出する一致検出回路（３）と、一致検
出回路（３）により一致検出した場合、第１の同期化回
路（１）若しくは第２の同期化回路（２）の出力を選択
し、一致検出回路の検出結果が否の場合、入力した非同
期信号を選択して出力する選択回路（４）と、第２の同
期化回路（２）が非同期信号を保持する時期よりも一定
期間後に選択回路（４）の出力信号を保持する第３の同
期化回路（５）とを有して構成され、一致検出回路が第
１の同期化回路からの信号と第２の同期化回路からの信
号との一致を検出した場合、第１の同期化回路または第
２の同期化回路の出力の何れかを選択し、また一致を検
出することができなかったときには非同期信号を選択し
て第３の同期化回路（５）の出力より信号出力を得るこ
とにより一致検出回路が一致を検出できないときでも遅
れることなく同期化信号を出力することができる。また
信号の同期化が必要となるクロックの異なるシステム間
でデータ転送若しくは制御信号の処理を行う場合、高速
に処理することができる。

【００４６】請求項２記載の同期化回路によれば、第１
の同期化回路（１）が、複数ビットからなる非同期信号
を第１のクロックに同期させて出力する第１のＤ型フリ
ップフロップ（６）と、第１のＤ型フリップフロップか
らの出力信号を第１のクロックよりも位相の遅れた第２
のクロックに同期させて出力する第２のＤ型フリップフ
ロップ（７）とを有して構成されることにより非同期信
号が切り替わるタイミングとクロックの取り込みタイミ
ングが一致した場合にＤ型フリップフロップの出力レベ
ルが動作不安定になるという現象を防止することができ
る。

【００４７】請求項３記載の同期化回路によれば、第２
の同期化回路（２）が、複数ビットからなる非同期信号
を第１のクロックよりも位相の遅れた第３のクロックに
同期させて出力する第３のＤ型フリップフロップ回路
（８）と、第３のＤ型フリップフロップからの出力信号
を第２のクロックに同期させて出力する第４のＤ型フリ
ップフロップ（９）とを有して構成され、非同期信号が
切り替わるタイミングとクロックの取り込みタイミング
が一致した場合にＤ型フリップフロップの出力レベルが
動作不安定になるという現象を防止することができる。

【００４８】請求項４記載の同期化回路によれば、一致
検出回路（３）が、第１の同期化回路からの出力信号と
第２の同期化回路からの出力信号との対応するビットを
入力するように複数設けられたＥＸＮＯＲ回路（１０）
と、複数のＥＸＮＯＲ回路からの信号を入力とするＡＮ
Ｄ回路（１１）とを有して構成されることにより第１の
同期化回路からの出力信号と第２の同期化回路からの出
力信号の各ビットの一致を正確に判定し、非同期信号が
第１の同期化回路及び第２の同期化回路により確実に行
われたかどうかを判定することができる。

【００４９】請求項５記載の同期化回路によれば、選択
回路（４）が、第１の同期化回路または第２の同期化回
路からの出力信号と一致検出回路からの一致検出信号を
入力とする第２のＡＮＤ回路（１３−１）と、一致検出
回路からの一致検出信号を反転させた信号と非同期信号
とを入力とする第１のＡＮＤ回路（１３−２）と、第１
のＡＮＤ回路と第２のＡＮＤ回路からの出力信号を入力
とするＯＲ回路（１４）とを有して構成されたことによ
り一致検出回路により信号の一致を検出した場合に第１
の同期化回路または第２の同期化回路からの出力信号を
選択して出力することができる。また一致を検出するこ
とができなかった場合には非同期信号を選択して出力す
ることができる。

【００５０】請求項６記載の同期化回路によれば、同期
化回路は複数ビットからなる非同期信号を一定の時間差
を設けて第１の同期化回路と第２の同期化回路とに入力
し、一致検出回路により第１の同期化回路及び第２の同
期化回路からの出力信号の各ビットを比較し、一致検出
回路が一致を検出したときは、第１の同期化回路または
第２の同期化回路からの出力信号の何れかを選択し、一
致検出回路が一致を検出できないときは、非同期信号を
選択し、選択した信号を第３の同期化回路により同期化
して出力することにより第１の同期化回路または第２の
同期化回路が非同期信号を正しくラッチすることができ
なかったときに第３の同期化回路により非同期信号をラ
ッチして出力し、同期化による信号の遅延を最小限にす
ることができる。また本発明の同期化回路を用いて信号
の同期化が必要となるクロックの異なるシステム間での
データ転送もしくは制御信号の処理を行う場合に同期化
による信号の遅延が少ないので高速に処理することがで
きる。

【００５１】請求項７記載の同期化方法によれば、複数
ビットからなる非同期信号各々のビットを保持する第１
の同期化工程と、第１の同期化工程が非同期信号を保持
する時期より一定時間後に非同期信号を保持する第２の
同期化工程と、第１の同期化工程により同期化された信
号と第２の同期化工程により同期化された信号の対応す
る全てのビットが等しいか否かを検出する一致検出工程
と、一致検出工程により一致検出した場合第１の同期化
工程若しくは第２の同期化工程により同期化した信号
を、一致検出回路の検出結果が否の場合非同期信号を選
択する選択工程と、第２の同期化工程が非同期信号を保
持する時期よりも一定期間後に選択工程により選択した
信号を保持する第３の同期化工程とを有することにより
第１の同期化工程または第２の同期化工程が非同期信号
を正しくラッチすることができなかったときに第３の同
期化工程により非同期信号をラッチして出力し、同期化
による信号の遅延を最小限にすることができる。また本
発明の同期化方法を用いて信号の同期化が必要となるク
ロックの異なるシステム間でのデータ転送もしくは制御
信号の処理を行う場合に同期化による信号の遅延が少な
いので高速に処理することができる。

【００５２】請求項８記載の同期化方法によれば、複数
ビットからなる非同期信号を一定時間差を設けて第１の
同期化工程と第２の同期化工程とに入力し、第１の同期
化工程及び第２の同期化工程からの出力信号の各ビット
を一致検出工程により比較し、選択工程により一致した
場合第１の同期化工程または第２の同期化工程からの出
力信号を選択し、また不一致である場合非同期信号を選
択し、選択した信号を第３の同期化工程により同期化す
ることにより第１の同期化工程または第２の同期化工程
が非同期信号を正しくラッチすることができなかったと
きに第３の同期化工程により非同期信号をラッチして出
力し、同期化による信号の遅延を最小限にすることがで
きる。また本発明の同期化方法を用いて信号の同期化が
必要となるクロックの異なるシステム間でのデータ転送
もしくは制御信号の処理を行う場合に同期化による信号
の遅延が少ないので高速に処理することができる。

【図面の簡単な説明】

【図１】本発明の同期化回路及び同期化方法の実施形態
の構成を表すブロック図である。

【図２】第１の同期化回路及び第２の同期化回路の構成
を表す回路図である。

【図３】一致検出回路の構成を表す回路図である。

【図４】選択回路の構成を表す回路図である。

【図５】動作タイミングを説明するためのタイムチャー
トである。

【図６】従来の同期化回路の構成を表すブロック図であ
る。

【図７】従来の同期化回路の構成を表す回路図である。

【図８】従来の同期化回路の動作タイミングを説明する
ためのタイムチャートである。

【符号の説明】

１、１５ 第１の同期化回路 ２、１６ 第２の同期化回路 ３、１７ 一致検出回路 ４ 選択回路 ５、１８ 第３の同期化回路 ６ 第１のＤＦＦ ７ 第２のＤＦＦ ８ 第３のＤＦＦ ９ 第４のＤＦＦ １０ ＥＸＮＯＲ回路 １１、１３ ＡＮＤ回路 １４ ＯＲ回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 5/00 H04L 7/00 G06F 1/12 H03K 19/00

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 複数ビットからなる非同期信号を入力
   し、クロックに同期化して出力する同期化回路におい
   て、 前記複数ビットからなる非同期信号各々のビットを保持
   する第１の同期化回路（１）と、 該第１の同期化回路（１）が非同期信号を保持する時期
   より一定時間後に前記非同期信号を保持する第２の同期
   化回路（２）と、 前記第１の同期化回路（１）の出力と前記第２の同期化
   回路（２）の出力各々の対応する全てのビットが等しい
   か否かを検出する一致検出回路（３）と、 該一致検出回路（３）により一致検出した場合、前記第
   １の同期化回路（１）若しくは前記第２の同期化回路
   （２）の出力を選択し、前記一致検出回路の検出結果が
   否の場合、入力した前記非同期信号を選択して出力する
   選択回路（４）と、 前記第２の同期化回路（２）が前記非同期信号を保持す
   る時期よりも一定期間後に前記選択回路（４）の出力信
   号を保持する第３の同期化回路（５）とを有して構成さ
   れ、 前記第３の同期化回路（５）の出力より信号出力を得る
   ことを特徴とする同期化回路。
2. 【請求項２】 前記第１の同期化回路（１）は、前記複
   数ビットからなる非同期信号を第１のクロックに同期さ
   せて出力する第１のＤ型フリップフロップ回路（６）
   と、 前記第１のＤ型フリップフロップ回路からの出力信号を
   前記第１のクロックよりも位相の遅れた第２のクロック
   に同期させて出力する第２のＤ型フリップフロップ回路
   （７）とを有して構成されることを特徴とする請求項１
   記載の同期化回路。
3. 【請求項３】 前記第２の同期化回路（２）は、前記複
   数ビットからなる非同期信号を第１のクロックよりも位
   相の遅れた第３のクロックに同期させて出力する第３の
   Ｄ型フリップフロップ回路（８）と、 前記第３のＤ型フリップフロップからの出力信号を前記
   第２のクロックに同期させて出力する第４のＤ型フリッ
   プフロップ回路（９）とを有して構成されることを特徴
   とする請求項１記載の同期化回路。
4. 【請求項４】 前記一致検出回路（３）は、前記第１の
   同期化回路からの出力信号と前記第２の同期化回路から
   の出力信号との対応するビットを入力するように複数設
   けられたＥＸＮＯＲ回路（１０）と、 該複数のＥＸＮＯＲ回路からの出力信号を入力とするＡ
   ＮＤ回路（１１）とを有し、 前記ＥＸＮＯＲ回路の全てが前記第１の同期回路からの
   出力信号と前記第２の同期化回路からの出力信号との一
   致を検出した場合にＡＮＤ回路により一致検出信号を一
   致を表す信号にして出力することを特徴とする請求項１
   記載の同期化回路。
5. 【請求項５】 前記選択回路（４）は、前記第１の同期
   化回路または前記第２の同期化回路からの出力信号と前
   記一致検出回路からの一致検出信号を入力とする第１の
   ＡＮＤ回路（１３−１）と、 前記一致検出回路からの一致検出信号を反転させた信号
   と前記非同期信号とを入力とする第２のＡＮＤ回路（１
   ３−２）と、 前記第１のＡＮＤ回路と前記第２のＡＮＤ回路からの出
   力信号を入力とするＯＲ回路（１４）とを有して構成さ
   れ、 前記一致検出回路からの前記一致検出信号が一致を表す
   信号であるときは前記第１のＡＮＤ回路に入力した前記
   第１の同期化回路または前記第２の同期化回路からの信
   号を出力し、前記一致検出信号が不一致を表す信号であ
   るときには前記第２のＡＮＤ回路に入力した前記非同期
   信号を出力することを特徴とする請求項１記載の同期化
   回路。
6. 【請求項６】 前記同期化回路は前記複数ビットからな
   る非同期信号を一定の時間差を設けて前記第１の同期化
   回路と前記第２の同期化回路とに入力し、 前記一致検出回路により前記第１の同期化回路及び前記
   第２の同期化回路からの出力信号の各ビットを比較し、
   前記一致検出回路が一致を検出したときは、前記第１の
   同期化回路または前記第２の同期化回路からの出力信号
   の何れかを選択し、前記一致検出回路が一致を検出でき
   ないときは、前記非同期信号を選択し、選択した信号を
   前記第３の同期化回路により同期化して出力することを
   特徴とする請求項１記載の同期化回路。
7. 【請求項７】 複数ビットからなる非同期信号を入力
   し、クロックに同期化させて出力する同期化方法におい
   て、 前記複数ビットからなる非同期信号各々のビットを保持
   する第１の同期化工程と、 該第１の同期化工程が前記非同期信号を保持する時期よ
   り一定時間後に前記非同期信号を保持する第２の同期化
   工程と、 前記第１の同期化工程により同期化された信号と前記第
   ２の同期化工程により同期化された信号の対応する全て
   のビットが等しいか否かを検出する一致検出工程と、 該一致検出工程により一致検出した場合前記第１の同期
   化工程若しくは前記第２の同期化工程により同期化した
   信号を、前記一致検出回路の検出結果が否の場合前記非
   同期信号を選択する選択工程と、 前記第２の同期化工程が前記非同期信号を保持する時期
   よりも一定期間後に前記選択工程により選択した信号を
   保持する第３の同期化工程とを有することを特徴とする
   同期化方法。
8. 【請求項８】 前記同期化方法は、前記複数ビットから
   なる非同期信号を一定時間差を設けて前記第１の同期化
   工程と前記第２の同期化工程とに入力し、前記第１の同
   期化工程及び前記第２の同期化工程からの出力信号の各
   ビットを前記一致検出工程により比較し、一致を検出し
   た場合前記選択工程により前記第１の同期化工程または
   前記第２の同期化工程からの出力信号を選択し、一致を
   検出することができなかった場合前記非同期信号を選択
   し、該選択した信号を前記第３の同期化工程により同期
   化することを特徴とする請求項７記載の同期化方法。