JP3228408B2 - 同期化回路及び同期化方法 - Google Patents
同期化回路及び同期化方法Info
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- JP3228408B2 JP3228408B2 JP33438497A JP33438497A JP3228408B2 JP 3228408 B2 JP3228408 B2 JP 3228408B2 JP 33438497 A JP33438497 A JP 33438497A JP 33438497 A JP33438497 A JP 33438497A JP 3228408 B2 JP3228408 B2 JP 3228408B2
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Description
【0001】
【発明の属する技術分野】本発明は複数ビットからなる
非同期信号を入力し、クロックに同期化して出力する同
期化回路に関する。
非同期信号を入力し、クロックに同期化して出力する同
期化回路に関する。
【0002】
【従来の技術】従来、複数ビットからなる非同期信号を
入力し、クロックに同期化して出力する同期化回路にお
いてクロックの立ち上がり、または立ち下がりのタイミ
ングに非同期信号を取り込もうとする場合、非同期信号
が切り替わるタイミングとこの非同期信号を取り込む同
期化回路内に設けられたフロップフロップの取り込みタ
イミングが一致して動作不安定となることがある。この
不安定レベルの伝搬を防ぐためにフリップフロップの後
段に第2のフリップフロップを設けて位相の異なるクロ
ックにより同期化を行っている。
入力し、クロックに同期化して出力する同期化回路にお
いてクロックの立ち上がり、または立ち下がりのタイミ
ングに非同期信号を取り込もうとする場合、非同期信号
が切り替わるタイミングとこの非同期信号を取り込む同
期化回路内に設けられたフロップフロップの取り込みタ
イミングが一致して動作不安定となることがある。この
不安定レベルの伝搬を防ぐためにフリップフロップの後
段に第2のフリップフロップを設けて位相の異なるクロ
ックにより同期化を行っている。
【0003】本発明と技術分野が類似する従来例1とし
て特開平3−202910号公報の“同期化回路”があ
る。本従来例は、非同期信号をクロックに同期させて確
実に出力し、更にはクロックパルスの設定に関しての手
間のかからない同期化回路を提供することを目的として
いる。
て特開平3−202910号公報の“同期化回路”があ
る。本従来例は、非同期信号をクロックに同期させて確
実に出力し、更にはクロックパルスの設定に関しての手
間のかからない同期化回路を提供することを目的として
いる。
【0004】図6、図7及び図8を用いて上記の従来例
1の同期化回路の構成及び動作例について説明する。
尚、図6は本従来例1の同期化回路の構成を表すブロッ
ク構成図であり、図7は同期化回路のより詳細な構成を
表す構成図であり、図8は動作タイミングを表すタイム
チャートである。
1の同期化回路の構成及び動作例について説明する。
尚、図6は本従来例1の同期化回路の構成を表すブロッ
ク構成図であり、図7は同期化回路のより詳細な構成を
表す構成図であり、図8は動作タイミングを表すタイム
チャートである。
【0005】図6に示された従来の同期化回路は非同期
信号の各ビットをラッチする第1の同期化回路15と、
第1の同期化回路が非同期信号をラッチする時期より一
定期間後に非同期信号の各ビットをラッチする第2の同
期化回路16と、第1の同期化回路の出力と第2の同期
化回路の出力の対応する全てのビットが等しいか否かを
検出する一致検出回路17と、該一致検出回路により一
致を検出した時には第1の同期化回路または第2の同期
化回路の出力信号をラッチする第3の同期化回路18と
を有して構成される。
信号の各ビットをラッチする第1の同期化回路15と、
第1の同期化回路が非同期信号をラッチする時期より一
定期間後に非同期信号の各ビットをラッチする第2の同
期化回路16と、第1の同期化回路の出力と第2の同期
化回路の出力の対応する全てのビットが等しいか否かを
検出する一致検出回路17と、該一致検出回路により一
致を検出した時には第1の同期化回路または第2の同期
化回路の出力信号をラッチする第3の同期化回路18と
を有して構成される。
【0006】また上記の第1の同期化回路及び第2の同
期化回路のより詳細な構成を図7に示された同期化回路
の回路図を参照しながら説明する。図7に示されるよう
に第1の同期化回路は複数ビットの非同期信号を入力す
るD型フリップフロップ(以下、DFFという)19
と、このDFF19の出力Q1を入力する第2のDFF
20により構成される。また第2の同期化回路は複数ビ
ットの非同期信号を入力するDFF21と、このDFF
21の出力Q3を入力する第2のDFF22とにより構
成される。
期化回路のより詳細な構成を図7に示された同期化回路
の回路図を参照しながら説明する。図7に示されるよう
に第1の同期化回路は複数ビットの非同期信号を入力す
るD型フリップフロップ(以下、DFFという)19
と、このDFF19の出力Q1を入力する第2のDFF
20により構成される。また第2の同期化回路は複数ビ
ットの非同期信号を入力するDFF21と、このDFF
21の出力Q3を入力する第2のDFF22とにより構
成される。
【0007】また第1の同期化回路及び第2の同期化回
路の後段にはコンパレータ23とAND回路とからなる
一致検出回路17と、DFF24よりなる第3の同期検
出回路とが設けられている。
路の後段にはコンパレータ23とAND回路とからなる
一致検出回路17と、DFF24よりなる第3の同期検
出回路とが設けられている。
【0008】次に図8を用いて上記構成による動作例を
説明する。DFFはタイミングクロックが入力されたと
きに入力されている信号をデータとしてラッチする。第
1の同期化回路15と第2の同期化回路16は複数ビッ
トの非同期信号を入力し、それぞれ位相の異なるクロッ
クにより同期化する。第1の同期化回路15は複数ビッ
トの非同期信号を図8に示されたT0のクロックにより
まずDFF19にラッチする。また第2の同期化回路1
6は複数ビットの非同期信号を図8に示されたT1のク
ロックによりDFF21にラッチする。図8に示された
クロックT0はクロックT1より位相がπ/6だけ遅れ
ている。
説明する。DFFはタイミングクロックが入力されたと
きに入力されている信号をデータとしてラッチする。第
1の同期化回路15と第2の同期化回路16は複数ビッ
トの非同期信号を入力し、それぞれ位相の異なるクロッ
クにより同期化する。第1の同期化回路15は複数ビッ
トの非同期信号を図8に示されたT0のクロックにより
まずDFF19にラッチする。また第2の同期化回路1
6は複数ビットの非同期信号を図8に示されたT1のク
ロックによりDFF21にラッチする。図8に示された
クロックT0はクロックT1より位相がπ/6だけ遅れ
ている。
【0009】また図8に示された複数ビットの非同期信
号(1)に対して第1の同期化回路15の出力と第2の
同期化回路16の出力はそれぞれ(2)、(3)のタイ
ミングで出力される。これは第1の同期化回路のDFF
19からT0のタイミングで、また第2の同期化回路の
DFF21からT1のタイミングでそれぞれ出力された
信号をDFF20及びDFF22によりT2のクロック
に同期させて一致検出回路に出力する。図8に示された
クロックT2はT1よりも位相がさらにπ/6だけ遅れ
ている。
号(1)に対して第1の同期化回路15の出力と第2の
同期化回路16の出力はそれぞれ(2)、(3)のタイ
ミングで出力される。これは第1の同期化回路のDFF
19からT0のタイミングで、また第2の同期化回路の
DFF21からT1のタイミングでそれぞれ出力された
信号をDFF20及びDFF22によりT2のクロック
に同期させて一致検出回路に出力する。図8に示された
クロックT2はT1よりも位相がさらにπ/6だけ遅れ
ている。
【0010】一致検出回路では第1の同期化回路と第2
の同期化回路から出力された信号の各ビットの一致を検
出する。一致検出回路は両信号の一致を検出したとき一
致検出信号(4)を第3の同期化回路18に出力する。
第3の同期化回路は一致信号を入力すると図8に示され
たT3のクロックによりラッチされた同期化信号(5)
を出力することとなる。
の同期化回路から出力された信号の各ビットの一致を検
出する。一致検出回路は両信号の一致を検出したとき一
致検出信号(4)を第3の同期化回路18に出力する。
第3の同期化回路は一致信号を入力すると図8に示され
たT3のクロックによりラッチされた同期化信号(5)
を出力することとなる。
【0011】
【発明が解決しようとする課題】しかしながら、上記の
同期化回路において、非同期信号の入力タイミングが図
8に示された非同期信号(6)のようにクロックT0の
立ち上がりより遅れた場合、S0の期間では同期化が間
に合わず、次のS1の期間まで同期化信号(11)の出
力が遅れてしまう。
同期化回路において、非同期信号の入力タイミングが図
8に示された非同期信号(6)のようにクロックT0の
立ち上がりより遅れた場合、S0の期間では同期化が間
に合わず、次のS1の期間まで同期化信号(11)の出
力が遅れてしまう。
【0012】その理由は一致検出回路により第1同期化
回路21からの出力信号と第2の同期化回路22からの
出力信号とが一致しないと判断したときには同期化が行
われないからである。
回路21からの出力信号と第2の同期化回路22からの
出力信号とが一致しないと判断したときには同期化が行
われないからである。
【0013】本発明は、複数ビットの非同期信号を同期
化するときに最小限の遅延で同期化することができる同
期化回路及び同期化方法を提供することを目的とする。
化するときに最小限の遅延で同期化することができる同
期化回路及び同期化方法を提供することを目的とする。
【0014】
【課題を解決するための手段】かかる目的を達成するた
めに本発明の同期化回路は、複数ビットからなる非同期
信号を入力し、クロックに同期化して出力する同期化回
路であり、複数ビットからなる非同期信号各々のビット
を保持する第1の同期化回路(1)と、第1の同期化回
路(1)が非同期信号を保持する時期より一定時間後に
非同期信号を保持する第2の同期化回路(2)と、第1
の同期化回路(1)の出力と第2の同期化回路(2)の
出力各々の対応する全てのビットが等しいか否かを検出
する一致検出回路(3)と、一致検出回路(3)により
一致検出した場合、第1の同期化回路(1)若しくは第
2の同期化回路(2)の出力を選択し、一致検出回路の
検出結果が否の場合、入力した非同期信号を選択して出
力する選択回路(4)と、第2の同期化回路(2)が非
同期信号を保持する時期よりも一定期間後に選択回路
(4)の出力信号を保持する第3の同期化回路(5)と
を有して構成され、第3の同期化回路(5)の出力より
信号出力を得ることを特徴としている。
めに本発明の同期化回路は、複数ビットからなる非同期
信号を入力し、クロックに同期化して出力する同期化回
路であり、複数ビットからなる非同期信号各々のビット
を保持する第1の同期化回路(1)と、第1の同期化回
路(1)が非同期信号を保持する時期より一定時間後に
非同期信号を保持する第2の同期化回路(2)と、第1
の同期化回路(1)の出力と第2の同期化回路(2)の
出力各々の対応する全てのビットが等しいか否かを検出
する一致検出回路(3)と、一致検出回路(3)により
一致検出した場合、第1の同期化回路(1)若しくは第
2の同期化回路(2)の出力を選択し、一致検出回路の
検出結果が否の場合、入力した非同期信号を選択して出
力する選択回路(4)と、第2の同期化回路(2)が非
同期信号を保持する時期よりも一定期間後に選択回路
(4)の出力信号を保持する第3の同期化回路(5)と
を有して構成され、第3の同期化回路(5)の出力より
信号出力を得ることを特徴としている。
【0015】上記の第1の同期化回路(1)は、複数ビ
ットからなる非同期信号を第1のクロックに同期させて
出力する第1のD型フリップフロップ回路(6)と、第
1のD型フリップフロップ回路からの出力信号を第1の
クロックよりも位相の遅れた第2のクロックに同期させ
て出力する第2のD型フリップフロップ回路(7)とを
有して構成されるとよい。
ットからなる非同期信号を第1のクロックに同期させて
出力する第1のD型フリップフロップ回路(6)と、第
1のD型フリップフロップ回路からの出力信号を第1の
クロックよりも位相の遅れた第2のクロックに同期させ
て出力する第2のD型フリップフロップ回路(7)とを
有して構成されるとよい。
【0016】上記の第2の同期化回路(2)は、複数ビ
ットからなる非同期信号を第1のクロックよりも位相の
遅れた第3のクロックに同期させて出力する第3のD型
フリップフロップ回路(8)と、第3のD型フリップフ
ロップからの出力信号を第2のクロックに同期させて出
力する第4のD型フリップフロップ回路(9)とを有し
て構成されるとよい。
ットからなる非同期信号を第1のクロックよりも位相の
遅れた第3のクロックに同期させて出力する第3のD型
フリップフロップ回路(8)と、第3のD型フリップフ
ロップからの出力信号を第2のクロックに同期させて出
力する第4のD型フリップフロップ回路(9)とを有し
て構成されるとよい。
【0017】上記の一致検出回路(3)は、第1の同期
化回路からの出力信号と第2の同期化回路からの出力信
号との対応するビットを入力するように複数設けられた
EXNOR回路(10)と、複数のEXNOR回路から
の出力信号を入力とするAND回路(11)とを有し、
EXNOR回路の全てが第1の同期回路からの出力信号
と第2の同期化回路からの出力信号との一致を検出した
場合にAND回路により一致検出信号を一致を表す信号
にして出力するとよい。
化回路からの出力信号と第2の同期化回路からの出力信
号との対応するビットを入力するように複数設けられた
EXNOR回路(10)と、複数のEXNOR回路から
の出力信号を入力とするAND回路(11)とを有し、
EXNOR回路の全てが第1の同期回路からの出力信号
と第2の同期化回路からの出力信号との一致を検出した
場合にAND回路により一致検出信号を一致を表す信号
にして出力するとよい。
【0018】上記の選択回路(4)は、第1の同期化回
路または第2の同期化回路からの出力信号と一致検出回
路からの一致検出信号を入力とする第1のAND回路
(13−1)と、一致検出回路からの一致検出信号を反
転させた信号と非同期信号とを入力とする第2のAND
回路(13−2)と、第1のAND回路と第2のAND
回路からの出力信号を入力とするOR回路(14)とを
有して構成され、一致検出回路からの一致検出信号が一
致を表す信号であるときは第1のAND回路に入力した
第1の同期化回路または第2の同期化回路からの信号を
出力し、一致検出信号が不一致を表す信号であるときに
は第2のAND回路に入力した非同期信号を出力すると
よい。
路または第2の同期化回路からの出力信号と一致検出回
路からの一致検出信号を入力とする第1のAND回路
(13−1)と、一致検出回路からの一致検出信号を反
転させた信号と非同期信号とを入力とする第2のAND
回路(13−2)と、第1のAND回路と第2のAND
回路からの出力信号を入力とするOR回路(14)とを
有して構成され、一致検出回路からの一致検出信号が一
致を表す信号であるときは第1のAND回路に入力した
第1の同期化回路または第2の同期化回路からの信号を
出力し、一致検出信号が不一致を表す信号であるときに
は第2のAND回路に入力した非同期信号を出力すると
よい。
【0019】上記の同期化回路は複数ビットからなる非
同期信号を一定の時間差を設けて第1の同期化回路と第
2の同期化回路とに入力し、一致検出回路により第1の
同期化回路及び第2の同期化回路からの出力信号の各ビ
ットを比較し、一致検出回路が一致を検出したときは、
第1の同期化回路または第2の同期化回路からの出力信
号の何れかを選択し、一致検出回路が一致を検出できな
いときは、非同期信号を選択し、選択した信号を第3の
同期化回路により同期化して出力するとよい。
同期信号を一定の時間差を設けて第1の同期化回路と第
2の同期化回路とに入力し、一致検出回路により第1の
同期化回路及び第2の同期化回路からの出力信号の各ビ
ットを比較し、一致検出回路が一致を検出したときは、
第1の同期化回路または第2の同期化回路からの出力信
号の何れかを選択し、一致検出回路が一致を検出できな
いときは、非同期信号を選択し、選択した信号を第3の
同期化回路により同期化して出力するとよい。
【0020】本発明の同期化方法は複数ビットからなる
非同期信号を入力し、クロックに同期化させて出力する
同期化方法であり、複数ビットからなる非同期信号各々
のビットを保持する第1の同期化工程と、第1の同期化
工程が非同期信号を保持する時期より一定時間後に非同
期信号を保持する第2の同期化工程と、第1の同期化工
程により同期化された信号と第2の同期化工程により同
期化された信号の対応する全てのビットが等しいか否か
を検出する一致検出工程と、一致検出工程により一致検
出した場合第1の同期化工程若しくは第2の同期化工程
により同期化した信号を、一致検出回路の検出結果が否
の場合非同期信号を選択する選択工程と、第2の同期化
工程が非同期信号を保持する時期よりも一定期間後に選
択工程により選択した信号を保持する第3の同期化工程
とを有することを特徴としている。
非同期信号を入力し、クロックに同期化させて出力する
同期化方法であり、複数ビットからなる非同期信号各々
のビットを保持する第1の同期化工程と、第1の同期化
工程が非同期信号を保持する時期より一定時間後に非同
期信号を保持する第2の同期化工程と、第1の同期化工
程により同期化された信号と第2の同期化工程により同
期化された信号の対応する全てのビットが等しいか否か
を検出する一致検出工程と、一致検出工程により一致検
出した場合第1の同期化工程若しくは第2の同期化工程
により同期化した信号を、一致検出回路の検出結果が否
の場合非同期信号を選択する選択工程と、第2の同期化
工程が非同期信号を保持する時期よりも一定期間後に選
択工程により選択した信号を保持する第3の同期化工程
とを有することを特徴としている。
【0021】上記の同期化方法は、複数ビットからなる
非同期信号を一定時間差を設けて第1の同期化工程と第
2の同期化工程とに入力し、第1の同期化工程及び第2
の同期化工程からの出力信号の各ビットを一致検出工程
により比較し、一致を検出した場合選択工程により第1
の同期化工程または第2の同期化工程からの出力信号を
選択し、一致を検出することができなかった場合非同期
信号を選択し、選択した信号を第3の同期化工程により
同期化するとよい。
非同期信号を一定時間差を設けて第1の同期化工程と第
2の同期化工程とに入力し、第1の同期化工程及び第2
の同期化工程からの出力信号の各ビットを一致検出工程
により比較し、一致を検出した場合選択工程により第1
の同期化工程または第2の同期化工程からの出力信号を
選択し、一致を検出することができなかった場合非同期
信号を選択し、選択した信号を第3の同期化工程により
同期化するとよい。
【0022】
【発明の実施の形態】次に添付図面を参照して本発明の
同期化回路及び同期化方法の実施の形態を詳細に説明す
る。図1〜図5を参照すると本発明の同期化回路及び同
期化方法の一実施形態が示されている。尚、図1は本発
明の同期化回路及び同期化方法の実施形態の構成を表す
ブロック構成図、図2は第1の同期化回路及び第2の同
期化回路の詳細な構成を表す構成図、図3は一致検出回
路の構成を表す回路図、図4は選択回路の構成を表す回
路図、図5は動作タイミングを表すタイムチャートであ
る。
同期化回路及び同期化方法の実施の形態を詳細に説明す
る。図1〜図5を参照すると本発明の同期化回路及び同
期化方法の一実施形態が示されている。尚、図1は本発
明の同期化回路及び同期化方法の実施形態の構成を表す
ブロック構成図、図2は第1の同期化回路及び第2の同
期化回路の詳細な構成を表す構成図、図3は一致検出回
路の構成を表す回路図、図4は選択回路の構成を表す回
路図、図5は動作タイミングを表すタイムチャートであ
る。
【0023】まず図1を用いて本実施形態の全体構成を
説明する。図1に示された本実施形態の同期化回路は第
1の同期化回路1と、第2の同期化回路2と、一致検出
回路3と、選択回路4と、第3の同期化回路とにより構
成される。
説明する。図1に示された本実施形態の同期化回路は第
1の同期化回路1と、第2の同期化回路2と、一致検出
回路3と、選択回路4と、第3の同期化回路とにより構
成される。
【0024】第1の同期化回路1は、複数ビットからな
る非同期信号の各々のビットを保持する回路である。ま
た第2の同期化回路2は、第1の同期化回路1が非同期
信号を保持する時期より一定時間後に非同期信号を保持
する回路である。
る非同期信号の各々のビットを保持する回路である。ま
た第2の同期化回路2は、第1の同期化回路1が非同期
信号を保持する時期より一定時間後に非同期信号を保持
する回路である。
【0025】一致検出回路3は第2の同期化回路2と、
第1の同期化回路1の出力各々の対応する全てのビット
が等しいか否かを検出するための回路である。また選択
回路4は一致検出回路により一致を検出した場合、第1
の同期化回路若しくは第2の同期化回路の出力を選択
し、一致検出回路により不一致を検出した場合、入力さ
れる非同期信号を選択して出力する回路である。第3の
同期化回路は第2の同期化回路が非同期信号を保持する
より時期よりも一定期間後に選択回路4の出力信号を保
持する回路である。
第1の同期化回路1の出力各々の対応する全てのビット
が等しいか否かを検出するための回路である。また選択
回路4は一致検出回路により一致を検出した場合、第1
の同期化回路若しくは第2の同期化回路の出力を選択
し、一致検出回路により不一致を検出した場合、入力さ
れる非同期信号を選択して出力する回路である。第3の
同期化回路は第2の同期化回路が非同期信号を保持する
より時期よりも一定期間後に選択回路4の出力信号を保
持する回路である。
【0026】本装置に入力された複数ビットからなる非
同期化信号は一定の時間差を設けて第1の同期化回路と
第2の同期化回路とに入力される。第1の同期化回路及
び第2の同期化回路のそれぞれにより同期を取って出力
された信号は一致検出回路に入力される。一致検出回路
では第1の同期化回路からの出力信号と第2の同期化回
路からの出力信号との一致を検出する。一致を検出した
場合、選択回路は第1の同期化回路または第2の同期化
回路の出力の何れかを選択して第3の同期化回路に出力
する。また一致を検出することができなかったときに
は、選択回路は複数ビットの非同期信号を選択して第3
の同期化回路に出力する。第3の同期化回路により選択
した信号を第1の同期化回路及び第2の同期化回路とは
位相の異なるクロックにより同期化して出力する。
同期化信号は一定の時間差を設けて第1の同期化回路と
第2の同期化回路とに入力される。第1の同期化回路及
び第2の同期化回路のそれぞれにより同期を取って出力
された信号は一致検出回路に入力される。一致検出回路
では第1の同期化回路からの出力信号と第2の同期化回
路からの出力信号との一致を検出する。一致を検出した
場合、選択回路は第1の同期化回路または第2の同期化
回路の出力の何れかを選択して第3の同期化回路に出力
する。また一致を検出することができなかったときに
は、選択回路は複数ビットの非同期信号を選択して第3
の同期化回路に出力する。第3の同期化回路により選択
した信号を第1の同期化回路及び第2の同期化回路とは
位相の異なるクロックにより同期化して出力する。
【0027】次に図2を用いて第1の同期化回路及び第
2の同期化回路のより詳細な構成及び動作について説明
する。尚、図2に示された第1の同期化回路及び第2の
同期化回路は図面を簡略化するため1ビットの非同期信
号を同期化する場合の回路構成を表している。
2の同期化回路のより詳細な構成及び動作について説明
する。尚、図2に示された第1の同期化回路及び第2の
同期化回路は図面を簡略化するため1ビットの非同期信
号を同期化する場合の回路構成を表している。
【0028】図2に示された第1の同期化回路1は非同
期信号Xを入力とし、クロックT0に同期した出力信号
Q1を出力する第1のDFF6と、Q1を入力としクロ
ックT2に同期した出力信号Q2を出力する第2のDF
F7により構成される。また第2の同期化回路2は非同
期信号Xを入力とし、クロックT1に同期させて出力信
号Q3を出力する第3のDFF8と、Q3を入力としク
ロックT2に同期させて出力信号Q4を出力する第4の
DFF9により構成される。尚、クロックT0、T1、
T2はすべて位相が異なっておりT0よりもT1が、T
1よりもT2の位相が遅れているものとする。
期信号Xを入力とし、クロックT0に同期した出力信号
Q1を出力する第1のDFF6と、Q1を入力としクロ
ックT2に同期した出力信号Q2を出力する第2のDF
F7により構成される。また第2の同期化回路2は非同
期信号Xを入力とし、クロックT1に同期させて出力信
号Q3を出力する第3のDFF8と、Q3を入力としク
ロックT2に同期させて出力信号Q4を出力する第4の
DFF9により構成される。尚、クロックT0、T1、
T2はすべて位相が異なっておりT0よりもT1が、T
1よりもT2の位相が遅れているものとする。
【0029】尚、図2に示された第1の同期化回路及び
第2の同期化回路を32ビット分設けることにより32
ビットの非同期信号を同期化する回路構成とすることが
できる。
第2の同期化回路を32ビット分設けることにより32
ビットの非同期信号を同期化する回路構成とすることが
できる。
【0030】また図2に示された第3の同期化回路5は
1つのDFFにより構成され、選択回路4からの出力信
号を入力し、クロックT3に同期した出力信号Yを出力
する。
1つのDFFにより構成され、選択回路4からの出力信
号を入力し、クロックT3に同期した出力信号Yを出力
する。
【0031】次に図3を用いて一致検出回路の構成及び
動作例について説明する。図3に示された一致検出回路
は上記の第2のDFF7の出力Q2及び第4のDFF9
の出力Q4の対応する各ビットを入力するように設けら
れたEXNOR回路10−1からEXNOR回路10−
32と、EXNOR回路10全てからの信号を入力する
AND回路11により構成されている。
動作例について説明する。図3に示された一致検出回路
は上記の第2のDFF7の出力Q2及び第4のDFF9
の出力Q4の対応する各ビットを入力するように設けら
れたEXNOR回路10−1からEXNOR回路10−
32と、EXNOR回路10全てからの信号を入力する
AND回路11により構成されている。
【0032】出力Q2の各ビットと対応する出力Q4の
各ビットが同じEXNOR回路の入力となっているので
対応するビットが一致した場合にだけEXNOR回路は
「1」をAND回路11に出力する。AND回路は各E
XNOR回路から送られてくる信号を入力する。全ての
EXNOR回路から「1」が送られてきた時だけ選択回
路に「1」を出力する。また1ビットでも不一致があれ
ば選択回路に「0」を出力する。
各ビットが同じEXNOR回路の入力となっているので
対応するビットが一致した場合にだけEXNOR回路は
「1」をAND回路11に出力する。AND回路は各E
XNOR回路から送られてくる信号を入力する。全ての
EXNOR回路から「1」が送られてきた時だけ選択回
路に「1」を出力する。また1ビットでも不一致があれ
ば選択回路に「0」を出力する。
【0033】次に図4を用いて選択回路の構成及び動作
例について説明する。図4に示された選択回路4は、第
1の同期化回路からの出力信号と一致検出回路からの一
致検出信号を入力するAND回路13−1と、複数ビッ
トの非同期信号と一致検出回路からの一致検出信号をイ
ンバータ12により反転させた信号を入力するAND回
路13−2と、AND回路13−1及びAND回路13
−2からの出力信号を入力するOR回路14とを有して
構成している。
例について説明する。図4に示された選択回路4は、第
1の同期化回路からの出力信号と一致検出回路からの一
致検出信号を入力するAND回路13−1と、複数ビッ
トの非同期信号と一致検出回路からの一致検出信号をイ
ンバータ12により反転させた信号を入力するAND回
路13−2と、AND回路13−1及びAND回路13
−2からの出力信号を入力するOR回路14とを有して
構成している。
【0034】次に上記構成による動作例を説明する。例
えば一致検出回路3が第1の同期化回路1と第2の同期
化回路2からの信号の各ビットの一致を検出した場合、
選択回路は出力信号「1」を図4に示されたCより入力
する。AND回路13−1には第1の同期化回路からの
信号とこの出力信号「1」が入力される。AND回路1
3−1は一方の入力が「1」であるので第1の同期化回
路からの出力信号をそのままOR回路14に出力する。
またAND回路13−2には非同期信号とインバータ1
2により一致検出回路の出力を反転させた「0」が入力
される。AND回路13−2は入力の一方が「0」であ
るので非同期信号の各ビットがいかなるデータであって
も「0」をOR回路14に出力する。OR回路はAND
回路13−2からの出力信号が「0」であるのでAND
回路13−1からの信号を出力することとなる。
えば一致検出回路3が第1の同期化回路1と第2の同期
化回路2からの信号の各ビットの一致を検出した場合、
選択回路は出力信号「1」を図4に示されたCより入力
する。AND回路13−1には第1の同期化回路からの
信号とこの出力信号「1」が入力される。AND回路1
3−1は一方の入力が「1」であるので第1の同期化回
路からの出力信号をそのままOR回路14に出力する。
またAND回路13−2には非同期信号とインバータ1
2により一致検出回路の出力を反転させた「0」が入力
される。AND回路13−2は入力の一方が「0」であ
るので非同期信号の各ビットがいかなるデータであって
も「0」をOR回路14に出力する。OR回路はAND
回路13−2からの出力信号が「0」であるのでAND
回路13−1からの信号を出力することとなる。
【0035】また一致検出回路3が第1の検出回路1と
第2の同期化回路2からの信号の各ビットの不一致を検
出した場合、選択回路4は出力信号「0」を図4に示さ
れたCより入力する。AND回路13−1には第1の同
期化回路からの信号とこの出力信号「0」が入力され
る。AND回路13−1は一方の入力が「0」であるの
で第1の第1の同期化回路からの出力信号がいかなるデ
ータであっても「0」をOR回路14に出力する。また
AND回路13−2には非同期信号とインバータ12に
より一致検出回路の出力を反転させた「1」が入力され
る。AND回路13−2は一方の入力が「1」であるの
で非同期信号をそのままOR回路14に出力する。OR
回路14はAND回路13−1からの出力信号が「0」
であるのでAND回路13−2からの信号を出力するこ
ととなる。
第2の同期化回路2からの信号の各ビットの不一致を検
出した場合、選択回路4は出力信号「0」を図4に示さ
れたCより入力する。AND回路13−1には第1の同
期化回路からの信号とこの出力信号「0」が入力され
る。AND回路13−1は一方の入力が「0」であるの
で第1の第1の同期化回路からの出力信号がいかなるデ
ータであっても「0」をOR回路14に出力する。また
AND回路13−2には非同期信号とインバータ12に
より一致検出回路の出力を反転させた「1」が入力され
る。AND回路13−2は一方の入力が「1」であるの
で非同期信号をそのままOR回路14に出力する。OR
回路14はAND回路13−1からの出力信号が「0」
であるのでAND回路13−2からの信号を出力するこ
ととなる。
【0036】次に32ビットの非同期信号を入力したと
きの動作タイミングを図5のタイムチャートを用いて説
明する。まず本装置に入力される非同期信号の入力タイ
ミングが図5の(1)である場合について説明する。3
2ビットの非同期信号を図5に示された(1)のタイミ
ングで入力すると、第1の同期化回路は図5に示された
T0のクロックで32ビットの入力信号をそれぞれの第
1のDFF6−1からDFF6−32にラッチし、出力
Q1(0)からQ1(31)を出力する。また第2の同
期化回路は図5に示されたT1のクロックで32ビット
の入力信号をそれぞれの第3のDFF8−1からDFF
8−32にラッチし、出力Q3(0)からQ3(31)
を出力する。尚、図5に示されたT0とT1とは位相が
異なり、T1はT0よりも位相がπ/6だけ遅れてい
る。
きの動作タイミングを図5のタイムチャートを用いて説
明する。まず本装置に入力される非同期信号の入力タイ
ミングが図5の(1)である場合について説明する。3
2ビットの非同期信号を図5に示された(1)のタイミ
ングで入力すると、第1の同期化回路は図5に示された
T0のクロックで32ビットの入力信号をそれぞれの第
1のDFF6−1からDFF6−32にラッチし、出力
Q1(0)からQ1(31)を出力する。また第2の同
期化回路は図5に示されたT1のクロックで32ビット
の入力信号をそれぞれの第3のDFF8−1からDFF
8−32にラッチし、出力Q3(0)からQ3(31)
を出力する。尚、図5に示されたT0とT1とは位相が
異なり、T1はT0よりも位相がπ/6だけ遅れてい
る。
【0037】次に第1の同期化回路の第2のDFF7は
図5に示されたT2のクロックに同期させて第1のDF
F6から出力信号Q1をラッチして一致検出回路信号Q
2(0)からQ2(31)を出力する。また第2の同期
化回路の第4のDFFもT2のクロックに同期させて第
3のDFFからの出力信号Q3をラッチして一致検出回
路に信号Q4(0)からQ4(31)を出力する。これ
により図5のタイムチャートでは(2)のタイミングに
よりデータQ2及びQ4を出力することとなる。尚、ク
ロックT2はクロックT1よりもさらにπ/6だけ位相
が遅れている。
図5に示されたT2のクロックに同期させて第1のDF
F6から出力信号Q1をラッチして一致検出回路信号Q
2(0)からQ2(31)を出力する。また第2の同期
化回路の第4のDFFもT2のクロックに同期させて第
3のDFFからの出力信号Q3をラッチして一致検出回
路に信号Q4(0)からQ4(31)を出力する。これ
により図5のタイムチャートでは(2)のタイミングに
よりデータQ2及びQ4を出力することとなる。尚、ク
ロックT2はクロックT1よりもさらにπ/6だけ位相
が遅れている。
【0038】一致検出回路は第1の同期化回路1からク
ロックT2に同期して出力された信号Q2(0)からQ
2(31)と第2の同期化回路2からクロックT2に同
期して出力された信号Q4(0)からQ4(31)との
対応するビットを同じEXNOR回路10−1からEX
NOR回路10−32に入力する。
ロックT2に同期して出力された信号Q2(0)からQ
2(31)と第2の同期化回路2からクロックT2に同
期して出力された信号Q4(0)からQ4(31)との
対応するビットを同じEXNOR回路10−1からEX
NOR回路10−32に入力する。
【0039】EXNOR回路10は第1の同期化回路の
出力Q2と第2の同期化回路の出力Q4とが一致した場
合にだけ「1」をAND回路11に出力する。AND回
路11はEXNOR回路10−1からEXNOR回路1
0−32の出力信号がすべて「1」であった場合にだ
け、選択回路に「1」を出力する。
出力Q2と第2の同期化回路の出力Q4とが一致した場
合にだけ「1」をAND回路11に出力する。AND回
路11はEXNOR回路10−1からEXNOR回路1
0−32の出力信号がすべて「1」であった場合にだ
け、選択回路に「1」を出力する。
【0040】図5に示された(1)のタイミングで非同
期信号を入力した場合、第1の同期化回路の出力信号Q
2と第2の同期化回路の出力信号Q4の各ビットは一致
するので一致検出回路は「1」を出力する。これにより
選択回路が第1の同期化回路からの出力信号を選択して
第3の同期化回路に出力し、T3のクロックに同期させ
て信号を出力することができる。
期信号を入力した場合、第1の同期化回路の出力信号Q
2と第2の同期化回路の出力信号Q4の各ビットは一致
するので一致検出回路は「1」を出力する。これにより
選択回路が第1の同期化回路からの出力信号を選択して
第3の同期化回路に出力し、T3のクロックに同期させ
て信号を出力することができる。
【0041】次に一致検出回路がデータの一致を検出で
きない状態での本実施形態の動作例について説明する。
一致検出回路がデータの一致を検出することができない
状態が起こりうるのは、非同期信号がクロックT0また
はT1の立ち上がりと同時に変化しているためにデータ
を正しくラッチすることができないか、または複数ビッ
トのデータを入力する場合、各ビットの変化が微妙に異
なるため変化後のデータをラッチできるものとできない
ものとが存在するためである。
きない状態での本実施形態の動作例について説明する。
一致検出回路がデータの一致を検出することができない
状態が起こりうるのは、非同期信号がクロックT0また
はT1の立ち上がりと同時に変化しているためにデータ
を正しくラッチすることができないか、または複数ビッ
トのデータを入力する場合、各ビットの変化が微妙に異
なるため変化後のデータをラッチできるものとできない
ものとが存在するためである。
【0042】上記の一例として図5に示された(4)の
タイミングで非同期信号を入力した場合について説明す
る。図5に示された(4)のタイミングで入力された非
同期信号は第1の同期化回路が信号を取り込むクロック
T0と第2の同期化回路が信号を取り込むクロックT1
との間で入力が変化することとなる。このため第1の同
期化回路の第1のDFF6がデータBを取り込むことが
できず、第2のDFF7は変化前のデータAをQ2とし
て出力することとなる。また第2の同期化回路の第3の
DFF9はクロックT1の入力タイミングにはデータB
は入力されているのでT1のクロックに同期させてラッ
チすることができる。これにより第4のDFF9は変化
後のデータBをQ4として出力することとなる。
タイミングで非同期信号を入力した場合について説明す
る。図5に示された(4)のタイミングで入力された非
同期信号は第1の同期化回路が信号を取り込むクロック
T0と第2の同期化回路が信号を取り込むクロックT1
との間で入力が変化することとなる。このため第1の同
期化回路の第1のDFF6がデータBを取り込むことが
できず、第2のDFF7は変化前のデータAをQ2とし
て出力することとなる。また第2の同期化回路の第3の
DFF9はクロックT1の入力タイミングにはデータB
は入力されているのでT1のクロックに同期させてラッ
チすることができる。これにより第4のDFF9は変化
後のデータBをQ4として出力することとなる。
【0043】このときQ2とQ4の出力信号は一致しな
いため一致検出回路は「0」を選択回路に出力すること
となる。これにより選択回路は非同期信号を選択して第
3の同期化回路に出力する。第3の同期化回路はクロッ
クT3に同期化させて非同期化信号を同期信号Yとして
出力することとなる。
いため一致検出回路は「0」を選択回路に出力すること
となる。これにより選択回路は非同期信号を選択して第
3の同期化回路に出力する。第3の同期化回路はクロッ
クT3に同期化させて非同期化信号を同期信号Yとして
出力することとなる。
【0044】上記の説明より明らかなように非同期信号
の切り替わるタイミングと第1の同期化回路または第2
の同期化回路のクロックの立ち上がりとが一致する、ま
たは複数ビットのデータを入力するときに各ビットの変
化が微妙に異なるために変化後のデータをラッチするこ
とができない場合にクロックT0、T1、T2よりも遅
れたT3のタイミングで非同期信号をラッチすることに
より一致検出回路が一致を検出できないときでも遅れる
ことなく同期化信号を出力することが可能となる。
の切り替わるタイミングと第1の同期化回路または第2
の同期化回路のクロックの立ち上がりとが一致する、ま
たは複数ビットのデータを入力するときに各ビットの変
化が微妙に異なるために変化後のデータをラッチするこ
とができない場合にクロックT0、T1、T2よりも遅
れたT3のタイミングで非同期信号をラッチすることに
より一致検出回路が一致を検出できないときでも遅れる
ことなく同期化信号を出力することが可能となる。
【0045】
【発明の効果】以上の説明より明らかなように本発明の
請求項1記載の同期化回路は、複数ビットからなる非同
期信号各々のビットを保持する第1の同期化回路(1)
と、第1の同期化回路(1)が非同期信号を保持する時
期より一定時間後に非同期信号を保持する第2の同期化
回路(2)と、第1の同期化回路(1)の出力と第2の
同期化回路(2)の出力各々の対応する全てのビットが
等しいか否かを検出する一致検出回路(3)と、一致検
出回路(3)により一致検出した場合、第1の同期化回
路(1)若しくは第2の同期化回路(2)の出力を選択
し、一致検出回路の検出結果が否の場合、入力した非同
期信号を選択して出力する選択回路(4)と、第2の同
期化回路(2)が非同期信号を保持する時期よりも一定
期間後に選択回路(4)の出力信号を保持する第3の同
期化回路(5)とを有して構成され、一致検出回路が第
1の同期化回路からの信号と第2の同期化回路からの信
号との一致を検出した場合、第1の同期化回路または第
2の同期化回路の出力の何れかを選択し、また一致を検
出することができなかったときには非同期信号を選択し
て第3の同期化回路(5)の出力より信号出力を得るこ
とにより一致検出回路が一致を検出できないときでも遅
れることなく同期化信号を出力することができる。また
信号の同期化が必要となるクロックの異なるシステム間
でデータ転送若しくは制御信号の処理を行う場合、高速
に処理することができる。
請求項1記載の同期化回路は、複数ビットからなる非同
期信号各々のビットを保持する第1の同期化回路(1)
と、第1の同期化回路(1)が非同期信号を保持する時
期より一定時間後に非同期信号を保持する第2の同期化
回路(2)と、第1の同期化回路(1)の出力と第2の
同期化回路(2)の出力各々の対応する全てのビットが
等しいか否かを検出する一致検出回路(3)と、一致検
出回路(3)により一致検出した場合、第1の同期化回
路(1)若しくは第2の同期化回路(2)の出力を選択
し、一致検出回路の検出結果が否の場合、入力した非同
期信号を選択して出力する選択回路(4)と、第2の同
期化回路(2)が非同期信号を保持する時期よりも一定
期間後に選択回路(4)の出力信号を保持する第3の同
期化回路(5)とを有して構成され、一致検出回路が第
1の同期化回路からの信号と第2の同期化回路からの信
号との一致を検出した場合、第1の同期化回路または第
2の同期化回路の出力の何れかを選択し、また一致を検
出することができなかったときには非同期信号を選択し
て第3の同期化回路(5)の出力より信号出力を得るこ
とにより一致検出回路が一致を検出できないときでも遅
れることなく同期化信号を出力することができる。また
信号の同期化が必要となるクロックの異なるシステム間
でデータ転送若しくは制御信号の処理を行う場合、高速
に処理することができる。
【0046】請求項2記載の同期化回路によれば、第1
の同期化回路(1)が、複数ビットからなる非同期信号
を第1のクロックに同期させて出力する第1のD型フリ
ップフロップ(6)と、第1のD型フリップフロップか
らの出力信号を第1のクロックよりも位相の遅れた第2
のクロックに同期させて出力する第2のD型フリップフ
ロップ(7)とを有して構成されることにより非同期信
号が切り替わるタイミングとクロックの取り込みタイミ
ングが一致した場合にD型フリップフロップの出力レベ
ルが動作不安定になるという現象を防止することができ
る。
の同期化回路(1)が、複数ビットからなる非同期信号
を第1のクロックに同期させて出力する第1のD型フリ
ップフロップ(6)と、第1のD型フリップフロップか
らの出力信号を第1のクロックよりも位相の遅れた第2
のクロックに同期させて出力する第2のD型フリップフ
ロップ(7)とを有して構成されることにより非同期信
号が切り替わるタイミングとクロックの取り込みタイミ
ングが一致した場合にD型フリップフロップの出力レベ
ルが動作不安定になるという現象を防止することができ
る。
【0047】請求項3記載の同期化回路によれば、第2
の同期化回路(2)が、複数ビットからなる非同期信号
を第1のクロックよりも位相の遅れた第3のクロックに
同期させて出力する第3のD型フリップフロップ回路
(8)と、第3のD型フリップフロップからの出力信号
を第2のクロックに同期させて出力する第4のD型フリ
ップフロップ(9)とを有して構成され、非同期信号が
切り替わるタイミングとクロックの取り込みタイミング
が一致した場合にD型フリップフロップの出力レベルが
動作不安定になるという現象を防止することができる。
の同期化回路(2)が、複数ビットからなる非同期信号
を第1のクロックよりも位相の遅れた第3のクロックに
同期させて出力する第3のD型フリップフロップ回路
(8)と、第3のD型フリップフロップからの出力信号
を第2のクロックに同期させて出力する第4のD型フリ
ップフロップ(9)とを有して構成され、非同期信号が
切り替わるタイミングとクロックの取り込みタイミング
が一致した場合にD型フリップフロップの出力レベルが
動作不安定になるという現象を防止することができる。
【0048】請求項4記載の同期化回路によれば、一致
検出回路(3)が、第1の同期化回路からの出力信号と
第2の同期化回路からの出力信号との対応するビットを
入力するように複数設けられたEXNOR回路(10)
と、複数のEXNOR回路からの信号を入力とするAN
D回路(11)とを有して構成されることにより第1の
同期化回路からの出力信号と第2の同期化回路からの出
力信号の各ビットの一致を正確に判定し、非同期信号が
第1の同期化回路及び第2の同期化回路により確実に行
われたかどうかを判定することができる。
検出回路(3)が、第1の同期化回路からの出力信号と
第2の同期化回路からの出力信号との対応するビットを
入力するように複数設けられたEXNOR回路(10)
と、複数のEXNOR回路からの信号を入力とするAN
D回路(11)とを有して構成されることにより第1の
同期化回路からの出力信号と第2の同期化回路からの出
力信号の各ビットの一致を正確に判定し、非同期信号が
第1の同期化回路及び第2の同期化回路により確実に行
われたかどうかを判定することができる。
【0049】請求項5記載の同期化回路によれば、選択
回路(4)が、第1の同期化回路または第2の同期化回
路からの出力信号と一致検出回路からの一致検出信号を
入力とする第2のAND回路(13−1)と、一致検出
回路からの一致検出信号を反転させた信号と非同期信号
とを入力とする第1のAND回路(13−2)と、第1
のAND回路と第2のAND回路からの出力信号を入力
とするOR回路(14)とを有して構成されたことによ
り一致検出回路により信号の一致を検出した場合に第1
の同期化回路または第2の同期化回路からの出力信号を
選択して出力することができる。また一致を検出するこ
とができなかった場合には非同期信号を選択して出力す
ることができる。
回路(4)が、第1の同期化回路または第2の同期化回
路からの出力信号と一致検出回路からの一致検出信号を
入力とする第2のAND回路(13−1)と、一致検出
回路からの一致検出信号を反転させた信号と非同期信号
とを入力とする第1のAND回路(13−2)と、第1
のAND回路と第2のAND回路からの出力信号を入力
とするOR回路(14)とを有して構成されたことによ
り一致検出回路により信号の一致を検出した場合に第1
の同期化回路または第2の同期化回路からの出力信号を
選択して出力することができる。また一致を検出するこ
とができなかった場合には非同期信号を選択して出力す
ることができる。
【0050】請求項6記載の同期化回路によれば、同期
化回路は複数ビットからなる非同期信号を一定の時間差
を設けて第1の同期化回路と第2の同期化回路とに入力
し、一致検出回路により第1の同期化回路及び第2の同
期化回路からの出力信号の各ビットを比較し、一致検出
回路が一致を検出したときは、第1の同期化回路または
第2の同期化回路からの出力信号の何れかを選択し、一
致検出回路が一致を検出できないときは、非同期信号を
選択し、選択した信号を第3の同期化回路により同期化
して出力することにより第1の同期化回路または第2の
同期化回路が非同期信号を正しくラッチすることができ
なかったときに第3の同期化回路により非同期信号をラ
ッチして出力し、同期化による信号の遅延を最小限にす
ることができる。また本発明の同期化回路を用いて信号
の同期化が必要となるクロックの異なるシステム間での
データ転送もしくは制御信号の処理を行う場合に同期化
による信号の遅延が少ないので高速に処理することがで
きる。
化回路は複数ビットからなる非同期信号を一定の時間差
を設けて第1の同期化回路と第2の同期化回路とに入力
し、一致検出回路により第1の同期化回路及び第2の同
期化回路からの出力信号の各ビットを比較し、一致検出
回路が一致を検出したときは、第1の同期化回路または
第2の同期化回路からの出力信号の何れかを選択し、一
致検出回路が一致を検出できないときは、非同期信号を
選択し、選択した信号を第3の同期化回路により同期化
して出力することにより第1の同期化回路または第2の
同期化回路が非同期信号を正しくラッチすることができ
なかったときに第3の同期化回路により非同期信号をラ
ッチして出力し、同期化による信号の遅延を最小限にす
ることができる。また本発明の同期化回路を用いて信号
の同期化が必要となるクロックの異なるシステム間での
データ転送もしくは制御信号の処理を行う場合に同期化
による信号の遅延が少ないので高速に処理することがで
きる。
【0051】請求項7記載の同期化方法によれば、複数
ビットからなる非同期信号各々のビットを保持する第1
の同期化工程と、第1の同期化工程が非同期信号を保持
する時期より一定時間後に非同期信号を保持する第2の
同期化工程と、第1の同期化工程により同期化された信
号と第2の同期化工程により同期化された信号の対応す
る全てのビットが等しいか否かを検出する一致検出工程
と、一致検出工程により一致検出した場合第1の同期化
工程若しくは第2の同期化工程により同期化した信号
を、一致検出回路の検出結果が否の場合非同期信号を選
択する選択工程と、第2の同期化工程が非同期信号を保
持する時期よりも一定期間後に選択工程により選択した
信号を保持する第3の同期化工程とを有することにより
第1の同期化工程または第2の同期化工程が非同期信号
を正しくラッチすることができなかったときに第3の同
期化工程により非同期信号をラッチして出力し、同期化
による信号の遅延を最小限にすることができる。また本
発明の同期化方法を用いて信号の同期化が必要となるク
ロックの異なるシステム間でのデータ転送もしくは制御
信号の処理を行う場合に同期化による信号の遅延が少な
いので高速に処理することができる。
ビットからなる非同期信号各々のビットを保持する第1
の同期化工程と、第1の同期化工程が非同期信号を保持
する時期より一定時間後に非同期信号を保持する第2の
同期化工程と、第1の同期化工程により同期化された信
号と第2の同期化工程により同期化された信号の対応す
る全てのビットが等しいか否かを検出する一致検出工程
と、一致検出工程により一致検出した場合第1の同期化
工程若しくは第2の同期化工程により同期化した信号
を、一致検出回路の検出結果が否の場合非同期信号を選
択する選択工程と、第2の同期化工程が非同期信号を保
持する時期よりも一定期間後に選択工程により選択した
信号を保持する第3の同期化工程とを有することにより
第1の同期化工程または第2の同期化工程が非同期信号
を正しくラッチすることができなかったときに第3の同
期化工程により非同期信号をラッチして出力し、同期化
による信号の遅延を最小限にすることができる。また本
発明の同期化方法を用いて信号の同期化が必要となるク
ロックの異なるシステム間でのデータ転送もしくは制御
信号の処理を行う場合に同期化による信号の遅延が少な
いので高速に処理することができる。
【0052】請求項8記載の同期化方法によれば、複数
ビットからなる非同期信号を一定時間差を設けて第1の
同期化工程と第2の同期化工程とに入力し、第1の同期
化工程及び第2の同期化工程からの出力信号の各ビット
を一致検出工程により比較し、選択工程により一致した
場合第1の同期化工程または第2の同期化工程からの出
力信号を選択し、また不一致である場合非同期信号を選
択し、選択した信号を第3の同期化工程により同期化す
ることにより第1の同期化工程または第2の同期化工程
が非同期信号を正しくラッチすることができなかったと
きに第3の同期化工程により非同期信号をラッチして出
力し、同期化による信号の遅延を最小限にすることがで
きる。また本発明の同期化方法を用いて信号の同期化が
必要となるクロックの異なるシステム間でのデータ転送
もしくは制御信号の処理を行う場合に同期化による信号
の遅延が少ないので高速に処理することができる。
ビットからなる非同期信号を一定時間差を設けて第1の
同期化工程と第2の同期化工程とに入力し、第1の同期
化工程及び第2の同期化工程からの出力信号の各ビット
を一致検出工程により比較し、選択工程により一致した
場合第1の同期化工程または第2の同期化工程からの出
力信号を選択し、また不一致である場合非同期信号を選
択し、選択した信号を第3の同期化工程により同期化す
ることにより第1の同期化工程または第2の同期化工程
が非同期信号を正しくラッチすることができなかったと
きに第3の同期化工程により非同期信号をラッチして出
力し、同期化による信号の遅延を最小限にすることがで
きる。また本発明の同期化方法を用いて信号の同期化が
必要となるクロックの異なるシステム間でのデータ転送
もしくは制御信号の処理を行う場合に同期化による信号
の遅延が少ないので高速に処理することができる。
【図1】本発明の同期化回路及び同期化方法の実施形態
の構成を表すブロック図である。
の構成を表すブロック図である。
【図2】第1の同期化回路及び第2の同期化回路の構成
を表す回路図である。
を表す回路図である。
【図3】一致検出回路の構成を表す回路図である。
【図4】選択回路の構成を表す回路図である。
【図5】動作タイミングを説明するためのタイムチャー
トである。
トである。
【図6】従来の同期化回路の構成を表すブロック図であ
る。
る。
【図7】従来の同期化回路の構成を表す回路図である。
【図8】従来の同期化回路の動作タイミングを説明する
ためのタイムチャートである。
ためのタイムチャートである。
1、15 第1の同期化回路 2、16 第2の同期化回路 3、17 一致検出回路 4 選択回路 5、18 第3の同期化回路 6 第1のDFF 7 第2のDFF 8 第3のDFF 9 第4のDFF 10 EXNOR回路 11、13 AND回路 14 OR回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H03K 5/00 H04L 7/00 G06F 1/12 H03K 19/00
Claims (8)
- 【請求項1】 複数ビットからなる非同期信号を入力
し、クロックに同期化して出力する同期化回路におい
て、 前記複数ビットからなる非同期信号各々のビットを保持
する第1の同期化回路(1)と、 該第1の同期化回路(1)が非同期信号を保持する時期
より一定時間後に前記非同期信号を保持する第2の同期
化回路(2)と、 前記第1の同期化回路(1)の出力と前記第2の同期化
回路(2)の出力各々の対応する全てのビットが等しい
か否かを検出する一致検出回路(3)と、 該一致検出回路(3)により一致検出した場合、前記第
1の同期化回路(1)若しくは前記第2の同期化回路
(2)の出力を選択し、前記一致検出回路の検出結果が
否の場合、入力した前記非同期信号を選択して出力する
選択回路(4)と、 前記第2の同期化回路(2)が前記非同期信号を保持す
る時期よりも一定期間後に前記選択回路(4)の出力信
号を保持する第3の同期化回路(5)とを有して構成さ
れ、 前記第3の同期化回路(5)の出力より信号出力を得る
ことを特徴とする同期化回路。 - 【請求項2】 前記第1の同期化回路(1)は、前記複
数ビットからなる非同期信号を第1のクロックに同期さ
せて出力する第1のD型フリップフロップ回路(6)
と、 前記第1のD型フリップフロップ回路からの出力信号を
前記第1のクロックよりも位相の遅れた第2のクロック
に同期させて出力する第2のD型フリップフロップ回路
(7)とを有して構成されることを特徴とする請求項1
記載の同期化回路。 - 【請求項3】 前記第2の同期化回路(2)は、前記複
数ビットからなる非同期信号を第1のクロックよりも位
相の遅れた第3のクロックに同期させて出力する第3の
D型フリップフロップ回路(8)と、 前記第3のD型フリップフロップからの出力信号を前記
第2のクロックに同期させて出力する第4のD型フリッ
プフロップ回路(9)とを有して構成されることを特徴
とする請求項1記載の同期化回路。 - 【請求項4】 前記一致検出回路(3)は、前記第1の
同期化回路からの出力信号と前記第2の同期化回路から
の出力信号との対応するビットを入力するように複数設
けられたEXNOR回路(10)と、 該複数のEXNOR回路からの出力信号を入力とするA
ND回路(11)とを有し、 前記EXNOR回路の全てが前記第1の同期回路からの
出力信号と前記第2の同期化回路からの出力信号との一
致を検出した場合にAND回路により一致検出信号を一
致を表す信号にして出力することを特徴とする請求項1
記載の同期化回路。 - 【請求項5】 前記選択回路(4)は、前記第1の同期
化回路または前記第2の同期化回路からの出力信号と前
記一致検出回路からの一致検出信号を入力とする第1の
AND回路(13−1)と、 前記一致検出回路からの一致検出信号を反転させた信号
と前記非同期信号とを入力とする第2のAND回路(1
3−2)と、 前記第1のAND回路と前記第2のAND回路からの出
力信号を入力とするOR回路(14)とを有して構成さ
れ、 前記一致検出回路からの前記一致検出信号が一致を表す
信号であるときは前記第1のAND回路に入力した前記
第1の同期化回路または前記第2の同期化回路からの信
号を出力し、前記一致検出信号が不一致を表す信号であ
るときには前記第2のAND回路に入力した前記非同期
信号を出力することを特徴とする請求項1記載の同期化
回路。 - 【請求項6】 前記同期化回路は前記複数ビットからな
る非同期信号を一定の時間差を設けて前記第1の同期化
回路と前記第2の同期化回路とに入力し、 前記一致検出回路により前記第1の同期化回路及び前記
第2の同期化回路からの出力信号の各ビットを比較し、
前記一致検出回路が一致を検出したときは、前記第1の
同期化回路または前記第2の同期化回路からの出力信号
の何れかを選択し、前記一致検出回路が一致を検出でき
ないときは、前記非同期信号を選択し、選択した信号を
前記第3の同期化回路により同期化して出力することを
特徴とする請求項1記載の同期化回路。 - 【請求項7】 複数ビットからなる非同期信号を入力
し、クロックに同期化させて出力する同期化方法におい
て、 前記複数ビットからなる非同期信号各々のビットを保持
する第1の同期化工程と、 該第1の同期化工程が前記非同期信号を保持する時期よ
り一定時間後に前記非同期信号を保持する第2の同期化
工程と、 前記第1の同期化工程により同期化された信号と前記第
2の同期化工程により同期化された信号の対応する全て
のビットが等しいか否かを検出する一致検出工程と、 該一致検出工程により一致検出した場合前記第1の同期
化工程若しくは前記第2の同期化工程により同期化した
信号を、前記一致検出回路の検出結果が否の場合前記非
同期信号を選択する選択工程と、 前記第2の同期化工程が前記非同期信号を保持する時期
よりも一定期間後に前記選択工程により選択した信号を
保持する第3の同期化工程とを有することを特徴とする
同期化方法。 - 【請求項8】 前記同期化方法は、前記複数ビットから
なる非同期信号を一定時間差を設けて前記第1の同期化
工程と前記第2の同期化工程とに入力し、前記第1の同
期化工程及び前記第2の同期化工程からの出力信号の各
ビットを前記一致検出工程により比較し、一致を検出し
た場合前記選択工程により前記第1の同期化工程または
前記第2の同期化工程からの出力信号を選択し、一致を
検出することができなかった場合前記非同期信号を選択
し、該選択した信号を前記第3の同期化工程により同期
化することを特徴とする請求項7記載の同期化方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33438497A JP3228408B2 (ja) | 1997-12-04 | 1997-12-04 | 同期化回路及び同期化方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33438497A JP3228408B2 (ja) | 1997-12-04 | 1997-12-04 | 同期化回路及び同期化方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11168360A JPH11168360A (ja) | 1999-06-22 |
JP3228408B2 true JP3228408B2 (ja) | 2001-11-12 |
Family
ID=18276779
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33438497A Expired - Fee Related JP3228408B2 (ja) | 1997-12-04 | 1997-12-04 | 同期化回路及び同期化方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3228408B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5784991B2 (ja) * | 2011-06-02 | 2015-09-24 | 株式会社ソシオネクスト | 電子機器 |
-
1997
- 1997-12-04 JP JP33438497A patent/JP3228408B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH11168360A (ja) | 1999-06-22 |
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