JPH07221744A

JPH07221744A - 同期信号生成装置

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Publication number: JPH07221744A
Application number: JP1327695A
Authority: JP
Inventors: Walter M Pitio; マイケルピチオウォルター; Donald D Shugard; ディー．シュガードドナルド
Original assignee: American Telephone and Telegraph Co Inc; AT&T Corp
Current assignee: AT&T Corp
Priority date: 1994-01-03
Filing date: 1995-01-04
Publication date: 1995-08-18
Also published as: CA2138564A1; CN1120762A; CA2138564C; DE69428668T2; EP0661842B1; DE69428668D1; EP0661842A2; EP0661842A3; US5834980A; KR950024435A

Abstract

(57)【要約】【目的】入力データに最小の遷移密度を要求せずに正
確な同期を実現する。【構成】同期装置は基準周期信号へと調整される複数
の発振信号を使用する。入力信号の所定の遷移に応答し
て異なる発振信号が同期信号に接続される。発振信号は
出力には接続されないが、無効にされるか、または、基
準クロック信号に再同期されているかのいずれかが可能
である。この同期信号は入力信号と所定の位相関係を有
し、入力信号で受信されたデータビットをサンプリング
し回復するために使用される。実施例では、必要な発振
信号は２つだけである。ギャップ期間中はいずれの発振
信号も基準信号に同期し、アクティブ期間中は２つの発
振信号は入力信号の所定極性の遷移に応答して交互に同
期信号に接続される。アクティブ期間中、これらの発振
信号の周波数は、最近のギャップ期間中に決定されたバ
イアス信号レベルによって維持される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力信号に対して所定
の位相関係を有する同期信号（例えば回復クロック）を
生成する回路に関し、特に、このような信号を生成する
信号処理回路に関する。

【０００２】

【従来の技術】数ギガビットの光データネットワークで
は、アプリケーションによっては、効率的なレシーバ
は、２０ナノ秒以内にビットレベル同期を獲得し、５０
０ナノ秒間同期を維持し、さらに、同程度の短時間に他
の信号源との同期を獲得することができなければならな
い。このような速度は、現在のディジタル技術の最先端
にあり、オーバサンプリングはクロック精度を保証する
実際的な方法ではない。クロック回復回路が必要であ
る。

【０００３】米国特許第５，２３７，２９０号には、整
合した周波数可変の電圧制御発振器（ＶＣＯ）を使用し
たクロック回復回路が開示されている。

【０００４】

【発明が解決しようとする課題】特に、この米国特許の
図８に示された位相ロックループクロック回復回路は、
集積回路製造技術の使用により可能である複数の発振器
回路の物理的および電気的特性の正確な複製に基づいて
いる。これらの回路は「間接的に同調される」のみであ
るため、回路の発振器はやや異なる周波数で動作する。
発振器間のこの周波数差は強調され、周波数ドリフトを
引き起こし、入力信号が連続する１または０の列の最中
のように遷移しないときには、回復クロックと入力デー
タの間の整合が失われる可能性がある。入力信号に長期
間遷移がなく回復クロックがドリフトすると、遷移が再
び現れたときに回復クロックは位相がずれていることに
なり、そのため、発振器が再同期することができるまで
エラーを生じる。

【０００５】エラーのもう１つの発生源は、データ入力
信号の歪みによるものである。歪みの主な原因は、伝送
媒体のリアクタンスと、アナログデータ信号の形状を歪
ませる同様の寄生効果である。その結果、ディジタル化
しきい値に関する不確定性により、検出されるディジタ
ルデータパルスの実効幅は大幅に縮小されることがあ
る。

【０００６】このような歪んだデータ信号は、上記米国
特許では他の問題も引き起こしている。歪んだデータ入
力は、その結果として、歪んだ極度に狭いパルス幅のク
ロック信号を生じる。このパルス幅があまりに狭くなる
と、データ回復回路では信頼性をもって使用することが
できない。

【０００７】

【課題を解決するための手段】本発明は、入力データ信
号をサンプリングするために同期信号を生成することに
より、入力データストリームの最小のデューティサイク
ルおよび遷移密度を要求していた従来技術の制限を克服
する。本発明は複数の発振信号を使用する。各発振信号
は基準周期信号に調整される。任意の時刻における１つ
の発振信号が同期信号に接続される。入力信号の所定の
遷移に応答して、新しい発振信号が開始され、位相が入
力データパルスに整合され、同期信号に接続される。

【０００８】発振信号は出力には接続されないが、無効
にされるか、または、基準クロック信号に再同期されて
いるかのいずれかが可能である。これにより、信頼性の
ある、歪みに強い同期信号が生成される。この同期信号
は入力信号と所定の位相関係を有し、入力信号で受信さ
れたデータビットをサンプリングし回復するために使用
される。本発明は、ディジタル符号化されたデータが、
伝送データクロックがなくても回復されなければならな
いようなシステムで有用である。特に、ジッタを受けた
伝送データの再生において有用である。

【０００９】本発明の一実施例では、入力データストリ
ームは、有効なデータが伝送されないアイドル期間（以
下、「ギャップ」という。）によって分離された、有効
なデータが伝送されるアクティブ期間（以下、「アクテ
ィブデータ」という。）からなる。このギャップの時間
は、入力データ信号と正確に周波数同期することが既知
である基準信号に発振信号を周波数同期させるために使
用することができる。

【００１０】発振信号は、最大のアクティブ期間以上の
時間、入力データ信号と正確に周波数同期し続けるだけ
十分に安定である必要がある。ギャップは、発振信号が
周知の技術を使用して基準信号に同期することができる
ほど十分に長い必要がある。

【００１１】本実施例では、必要な発振信号は２つだけ
である。ギャップの期間中は、いずれの発振信号も基準
信号の周波数に同期する。アクティブデータの期間中
は、２つの発振信号は、与えられた極性を有する入力信
号の遷移に応答して交互に開始され、同期信号に接続さ
れる。このアクティブ期間中、これらの発振信号の周波
数は、最近のギャップ期間中に決定されたバイアス信号
レベルによって維持される。

【００１２】本実施例は、データギャップが決定論的に
または統計的に割り当てられるようなシステムによく適
している。そのようなシステムには、タイムスロットご
とに、全体として決定論的に、アクティブデータおよび
ギャップを割り当てることが可能な同期式交換機があ
る。同期式交換機に要求される時間ロックギャップとは
異なり、データＬＡＮシステムは、データストリーム内
のギャップについて、ある一定の最小の周波数、分布お
よび継続時間を統計的に生成する。このようなシステム
は、例えばデータヘッダブロックまたはデータターミネ
ータブロックのように、統計的に割り当てられたギャッ
プがいつ生じるかを示す伝送監視信号をトリがすること
ができる符号またはその他の信号を生成する。

【００１３】衛星データリンク通信機や中央局フレーム
リレーまたはＡＴＭ交換機のようなシステムに対する高
い信頼性要求は、ギャップに要求される最小の継続時間
および周波数を保証する周期信号に応答してデータスト
リーム内にギャップを決定論的に割り当てることを要求
する。光ネットワークおよび光交換機で使用されるよう
なデータのフレームを送受信するバーストモード通信リ
ンクは各フレーム内にギャップを割り当てることが可能
であり、これによって、フレームごとの正確な同期を保
証している。

【００１４】もう１つの好ましい実施例では、２つの発
振信号は交互に出力され、第３の信号が、再同期のため
に位相ロックループの制御下で動作する。この追加の発
振信号は、常に１つの発振信号が再同期モードで動作し
ているように設けられる。与えられた時刻に、再同期発
振信号は交互に出力同期信号を生成するように割り当て
られ、同期信号を生成するために以前に使用された発振
信号は再同期のために割り当てられる。これらの再割当
ては、３つの発振信号がそれぞれ、基準信号に対する大
きいドリフトを受ける前に再同期されるように、系統的
に３つの発振信号のすべてに対して実行される。

【００１５】この好ましい実施例では、入力データスト
リーム内にギャップがなくても、信頼性のある、位相同
期した、かつ、周波数同調された同期出力信号を生成す
る。これは、データストリームにギャップが存在しない
か、または、ギャップが決定論的に生成されないような
システムで有用である。そのようなシステムには、例え
ば、ＳＯＮＥＴもしくはＴ３のような標準通信プロトコ
ルを使用するもの、または、ギャップのオーバヘッドが
許容できないものがある。

【００１６】入力データ信号のデューティサイクルにお
ける対称性の欠如はデータ処理エラーの発生源であるこ
とがわかっているため、好ましい実施例は、入力データ
の正または負のいずれかの遷移に基づいており、両方は
使用しない。入力信号における特定の変化によって位相
同期され、安定な基準に周波数同期された、ゲート電圧
制御発振器の使用により、シリアル通信信号の急速なビ
ットレベル同期を可能にする安定な再生クロック信号を
生成する。

【００１７】本発明は、データストリーム内に１個ほど
の少ない遷移での同期を実現し、バーストモードまたは
連続ポイントツーポイントアプリケーションで使用可能
である。本発明は、他のクロック回復方式の場合に必要
とされるオーバサンプリングのための高速のクロックは
不要であるため、任意の与えられた技術でデータ転送速
度を最大にするように回路を設計することができる。本
発明は、データ信号の縮退およびドリフトによって生じ
る歪みによるデータエラーの影響を受けにくい頑強なク
ロック回復回路を与える。

【００１８】

【実施例】図１のクロック回復回路１０において、第１
および第２のＧＶＣＯ１１、１２は、上記米国特許の図
８のように、インバータ１６の作用によって、入力１４
に現れたデータ信号１４ａの完全な相補的コピーを受信
する。第１ＧＶＣＯ１１は、信号１４ａの負方向遷移に
よってイネーブルされる。第２ＧＶＣＯ１２は、データ
信号１４ａの正方向遷移によって（インバータ１６によ
って極性反転された後）イネーブルされる。第１および
第２のＧＶＣＯ１１、１２の周波数は、制御回路２０の
第３の整合ＧＶＣＯ１８によって調整される。制御回路
２０は、基準信号ｆに接続された「位相検出器」のよう
な位相ロックループ要素を含む。各ＧＶＣＯ信号１１
ａ、１２ａはＮＯＲゲート１７によって同期信号１７ａ
として出力される。

【００１９】図１の従来のクロック回復回路１０は固有
の利点も有するが、問題点を有しないわけではない。Ｇ
ＶＣＯ１１、１２はディジタルの１および０のデータレ
ベル間の遷移によってイネーブルされるため、ディジタ
ルの１または０の連続する列が現れた場合、個々のイネ
ーブルされる正確な周波数が非常に重要になる。いずれ
かがイネーブルされるＧＶＣＯ１２および１２の周波数
は、実際の個々の周波数に基づいて調整されるのではな
く、制御回路ＧＶＣＯ１８の周波数に基づいて調整され
ている。この回路設計は、ＧＶＣＯ１１、１２、および
１８が十分類似しているため、同じ信号によって制御さ
れた場合に相互に無視し得る周波数差で動作すると仮定
している。しかし、これらの３個のＧＶＣＯは同一でな
く、ディジタルの１または０の十分に長く連続する列が
現れた場合には、その周波数差によって、ＧＶＣＯがド
リフトすることがある。これは、遷移がデータ信号に現
れたときに、回復クロックを使用したレシーバにデータ
エラーを引き起こす。

【００２０】信号波形歪みの問題は、この従来の回路１
０ではさらに重大である。例えば、図２で、同じクロッ
ク周期ｔを有する「対称」クロック信号Ｓ１およびディ
ジタルデータ信号Ｓ２は、与えられたネットワークに伝
送されると、非対称に歪んだ信号ＳＡを生じる。図２に
はまた、受信装置がディジタル化された入力信号ＳＤを
生成するために使用する入力信号において受信装置が遷
移を検出するしきい値レベルＴｈも示されている。デー
タパルスの前方および後方の歪んだエッジにより、ディ
ジタル化された入力信号ＳＤにおけるパルス幅ｗは、信
号Ｓ２のもとのパルス幅ｔに比べて非常に狭くなる。

【００２１】縮小したパルス幅ｗを有する信号ＳＤを図
１の回路１０に入力信号１４として加えると、信号１１
ａおよび１２ａが生成される。ＮＯＲゲート１７によっ
て信号１１ａと１２ａの論理ＮＯＲをとることにより信
号１７ａが生成される。この結果生じた信号１７ａは、
信号１４ａの最初の正方向遷移の後の最初のクロックパ
ルスが全クロックパルス幅ｔ／２ではないという点で重
大な問題を有する。この小パルスはパルス幅ｒを有す
る。

【００２２】小パルスが５０％デューティサイクルクロ
ックとみなされるのであればこれは実効的クロックサイ
クルｅを有するであろう。しかし、この小パルスｒの実
効クロック周期ｅは公称データクロック周期ｔよりもず
っと短い。従って、レシーバは、このような歪んだ信号
のずっと短いパルス幅の実効周波数との同期を維持する
ためには、データクロックの周波数より高速に動作する
ことができなければならない。理論的には、データの実
際のクロック周期ｔの幅の正確に５０％の幅を有するデ
ィジタル化されたデータパルスから生成されるクロック
パルスは、実質的にパルス幅０の出力クロックパルスを
生じることになり、無限に高速の実効周波数となってし
まう。

【００２３】図３に、本発明によるマルチＧＶＣＯクロ
ック回復システムの高水準ブロック図を示す。回路１０
０は、局所クロック発生器１０２によって局所的に発生
される基準クロックとともにデータ入力を受信する。回
路１００の出力は、入力データと所定の位相関係を有す
る同期信号である。入力データと同位相で同期した同期
信号を生成することによって、データ処理回路は、受信
した入力データ信号上のデータのビットを定義するため
に、回路１００からの同期出力信号を使用することがで
きる。ジッタを除去するため、データ処理回路は基準ク
ロック信号を受信する必要があることもあり、あるい
は、固有の内部クロック発生器回路を有する必要がある
こともある。

【００２４】回路１００は、複数の電圧制御発振器ブロ
ック１１０および１１１からなる。２個以上の発振器回
路を有するようなさまざまな実施例が可能である。各電
圧制御発振器は、ＯＵＴＰＵＴ＿ＥＮ信号によって制御
される出力イネーブル回路を有する。この回路は、出力
を選択的にイネーブルまたはディスエーブルすることが
できる。各電圧制御発振器は、ＶＣＯ＿ＥＮ入力信号に
応答して選択的に動作をイネーブルされる、すなわち、
ゲートされることが可能である。イネーブルされると、
各発振器はイネーブル信号と位相整合する。従って、こ
れらのブロック内の発振器をゲート電圧制御発振器（Ｇ
ＶＣＯ）と呼ぶ。各発振器ブロックはさらに、基準クロ
ック入力信号ＲＥＦ＿ＣＬＫに発振器を周波数同期させ
ることが可能な同期回路（例えば位相ロックループ）を
有する。発振器ブロックは、ＳＩＮＣ＿ＥＮ信号がアサ
ートされると同期モードに入る。

【００２５】回路１０１は、すべてのＧＶＣＯへのすべ
てのイネーブル信号を制御する。回路１０１は、入力信
号として有効なデータが受信されているときには１つの
ＧＶＣＯが回路１００のＤＡＴＡ＿ＣＬＯＣＫ出力信号
を発生するために使用されるＶＣＯ＿ＯＵＴ信号を生成
するように、ＧＶＣＯを制御する。また、回路１００
は、ＧＶＣＯがドリフトしないように、ＤＡＴＡ＿ＣＬ
ＯＣＫを発生しているＶＣＯ＿ＯＵＴ信号を生成するＧ
ＶＣＯを切り換えなければならない。

【００２６】ＧＶＣＯが切り換えられるごとに、およ
び、入力信号の遷移に応答してイネーブル信号がアサー
トおよびデアサートされるごとに、イネーブルされたＧ
ＶＣＯは入力信号に位相整合する。さらに、回路１０１
は、ＧＶＣＯの周波数が許容範囲を超えてドリフトしな
いように十分な頻度で、基準クロック信号に各ＧＶＣＯ
を周波数再同期させることができなければならない。

【００２７】ＧＶＣＯの出力は回路１２０で単一のデー
タ出力クロックへと結合される。また、回路１２０は、
回路１０１によって発生されるＯＵＴ＿ＥＮ信号によっ
て選択的にディスエーブルされることが可能である。こ
れは、グリッチすなわち誤った同期信号がＤＡＴＡ＿Ｃ
ＬＯＣＫ信号として出力されないことを保証するために
すべてのＧＶＣＯを再同期させる場合に必要となる可能
性がある。

【００２８】回路１３０は、任意のデータ処理回路であ
る。一般的な例には、データ並列化回路、シリアルチャ
ネルリピータ、不連続信号源のための連続周期クロック
信号発生器などがある。回路１３０は、回路１００のＤ
ＡＴＡ＿ＣＬＯＣＫ出力信号を受信して、それを使用し
て入力信号上にデータのビットを定義する。システム条
件に応じて、回路１３０は、局所基準クロック信号を受
信することが必要なこともある。

【００２９】本発明は、ジッタのある伝送信号からデー
タを回復するためにデータクロックを発生するのに特に
好適である。これは、図５のデータ並列化回路の脱ジッ
タ化によって例示される。

【００３０】本発明の特定の実施例では、連続クロック
を非連続またはバースト的なクロック源から発生しなけ
ればならないようなシステムに適している。本発明は、
入力信号からバースト的なクロック源を単に受信するこ
とによってこの作用を実行し、同期出力信号は連続クロ
ックを発生することになる。

【００３１】図４に、本発明の第１の好ましい実施例に
よるクロック回復回路３０を示す。２つのＧＶＣＯ３
１、３２は、双安定フリップフロップ３４の出力Ｑ＋お
よびＱ−によってそれぞれイネーブルされる。この回路
のＧＶＣＯ３１、３２の入力Ｅ−はフリップフロップの
Ｑ＋およびＱ−出力によってイネーブルされるため、Ｇ
ＶＣＯは信号３６ａにおける正方向遷移にのみ応答す
る。さらに、ＧＶＣＯ３１、３２は、双安定フリップフ
ロップ３４の出力Ｑ＋およびＱ−で発生される信号３４
ａおよび３４ｂの制御を通じてそれらの正方向遷移によ
って交互にイネーブルされる。

【００３２】この実施例では極性セレクタ３６も設けら
れている。この極性セレクタは、ＰＯＬ＿ＳＥＬ入力に
よって制御され、信号１４ａまたはその反転１６ａを双
安定フリップフロップ３４に接続する。データ入力信号
１４ａの極性の反転は、伝送信号の歪みがかなり非対称
である場合に有用である。特に、より短いデューティサ
イクルパルスの前方エッジがＧＶＣＯをイネーブルする
ように極性が選択されるときに回路性能は改善される。

【００３３】各ＧＶＣＯの周波数は、二点鎖線で示され
た位相ロックループ（ＰＬＬ）４１、４２によってそれ
ぞれ同期される。各ＰＬＬは、従来の適当な技術で各Ｇ
ＶＣＯ３１、３２の周波数制御入力Ｆに信号４１ａ、４
２ａを送る位相検出器およびサンプルホールドフィルタ
を有する。各位相検出器には基準周波数信号ｆが供給さ
れる。基準周波数ｆは、ＲＥＦ＿ＣＬＫ入力信号として
局所信号源によって供給される。

【００３４】しかし、ここで、伝送監視信号ＳＹＮＣ＿
ＰＥＲＩＯＤ５４ａがアクティブであるときには、基準
周波数ｆがＡＮＤゲート４５ａ、４５ｂを通じてＰＬＬ
４１、４２に供給される。伝送監視信号ＳＹＮＣ＿ＰＥ
ＲＩＯＤ５４ａがアクティブであることは、データが入
力信号１４ａに存在しないことを示す。また、各ＧＶＣ
Ｏによって出力される信号ＡｇおよびＢｇは、ＡＮＤゲ
ート４６、４７によってＰＬＬ４１、４２に供給され、
制御信号５４ａに応答してＮＯＲゲート５６、５７を通
じてＧＶＣＯ３１、３２は両方ともイネーブルされる。

【００３５】各位相ロックループ４１、４２によってＧ
ＶＣＯに対して生成されるＶＣＯバイアス制御信号４１
ａ、４２ａは、ＰＬＬ内の各サンプルホールド回路によ
って終了されるギャップの前に存在するレベルに維持さ
れる。このようにして、ＳＹＮＣ＿ＰＥＲＩＯＤ入力信
号によって、ＧＶＣＯは、データが入力１４に存在しな
いときには、ＰＬＬ４１、４２によって基準周波数ｆに
直接同期することが可能となる。

【００３６】ＳＹＮＣ＿ＰＥＲＩＯＤ信号は、ＧＶＣＯ
が再同期しているときには出力ゲート５２で同期信号を
ディスエーブルするためにも使用される。

【００３７】［ハザード回避］本発明の特定の好ましい
実施例には、従来技術出よく理解されている論理ハザー
ドが存在する。このハザードは、ＧＶＣＯ３１および３
２の２つのクロックイネーブルＮＯＲゲートがＮＯＲゲ
ート５２によって論理ＮＯＲされていることから生じ
る。回路内のタイミングは、ＧＶＣＯが入力信号１４ａ
に応答して切り替わっているときに出力５２ａに誤った
小パルスが発生するようになる可能性がある。従来技術
により、ＮＯＲゲート９０が回路に追加され、論理ハザ
ードが回避される。

【００３８】しかし、ＧＶＣＯ３１、３２によって出力
される信号Ａｇ、Ｂｇはゲートされるため、ＧＶＣＯ出
力Ａｇ、Ｂｇは、従来の「第３ＮＯＲ」ゲート９０への
入力として適当ではない。この問題を解決するため、本
発明の特徴によれば、イネーブル信号Ｅ−が信号Ａおよ
びＢとＮＯＲされる前に、非ゲート発振器出力Ａ、Ｂに
対する内部タップがＧＶＣＯ３１、３２内に設けられ
る。

【００３９】［データ並列化］クロック回復回路３０
は、データ入力ビットのシーケンスに応答してクロック
パルスのシーケンスを発生することによって動作する。
データが存在するとき、同期信号５２ａが、出力ロジッ
ク（ここではＮＯＲゲート５２）によって、データ並列
化回路５０の入力Ｒに接続される。ＧＶＣＯ３１および
３２はある極性の各データ入力遷移でデータと位相整合
しているため、同期信号５２ａを使用することにより、
並列化回路５０は、入力データにあるジッタを除去する
ことができる。入力ビットｄは、対応して発生された同
期パルスｃと位相整合している。

【００４０】同期信号回路に付随する遅延のため、入力
データビットｄは、出力信号５２ａに生じるパルスｃの
前に信号１４ａに現れる。データ遷移ｄは、周知の技術
を使用して回路６０によって遅延され、データビットの
遅延が、同期パルスｃによってクロックされている回路
５０のセットアップホールド時間と正確に一致するよう
に整合される。さらに、遅延回路は、生じるクロックパ
ルスが、それを発生したデータ入力信号における遷移と
正確に相関するように、伝播遅延を正確に補償しなけれ
ばならない。これは、回路５０におけるジッタを正しく
除去するために必要である。この技術によれば、データ
信号６０ａおよび同期信号５２ａは、外部から観測する
とジッタがあるように見える可能性がある。しかし、相
対的に観測すれば、ジッタは同期しており、信号６０ａ
と５２ａの間の位相関係は一定に維持することが可能で
ある。

【００４１】図５に、遅延入力信号６０ａの８ビットワ
ードへの処理をさらに詳細に示す。遅延信号６０ａの８
個の順次クロック周期が回復信号５２ａによってフリッ
プフロップ６４Ａ〜６４Ｈにクロック入力される。開始
ワード検出回路は、フリップフロップ６４Ａ〜６４Ｈ内
の一致する開始ワードパターンを見つけ、ワード整合検
出信号パルス６５ａを発生する。信号６５ａは、クロッ
ク分割器６６が５２ａの速度の８分の１の速度でクロッ
ク信号６６ａの発生を開始するように、クロック分割器
６６を初期化するために使用される。信号６６ａは信号
５２ａと直接位相整合しており、信号６６ａと同量のジ
ッタを有するが、そのジッタは、クロックが分割された
ために、同期信号周期のうちのより小さい割合しか含ま
ない。クロック信号６６ａは、フリップフロップ６４Ａ
〜６４Ｈから保持レジスタ６７に８ビットのデータを転
送するために使用される。

【００４２】信号６５ａは、従来技術で周知の技術を使
用して、受信したデータのバーストの開始を判断するた
めに外部回路によって使用されることも可能である。

【００４３】信号６６ａはクロック発生器回路６９によ
って受信される。クロック発生器回路６９は、信号６６
ａと周波数同期しているがジッタのない無ジッタクロッ
ク信号６９ａを発生する。信号６９ａはフリーランニン
グではなく、信号６６ａによってゲートされ、回路６９
によって信号６９ａとして発生されるパルスの数が、回
路６９が信号６６ａで受信するパルスの数と正確に等し
くなるようにされる。この回路は、ゲート位相ロックル
ープまたはその他の周知の技術を使用することができ
る。信号６９ａは、保持レジスタ６７から出力レジスタ
６８へデータを転送するために使用される。レジスタ６
８は、まとめて５０ａとして示されているデータワード
出力信号Ｗ０〜Ｗ７を発生する。信号６９ａは外部回路
にも出力される。信号６９ａおよびデータ出力ワード５
０ａはいずれも、ジッタのない信号６９ａに周波数同期
および位相同期しているため、両方ともジッタがない。

【００４４】信号５４ａは、入力信号１４ａにアクティ
ブデータが存在しないときを示す。このギャップ期間中
に同期信号回路は再同期を実行しており、同期信号は信
号５２ａとして回路５０には与えられない。開始ワード
検出器６５は、信号５４ａがアサートされると初期化さ
れる。アクティブデータが信号１４ａに現れ、信号５４
ａがデアサートされると、開始ワード検出器６５は、次
の一致開始ワードパターンの探索を開始する。

【００４５】回路５０の出力５０ａは、入力データ内の
ギャップ期間中はディスエーブルされ、入力データスト
リーム内に新たな開始ワードパターンが発見されるまで
は再開されないため、回路５０の出力は有効なアクティ
ブデータのみを含む。

【００４６】［複数のＧＶＣＯの使用］図６に、本発明
のもう１つの好ましい実施例の回路７０を示す。回路７
０では、３個のＧＶＣＯ３１、３２、３３が同期信号を
生成する。この実施例の作用は、原理的には、図４に示
したものと類似している。従って、図６は、両方の実施
例に共通の回路詳細のうちのいくつかを省略し、回路の
相違を強調した概略図である。特に、図４において極性
選択作用、ハザード回避、および並列化作用を実行した
回路は図６には示していない。図６の回路実施例を変更
して図４における追加回路を含める方法、および、図６
における３個のＧＶＣＯの実施例を４個以上のＧＶＣＯ
を使用した回路に変更する方法は当業者には明らかであ
る。

【００４７】この実施例の目的は、ＧＶＣＯが基準に再
同期することができる間の入力データストリーム中のギ
ャップを不要にすることである。アクティブデータを受
信している間に２個のＧＶＣＯが同期パルスを生成しな
ければならないため、この実施例はもう１つのＧＶＣＯ
を設け、それによって、２つのＧＶＣＯが同期信号を生
成している間にもう１つのＧＶＣＯが再同期することを
可能にしている。ＧＶＣＯのゲート出力Ａｇ、Ｂｇ、Ｃ
ｇはそれぞれ対応するＰＬＬ４１、４２、４３によって
調節することが可能である。各ＧＶＣＯの出力は、回路
８０の制御下で、ＡＮＤゲート７４、７６、および７８
を通じてイネーブルされる。各ＧＶＣＯのＥ−入力は、
論理回路８１、８２、８３によって駆動される。論理回
路８１、８２、および８３は、各ＧＶＣＯに対するＥ−
のＧＶＣＯイネーブル信号の以下の３つの動作モードの
うちから１つを選択する。その３つの動作モードとは、
常にイネーブル、信号３４ａがローのときイネーブル、
信号３４ｂがローのときイネーブルの３つである。回路
８０は、制御信号ＥＮ＿ＰＯＳおよびＥＮ＿ＮＥＧを発
生する。図６では、制御信号の３つのセットとして、Ｅ
Ｎ＿ＰＯＳａ、ＥＮ＿ＮＥＧａが回路８１を制御し、Ｅ
Ｎ＿ＰＯＳｂ、ＥＮ＿ＮＥＧｂが回路８２を制御し、Ｅ
Ｎ＿ＰＯＳｃ、ＥＮ＿ＮＥＧｃが回路８３を制御するよ
うに示されている。ＧＶＣＯ３１、３２、および３３に
対する３個のイネーブル再同期信号はそれぞれＥＮ＿Ｓ
ＹＮＣａ、ＥＮ＿ＳＹＮＣｂ、およびＥＮ＿ＳＹＮＣｃ
とラベルされている。回路８０は、各ＰＬＬを制御する
イネーブル再同期信号ＥＮ＿ＳＹＮＣを発生する。ＥＮ
＿ＳＹＮＣ信号がハイのとき、ＰＬＬは対応するＧＶＣ
Ｏの出力と、周期基準信号４４ａとの位相比較を実行す
る。ＥＮ＿ＳＹＮＣ信号がローのとき、ＰＬＬはディス
エーブルされ、ＰＬＬの周波数制御出力信号ＦはＥＮ＿
ＳＹＮＣ信号がハイであったときの最終状態に保持され
る。ＧＶＣＯの出力と基準信号４４ａの間の初期位相差
をキャンセルするように、ＥＮ＿ＳＹＮＣ信号がローか
らハイに遷移するときに、ＰＬＬは、周知の方法および
技術を使用して、内部の位相コンパレータを初期化する
のが有効である。これによって、位相同期を再獲得する
のではなく、同期期間全体を、ＧＶＣＯの周波数を調節
するために使用することが可能となる。信号３４ａおよ
び３４ｂはフリップフロップ３４の出力であり、常に相
補的である。フリップフロップ３４は入力信号１４ａに
よってクロックされ、その作用は、信号１４ａのすべて
の正方向遷移において信号３４ａおよび３４ｂの状態を
入れ替えることである。回路７０の動作中はいつでも、
制御回路８０は、１対のＧＶＣＯ（ＧＶＣＯ＿Ｘおよび
ＧＶＣＯ＿Ｙと呼ぶ）を選択し、それらのＧＶＣＯに対
する出力イネーブル制御信号ＯＥをハイにセットするこ
とによってそれらのＧＶＣＯの出力をイネーブルする。
図６では、３つの出力イネーブル回路は、ＧＶＣＯ３
１、３２、および３３に対応してそれぞれＯＥａ、ＯＥ
ｂ、およびＯＥｃとラベルされている。第３のＧＶＣＯ
（ＧＶＣＯ＿Ｚと呼ぶ）の出力は、対応する出力イネー
ブル制御信号がローにセットされることによって、回路
８０の制御下でディスエーブルされる。同時に、回路８
０は、３個のすべてのＧＶＣＯのＥ−入力に対する動作
モードを選択する。ＧＶＣＯ＿Ｚは、対応するＥＮ＿Ｐ
ＯＳ信号およびＥＮ＿ＮＥＧ信号を両方ともローにセッ
トすることによって「常にイネーブル」状態にされる。
回路８０は、ＧＶＣＯ＿Ｘに対しては、信号３４ａがロ
ーになったときにイネーブルされるように選択する。こ
のＧＶＣＯ＿ＸのＥＮ＿ＰＯＳ信号はハイにセットさ
れ、ＥＮ＿ＮＥＧ信号はローにセットされる。また、回
路８０は、ＧＶＣＯ＿Ｙに対するＥＮ＿ＰＯＳ信号をロ
ーにセットし、ＥＮ＿ＮＥＧ信号をハイにセットするこ
とにより、信号３４ｂがローになったときにＧＶＣＯ＿
Ｙがイネーブルされるようにする。回路８０は、ＧＶＣ
Ｏ＿Ｚのハイに対応してＥＮ＿ＳＹＮＣをセットし、他
の２個のＧＶＣＯのローに対してＥＮ＿ＳＹＮＣ信号を
セットする。

【００４８】この構成の結果、ＧＶＣＯ＿Ｚは、対応す
るＰＬＬが周波数を周期基準信号４４ａに一致するよう
に調節している間に連続的にイネーブルされることが可
能となる。この期間中に、ＧＶＣＯ＿Ｚの出力は、デー
タエラーを引き起こさないように、ディスエーブルされ
る。

【００４９】他の２つのＧＶＣＯは、入力信号１４ａの
すべての正方向遷移において信号３４ａおよび３４ｂが
状態変化するごとに交互にイネーブルされる。これら２
つのＧＶＣＯの出力はイネーブルされた後、ＯＲゲート
７２によってＯＲされ、回復クロック出力信号Ｒを生成
する。入力の各正方向遷移において、ＧＶＣＯ＿ＸとＧ
ＶＣＯ＿Ｙの対のうちのいずれかが、入力データ遷移に
位相整合し、基準周期信号４４ａと正確に周波数同期し
た同期パルスを生成する。この同期パルスは、入力信号
の次の正方向遷移まで継続する。これにより、前記の１
対のＧＶＣＯでないＧＶＣＯはイネーブルされ、それに
よって周期パルスを生成し、前にイネーブルされたＧＶ
ＣＯをディスエーブルする。

【００５０】この１対のＧＶＣＯの作用は、図４におい
て、アクティブデータが入力に存在する間のＧＶＣＯに
よって実行される作用と同一である。このアクティブ期
間中は、各ＧＶＣＯ信号の周波数は、各ＧＶＣＯがＧＶ
ＣＯ＿Ｚに割り当てられ、出力から切断され、基準周波
数と同期させられた最後のときに決定されたバイアス信
号レベルに維持される。

【００５１】［切替／再割当て］図６の実施例は、いず
れのＧＶＣＯがＧＶＣＯ＿ＸとＧＶＣＯ＿Ｙの対であ
り、いずれのＧＶＣＯがＧＶＣＯ＿Ｚであるかを系統的
に再割当てすることによって動作する。２つの条件が、
制御回路８０によって制御される再割当てによって満た
されなければならない。第１に、３個のＧＶＣＯのそれ
ぞれは、基準周期信号に対して許容量以上にドリフトす
る前に、ＧＶＣＯ＿Ｚに割り当てられ、再同期されなけ
ればならない。第２に、ＧＶＣＯ＿Ｚには、次の再割当
ての前に同期するのに十分な時間を与えられなければな
らない。

【００５２】従来よく理解されていることとして、非常
に安定な発振器はドリフトする前の時間が長いが、この
同じ発振器は再同期するのにも長時間を要することが多
い。これに対して、安定性の少ない発振器は急速に再同
期することが可能であるが、比較的短時間の後にドリフ
トしてしまう。発振器に要求される安定性および対応す
る再割当ての時間は、標準的な工学的最適化問題であ
り、これは技術および応用に依存し、当業者には理解さ
れるものである。

【００５３】最も簡単な再割当て方法は、３個のすべて
のＧＶＣＯを周期的に回転させ、各ＧＶＣＯを順にＧＶ
ＣＯ＿Ｚに割り当てることである。他の再割当てパター
ン（例えば擬似ランダム）も、上記の条件が満たされる
限り使用可能である。４個以上のＧＶＣＯを含む実施例
の場合はさらに多くの再割当てパターンを考えうる。

【００５４】図６の回路８０の好ましい実施例は、再割
当てに使用するタイミングの基礎を確立するために外部
クロック基準信号４４ａを使用して回転再割当てを実行
する。回路８０の内部では基準信号４４ａは、再割当て
周波数で周期的再割当てクロック信号を発生するように
分割される。クロックの周期は、ＧＶＣＯが基準周期信
号に再同期するほどに十分長く、かつ、各ＧＶＣＯが許
容範囲を超えてドリフトする前に再同期サイクルを実行
することができるほどに短くなければならない。この再
割当てクロックがローからハイに遷移するたびに、回路
７０において信号３４ｂに接続された入力信号Ｑ−の開
始を監視する再割当てシーケンサが回路８０内で起動さ
れ、かつ、信号４４ａにおいて所定数のパルスをカウン
トするタイムアウトカウンタが起動される。再割当てシ
ーケンサは、いずれのＧＶＣＯがＧＶＣＯ＿ＸおよびＧ
ＶＣＯ＿Ｙの作用を実行しており、いずれのＧＶＣＯが
ＧＶＣＯ＿Ｚの作用を実行しているかを知っている。次
に再同期すべきＧＶＣＯを目標ＧＶＣＯと呼ぶことにす
る。回路８０もまた、ＧＶＣＯ＿ＸまたはＧＶＣＯ＿Ｙ
のいずれが目標ＧＶＣＯでありいずれが次のＧＶＣＯ＿
Ｚになるべきかを知っている。再割当てシーケンサは、
目標ＧＶＣＯがイネーブルされるまで待機し、その後、
目標ＧＶＣＯがディスエーブルされることを示す信号３
４ｂの次の遷移を待機する。３４ｂが遷移すると、再割
当てシーケンサは、目標ＧＶＣＯの作用（ＧＶＣＯ＿Ｘ
またはＧＶＣＯ＿Ｙのいずれか）を現在ＧＶＣＯ＿Ｚで
あるＧＶＣＯに割当て、ＧＶＣＯ＿Ｚの作用をその目標
ＧＶＣＯに割り当てる。この再割当てを行う間、第３の
ＧＶＣＯが同期信号を出力している。再割当てが完了す
ると、タイムアウトカウンタが初期化され、再割当てシ
ーケンサは、再割当てクロックの次のローからハイへの
遷移を待機する状態に入る。

【００５５】再割当てシーケンサの正確な動作は信号３
４ｂの遷移に基づいており、この信号３４ｂは入力信号
１４ａから導出されるため、たとえ入力にデータの長い
ギャップが存在しても回路が正確に作用するようにする
機構を設けなければならない。これがなされないと、入
力中の長いギャップは、再割当てを遅延させ、ＧＶＣＯ
が許容範囲を超えてドリフトすることになる。この場
合、データが再開すると、ＧＶＣＯは３個のＧＶＣＯが
すべて再同期されるまでは正確な周波数で同期信号を出
力することができない。この問題を解決するために、回
路８０はタイムアウトカウンタを有する。このタイムア
ウトカウンタによって、信号３４ａの状態にかかわら
ず、カウンタが所定カウントに達すると再割当てシーケ
ンサにより再割当てが開始される。このとき、実際には
入力信号が遷移を含まないような有効なデータである場
合に１ビットのエラーを引き起こす可能性がある。従っ
て、１ビットのエラーも許容されない場合には、入力デ
ータにある一定の遷移密度を保つ必要がある。

【００５６】最後に、いずれの実施例も、１以上の発振
器が再同期する間に単一の発振器が同期信号を生成する
ようなモードで動作可能である。発振器は、別の発振器
が同期信号を生成するためにイネーブルされる前に入力
信号に対してある許容量以上のドリフトをしないような
時間だけ同期信号を生成する。発振器の切替は、前に述
べた制約と類似の制約に従う。注意すべき点であるが、
発振器は、イネーブルされると入力信号に位相同期す
る。

【００５７】以上、図面を参照して実施例について説明
したが、当業者には明らかなように、本発明のさまざま
な変形が可能である。また、特に、回路記述に使用した
ゲートのタイプを同等の回路に変更するために、ド・モ
ルガンの定理やその他のブール論理技術が使用可能であ
る。

【００５８】

【発明の効果】以上述べたごとく、本発明によれば、デ
ータストリーム内に１個ほどの少ない遷移での同期を実
現し、これは、バーストモードまたは連続ポイントツー
ポイントアプリケーションで使用可能である。本発明
は、他のクロック回復方式の場合に必要とされるオーバ
サンプリングのための高速のクロックは不要であるた
め、任意の与えられた技術でデータ転送速度を最大にす
るように回路を設計することができる。本発明は、デー
タ信号の縮退およびドリフトによって生じる歪みによる
データエラーの影響を受けにくい頑強なクロック回復回
路を与える。

【図面の簡単な説明】

【図１】米国特許第５，２３７，２９０号の図８に記載
された回路に基づく、ゲート電圧制御発振器（ＧＶＣ
Ｏ）クロック回復回路の図である。

【図２】信号間の因果関係を明確に説明するために、ゲ
ート遅延なしで、図１の回路における小クロックパルス
の生成を示すタイミング図である。

【図３】マルチＧＶＣＯクロック回復装置の高水準概略
ブロック図である。

【図４】本発明の現時点で好ましい実施例による２ＧＶ
ＣＯクロック回復回路の概略図である。

【図５】図４の並列化回路の概略図である。

【図６】本発明の現時点で好ましいもう１つの実施例に
よる３ＧＶＣＯクロック回復回路の概略図である。

【符号の説明】

１０クロック回復回路１１ＧＶＣＯ１１ａＧＶＣＯ信号１２ＧＶＣＯ１２ａＧＶＣＯ信号１４入力１４ａデータ信号１６インバータ１７ＮＯＲゲート１７ａ同期信号１８ＧＶＣＯ２０制御回路３０クロック回復回路３１ＧＶＣＯ３２ＧＶＣＯ３３ＧＶＣＯ３４フリップフロップ３６極性セレクタ４１位相ロックループ（ＰＬＬ）４１ａＶＣＯバイアス制御信号４２位相ロックループ（ＰＬＬ）４２ａＶＣＯバイアス制御信号４３位相ロックループ（ＰＬＬ）４４ａ基準信号４６ＡＮＤゲート４７ＡＮＤゲート５０データ並列化回路５０ａデータワード出力信号５２ＮＯＲゲート５２ａ同期信号５４ａ伝送監視信号ＳＹＮＣ＿ＰＥＲＩＯＤ（制御信
号）５６ＮＯＲゲート５７ＮＯＲゲート６０ａ遅延入力信号６４フリップフロップ６５開始ワード検出器６５ａワード整合検出信号６６クロック分割器６７保持レジスタ６８出力レジスタ６９クロック発生器回路７４ＡＮＤゲート７６ＡＮＤゲート７８ＡＮＤゲート８０制御回路８１論理回路８２論理回路８３論理回路９０ＮＯＲゲート１０１制御回路１０２局所クロック発生器

Claims

【特許請求の範囲】

【請求項１】同期信号の所定の遷移が入力信号の遷移
と所定の位相関係を有するような同期信号を生成する装
置において、この装置は同期信号生成手段からなり、こ
の同期信号生成手段は、同期信号を生成する２個以上の発振器手段と、入力信号の所定の遷移に応答して異なる発振器手段を選
択的にイネーブルする制御手段と、すべての発振器手段によって生成された発振信号をグリ
ッチのない単一の同期信号に論理的に結合する信号多重
化手段とからなることを特徴とする同期信号生成装置。
【請求項２】イネーブルされると各発振器手段を基準
周期信号に再同期させる再同期手段と、発振器手段を選択的に再同期させるイネーブル手段と、発振器手段が再同期するようイネーブルされているとき
にその発振器手段が同期信号を生成しないようにする分
離手段とをさらに有することを特徴とする請求項１の装
置。
【請求項３】入力信号のただ１つの所定の極性の遷移
に応答して発振器手段のうちの１つに同期信号を生成さ
せるイネーブル手段をさらに有することを特徴とする請
求項１の装置。
【請求項４】入力信号の前記所定の極性を正または負
のいずれかに選択する選択手段をさらに有することを特
徴とする請求項３の装置。
【請求項５】入力信号中のギャップの存在を判断して
再同期イネーブル信号を発生することによりギャップ期
間中は１つ以上の発振器を自己に再同期させる入力信号
ギャップ判定手段をさらに有することを特徴とする請求
項２の装置。
【請求項６】発振器手段の周波数を制御する周波数制
御信号を発生する周波数制御手段をさらに有することを
特徴とする請求項２の装置。
【請求項７】発振器手段によって生成される発振信号
の位相を基準周期信号と比較することにより位相差信号
を発生する位相検出器手段と、現在の位相差信号または以前に発生され保持されている
位相差信号のいずれかに基づいて周波数制御信号を発生
するサンプルホールド手段とをさらに有し、発振器手段が自己に再同期するとき、サンプルホールド
手段は現在の位相差信号に基づいて周波数制御信号を発
生し、発振器手段が自己に再同期しないとき、サンプルホール
ド手段は、その発振器手段が自己に再同期していた最後
の時に発生された最後の位相差信号に基づく周波数制御
信号を維持することを特徴とする請求項６の装置。
【請求項８】前記位相検出器手段は、再同期イネーブ
ル信号に応答して、発振器手段によって生成される発振
信号と基準周期信号の位相差を、常に最初は位相差ゼロ
を検出するように初期化する初期化手段をさらに有する
ことを特徴とする請求項７の装置。
【請求項９】すべての発振器手段が再同期していると
きに同期信号をディスエーブルする同期信号ディスエー
ブル手段をさらに有することを特徴とする請求項５の装
置。
【請求項１０】入力信号と同期信号の位相関係を修正
する位相調節手段をさらに有することを特徴とする請求
項１の装置。
【請求項１１】直列入力信号を並列ワード幅出力に変
換し、そのワード幅出力と所定の位相関係を有する新た
な同期信号を発生する信号並列化手段をさらに有するこ
とを特徴とする請求項１０の装置。
【請求項１２】入力信号中で伝送の開始またはデータ
ワードのアラインメントを示す所定のパターンを探索
し、開始ワード検出信号を発生する開始ワード検出手段
と、開始ワード検出信号に応答して、入力信号からの複数の
データビットを直列入力と整合する並列ワード幅データ
信号にまとめる直並列変換手段と、請求項１の同期信号を並列データワード内のビット数で
除した周波数を有する無ジッタワード同期信号を発生す
るワード同期信号発生手段と、ワード幅出力信号を、ワード同期信号の所定の遷移と所
定の位相関係に整合させるワード整合手段とをさらに有
することを特徴とする請求項１１の装置。
【請求項１３】ジッタがなく請求項１の同期信号に同
期した第２同期信号を発生する直列同期信号発生手段
と、入力データ信号を、第２同期信号の所定の遷移と所定の
位相関係に整合させるデータ信号整合手段とをさらに有
することを特徴とする請求項１０の装置。
【請求項１４】同期信号の特定のパルスを、同期信号
が位相整合している特定の入力信号遷移と相関させる相
関手段をさらに有することを特徴とする請求項１０の装
置。
【請求項１５】３個以上の発振器手段を有し、交互に同期信号を生成するように１対の発振器手段を選
択し、再同期するように残りの発振器手段のうちの１個
以上を選択する選択制御手段と、入力信号の所定の遷移に応答して、前記１対の発振器手
段のうちのいずれかが同期信号を生成するように切り替
える入力遷移監視手段とをさらに有することを特徴とす
る請求項２の装置。
【請求項１６】前記３個以上の発振器手段のうち、い
ずれを前記１対の発振器手段として選択し、いずれを再
同期するように選択するかを変更する選択変更手段をさ
らに有することを特徴とする請求項１５の装置。
【請求項１７】最後の選択変更から所定時間後の入力
信号の所定の遷移に応答して選択を変更する選択変更遷
移監視手段と、許容範囲以上に周波数ドリフトする前に各発振器手段が
再同期するように最後の選択変更からの所定の時間を計
時する内部タイミング手段とをさらに有することを特徴
とする請求項１６の装置。
【請求項１８】最後の選択変更から第１の所定時間後
かつ第２の所定時間の終了前に、入力の所定の遷移がな
い場合、入力信号の遷移にかかわらず選択を変更するタ
イムアウト手段をさらに有することを特徴とする請求項
１６の装置。
【請求項１９】同期信号を生成するように１個の発振
器手段を選択し、再同期するように残りの発振器手段の
うちの１個以上を選択する選択制御手段をさらに有する
ことを特徴とする請求項２の装置。
【請求項２０】前記２個以上の発振器手段のうち、い
ずれを同期信号を生成するように選択し、いずれを再同
期するように選択するかを変更する選択変更手段をさら
に有することを特徴とする請求項１９の装置。
【請求項２１】最後の選択変更から第１の所定時間後
の入力信号の所定の遷移に応答して選択を変更する遷移
監視手段をさらに有することを特徴とする請求項２０の
装置。
【請求項２２】最後の選択変更から第１の所定時間後
かつこの第１の所定時間より長い第２の所定時間の終了
前に、入力の所定の遷移がない場合、入力信号の遷移に
かかわらず選択を変更する選択制御タイムアウト手段を
さらに有することを特徴とする請求項２０の装置。