JPH07221744A - 同期信号生成装置 - Google Patents
同期信号生成装置Info
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- JPH07221744A JPH07221744A JP1327695A JP1327695A JPH07221744A JP H07221744 A JPH07221744 A JP H07221744A JP 1327695 A JP1327695 A JP 1327695A JP 1327695 A JP1327695 A JP 1327695A JP H07221744 A JPH07221744 A JP H07221744A
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- oscillator
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Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 入力データに最小の遷移密度を要求せずに正
確な同期を実現する。 【構成】 同期装置は基準周期信号へと調整される複数
の発振信号を使用する。入力信号の所定の遷移に応答し
て異なる発振信号が同期信号に接続される。発振信号は
出力には接続されないが、無効にされるか、または、基
準クロック信号に再同期されているかのいずれかが可能
である。この同期信号は入力信号と所定の位相関係を有
し、入力信号で受信されたデータビットをサンプリング
し回復するために使用される。実施例では、必要な発振
信号は2つだけである。ギャップ期間中はいずれの発振
信号も基準信号に同期し、アクティブ期間中は2つの発
振信号は入力信号の所定極性の遷移に応答して交互に同
期信号に接続される。アクティブ期間中、これらの発振
信号の周波数は、最近のギャップ期間中に決定されたバ
イアス信号レベルによって維持される。
確な同期を実現する。 【構成】 同期装置は基準周期信号へと調整される複数
の発振信号を使用する。入力信号の所定の遷移に応答し
て異なる発振信号が同期信号に接続される。発振信号は
出力には接続されないが、無効にされるか、または、基
準クロック信号に再同期されているかのいずれかが可能
である。この同期信号は入力信号と所定の位相関係を有
し、入力信号で受信されたデータビットをサンプリング
し回復するために使用される。実施例では、必要な発振
信号は2つだけである。ギャップ期間中はいずれの発振
信号も基準信号に同期し、アクティブ期間中は2つの発
振信号は入力信号の所定極性の遷移に応答して交互に同
期信号に接続される。アクティブ期間中、これらの発振
信号の周波数は、最近のギャップ期間中に決定されたバ
イアス信号レベルによって維持される。
Description
【0001】
【産業上の利用分野】本発明は、入力信号に対して所定
の位相関係を有する同期信号(例えば回復クロック)を
生成する回路に関し、特に、このような信号を生成する
信号処理回路に関する。
の位相関係を有する同期信号(例えば回復クロック)を
生成する回路に関し、特に、このような信号を生成する
信号処理回路に関する。
【0002】
【従来の技術】数ギガビットの光データネットワークで
は、アプリケーションによっては、効率的なレシーバ
は、20ナノ秒以内にビットレベル同期を獲得し、50
0ナノ秒間同期を維持し、さらに、同程度の短時間に他
の信号源との同期を獲得することができなければならな
い。このような速度は、現在のディジタル技術の最先端
にあり、オーバサンプリングはクロック精度を保証する
実際的な方法ではない。クロック回復回路が必要であ
る。
は、アプリケーションによっては、効率的なレシーバ
は、20ナノ秒以内にビットレベル同期を獲得し、50
0ナノ秒間同期を維持し、さらに、同程度の短時間に他
の信号源との同期を獲得することができなければならな
い。このような速度は、現在のディジタル技術の最先端
にあり、オーバサンプリングはクロック精度を保証する
実際的な方法ではない。クロック回復回路が必要であ
る。
【0003】米国特許第5,237,290号には、整
合した周波数可変の電圧制御発振器(VCO)を使用し
たクロック回復回路が開示されている。
合した周波数可変の電圧制御発振器(VCO)を使用し
たクロック回復回路が開示されている。
【0004】
【発明が解決しようとする課題】特に、この米国特許の
図8に示された位相ロックループクロック回復回路は、
集積回路製造技術の使用により可能である複数の発振器
回路の物理的および電気的特性の正確な複製に基づいて
いる。これらの回路は「間接的に同調される」のみであ
るため、回路の発振器はやや異なる周波数で動作する。
発振器間のこの周波数差は強調され、周波数ドリフトを
引き起こし、入力信号が連続する1または0の列の最中
のように遷移しないときには、回復クロックと入力デー
タの間の整合が失われる可能性がある。入力信号に長期
間遷移がなく回復クロックがドリフトすると、遷移が再
び現れたときに回復クロックは位相がずれていることに
なり、そのため、発振器が再同期することができるまで
エラーを生じる。
図8に示された位相ロックループクロック回復回路は、
集積回路製造技術の使用により可能である複数の発振器
回路の物理的および電気的特性の正確な複製に基づいて
いる。これらの回路は「間接的に同調される」のみであ
るため、回路の発振器はやや異なる周波数で動作する。
発振器間のこの周波数差は強調され、周波数ドリフトを
引き起こし、入力信号が連続する1または0の列の最中
のように遷移しないときには、回復クロックと入力デー
タの間の整合が失われる可能性がある。入力信号に長期
間遷移がなく回復クロックがドリフトすると、遷移が再
び現れたときに回復クロックは位相がずれていることに
なり、そのため、発振器が再同期することができるまで
エラーを生じる。
【0005】エラーのもう1つの発生源は、データ入力
信号の歪みによるものである。歪みの主な原因は、伝送
媒体のリアクタンスと、アナログデータ信号の形状を歪
ませる同様の寄生効果である。その結果、ディジタル化
しきい値に関する不確定性により、検出されるディジタ
ルデータパルスの実効幅は大幅に縮小されることがあ
る。
信号の歪みによるものである。歪みの主な原因は、伝送
媒体のリアクタンスと、アナログデータ信号の形状を歪
ませる同様の寄生効果である。その結果、ディジタル化
しきい値に関する不確定性により、検出されるディジタ
ルデータパルスの実効幅は大幅に縮小されることがあ
る。
【0006】このような歪んだデータ信号は、上記米国
特許では他の問題も引き起こしている。歪んだデータ入
力は、その結果として、歪んだ極度に狭いパルス幅のク
ロック信号を生じる。このパルス幅があまりに狭くなる
と、データ回復回路では信頼性をもって使用することが
できない。
特許では他の問題も引き起こしている。歪んだデータ入
力は、その結果として、歪んだ極度に狭いパルス幅のク
ロック信号を生じる。このパルス幅があまりに狭くなる
と、データ回復回路では信頼性をもって使用することが
できない。
【0007】
【課題を解決するための手段】本発明は、入力データ信
号をサンプリングするために同期信号を生成することに
より、入力データストリームの最小のデューティサイク
ルおよび遷移密度を要求していた従来技術の制限を克服
する。本発明は複数の発振信号を使用する。各発振信号
は基準周期信号に調整される。任意の時刻における1つ
の発振信号が同期信号に接続される。入力信号の所定の
遷移に応答して、新しい発振信号が開始され、位相が入
力データパルスに整合され、同期信号に接続される。
号をサンプリングするために同期信号を生成することに
より、入力データストリームの最小のデューティサイク
ルおよび遷移密度を要求していた従来技術の制限を克服
する。本発明は複数の発振信号を使用する。各発振信号
は基準周期信号に調整される。任意の時刻における1つ
の発振信号が同期信号に接続される。入力信号の所定の
遷移に応答して、新しい発振信号が開始され、位相が入
力データパルスに整合され、同期信号に接続される。
【0008】発振信号は出力には接続されないが、無効
にされるか、または、基準クロック信号に再同期されて
いるかのいずれかが可能である。これにより、信頼性の
ある、歪みに強い同期信号が生成される。この同期信号
は入力信号と所定の位相関係を有し、入力信号で受信さ
れたデータビットをサンプリングし回復するために使用
される。本発明は、ディジタル符号化されたデータが、
伝送データクロックがなくても回復されなければならな
いようなシステムで有用である。特に、ジッタを受けた
伝送データの再生において有用である。
にされるか、または、基準クロック信号に再同期されて
いるかのいずれかが可能である。これにより、信頼性の
ある、歪みに強い同期信号が生成される。この同期信号
は入力信号と所定の位相関係を有し、入力信号で受信さ
れたデータビットをサンプリングし回復するために使用
される。本発明は、ディジタル符号化されたデータが、
伝送データクロックがなくても回復されなければならな
いようなシステムで有用である。特に、ジッタを受けた
伝送データの再生において有用である。
【0009】本発明の一実施例では、入力データストリ
ームは、有効なデータが伝送されないアイドル期間(以
下、「ギャップ」という。)によって分離された、有効
なデータが伝送されるアクティブ期間(以下、「アクテ
ィブデータ」という。)からなる。このギャップの時間
は、入力データ信号と正確に周波数同期することが既知
である基準信号に発振信号を周波数同期させるために使
用することができる。
ームは、有効なデータが伝送されないアイドル期間(以
下、「ギャップ」という。)によって分離された、有効
なデータが伝送されるアクティブ期間(以下、「アクテ
ィブデータ」という。)からなる。このギャップの時間
は、入力データ信号と正確に周波数同期することが既知
である基準信号に発振信号を周波数同期させるために使
用することができる。
【0010】発振信号は、最大のアクティブ期間以上の
時間、入力データ信号と正確に周波数同期し続けるだけ
十分に安定である必要がある。ギャップは、発振信号が
周知の技術を使用して基準信号に同期することができる
ほど十分に長い必要がある。
時間、入力データ信号と正確に周波数同期し続けるだけ
十分に安定である必要がある。ギャップは、発振信号が
周知の技術を使用して基準信号に同期することができる
ほど十分に長い必要がある。
【0011】本実施例では、必要な発振信号は2つだけ
である。ギャップの期間中は、いずれの発振信号も基準
信号の周波数に同期する。アクティブデータの期間中
は、2つの発振信号は、与えられた極性を有する入力信
号の遷移に応答して交互に開始され、同期信号に接続さ
れる。このアクティブ期間中、これらの発振信号の周波
数は、最近のギャップ期間中に決定されたバイアス信号
レベルによって維持される。
である。ギャップの期間中は、いずれの発振信号も基準
信号の周波数に同期する。アクティブデータの期間中
は、2つの発振信号は、与えられた極性を有する入力信
号の遷移に応答して交互に開始され、同期信号に接続さ
れる。このアクティブ期間中、これらの発振信号の周波
数は、最近のギャップ期間中に決定されたバイアス信号
レベルによって維持される。
【0012】本実施例は、データギャップが決定論的に
または統計的に割り当てられるようなシステムによく適
している。そのようなシステムには、タイムスロットご
とに、全体として決定論的に、アクティブデータおよび
ギャップを割り当てることが可能な同期式交換機があ
る。同期式交換機に要求される時間ロックギャップとは
異なり、データLANシステムは、データストリーム内
のギャップについて、ある一定の最小の周波数、分布お
よび継続時間を統計的に生成する。このようなシステム
は、例えばデータヘッダブロックまたはデータターミネ
ータブロックのように、統計的に割り当てられたギャッ
プがいつ生じるかを示す伝送監視信号をトリがすること
ができる符号またはその他の信号を生成する。
または統計的に割り当てられるようなシステムによく適
している。そのようなシステムには、タイムスロットご
とに、全体として決定論的に、アクティブデータおよび
ギャップを割り当てることが可能な同期式交換機があ
る。同期式交換機に要求される時間ロックギャップとは
異なり、データLANシステムは、データストリーム内
のギャップについて、ある一定の最小の周波数、分布お
よび継続時間を統計的に生成する。このようなシステム
は、例えばデータヘッダブロックまたはデータターミネ
ータブロックのように、統計的に割り当てられたギャッ
プがいつ生じるかを示す伝送監視信号をトリがすること
ができる符号またはその他の信号を生成する。
【0013】衛星データリンク通信機や中央局フレーム
リレーまたはATM交換機のようなシステムに対する高
い信頼性要求は、ギャップに要求される最小の継続時間
および周波数を保証する周期信号に応答してデータスト
リーム内にギャップを決定論的に割り当てることを要求
する。光ネットワークおよび光交換機で使用されるよう
なデータのフレームを送受信するバーストモード通信リ
ンクは各フレーム内にギャップを割り当てることが可能
であり、これによって、フレームごとの正確な同期を保
証している。
リレーまたはATM交換機のようなシステムに対する高
い信頼性要求は、ギャップに要求される最小の継続時間
および周波数を保証する周期信号に応答してデータスト
リーム内にギャップを決定論的に割り当てることを要求
する。光ネットワークおよび光交換機で使用されるよう
なデータのフレームを送受信するバーストモード通信リ
ンクは各フレーム内にギャップを割り当てることが可能
であり、これによって、フレームごとの正確な同期を保
証している。
【0014】もう1つの好ましい実施例では、2つの発
振信号は交互に出力され、第3の信号が、再同期のため
に位相ロックループの制御下で動作する。この追加の発
振信号は、常に1つの発振信号が再同期モードで動作し
ているように設けられる。与えられた時刻に、再同期発
振信号は交互に出力同期信号を生成するように割り当て
られ、同期信号を生成するために以前に使用された発振
信号は再同期のために割り当てられる。これらの再割当
ては、3つの発振信号がそれぞれ、基準信号に対する大
きいドリフトを受ける前に再同期されるように、系統的
に3つの発振信号のすべてに対して実行される。
振信号は交互に出力され、第3の信号が、再同期のため
に位相ロックループの制御下で動作する。この追加の発
振信号は、常に1つの発振信号が再同期モードで動作し
ているように設けられる。与えられた時刻に、再同期発
振信号は交互に出力同期信号を生成するように割り当て
られ、同期信号を生成するために以前に使用された発振
信号は再同期のために割り当てられる。これらの再割当
ては、3つの発振信号がそれぞれ、基準信号に対する大
きいドリフトを受ける前に再同期されるように、系統的
に3つの発振信号のすべてに対して実行される。
【0015】この好ましい実施例では、入力データスト
リーム内にギャップがなくても、信頼性のある、位相同
期した、かつ、周波数同調された同期出力信号を生成す
る。これは、データストリームにギャップが存在しない
か、または、ギャップが決定論的に生成されないような
システムで有用である。そのようなシステムには、例え
ば、SONETもしくはT3のような標準通信プロトコ
ルを使用するもの、または、ギャップのオーバヘッドが
許容できないものがある。
リーム内にギャップがなくても、信頼性のある、位相同
期した、かつ、周波数同調された同期出力信号を生成す
る。これは、データストリームにギャップが存在しない
か、または、ギャップが決定論的に生成されないような
システムで有用である。そのようなシステムには、例え
ば、SONETもしくはT3のような標準通信プロトコ
ルを使用するもの、または、ギャップのオーバヘッドが
許容できないものがある。
【0016】入力データ信号のデューティサイクルにお
ける対称性の欠如はデータ処理エラーの発生源であるこ
とがわかっているため、好ましい実施例は、入力データ
の正または負のいずれかの遷移に基づいており、両方は
使用しない。入力信号における特定の変化によって位相
同期され、安定な基準に周波数同期された、ゲート電圧
制御発振器の使用により、シリアル通信信号の急速なビ
ットレベル同期を可能にする安定な再生クロック信号を
生成する。
ける対称性の欠如はデータ処理エラーの発生源であるこ
とがわかっているため、好ましい実施例は、入力データ
の正または負のいずれかの遷移に基づいており、両方は
使用しない。入力信号における特定の変化によって位相
同期され、安定な基準に周波数同期された、ゲート電圧
制御発振器の使用により、シリアル通信信号の急速なビ
ットレベル同期を可能にする安定な再生クロック信号を
生成する。
【0017】本発明は、データストリーム内に1個ほど
の少ない遷移での同期を実現し、バーストモードまたは
連続ポイントツーポイントアプリケーションで使用可能
である。本発明は、他のクロック回復方式の場合に必要
とされるオーバサンプリングのための高速のクロックは
不要であるため、任意の与えられた技術でデータ転送速
度を最大にするように回路を設計することができる。本
発明は、データ信号の縮退およびドリフトによって生じ
る歪みによるデータエラーの影響を受けにくい頑強なク
ロック回復回路を与える。
の少ない遷移での同期を実現し、バーストモードまたは
連続ポイントツーポイントアプリケーションで使用可能
である。本発明は、他のクロック回復方式の場合に必要
とされるオーバサンプリングのための高速のクロックは
不要であるため、任意の与えられた技術でデータ転送速
度を最大にするように回路を設計することができる。本
発明は、データ信号の縮退およびドリフトによって生じ
る歪みによるデータエラーの影響を受けにくい頑強なク
ロック回復回路を与える。
【0018】
【実施例】図1のクロック回復回路10において、第1
および第2のGVCO11、12は、上記米国特許の図
8のように、インバータ16の作用によって、入力14
に現れたデータ信号14aの完全な相補的コピーを受信
する。第1GVCO11は、信号14aの負方向遷移に
よってイネーブルされる。第2GVCO12は、データ
信号14aの正方向遷移によって(インバータ16によ
って極性反転された後)イネーブルされる。第1および
第2のGVCO11、12の周波数は、制御回路20の
第3の整合GVCO18によって調整される。制御回路
20は、基準信号fに接続された「位相検出器」のよう
な位相ロックループ要素を含む。各GVCO信号11
a、12aはNORゲート17によって同期信号17a
として出力される。
および第2のGVCO11、12は、上記米国特許の図
8のように、インバータ16の作用によって、入力14
に現れたデータ信号14aの完全な相補的コピーを受信
する。第1GVCO11は、信号14aの負方向遷移に
よってイネーブルされる。第2GVCO12は、データ
信号14aの正方向遷移によって(インバータ16によ
って極性反転された後)イネーブルされる。第1および
第2のGVCO11、12の周波数は、制御回路20の
第3の整合GVCO18によって調整される。制御回路
20は、基準信号fに接続された「位相検出器」のよう
な位相ロックループ要素を含む。各GVCO信号11
a、12aはNORゲート17によって同期信号17a
として出力される。
【0019】図1の従来のクロック回復回路10は固有
の利点も有するが、問題点を有しないわけではない。G
VCO11、12はディジタルの1および0のデータレ
ベル間の遷移によってイネーブルされるため、ディジタ
ルの1または0の連続する列が現れた場合、個々のイネ
ーブルされる正確な周波数が非常に重要になる。いずれ
かがイネーブルされるGVCO12および12の周波数
は、実際の個々の周波数に基づいて調整されるのではな
く、制御回路GVCO18の周波数に基づいて調整され
ている。この回路設計は、GVCO11、12、および
18が十分類似しているため、同じ信号によって制御さ
れた場合に相互に無視し得る周波数差で動作すると仮定
している。しかし、これらの3個のGVCOは同一でな
く、ディジタルの1または0の十分に長く連続する列が
現れた場合には、その周波数差によって、GVCOがド
リフトすることがある。これは、遷移がデータ信号に現
れたときに、回復クロックを使用したレシーバにデータ
エラーを引き起こす。
の利点も有するが、問題点を有しないわけではない。G
VCO11、12はディジタルの1および0のデータレ
ベル間の遷移によってイネーブルされるため、ディジタ
ルの1または0の連続する列が現れた場合、個々のイネ
ーブルされる正確な周波数が非常に重要になる。いずれ
かがイネーブルされるGVCO12および12の周波数
は、実際の個々の周波数に基づいて調整されるのではな
く、制御回路GVCO18の周波数に基づいて調整され
ている。この回路設計は、GVCO11、12、および
18が十分類似しているため、同じ信号によって制御さ
れた場合に相互に無視し得る周波数差で動作すると仮定
している。しかし、これらの3個のGVCOは同一でな
く、ディジタルの1または0の十分に長く連続する列が
現れた場合には、その周波数差によって、GVCOがド
リフトすることがある。これは、遷移がデータ信号に現
れたときに、回復クロックを使用したレシーバにデータ
エラーを引き起こす。
【0020】信号波形歪みの問題は、この従来の回路1
0ではさらに重大である。例えば、図2で、同じクロッ
ク周期tを有する「対称」クロック信号S1およびディ
ジタルデータ信号S2は、与えられたネットワークに伝
送されると、非対称に歪んだ信号SAを生じる。図2に
はまた、受信装置がディジタル化された入力信号SDを
生成するために使用する入力信号において受信装置が遷
移を検出するしきい値レベルThも示されている。デー
タパルスの前方および後方の歪んだエッジにより、ディ
ジタル化された入力信号SDにおけるパルス幅wは、信
号S2のもとのパルス幅tに比べて非常に狭くなる。
0ではさらに重大である。例えば、図2で、同じクロッ
ク周期tを有する「対称」クロック信号S1およびディ
ジタルデータ信号S2は、与えられたネットワークに伝
送されると、非対称に歪んだ信号SAを生じる。図2に
はまた、受信装置がディジタル化された入力信号SDを
生成するために使用する入力信号において受信装置が遷
移を検出するしきい値レベルThも示されている。デー
タパルスの前方および後方の歪んだエッジにより、ディ
ジタル化された入力信号SDにおけるパルス幅wは、信
号S2のもとのパルス幅tに比べて非常に狭くなる。
【0021】縮小したパルス幅wを有する信号SDを図
1の回路10に入力信号14として加えると、信号11
aおよび12aが生成される。NORゲート17によっ
て信号11aと12aの論理NORをとることにより信
号17aが生成される。この結果生じた信号17aは、
信号14aの最初の正方向遷移の後の最初のクロックパ
ルスが全クロックパルス幅t/2ではないという点で重
大な問題を有する。この小パルスはパルス幅rを有す
る。
1の回路10に入力信号14として加えると、信号11
aおよび12aが生成される。NORゲート17によっ
て信号11aと12aの論理NORをとることにより信
号17aが生成される。この結果生じた信号17aは、
信号14aの最初の正方向遷移の後の最初のクロックパ
ルスが全クロックパルス幅t/2ではないという点で重
大な問題を有する。この小パルスはパルス幅rを有す
る。
【0022】小パルスが50%デューティサイクルクロ
ックとみなされるのであればこれは実効的クロックサイ
クルeを有するであろう。しかし、この小パルスrの実
効クロック周期eは公称データクロック周期tよりもず
っと短い。従って、レシーバは、このような歪んだ信号
のずっと短いパルス幅の実効周波数との同期を維持する
ためには、データクロックの周波数より高速に動作する
ことができなければならない。理論的には、データの実
際のクロック周期tの幅の正確に50%の幅を有するデ
ィジタル化されたデータパルスから生成されるクロック
パルスは、実質的にパルス幅0の出力クロックパルスを
生じることになり、無限に高速の実効周波数となってし
まう。
ックとみなされるのであればこれは実効的クロックサイ
クルeを有するであろう。しかし、この小パルスrの実
効クロック周期eは公称データクロック周期tよりもず
っと短い。従って、レシーバは、このような歪んだ信号
のずっと短いパルス幅の実効周波数との同期を維持する
ためには、データクロックの周波数より高速に動作する
ことができなければならない。理論的には、データの実
際のクロック周期tの幅の正確に50%の幅を有するデ
ィジタル化されたデータパルスから生成されるクロック
パルスは、実質的にパルス幅0の出力クロックパルスを
生じることになり、無限に高速の実効周波数となってし
まう。
【0023】図3に、本発明によるマルチGVCOクロ
ック回復システムの高水準ブロック図を示す。回路10
0は、局所クロック発生器102によって局所的に発生
される基準クロックとともにデータ入力を受信する。回
路100の出力は、入力データと所定の位相関係を有す
る同期信号である。入力データと同位相で同期した同期
信号を生成することによって、データ処理回路は、受信
した入力データ信号上のデータのビットを定義するため
に、回路100からの同期出力信号を使用することがで
きる。ジッタを除去するため、データ処理回路は基準ク
ロック信号を受信する必要があることもあり、あるい
は、固有の内部クロック発生器回路を有する必要がある
こともある。
ック回復システムの高水準ブロック図を示す。回路10
0は、局所クロック発生器102によって局所的に発生
される基準クロックとともにデータ入力を受信する。回
路100の出力は、入力データと所定の位相関係を有す
る同期信号である。入力データと同位相で同期した同期
信号を生成することによって、データ処理回路は、受信
した入力データ信号上のデータのビットを定義するため
に、回路100からの同期出力信号を使用することがで
きる。ジッタを除去するため、データ処理回路は基準ク
ロック信号を受信する必要があることもあり、あるい
は、固有の内部クロック発生器回路を有する必要がある
こともある。
【0024】回路100は、複数の電圧制御発振器ブロ
ック110および111からなる。2個以上の発振器回
路を有するようなさまざまな実施例が可能である。各電
圧制御発振器は、OUTPUT_EN信号によって制御
される出力イネーブル回路を有する。この回路は、出力
を選択的にイネーブルまたはディスエーブルすることが
できる。各電圧制御発振器は、VCO_EN入力信号に
応答して選択的に動作をイネーブルされる、すなわち、
ゲートされることが可能である。イネーブルされると、
各発振器はイネーブル信号と位相整合する。従って、こ
れらのブロック内の発振器をゲート電圧制御発振器(G
VCO)と呼ぶ。各発振器ブロックはさらに、基準クロ
ック入力信号REF_CLKに発振器を周波数同期させ
ることが可能な同期回路(例えば位相ロックループ)を
有する。発振器ブロックは、SINC_EN信号がアサ
ートされると同期モードに入る。
ック110および111からなる。2個以上の発振器回
路を有するようなさまざまな実施例が可能である。各電
圧制御発振器は、OUTPUT_EN信号によって制御
される出力イネーブル回路を有する。この回路は、出力
を選択的にイネーブルまたはディスエーブルすることが
できる。各電圧制御発振器は、VCO_EN入力信号に
応答して選択的に動作をイネーブルされる、すなわち、
ゲートされることが可能である。イネーブルされると、
各発振器はイネーブル信号と位相整合する。従って、こ
れらのブロック内の発振器をゲート電圧制御発振器(G
VCO)と呼ぶ。各発振器ブロックはさらに、基準クロ
ック入力信号REF_CLKに発振器を周波数同期させ
ることが可能な同期回路(例えば位相ロックループ)を
有する。発振器ブロックは、SINC_EN信号がアサ
ートされると同期モードに入る。
【0025】回路101は、すべてのGVCOへのすべ
てのイネーブル信号を制御する。回路101は、入力信
号として有効なデータが受信されているときには1つの
GVCOが回路100のDATA_CLOCK出力信号
を発生するために使用されるVCO_OUT信号を生成
するように、GVCOを制御する。また、回路100
は、GVCOがドリフトしないように、DATA_CL
OCKを発生しているVCO_OUT信号を生成するG
VCOを切り換えなければならない。
てのイネーブル信号を制御する。回路101は、入力信
号として有効なデータが受信されているときには1つの
GVCOが回路100のDATA_CLOCK出力信号
を発生するために使用されるVCO_OUT信号を生成
するように、GVCOを制御する。また、回路100
は、GVCOがドリフトしないように、DATA_CL
OCKを発生しているVCO_OUT信号を生成するG
VCOを切り換えなければならない。
【0026】GVCOが切り換えられるごとに、およ
び、入力信号の遷移に応答してイネーブル信号がアサー
トおよびデアサートされるごとに、イネーブルされたG
VCOは入力信号に位相整合する。さらに、回路101
は、GVCOの周波数が許容範囲を超えてドリフトしな
いように十分な頻度で、基準クロック信号に各GVCO
を周波数再同期させることができなければならない。
び、入力信号の遷移に応答してイネーブル信号がアサー
トおよびデアサートされるごとに、イネーブルされたG
VCOは入力信号に位相整合する。さらに、回路101
は、GVCOの周波数が許容範囲を超えてドリフトしな
いように十分な頻度で、基準クロック信号に各GVCO
を周波数再同期させることができなければならない。
【0027】GVCOの出力は回路120で単一のデー
タ出力クロックへと結合される。また、回路120は、
回路101によって発生されるOUT_EN信号によっ
て選択的にディスエーブルされることが可能である。こ
れは、グリッチすなわち誤った同期信号がDATA_C
LOCK信号として出力されないことを保証するために
すべてのGVCOを再同期させる場合に必要となる可能
性がある。
タ出力クロックへと結合される。また、回路120は、
回路101によって発生されるOUT_EN信号によっ
て選択的にディスエーブルされることが可能である。こ
れは、グリッチすなわち誤った同期信号がDATA_C
LOCK信号として出力されないことを保証するために
すべてのGVCOを再同期させる場合に必要となる可能
性がある。
【0028】回路130は、任意のデータ処理回路であ
る。一般的な例には、データ並列化回路、シリアルチャ
ネルリピータ、不連続信号源のための連続周期クロック
信号発生器などがある。回路130は、回路100のD
ATA_CLOCK出力信号を受信して、それを使用し
て入力信号上にデータのビットを定義する。システム条
件に応じて、回路130は、局所基準クロック信号を受
信することが必要なこともある。
る。一般的な例には、データ並列化回路、シリアルチャ
ネルリピータ、不連続信号源のための連続周期クロック
信号発生器などがある。回路130は、回路100のD
ATA_CLOCK出力信号を受信して、それを使用し
て入力信号上にデータのビットを定義する。システム条
件に応じて、回路130は、局所基準クロック信号を受
信することが必要なこともある。
【0029】本発明は、ジッタのある伝送信号からデー
タを回復するためにデータクロックを発生するのに特に
好適である。これは、図5のデータ並列化回路の脱ジッ
タ化によって例示される。
タを回復するためにデータクロックを発生するのに特に
好適である。これは、図5のデータ並列化回路の脱ジッ
タ化によって例示される。
【0030】本発明の特定の実施例では、連続クロック
を非連続またはバースト的なクロック源から発生しなけ
ればならないようなシステムに適している。本発明は、
入力信号からバースト的なクロック源を単に受信するこ
とによってこの作用を実行し、同期出力信号は連続クロ
ックを発生することになる。
を非連続またはバースト的なクロック源から発生しなけ
ればならないようなシステムに適している。本発明は、
入力信号からバースト的なクロック源を単に受信するこ
とによってこの作用を実行し、同期出力信号は連続クロ
ックを発生することになる。
【0031】図4に、本発明の第1の好ましい実施例に
よるクロック回復回路30を示す。2つのGVCO3
1、32は、双安定フリップフロップ34の出力Q+お
よびQ−によってそれぞれイネーブルされる。この回路
のGVCO31、32の入力E−はフリップフロップの
Q+およびQ−出力によってイネーブルされるため、G
VCOは信号36aにおける正方向遷移にのみ応答す
る。さらに、GVCO31、32は、双安定フリップフ
ロップ34の出力Q+およびQ−で発生される信号34
aおよび34bの制御を通じてそれらの正方向遷移によ
って交互にイネーブルされる。
よるクロック回復回路30を示す。2つのGVCO3
1、32は、双安定フリップフロップ34の出力Q+お
よびQ−によってそれぞれイネーブルされる。この回路
のGVCO31、32の入力E−はフリップフロップの
Q+およびQ−出力によってイネーブルされるため、G
VCOは信号36aにおける正方向遷移にのみ応答す
る。さらに、GVCO31、32は、双安定フリップフ
ロップ34の出力Q+およびQ−で発生される信号34
aおよび34bの制御を通じてそれらの正方向遷移によ
って交互にイネーブルされる。
【0032】この実施例では極性セレクタ36も設けら
れている。この極性セレクタは、POL_SEL入力に
よって制御され、信号14aまたはその反転16aを双
安定フリップフロップ34に接続する。データ入力信号
14aの極性の反転は、伝送信号の歪みがかなり非対称
である場合に有用である。特に、より短いデューティサ
イクルパルスの前方エッジがGVCOをイネーブルする
ように極性が選択されるときに回路性能は改善される。
れている。この極性セレクタは、POL_SEL入力に
よって制御され、信号14aまたはその反転16aを双
安定フリップフロップ34に接続する。データ入力信号
14aの極性の反転は、伝送信号の歪みがかなり非対称
である場合に有用である。特に、より短いデューティサ
イクルパルスの前方エッジがGVCOをイネーブルする
ように極性が選択されるときに回路性能は改善される。
【0033】各GVCOの周波数は、二点鎖線で示され
た位相ロックループ(PLL)41、42によってそれ
ぞれ同期される。各PLLは、従来の適当な技術で各G
VCO31、32の周波数制御入力Fに信号41a、4
2aを送る位相検出器およびサンプルホールドフィルタ
を有する。各位相検出器には基準周波数信号fが供給さ
れる。基準周波数fは、REF_CLK入力信号として
局所信号源によって供給される。
た位相ロックループ(PLL)41、42によってそれ
ぞれ同期される。各PLLは、従来の適当な技術で各G
VCO31、32の周波数制御入力Fに信号41a、4
2aを送る位相検出器およびサンプルホールドフィルタ
を有する。各位相検出器には基準周波数信号fが供給さ
れる。基準周波数fは、REF_CLK入力信号として
局所信号源によって供給される。
【0034】しかし、ここで、伝送監視信号SYNC_
PERIOD54aがアクティブであるときには、基準
周波数fがANDゲート45a、45bを通じてPLL
41、42に供給される。伝送監視信号SYNC_PE
RIOD54aがアクティブであることは、データが入
力信号14aに存在しないことを示す。また、各GVC
Oによって出力される信号AgおよびBgは、ANDゲ
ート46、47によってPLL41、42に供給され、
制御信号54aに応答してNORゲート56、57を通
じてGVCO31、32は両方ともイネーブルされる。
PERIOD54aがアクティブであるときには、基準
周波数fがANDゲート45a、45bを通じてPLL
41、42に供給される。伝送監視信号SYNC_PE
RIOD54aがアクティブであることは、データが入
力信号14aに存在しないことを示す。また、各GVC
Oによって出力される信号AgおよびBgは、ANDゲ
ート46、47によってPLL41、42に供給され、
制御信号54aに応答してNORゲート56、57を通
じてGVCO31、32は両方ともイネーブルされる。
【0035】各位相ロックループ41、42によってG
VCOに対して生成されるVCOバイアス制御信号41
a、42aは、PLL内の各サンプルホールド回路によ
って終了されるギャップの前に存在するレベルに維持さ
れる。このようにして、SYNC_PERIOD入力信
号によって、GVCOは、データが入力14に存在しな
いときには、PLL41、42によって基準周波数fに
直接同期することが可能となる。
VCOに対して生成されるVCOバイアス制御信号41
a、42aは、PLL内の各サンプルホールド回路によ
って終了されるギャップの前に存在するレベルに維持さ
れる。このようにして、SYNC_PERIOD入力信
号によって、GVCOは、データが入力14に存在しな
いときには、PLL41、42によって基準周波数fに
直接同期することが可能となる。
【0036】SYNC_PERIOD信号は、GVCO
が再同期しているときには出力ゲート52で同期信号を
ディスエーブルするためにも使用される。
が再同期しているときには出力ゲート52で同期信号を
ディスエーブルするためにも使用される。
【0037】[ハザード回避]本発明の特定の好ましい
実施例には、従来技術出よく理解されている論理ハザー
ドが存在する。このハザードは、GVCO31および3
2の2つのクロックイネーブルNORゲートがNORゲ
ート52によって論理NORされていることから生じ
る。回路内のタイミングは、GVCOが入力信号14a
に応答して切り替わっているときに出力52aに誤った
小パルスが発生するようになる可能性がある。従来技術
により、NORゲート90が回路に追加され、論理ハザ
ードが回避される。
実施例には、従来技術出よく理解されている論理ハザー
ドが存在する。このハザードは、GVCO31および3
2の2つのクロックイネーブルNORゲートがNORゲ
ート52によって論理NORされていることから生じ
る。回路内のタイミングは、GVCOが入力信号14a
に応答して切り替わっているときに出力52aに誤った
小パルスが発生するようになる可能性がある。従来技術
により、NORゲート90が回路に追加され、論理ハザ
ードが回避される。
【0038】しかし、GVCO31、32によって出力
される信号Ag、Bgはゲートされるため、GVCO出
力Ag、Bgは、従来の「第3NOR」ゲート90への
入力として適当ではない。この問題を解決するため、本
発明の特徴によれば、イネーブル信号E−が信号Aおよ
びBとNORされる前に、非ゲート発振器出力A、Bに
対する内部タップがGVCO31、32内に設けられ
る。
される信号Ag、Bgはゲートされるため、GVCO出
力Ag、Bgは、従来の「第3NOR」ゲート90への
入力として適当ではない。この問題を解決するため、本
発明の特徴によれば、イネーブル信号E−が信号Aおよ
びBとNORされる前に、非ゲート発振器出力A、Bに
対する内部タップがGVCO31、32内に設けられ
る。
【0039】[データ並列化]クロック回復回路30
は、データ入力ビットのシーケンスに応答してクロック
パルスのシーケンスを発生することによって動作する。
データが存在するとき、同期信号52aが、出力ロジッ
ク(ここではNORゲート52)によって、データ並列
化回路50の入力Rに接続される。GVCO31および
32はある極性の各データ入力遷移でデータと位相整合
しているため、同期信号52aを使用することにより、
並列化回路50は、入力データにあるジッタを除去する
ことができる。入力ビットdは、対応して発生された同
期パルスcと位相整合している。
は、データ入力ビットのシーケンスに応答してクロック
パルスのシーケンスを発生することによって動作する。
データが存在するとき、同期信号52aが、出力ロジッ
ク(ここではNORゲート52)によって、データ並列
化回路50の入力Rに接続される。GVCO31および
32はある極性の各データ入力遷移でデータと位相整合
しているため、同期信号52aを使用することにより、
並列化回路50は、入力データにあるジッタを除去する
ことができる。入力ビットdは、対応して発生された同
期パルスcと位相整合している。
【0040】同期信号回路に付随する遅延のため、入力
データビットdは、出力信号52aに生じるパルスcの
前に信号14aに現れる。データ遷移dは、周知の技術
を使用して回路60によって遅延され、データビットの
遅延が、同期パルスcによってクロックされている回路
50のセットアップホールド時間と正確に一致するよう
に整合される。さらに、遅延回路は、生じるクロックパ
ルスが、それを発生したデータ入力信号における遷移と
正確に相関するように、伝播遅延を正確に補償しなけれ
ばならない。これは、回路50におけるジッタを正しく
除去するために必要である。この技術によれば、データ
信号60aおよび同期信号52aは、外部から観測する
とジッタがあるように見える可能性がある。しかし、相
対的に観測すれば、ジッタは同期しており、信号60a
と52aの間の位相関係は一定に維持することが可能で
ある。
データビットdは、出力信号52aに生じるパルスcの
前に信号14aに現れる。データ遷移dは、周知の技術
を使用して回路60によって遅延され、データビットの
遅延が、同期パルスcによってクロックされている回路
50のセットアップホールド時間と正確に一致するよう
に整合される。さらに、遅延回路は、生じるクロックパ
ルスが、それを発生したデータ入力信号における遷移と
正確に相関するように、伝播遅延を正確に補償しなけれ
ばならない。これは、回路50におけるジッタを正しく
除去するために必要である。この技術によれば、データ
信号60aおよび同期信号52aは、外部から観測する
とジッタがあるように見える可能性がある。しかし、相
対的に観測すれば、ジッタは同期しており、信号60a
と52aの間の位相関係は一定に維持することが可能で
ある。
【0041】図5に、遅延入力信号60aの8ビットワ
ードへの処理をさらに詳細に示す。遅延信号60aの8
個の順次クロック周期が回復信号52aによってフリッ
プフロップ64A〜64Hにクロック入力される。開始
ワード検出回路は、フリップフロップ64A〜64H内
の一致する開始ワードパターンを見つけ、ワード整合検
出信号パルス65aを発生する。信号65aは、クロッ
ク分割器66が52aの速度の8分の1の速度でクロッ
ク信号66aの発生を開始するように、クロック分割器
66を初期化するために使用される。信号66aは信号
52aと直接位相整合しており、信号66aと同量のジ
ッタを有するが、そのジッタは、クロックが分割された
ために、同期信号周期のうちのより小さい割合しか含ま
ない。クロック信号66aは、フリップフロップ64A
〜64Hから保持レジスタ67に8ビットのデータを転
送するために使用される。
ードへの処理をさらに詳細に示す。遅延信号60aの8
個の順次クロック周期が回復信号52aによってフリッ
プフロップ64A〜64Hにクロック入力される。開始
ワード検出回路は、フリップフロップ64A〜64H内
の一致する開始ワードパターンを見つけ、ワード整合検
出信号パルス65aを発生する。信号65aは、クロッ
ク分割器66が52aの速度の8分の1の速度でクロッ
ク信号66aの発生を開始するように、クロック分割器
66を初期化するために使用される。信号66aは信号
52aと直接位相整合しており、信号66aと同量のジ
ッタを有するが、そのジッタは、クロックが分割された
ために、同期信号周期のうちのより小さい割合しか含ま
ない。クロック信号66aは、フリップフロップ64A
〜64Hから保持レジスタ67に8ビットのデータを転
送するために使用される。
【0042】信号65aは、従来技術で周知の技術を使
用して、受信したデータのバーストの開始を判断するた
めに外部回路によって使用されることも可能である。
用して、受信したデータのバーストの開始を判断するた
めに外部回路によって使用されることも可能である。
【0043】信号66aはクロック発生器回路69によ
って受信される。クロック発生器回路69は、信号66
aと周波数同期しているがジッタのない無ジッタクロッ
ク信号69aを発生する。信号69aはフリーランニン
グではなく、信号66aによってゲートされ、回路69
によって信号69aとして発生されるパルスの数が、回
路69が信号66aで受信するパルスの数と正確に等し
くなるようにされる。この回路は、ゲート位相ロックル
ープまたはその他の周知の技術を使用することができ
る。信号69aは、保持レジスタ67から出力レジスタ
68へデータを転送するために使用される。レジスタ6
8は、まとめて50aとして示されているデータワード
出力信号W0〜W7を発生する。信号69aは外部回路
にも出力される。信号69aおよびデータ出力ワード5
0aはいずれも、ジッタのない信号69aに周波数同期
および位相同期しているため、両方ともジッタがない。
って受信される。クロック発生器回路69は、信号66
aと周波数同期しているがジッタのない無ジッタクロッ
ク信号69aを発生する。信号69aはフリーランニン
グではなく、信号66aによってゲートされ、回路69
によって信号69aとして発生されるパルスの数が、回
路69が信号66aで受信するパルスの数と正確に等し
くなるようにされる。この回路は、ゲート位相ロックル
ープまたはその他の周知の技術を使用することができ
る。信号69aは、保持レジスタ67から出力レジスタ
68へデータを転送するために使用される。レジスタ6
8は、まとめて50aとして示されているデータワード
出力信号W0〜W7を発生する。信号69aは外部回路
にも出力される。信号69aおよびデータ出力ワード5
0aはいずれも、ジッタのない信号69aに周波数同期
および位相同期しているため、両方ともジッタがない。
【0044】信号54aは、入力信号14aにアクティ
ブデータが存在しないときを示す。このギャップ期間中
に同期信号回路は再同期を実行しており、同期信号は信
号52aとして回路50には与えられない。開始ワード
検出器65は、信号54aがアサートされると初期化さ
れる。アクティブデータが信号14aに現れ、信号54
aがデアサートされると、開始ワード検出器65は、次
の一致開始ワードパターンの探索を開始する。
ブデータが存在しないときを示す。このギャップ期間中
に同期信号回路は再同期を実行しており、同期信号は信
号52aとして回路50には与えられない。開始ワード
検出器65は、信号54aがアサートされると初期化さ
れる。アクティブデータが信号14aに現れ、信号54
aがデアサートされると、開始ワード検出器65は、次
の一致開始ワードパターンの探索を開始する。
【0045】回路50の出力50aは、入力データ内の
ギャップ期間中はディスエーブルされ、入力データスト
リーム内に新たな開始ワードパターンが発見されるまで
は再開されないため、回路50の出力は有効なアクティ
ブデータのみを含む。
ギャップ期間中はディスエーブルされ、入力データスト
リーム内に新たな開始ワードパターンが発見されるまで
は再開されないため、回路50の出力は有効なアクティ
ブデータのみを含む。
【0046】[複数のGVCOの使用]図6に、本発明
のもう1つの好ましい実施例の回路70を示す。回路7
0では、3個のGVCO31、32、33が同期信号を
生成する。この実施例の作用は、原理的には、図4に示
したものと類似している。従って、図6は、両方の実施
例に共通の回路詳細のうちのいくつかを省略し、回路の
相違を強調した概略図である。特に、図4において極性
選択作用、ハザード回避、および並列化作用を実行した
回路は図6には示していない。図6の回路実施例を変更
して図4における追加回路を含める方法、および、図6
における3個のGVCOの実施例を4個以上のGVCO
を使用した回路に変更する方法は当業者には明らかであ
る。
のもう1つの好ましい実施例の回路70を示す。回路7
0では、3個のGVCO31、32、33が同期信号を
生成する。この実施例の作用は、原理的には、図4に示
したものと類似している。従って、図6は、両方の実施
例に共通の回路詳細のうちのいくつかを省略し、回路の
相違を強調した概略図である。特に、図4において極性
選択作用、ハザード回避、および並列化作用を実行した
回路は図6には示していない。図6の回路実施例を変更
して図4における追加回路を含める方法、および、図6
における3個のGVCOの実施例を4個以上のGVCO
を使用した回路に変更する方法は当業者には明らかであ
る。
【0047】この実施例の目的は、GVCOが基準に再
同期することができる間の入力データストリーム中のギ
ャップを不要にすることである。アクティブデータを受
信している間に2個のGVCOが同期パルスを生成しな
ければならないため、この実施例はもう1つのGVCO
を設け、それによって、2つのGVCOが同期信号を生
成している間にもう1つのGVCOが再同期することを
可能にしている。GVCOのゲート出力Ag、Bg、C
gはそれぞれ対応するPLL41、42、43によって
調節することが可能である。各GVCOの出力は、回路
80の制御下で、ANDゲート74、76、および78
を通じてイネーブルされる。各GVCOのE−入力は、
論理回路81、82、83によって駆動される。論理回
路81、82、および83は、各GVCOに対するE−
のGVCOイネーブル信号の以下の3つの動作モードの
うちから1つを選択する。その3つの動作モードとは、
常にイネーブル、信号34aがローのときイネーブル、
信号34bがローのときイネーブルの3つである。回路
80は、制御信号EN_POSおよびEN_NEGを発
生する。図6では、制御信号の3つのセットとして、E
N_POSa、EN_NEGaが回路81を制御し、E
N_POSb、EN_NEGbが回路82を制御し、E
N_POSc、EN_NEGcが回路83を制御するよ
うに示されている。GVCO31、32、および33に
対する3個のイネーブル再同期信号はそれぞれEN_S
YNCa、EN_SYNCb、およびEN_SYNCc
とラベルされている。回路80は、各PLLを制御する
イネーブル再同期信号EN_SYNCを発生する。EN
_SYNC信号がハイのとき、PLLは対応するGVC
Oの出力と、周期基準信号44aとの位相比較を実行す
る。EN_SYNC信号がローのとき、PLLはディス
エーブルされ、PLLの周波数制御出力信号FはEN_
SYNC信号がハイであったときの最終状態に保持され
る。GVCOの出力と基準信号44aの間の初期位相差
をキャンセルするように、EN_SYNC信号がローか
らハイに遷移するときに、PLLは、周知の方法および
技術を使用して、内部の位相コンパレータを初期化する
のが有効である。これによって、位相同期を再獲得する
のではなく、同期期間全体を、GVCOの周波数を調節
するために使用することが可能となる。信号34aおよ
び34bはフリップフロップ34の出力であり、常に相
補的である。フリップフロップ34は入力信号14aに
よってクロックされ、その作用は、信号14aのすべて
の正方向遷移において信号34aおよび34bの状態を
入れ替えることである。回路70の動作中はいつでも、
制御回路80は、1対のGVCO(GVCO_Xおよび
GVCO_Yと呼ぶ)を選択し、それらのGVCOに対
する出力イネーブル制御信号OEをハイにセットするこ
とによってそれらのGVCOの出力をイネーブルする。
図6では、3つの出力イネーブル回路は、GVCO3
1、32、および33に対応してそれぞれOEa、OE
b、およびOEcとラベルされている。第3のGVCO
(GVCO_Zと呼ぶ)の出力は、対応する出力イネー
ブル制御信号がローにセットされることによって、回路
80の制御下でディスエーブルされる。同時に、回路8
0は、3個のすべてのGVCOのE−入力に対する動作
モードを選択する。GVCO_Zは、対応するEN_P
OS信号およびEN_NEG信号を両方ともローにセッ
トすることによって「常にイネーブル」状態にされる。
回路80は、GVCO_Xに対しては、信号34aがロ
ーになったときにイネーブルされるように選択する。こ
のGVCO_XのEN_POS信号はハイにセットさ
れ、EN_NEG信号はローにセットされる。また、回
路80は、GVCO_Yに対するEN_POS信号をロ
ーにセットし、EN_NEG信号をハイにセットするこ
とにより、信号34bがローになったときにGVCO_
Yがイネーブルされるようにする。回路80は、GVC
O_Zのハイに対応してEN_SYNCをセットし、他
の2個のGVCOのローに対してEN_SYNC信号を
セットする。
同期することができる間の入力データストリーム中のギ
ャップを不要にすることである。アクティブデータを受
信している間に2個のGVCOが同期パルスを生成しな
ければならないため、この実施例はもう1つのGVCO
を設け、それによって、2つのGVCOが同期信号を生
成している間にもう1つのGVCOが再同期することを
可能にしている。GVCOのゲート出力Ag、Bg、C
gはそれぞれ対応するPLL41、42、43によって
調節することが可能である。各GVCOの出力は、回路
80の制御下で、ANDゲート74、76、および78
を通じてイネーブルされる。各GVCOのE−入力は、
論理回路81、82、83によって駆動される。論理回
路81、82、および83は、各GVCOに対するE−
のGVCOイネーブル信号の以下の3つの動作モードの
うちから1つを選択する。その3つの動作モードとは、
常にイネーブル、信号34aがローのときイネーブル、
信号34bがローのときイネーブルの3つである。回路
80は、制御信号EN_POSおよびEN_NEGを発
生する。図6では、制御信号の3つのセットとして、E
N_POSa、EN_NEGaが回路81を制御し、E
N_POSb、EN_NEGbが回路82を制御し、E
N_POSc、EN_NEGcが回路83を制御するよ
うに示されている。GVCO31、32、および33に
対する3個のイネーブル再同期信号はそれぞれEN_S
YNCa、EN_SYNCb、およびEN_SYNCc
とラベルされている。回路80は、各PLLを制御する
イネーブル再同期信号EN_SYNCを発生する。EN
_SYNC信号がハイのとき、PLLは対応するGVC
Oの出力と、周期基準信号44aとの位相比較を実行す
る。EN_SYNC信号がローのとき、PLLはディス
エーブルされ、PLLの周波数制御出力信号FはEN_
SYNC信号がハイであったときの最終状態に保持され
る。GVCOの出力と基準信号44aの間の初期位相差
をキャンセルするように、EN_SYNC信号がローか
らハイに遷移するときに、PLLは、周知の方法および
技術を使用して、内部の位相コンパレータを初期化する
のが有効である。これによって、位相同期を再獲得する
のではなく、同期期間全体を、GVCOの周波数を調節
するために使用することが可能となる。信号34aおよ
び34bはフリップフロップ34の出力であり、常に相
補的である。フリップフロップ34は入力信号14aに
よってクロックされ、その作用は、信号14aのすべて
の正方向遷移において信号34aおよび34bの状態を
入れ替えることである。回路70の動作中はいつでも、
制御回路80は、1対のGVCO(GVCO_Xおよび
GVCO_Yと呼ぶ)を選択し、それらのGVCOに対
する出力イネーブル制御信号OEをハイにセットするこ
とによってそれらのGVCOの出力をイネーブルする。
図6では、3つの出力イネーブル回路は、GVCO3
1、32、および33に対応してそれぞれOEa、OE
b、およびOEcとラベルされている。第3のGVCO
(GVCO_Zと呼ぶ)の出力は、対応する出力イネー
ブル制御信号がローにセットされることによって、回路
80の制御下でディスエーブルされる。同時に、回路8
0は、3個のすべてのGVCOのE−入力に対する動作
モードを選択する。GVCO_Zは、対応するEN_P
OS信号およびEN_NEG信号を両方ともローにセッ
トすることによって「常にイネーブル」状態にされる。
回路80は、GVCO_Xに対しては、信号34aがロ
ーになったときにイネーブルされるように選択する。こ
のGVCO_XのEN_POS信号はハイにセットさ
れ、EN_NEG信号はローにセットされる。また、回
路80は、GVCO_Yに対するEN_POS信号をロ
ーにセットし、EN_NEG信号をハイにセットするこ
とにより、信号34bがローになったときにGVCO_
Yがイネーブルされるようにする。回路80は、GVC
O_Zのハイに対応してEN_SYNCをセットし、他
の2個のGVCOのローに対してEN_SYNC信号を
セットする。
【0048】この構成の結果、GVCO_Zは、対応す
るPLLが周波数を周期基準信号44aに一致するよう
に調節している間に連続的にイネーブルされることが可
能となる。この期間中に、GVCO_Zの出力は、デー
タエラーを引き起こさないように、ディスエーブルされ
る。
るPLLが周波数を周期基準信号44aに一致するよう
に調節している間に連続的にイネーブルされることが可
能となる。この期間中に、GVCO_Zの出力は、デー
タエラーを引き起こさないように、ディスエーブルされ
る。
【0049】他の2つのGVCOは、入力信号14aの
すべての正方向遷移において信号34aおよび34bが
状態変化するごとに交互にイネーブルされる。これら2
つのGVCOの出力はイネーブルされた後、ORゲート
72によってORされ、回復クロック出力信号Rを生成
する。入力の各正方向遷移において、GVCO_XとG
VCO_Yの対のうちのいずれかが、入力データ遷移に
位相整合し、基準周期信号44aと正確に周波数同期し
た同期パルスを生成する。この同期パルスは、入力信号
の次の正方向遷移まで継続する。これにより、前記の1
対のGVCOでないGVCOはイネーブルされ、それに
よって周期パルスを生成し、前にイネーブルされたGV
COをディスエーブルする。
すべての正方向遷移において信号34aおよび34bが
状態変化するごとに交互にイネーブルされる。これら2
つのGVCOの出力はイネーブルされた後、ORゲート
72によってORされ、回復クロック出力信号Rを生成
する。入力の各正方向遷移において、GVCO_XとG
VCO_Yの対のうちのいずれかが、入力データ遷移に
位相整合し、基準周期信号44aと正確に周波数同期し
た同期パルスを生成する。この同期パルスは、入力信号
の次の正方向遷移まで継続する。これにより、前記の1
対のGVCOでないGVCOはイネーブルされ、それに
よって周期パルスを生成し、前にイネーブルされたGV
COをディスエーブルする。
【0050】この1対のGVCOの作用は、図4におい
て、アクティブデータが入力に存在する間のGVCOに
よって実行される作用と同一である。このアクティブ期
間中は、各GVCO信号の周波数は、各GVCOがGV
CO_Zに割り当てられ、出力から切断され、基準周波
数と同期させられた最後のときに決定されたバイアス信
号レベルに維持される。
て、アクティブデータが入力に存在する間のGVCOに
よって実行される作用と同一である。このアクティブ期
間中は、各GVCO信号の周波数は、各GVCOがGV
CO_Zに割り当てられ、出力から切断され、基準周波
数と同期させられた最後のときに決定されたバイアス信
号レベルに維持される。
【0051】[切替/再割当て]図6の実施例は、いず
れのGVCOがGVCO_XとGVCO_Yの対であ
り、いずれのGVCOがGVCO_Zであるかを系統的
に再割当てすることによって動作する。2つの条件が、
制御回路80によって制御される再割当てによって満た
されなければならない。第1に、3個のGVCOのそれ
ぞれは、基準周期信号に対して許容量以上にドリフトす
る前に、GVCO_Zに割り当てられ、再同期されなけ
ればならない。第2に、GVCO_Zには、次の再割当
ての前に同期するのに十分な時間を与えられなければな
らない。
れのGVCOがGVCO_XとGVCO_Yの対であ
り、いずれのGVCOがGVCO_Zであるかを系統的
に再割当てすることによって動作する。2つの条件が、
制御回路80によって制御される再割当てによって満た
されなければならない。第1に、3個のGVCOのそれ
ぞれは、基準周期信号に対して許容量以上にドリフトす
る前に、GVCO_Zに割り当てられ、再同期されなけ
ればならない。第2に、GVCO_Zには、次の再割当
ての前に同期するのに十分な時間を与えられなければな
らない。
【0052】従来よく理解されていることとして、非常
に安定な発振器はドリフトする前の時間が長いが、この
同じ発振器は再同期するのにも長時間を要することが多
い。これに対して、安定性の少ない発振器は急速に再同
期することが可能であるが、比較的短時間の後にドリフ
トしてしまう。発振器に要求される安定性および対応す
る再割当ての時間は、標準的な工学的最適化問題であ
り、これは技術および応用に依存し、当業者には理解さ
れるものである。
に安定な発振器はドリフトする前の時間が長いが、この
同じ発振器は再同期するのにも長時間を要することが多
い。これに対して、安定性の少ない発振器は急速に再同
期することが可能であるが、比較的短時間の後にドリフ
トしてしまう。発振器に要求される安定性および対応す
る再割当ての時間は、標準的な工学的最適化問題であ
り、これは技術および応用に依存し、当業者には理解さ
れるものである。
【0053】最も簡単な再割当て方法は、3個のすべて
のGVCOを周期的に回転させ、各GVCOを順にGV
CO_Zに割り当てることである。他の再割当てパター
ン(例えば擬似ランダム)も、上記の条件が満たされる
限り使用可能である。4個以上のGVCOを含む実施例
の場合はさらに多くの再割当てパターンを考えうる。
のGVCOを周期的に回転させ、各GVCOを順にGV
CO_Zに割り当てることである。他の再割当てパター
ン(例えば擬似ランダム)も、上記の条件が満たされる
限り使用可能である。4個以上のGVCOを含む実施例
の場合はさらに多くの再割当てパターンを考えうる。
【0054】図6の回路80の好ましい実施例は、再割
当てに使用するタイミングの基礎を確立するために外部
クロック基準信号44aを使用して回転再割当てを実行
する。回路80の内部では基準信号44aは、再割当て
周波数で周期的再割当てクロック信号を発生するように
分割される。クロックの周期は、GVCOが基準周期信
号に再同期するほどに十分長く、かつ、各GVCOが許
容範囲を超えてドリフトする前に再同期サイクルを実行
することができるほどに短くなければならない。この再
割当てクロックがローからハイに遷移するたびに、回路
70において信号34bに接続された入力信号Q−の開
始を監視する再割当てシーケンサが回路80内で起動さ
れ、かつ、信号44aにおいて所定数のパルスをカウン
トするタイムアウトカウンタが起動される。再割当てシ
ーケンサは、いずれのGVCOがGVCO_XおよびG
VCO_Yの作用を実行しており、いずれのGVCOが
GVCO_Zの作用を実行しているかを知っている。次
に再同期すべきGVCOを目標GVCOと呼ぶことにす
る。回路80もまた、GVCO_XまたはGVCO_Y
のいずれが目標GVCOでありいずれが次のGVCO_
Zになるべきかを知っている。再割当てシーケンサは、
目標GVCOがイネーブルされるまで待機し、その後、
目標GVCOがディスエーブルされることを示す信号3
4bの次の遷移を待機する。34bが遷移すると、再割
当てシーケンサは、目標GVCOの作用(GVCO_X
またはGVCO_Yのいずれか)を現在GVCO_Zで
あるGVCOに割当て、GVCO_Zの作用をその目標
GVCOに割り当てる。この再割当てを行う間、第3の
GVCOが同期信号を出力している。再割当てが完了す
ると、タイムアウトカウンタが初期化され、再割当てシ
ーケンサは、再割当てクロックの次のローからハイへの
遷移を待機する状態に入る。
当てに使用するタイミングの基礎を確立するために外部
クロック基準信号44aを使用して回転再割当てを実行
する。回路80の内部では基準信号44aは、再割当て
周波数で周期的再割当てクロック信号を発生するように
分割される。クロックの周期は、GVCOが基準周期信
号に再同期するほどに十分長く、かつ、各GVCOが許
容範囲を超えてドリフトする前に再同期サイクルを実行
することができるほどに短くなければならない。この再
割当てクロックがローからハイに遷移するたびに、回路
70において信号34bに接続された入力信号Q−の開
始を監視する再割当てシーケンサが回路80内で起動さ
れ、かつ、信号44aにおいて所定数のパルスをカウン
トするタイムアウトカウンタが起動される。再割当てシ
ーケンサは、いずれのGVCOがGVCO_XおよびG
VCO_Yの作用を実行しており、いずれのGVCOが
GVCO_Zの作用を実行しているかを知っている。次
に再同期すべきGVCOを目標GVCOと呼ぶことにす
る。回路80もまた、GVCO_XまたはGVCO_Y
のいずれが目標GVCOでありいずれが次のGVCO_
Zになるべきかを知っている。再割当てシーケンサは、
目標GVCOがイネーブルされるまで待機し、その後、
目標GVCOがディスエーブルされることを示す信号3
4bの次の遷移を待機する。34bが遷移すると、再割
当てシーケンサは、目標GVCOの作用(GVCO_X
またはGVCO_Yのいずれか)を現在GVCO_Zで
あるGVCOに割当て、GVCO_Zの作用をその目標
GVCOに割り当てる。この再割当てを行う間、第3の
GVCOが同期信号を出力している。再割当てが完了す
ると、タイムアウトカウンタが初期化され、再割当てシ
ーケンサは、再割当てクロックの次のローからハイへの
遷移を待機する状態に入る。
【0055】再割当てシーケンサの正確な動作は信号3
4bの遷移に基づいており、この信号34bは入力信号
14aから導出されるため、たとえ入力にデータの長い
ギャップが存在しても回路が正確に作用するようにする
機構を設けなければならない。これがなされないと、入
力中の長いギャップは、再割当てを遅延させ、GVCO
が許容範囲を超えてドリフトすることになる。この場
合、データが再開すると、GVCOは3個のGVCOが
すべて再同期されるまでは正確な周波数で同期信号を出
力することができない。この問題を解決するために、回
路80はタイムアウトカウンタを有する。このタイムア
ウトカウンタによって、信号34aの状態にかかわら
ず、カウンタが所定カウントに達すると再割当てシーケ
ンサにより再割当てが開始される。このとき、実際には
入力信号が遷移を含まないような有効なデータである場
合に1ビットのエラーを引き起こす可能性がある。従っ
て、1ビットのエラーも許容されない場合には、入力デ
ータにある一定の遷移密度を保つ必要がある。
4bの遷移に基づいており、この信号34bは入力信号
14aから導出されるため、たとえ入力にデータの長い
ギャップが存在しても回路が正確に作用するようにする
機構を設けなければならない。これがなされないと、入
力中の長いギャップは、再割当てを遅延させ、GVCO
が許容範囲を超えてドリフトすることになる。この場
合、データが再開すると、GVCOは3個のGVCOが
すべて再同期されるまでは正確な周波数で同期信号を出
力することができない。この問題を解決するために、回
路80はタイムアウトカウンタを有する。このタイムア
ウトカウンタによって、信号34aの状態にかかわら
ず、カウンタが所定カウントに達すると再割当てシーケ
ンサにより再割当てが開始される。このとき、実際には
入力信号が遷移を含まないような有効なデータである場
合に1ビットのエラーを引き起こす可能性がある。従っ
て、1ビットのエラーも許容されない場合には、入力デ
ータにある一定の遷移密度を保つ必要がある。
【0056】最後に、いずれの実施例も、1以上の発振
器が再同期する間に単一の発振器が同期信号を生成する
ようなモードで動作可能である。発振器は、別の発振器
が同期信号を生成するためにイネーブルされる前に入力
信号に対してある許容量以上のドリフトをしないような
時間だけ同期信号を生成する。発振器の切替は、前に述
べた制約と類似の制約に従う。注意すべき点であるが、
発振器は、イネーブルされると入力信号に位相同期す
る。
器が再同期する間に単一の発振器が同期信号を生成する
ようなモードで動作可能である。発振器は、別の発振器
が同期信号を生成するためにイネーブルされる前に入力
信号に対してある許容量以上のドリフトをしないような
時間だけ同期信号を生成する。発振器の切替は、前に述
べた制約と類似の制約に従う。注意すべき点であるが、
発振器は、イネーブルされると入力信号に位相同期す
る。
【0057】以上、図面を参照して実施例について説明
したが、当業者には明らかなように、本発明のさまざま
な変形が可能である。また、特に、回路記述に使用した
ゲートのタイプを同等の回路に変更するために、ド・モ
ルガンの定理やその他のブール論理技術が使用可能であ
る。
したが、当業者には明らかなように、本発明のさまざま
な変形が可能である。また、特に、回路記述に使用した
ゲートのタイプを同等の回路に変更するために、ド・モ
ルガンの定理やその他のブール論理技術が使用可能であ
る。
【0058】
【発明の効果】以上述べたごとく、本発明によれば、デ
ータストリーム内に1個ほどの少ない遷移での同期を実
現し、これは、バーストモードまたは連続ポイントツー
ポイントアプリケーションで使用可能である。本発明
は、他のクロック回復方式の場合に必要とされるオーバ
サンプリングのための高速のクロックは不要であるた
め、任意の与えられた技術でデータ転送速度を最大にす
るように回路を設計することができる。本発明は、デー
タ信号の縮退およびドリフトによって生じる歪みによる
データエラーの影響を受けにくい頑強なクロック回復回
路を与える。
ータストリーム内に1個ほどの少ない遷移での同期を実
現し、これは、バーストモードまたは連続ポイントツー
ポイントアプリケーションで使用可能である。本発明
は、他のクロック回復方式の場合に必要とされるオーバ
サンプリングのための高速のクロックは不要であるた
め、任意の与えられた技術でデータ転送速度を最大にす
るように回路を設計することができる。本発明は、デー
タ信号の縮退およびドリフトによって生じる歪みによる
データエラーの影響を受けにくい頑強なクロック回復回
路を与える。
【図1】米国特許第5,237,290号の図8に記載
された回路に基づく、ゲート電圧制御発振器(GVC
O)クロック回復回路の図である。
された回路に基づく、ゲート電圧制御発振器(GVC
O)クロック回復回路の図である。
【図2】信号間の因果関係を明確に説明するために、ゲ
ート遅延なしで、図1の回路における小クロックパルス
の生成を示すタイミング図である。
ート遅延なしで、図1の回路における小クロックパルス
の生成を示すタイミング図である。
【図3】マルチGVCOクロック回復装置の高水準概略
ブロック図である。
ブロック図である。
【図4】本発明の現時点で好ましい実施例による2GV
COクロック回復回路の概略図である。
COクロック回復回路の概略図である。
【図5】図4の並列化回路の概略図である。
【図6】本発明の現時点で好ましいもう1つの実施例に
よる3GVCOクロック回復回路の概略図である。
よる3GVCOクロック回復回路の概略図である。
10 クロック回復回路 11 GVCO 11a GVCO信号 12 GVCO 12a GVCO信号 14 入力 14a データ信号 16 インバータ 17 NORゲート 17a 同期信号 18 GVCO 20 制御回路 30 クロック回復回路 31 GVCO 32 GVCO 33 GVCO 34 フリップフロップ 36 極性セレクタ 41 位相ロックループ(PLL) 41a VCOバイアス制御信号 42 位相ロックループ(PLL) 42a VCOバイアス制御信号 43 位相ロックループ(PLL) 44a 基準信号 46 ANDゲート 47 ANDゲート 50 データ並列化回路 50a データワード出力信号 52 NORゲート 52a 同期信号 54a 伝送監視信号SYNC_PERIOD(制御信
号) 56 NORゲート 57 NORゲート 60a 遅延入力信号 64 フリップフロップ 65 開始ワード検出器 65a ワード整合検出信号 66 クロック分割器 67 保持レジスタ 68 出力レジスタ 69 クロック発生器回路 74 ANDゲート 76 ANDゲート 78 ANDゲート 80 制御回路 81 論理回路 82 論理回路 83 論理回路 90 NORゲート 101 制御回路 102 局所クロック発生器
号) 56 NORゲート 57 NORゲート 60a 遅延入力信号 64 フリップフロップ 65 開始ワード検出器 65a ワード整合検出信号 66 クロック分割器 67 保持レジスタ 68 出力レジスタ 69 クロック発生器回路 74 ANDゲート 76 ANDゲート 78 ANDゲート 80 制御回路 81 論理回路 82 論理回路 83 論理回路 90 NORゲート 101 制御回路 102 局所クロック発生器
Claims (22)
- 【請求項1】 同期信号の所定の遷移が入力信号の遷移
と所定の位相関係を有するような同期信号を生成する装
置において、この装置は同期信号生成手段からなり、こ
の同期信号生成手段は、 同期信号を生成する2個以上の発振器手段と、 入力信号の所定の遷移に応答して異なる発振器手段を選
択的にイネーブルする制御手段と、 すべての発振器手段によって生成された発振信号をグリ
ッチのない単一の同期信号に論理的に結合する信号多重
化手段とからなることを特徴とする同期信号生成装置。 - 【請求項2】 イネーブルされると各発振器手段を基準
周期信号に再同期させる再同期手段と、 発振器手段を選択的に再同期させるイネーブル手段と、 発振器手段が再同期するようイネーブルされているとき
にその発振器手段が同期信号を生成しないようにする分
離手段とをさらに有することを特徴とする請求項1の装
置。 - 【請求項3】 入力信号のただ1つの所定の極性の遷移
に応答して発振器手段のうちの1つに同期信号を生成さ
せるイネーブル手段をさらに有することを特徴とする請
求項1の装置。 - 【請求項4】 入力信号の前記所定の極性を正または負
のいずれかに選択する選択手段をさらに有することを特
徴とする請求項3の装置。 - 【請求項5】 入力信号中のギャップの存在を判断して
再同期イネーブル信号を発生することによりギャップ期
間中は1つ以上の発振器を自己に再同期させる入力信号
ギャップ判定手段をさらに有することを特徴とする請求
項2の装置。 - 【請求項6】 発振器手段の周波数を制御する周波数制
御信号を発生する周波数制御手段をさらに有することを
特徴とする請求項2の装置。 - 【請求項7】 発振器手段によって生成される発振信号
の位相を基準周期信号と比較することにより位相差信号
を発生する位相検出器手段と、 現在の位相差信号または以前に発生され保持されている
位相差信号のいずれかに基づいて周波数制御信号を発生
するサンプルホールド手段とをさらに有し、 発振器手段が自己に再同期するとき、サンプルホールド
手段は現在の位相差信号に基づいて周波数制御信号を発
生し、 発振器手段が自己に再同期しないとき、サンプルホール
ド手段は、その発振器手段が自己に再同期していた最後
の時に発生された最後の位相差信号に基づく周波数制御
信号を維持することを特徴とする請求項6の装置。 - 【請求項8】 前記位相検出器手段は、再同期イネーブ
ル信号に応答して、発振器手段によって生成される発振
信号と基準周期信号の位相差を、常に最初は位相差ゼロ
を検出するように初期化する初期化手段をさらに有する
ことを特徴とする請求項7の装置。 - 【請求項9】 すべての発振器手段が再同期していると
きに同期信号をディスエーブルする同期信号ディスエー
ブル手段をさらに有することを特徴とする請求項5の装
置。 - 【請求項10】 入力信号と同期信号の位相関係を修正
する位相調節手段をさらに有することを特徴とする請求
項1の装置。 - 【請求項11】 直列入力信号を並列ワード幅出力に変
換し、そのワード幅出力と所定の位相関係を有する新た
な同期信号を発生する信号並列化手段をさらに有するこ
とを特徴とする請求項10の装置。 - 【請求項12】 入力信号中で伝送の開始またはデータ
ワードのアラインメントを示す所定のパターンを探索
し、開始ワード検出信号を発生する開始ワード検出手段
と、 開始ワード検出信号に応答して、入力信号からの複数の
データビットを直列入力と整合する並列ワード幅データ
信号にまとめる直並列変換手段と、 請求項1の同期信号を並列データワード内のビット数で
除した周波数を有する無ジッタワード同期信号を発生す
るワード同期信号発生手段と、 ワード幅出力信号を、ワード同期信号の所定の遷移と所
定の位相関係に整合させるワード整合手段とをさらに有
することを特徴とする請求項11の装置。 - 【請求項13】 ジッタがなく請求項1の同期信号に同
期した第2同期信号を発生する直列同期信号発生手段
と、 入力データ信号を、第2同期信号の所定の遷移と所定の
位相関係に整合させるデータ信号整合手段とをさらに有
することを特徴とする請求項10の装置。 - 【請求項14】 同期信号の特定のパルスを、同期信号
が位相整合している特定の入力信号遷移と相関させる相
関手段をさらに有することを特徴とする請求項10の装
置。 - 【請求項15】 3個以上の発振器手段を有し、 交互に同期信号を生成するように1対の発振器手段を選
択し、再同期するように残りの発振器手段のうちの1個
以上を選択する選択制御手段と、 入力信号の所定の遷移に応答して、前記1対の発振器手
段のうちのいずれかが同期信号を生成するように切り替
える入力遷移監視手段とをさらに有することを特徴とす
る請求項2の装置。 - 【請求項16】 前記3個以上の発振器手段のうち、い
ずれを前記1対の発振器手段として選択し、いずれを再
同期するように選択するかを変更する選択変更手段をさ
らに有することを特徴とする請求項15の装置。 - 【請求項17】 最後の選択変更から所定時間後の入力
信号の所定の遷移に応答して選択を変更する選択変更遷
移監視手段と、 許容範囲以上に周波数ドリフトする前に各発振器手段が
再同期するように最後の選択変更からの所定の時間を計
時する内部タイミング手段とをさらに有することを特徴
とする請求項16の装置。 - 【請求項18】 最後の選択変更から第1の所定時間後
かつ第2の所定時間の終了前に、入力の所定の遷移がな
い場合、入力信号の遷移にかかわらず選択を変更するタ
イムアウト手段をさらに有することを特徴とする請求項
16の装置。 - 【請求項19】 同期信号を生成するように1個の発振
器手段を選択し、再同期するように残りの発振器手段の
うちの1個以上を選択する選択制御手段をさらに有する
ことを特徴とする請求項2の装置。 - 【請求項20】 前記2個以上の発振器手段のうち、い
ずれを同期信号を生成するように選択し、いずれを再同
期するように選択するかを変更する選択変更手段をさら
に有することを特徴とする請求項19の装置。 - 【請求項21】 最後の選択変更から第1の所定時間後
の入力信号の所定の遷移に応答して選択を変更する遷移
監視手段をさらに有することを特徴とする請求項20の
装置。 - 【請求項22】 最後の選択変更から第1の所定時間後
かつこの第1の所定時間より長い第2の所定時間の終了
前に、入力の所定の遷移がない場合、入力信号の遷移に
かかわらず選択を変更する選択制御タイムアウト手段を
さらに有することを特徴とする請求項20の装置。
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