JPH1140633A - 半導体装置におけるマイノリティキャリアのライフタイム制御方法及び装置 - Google Patents
半導体装置におけるマイノリティキャリアのライフタイム制御方法及び装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 title claims description 60
- 235000012431 wafers Nutrition 0.000 claims abstract description 88
- 230000006798 recombination Effects 0.000 claims abstract description 63
- 238000005215 recombination Methods 0.000 claims abstract description 44
- 230000000903 blocking effect Effects 0.000 claims abstract description 38
- 239000000969 carrier Substances 0.000 claims abstract description 9
- 239000002019 doping agent Substances 0.000 claims description 30
- 238000005498 polishing Methods 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 2
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 229910052763 palladium Inorganic materials 0.000 claims description 2
- 229910052709 silver Inorganic materials 0.000 claims description 2
- 239000004332 silver Substances 0.000 claims description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000000151 deposition Methods 0.000 claims 1
- 229910052742 iron Inorganic materials 0.000 claims 1
- 239000013078 crystal Substances 0.000 abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 229910001385 heavy metal Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66363—Thyristors
- H01L29/66371—Thyristors structurally associated with another device, e.g. built-in diode
- H01L29/66378—Thyristors structurally associated with another device, e.g. built-in diode the other device being a controlling field-effect device
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【課題】 二枚の接合ウエハのブロッキング層近傍の薄
いバッファ層に再結合中心を集中させる半導体装置のマ
イノリティキャリアのライフタイムを制御する方法を提
供する。 【解決手段】 再結合中心の密度を制御して、二枚の接
合ウエハのブロッキング層近傍の薄いバッファ層に再結
合中心が集中させるようにした半導体装置のマイノリテ
ィキャリアのライフタイムを制御する方法。この密度
は、二枚のウエハの結晶軸をミスアラインさせることに
よって、あるいは、ウエハを接合する前に一方のウエハ
の接合面にドーピングすることによって制御する。両方
法共に、接合インターフェース周辺あるいは近傍に形成
されている薄いバッファ層に再結合中心ができる。この
方法で製造された半導体装置は、バッファ層における再
結合中心の密度が近接するブロッキング層よりかなり高
い。
いバッファ層に再結合中心を集中させる半導体装置のマ
イノリティキャリアのライフタイムを制御する方法を提
供する。 【解決手段】 再結合中心の密度を制御して、二枚の接
合ウエハのブロッキング層近傍の薄いバッファ層に再結
合中心が集中させるようにした半導体装置のマイノリテ
ィキャリアのライフタイムを制御する方法。この密度
は、二枚のウエハの結晶軸をミスアラインさせることに
よって、あるいは、ウエハを接合する前に一方のウエハ
の接合面にドーピングすることによって制御する。両方
法共に、接合インターフェース周辺あるいは近傍に形成
されている薄いバッファ層に再結合中心ができる。この
方法で製造された半導体装置は、バッファ層における再
結合中心の密度が近接するブロッキング層よりかなり高
い。
Description
【0001】
【発明を適用する産業分野】本発明は半導体装置のマイ
ノリティキャリアのライフタイム制御に関するものであ
り、特に、ブロック層に隣接する層において再結合中心
の密度が高くなっている半導体装置のマイノリティキャ
リアのライフタイム制御方法及び装置に冠するものであ
る。
ノリティキャリアのライフタイム制御に関するものであ
り、特に、ブロック層に隣接する層において再結合中心
の密度が高くなっている半導体装置のマイノリティキャ
リアのライフタイム制御方法及び装置に冠するものであ
る。
【0002】
【従来の技術】良く知られているように、マイノリティ
キャリアのライフタイムが短いと半導体装置のスイッチ
ング速度(リバースリカバリあるいはターンオフの間な
ど)、電界効果トランジスタの中の寄生バイポーラトラ
ンジスタの利得は小さくなる。マイノリティキャリアの
ライフタイムとは、P型半導体材料では電子あるいはN
型半導体材料ではホールが再結合する時間である。導通
後に残るキャリア、すなわち電子およびホールがより迅
速に再結合するようにマイノリティキャリアのライフタ
イムを短くするライフタイムコントロール工程を実行す
ることによって、キャリアのライフタイムは短くなる。
本発明は、改良したライフタイムコントロール工程と、
この工程で製造される半導体装置に関するものである。
キャリアのライフタイムが短いと半導体装置のスイッチ
ング速度(リバースリカバリあるいはターンオフの間な
ど)、電界効果トランジスタの中の寄生バイポーラトラ
ンジスタの利得は小さくなる。マイノリティキャリアの
ライフタイムとは、P型半導体材料では電子あるいはN
型半導体材料ではホールが再結合する時間である。導通
後に残るキャリア、すなわち電子およびホールがより迅
速に再結合するようにマイノリティキャリアのライフタ
イムを短くするライフタイムコントロール工程を実行す
ることによって、キャリアのライフタイムは短くなる。
本発明は、改良したライフタイムコントロール工程と、
この工程で製造される半導体装置に関するものである。
【0003】キャリアのライフタイムコントロール工程
では、キャリアの再結合が行われる再結合中心と呼ばれ
る位置を半導体装置内に提供する。再結合中心は、不純
物の注入などによって発生する、シリコンの結晶構造に
おける転位によって生じる結晶学的歪のひとつであり、
そのキャリア濃度は0.1〜1.5ppm(原子)程度
である。再結合中心を作り出す方法は様々なものが知ら
れている。例えば、シリコンに金やプラチナなどの重金
属ドーパントをドープしてもよい。重金属ドーパント
(不純物)はエネルギーレベルがシリコンの禁止エネル
ギー帯中にあるため、再結合中心を作る。再結合中心を
作る他の方法には、エネルギーの高い電子、ニュートロ
ンあるいはプロトンなどを放射してシリコンを衝撃して
シリコン中に歪を生じさせることである。これらの歪中
のダングリングボンド(結合手)は中程度のバンドエナ
ジーレベルを有しており、キャリアの再結合中心として
作用する。米国特許第4、684、413号にこの方法
が開示されている。
では、キャリアの再結合が行われる再結合中心と呼ばれ
る位置を半導体装置内に提供する。再結合中心は、不純
物の注入などによって発生する、シリコンの結晶構造に
おける転位によって生じる結晶学的歪のひとつであり、
そのキャリア濃度は0.1〜1.5ppm(原子)程度
である。再結合中心を作り出す方法は様々なものが知ら
れている。例えば、シリコンに金やプラチナなどの重金
属ドーパントをドープしてもよい。重金属ドーパント
(不純物)はエネルギーレベルがシリコンの禁止エネル
ギー帯中にあるため、再結合中心を作る。再結合中心を
作る他の方法には、エネルギーの高い電子、ニュートロ
ンあるいはプロトンなどを放射してシリコンを衝撃して
シリコン中に歪を生じさせることである。これらの歪中
のダングリングボンド(結合手)は中程度のバンドエナ
ジーレベルを有しており、キャリアの再結合中心として
作用する。米国特許第4、684、413号にこの方法
が開示されている。
【0004】半導体装置のブロッキング層近傍の薄い層
に再結合中心が集中していることが発見されている。公
知の半導体装置を示す図1a〜1d(図1aには整流
器、図1bにはMOSFET、図1cにはIGBT、図
1dにはMCT(MOS制御サイリスタ)を示す)を見
ると、半導体装置は、基板12より軽くドープされた層
14でなる基板12を含んでおり、それが設けられてい
る装置のタイプにより様々に機能する。層14は、様々
に作用するが、ここではブロッキング層と呼ぶ。ブロッ
キング層14は、ここでバッファ層と呼ぶ比較的重くド
ープされた層16の上にあり、この層16が高密度の再
結合中心として好ましい位置である。
に再結合中心が集中していることが発見されている。公
知の半導体装置を示す図1a〜1d(図1aには整流
器、図1bにはMOSFET、図1cにはIGBT、図
1dにはMCT(MOS制御サイリスタ)を示す)を見
ると、半導体装置は、基板12より軽くドープされた層
14でなる基板12を含んでおり、それが設けられてい
る装置のタイプにより様々に機能する。層14は、様々
に作用するが、ここではブロッキング層と呼ぶ。ブロッ
キング層14は、ここでバッファ層と呼ぶ比較的重くド
ープされた層16の上にあり、この層16が高密度の再
結合中心として好ましい位置である。
【0005】ブロッキング層14近傍の薄い層中の、高
密度の再結合中心としての好ましい位置では、漏れ電流
が低く、所定のスイッチング速度のオン電圧が低く、激
しい電子なだれ降伏が生じる。再結合中心は発生中心で
もあるので、リーク電流は低く、再結合中心がブロッキ
ング層14内に位置していればリーク電流が発生する。
このブロッキング層では、再結合中心には、装置が高電
圧の時にブロッキング層14に生じる高電界にかかる。
ブロッキング層14のキャリアは装置の電圧が増える
と、これによって生じる電界によって除去されるので、
所定のスイッチング速度についてのオン電圧は低いが、
ブロッキング層14の外のキャリアはこの電界にアクセ
スできず、再結合よりも遅いプロセスで除去されること
になる。この結果、ブロッキング層14における再結合
中心がオン電圧を高くするが、ブロッキング層14の外
側の再結合中心と同様にスイッチング速度を改善する効
果はない。ブロッキング層14の再結合中心は、マジョ
リティキャリアをいくつかトラップし、ブロッキング層
14を形成している材料の抵抗を上げるので、フラガイ
ル(壊れやすい)降伏特性を引き起こす。ブロッキング
層14の抵抗が高すぎると、電子なだれ降伏の高電界領
域が不安定となり、部分的なオーバーヒートとバーンア
ウト(フラガイル降伏とする)を引き起こす。ブロッキ
ング層14の再結合中心の数を減らすことにより、ブロ
ッキング層14の抵抗の増加の尤度を減らし、電子なだ
れ降伏をより激しくし、すなわちフラガイルを少なくす
ることができる。
密度の再結合中心としての好ましい位置では、漏れ電流
が低く、所定のスイッチング速度のオン電圧が低く、激
しい電子なだれ降伏が生じる。再結合中心は発生中心で
もあるので、リーク電流は低く、再結合中心がブロッキ
ング層14内に位置していればリーク電流が発生する。
このブロッキング層では、再結合中心には、装置が高電
圧の時にブロッキング層14に生じる高電界にかかる。
ブロッキング層14のキャリアは装置の電圧が増える
と、これによって生じる電界によって除去されるので、
所定のスイッチング速度についてのオン電圧は低いが、
ブロッキング層14の外のキャリアはこの電界にアクセ
スできず、再結合よりも遅いプロセスで除去されること
になる。この結果、ブロッキング層14における再結合
中心がオン電圧を高くするが、ブロッキング層14の外
側の再結合中心と同様にスイッチング速度を改善する効
果はない。ブロッキング層14の再結合中心は、マジョ
リティキャリアをいくつかトラップし、ブロッキング層
14を形成している材料の抵抗を上げるので、フラガイ
ル(壊れやすい)降伏特性を引き起こす。ブロッキング
層14の抵抗が高すぎると、電子なだれ降伏の高電界領
域が不安定となり、部分的なオーバーヒートとバーンア
ウト(フラガイル降伏とする)を引き起こす。ブロッキ
ング層14の再結合中心の数を減らすことにより、ブロ
ッキング層14の抵抗の増加の尤度を減らし、電子なだ
れ降伏をより激しくし、すなわちフラガイルを少なくす
ることができる。
【0006】このような従来技術の問題の一つは、図1
a〜1dに示す再結合中心の分布(×)から明らかなよ
うに、再結合中心がシリコン結晶内に均一に分布してお
り、ブロッキング層14の近傍のバッファ層にないこと
である。理論上は、プロトン放射歪は層を制限すること
ができるが、数メガボルトの単位の大変高いエネルギー
が要求され、制御が困難であるため、現実の結果として
は示されていない。
a〜1dに示す再結合中心の分布(×)から明らかなよ
うに、再結合中心がシリコン結晶内に均一に分布してお
り、ブロッキング層14の近傍のバッファ層にないこと
である。理論上は、プロトン放射歪は層を制限すること
ができるが、数メガボルトの単位の大変高いエネルギー
が要求され、制御が困難であるため、現実の結果として
は示されていない。
【0007】その他の背景によれば、ウエハの接合がシ
リコン装置の組立に使用されている。このプロセスで
は、二枚のシリコンウエハの接合面を充分に平坦になる
ように磨いて、磨き上げた表面を接続する時に隣り合う
シリコン原子が、ウエハからウエハへの接合インターフ
ェースを越えて充分に共有結合を形成して二枚のウエハ
を単一の結晶にリンクさせるようにする。本発明は、こ
のウエハ接合プロセスの利点を利用して、隣接するブロ
ッキング層より再結合中心の密度がかなり高い好ましい
バッファ層を形成するようにしたものである。
リコン装置の組立に使用されている。このプロセスで
は、二枚のシリコンウエハの接合面を充分に平坦になる
ように磨いて、磨き上げた表面を接続する時に隣り合う
シリコン原子が、ウエハからウエハへの接合インターフ
ェースを越えて充分に共有結合を形成して二枚のウエハ
を単一の結晶にリンクさせるようにする。本発明は、こ
のウエハ接合プロセスの利点を利用して、隣接するブロ
ッキング層より再結合中心の密度がかなり高い好ましい
バッファ層を形成するようにしたものである。
【0008】本発明の目的は、半導体装置の再結合中心
が、ウエハ−ウエハ間の接合インターフェースまたはそ
の近傍にあるバッファ層に集中しており、半導体装置の
ブロッキング層の近傍のバッファ層における再結合中心
の密度をブロッキング層のそれよりかなり高くする新規
な方法及びこの方法によって製造した半導体装置を提供
することである。
が、ウエハ−ウエハ間の接合インターフェースまたはそ
の近傍にあるバッファ層に集中しており、半導体装置の
ブロッキング層の近傍のバッファ層における再結合中心
の密度をブロッキング層のそれよりかなり高くする新規
な方法及びこの方法によって製造した半導体装置を提供
することである。
【0009】本発明の他の目的は、二枚の接合ウエハで
形成された半導体装置がブロッキング層と、ウエハ−ウ
エハ間の接合インターフェースを含む隣接するバッファ
層とを具え、このバッファ層内に再結合中心が集中して
おりブロッキング層には実質的に再結合中心をなくする
方法と装置を提供すること、及び、二枚のウエハの接合
表面の特性を選択的にミスアラインニングすることによ
って半導体装置のマイノリティキャリアのライフタイム
を制御して、二枚のウエハのウエハ−ウエハ間の接合イ
ンターフェースまたはこれに隣接する層における再結合
の中心の密度を制御し、二枚のウエハの結合面の特性を
ミスアラインさせて層内に再結合中心を形成する歪を作
るように二枚のウエハを結合させる方法を提供すること
である。
形成された半導体装置がブロッキング層と、ウエハ−ウ
エハ間の接合インターフェースを含む隣接するバッファ
層とを具え、このバッファ層内に再結合中心が集中して
おりブロッキング層には実質的に再結合中心をなくする
方法と装置を提供すること、及び、二枚のウエハの接合
表面の特性を選択的にミスアラインニングすることによ
って半導体装置のマイノリティキャリアのライフタイム
を制御して、二枚のウエハのウエハ−ウエハ間の接合イ
ンターフェースまたはこれに隣接する層における再結合
の中心の密度を制御し、二枚のウエハの結合面の特性を
ミスアラインさせて層内に再結合中心を形成する歪を作
るように二枚のウエハを結合させる方法を提供すること
である。
【0010】本発明は、半導体装置のマイノリティキャ
リアのライフタイムを制御する方法に関するものであ
り、半導体装置のブロッキング層に隣接するウエハ−ウ
エハ間の接合インターフェースにおける再結合中心の密
度を、再結合中心がブロッキング層近傍のバッファ層に
集中するように制御する工程と、ウエハ−ウエハ間の接
合インターフェースにおいて二枚のウエハの接合面がア
ラインしないようにして、接合時に二枚のウエハのミス
アライン特性によって再結合中心を形成する歪が接合イ
ンターフェースに形成されるように接合する工程を含む
ことを特徴とする。
リアのライフタイムを制御する方法に関するものであ
り、半導体装置のブロッキング層に隣接するウエハ−ウ
エハ間の接合インターフェースにおける再結合中心の密
度を、再結合中心がブロッキング層近傍のバッファ層に
集中するように制御する工程と、ウエハ−ウエハ間の接
合インターフェースにおいて二枚のウエハの接合面がア
ラインしないようにして、接合時に二枚のウエハのミス
アライン特性によって再結合中心を形成する歪が接合イ
ンターフェースに形成されるように接合する工程を含む
ことを特徴とする。
【0011】本発明は、また、半導体装置のマイノリテ
ィキャリアのライフタイムを制御する方法に関するもの
であり、(a)接合面で接合すべき二枚のウエハを提供
して半導体装置の一部を形成する工程と、(b)前記二
枚のウエハの接合面の特性を選択的にミスアラインし
て、二枚のウエハ間のウエハ−ウエハ間の接合インター
フェースに隣接する層において再結合中心の密度を制御
する工程と、(c)二枚のウエハの接合面を、当該二枚
のウエハの接合面の特性をミスアラインさせて前記層内
に再結合中心を形成する歪を作るように接合する工程
と、(d)二枚のウエハの少なくとも一枚の接合面にド
ーピングして、再結合中心を更に形成する歪を前記接合
インターフェースに形成する工程を具えることを特徴と
する。
ィキャリアのライフタイムを制御する方法に関するもの
であり、(a)接合面で接合すべき二枚のウエハを提供
して半導体装置の一部を形成する工程と、(b)前記二
枚のウエハの接合面の特性を選択的にミスアラインし
て、二枚のウエハ間のウエハ−ウエハ間の接合インター
フェースに隣接する層において再結合中心の密度を制御
する工程と、(c)二枚のウエハの接合面を、当該二枚
のウエハの接合面の特性をミスアラインさせて前記層内
に再結合中心を形成する歪を作るように接合する工程
と、(d)二枚のウエハの少なくとも一枚の接合面にド
ーピングして、再結合中心を更に形成する歪を前記接合
インターフェースに形成する工程を具えることを特徴と
する。
【0012】本発明は更に、半導体装置のマイノリティ
キャリアのライフタイムを制御する方法において、
(a)接合面で接合すべき二枚のウエハを提供して半導
体装置の一部を形成する工程と、(b)前記二枚のウエ
ハの少なくとも一枚の結合面を選択的にドープして、ウ
エハ−ウエハ間の接合インターフェースに隣接する層に
おいて再結合の密度を制御して、このドーピングによっ
て前記層に再結合の中心を形成する工程と、(c)二枚
のウエハの接合面を接合して、前記ドーピング工程の前
に前記二枚のウエハを磨いて、溶解度、あるいは拡散係
数ではなく前記ドーパントのエネルギーレベルに基づい
て前記ドーピング工程のドーパントを選択する工程を具
えることを特徴とする。
キャリアのライフタイムを制御する方法において、
(a)接合面で接合すべき二枚のウエハを提供して半導
体装置の一部を形成する工程と、(b)前記二枚のウエ
ハの少なくとも一枚の結合面を選択的にドープして、ウ
エハ−ウエハ間の接合インターフェースに隣接する層に
おいて再結合の密度を制御して、このドーピングによっ
て前記層に再結合の中心を形成する工程と、(c)二枚
のウエハの接合面を接合して、前記ドーピング工程の前
に前記二枚のウエハを磨いて、溶解度、あるいは拡散係
数ではなく前記ドーパントのエネルギーレベルに基づい
て前記ドーピング工程のドーパントを選択する工程を具
えることを特徴とする。
【0013】
【発明の実施の形態】本発明を添付の図面を用いて詳細
に説明する。
に説明する。
【0014】図2a〜2dは、本発明の実施例の半導体
装置を示す図である。本発明の半導体装置のマイノティ
キャリアのライフタイムを制御する方法は、半導体装置
のブロッキング層22に隣接するウエハ−ウエハ間の接
合インターフェース20で再結合中心(×)の密度を制
御する方法を具えており、接合インターフェース20ま
たはその近傍およびブロッキング層22の近傍のバッフ
ァ層24に再結合中心を集中させる。バッファ層24に
おける再結合中心(×)の密度は1014/cm3から1
019/cm3の範囲にあることが望ましい。また、バッ
ファ層24の厚さは1ミクロンから50ミクロンである
ことが望ましい。より好ましくは、再結合中心(×)は
実質的にブロッキング層22になく、典型的な例では、
ブロッキング層22中のバッファ層の濃度よりブロッキ
ング層の濃度が低い。接合インターフェース20はバッ
ファ層24の端部あるいはバッファ層24から若干離れ
た位置にあっても良いが、図2ではバッファ層24内に
接合インターフェース20が設けられている。
装置を示す図である。本発明の半導体装置のマイノティ
キャリアのライフタイムを制御する方法は、半導体装置
のブロッキング層22に隣接するウエハ−ウエハ間の接
合インターフェース20で再結合中心(×)の密度を制
御する方法を具えており、接合インターフェース20ま
たはその近傍およびブロッキング層22の近傍のバッフ
ァ層24に再結合中心を集中させる。バッファ層24に
おける再結合中心(×)の密度は1014/cm3から1
019/cm3の範囲にあることが望ましい。また、バッ
ファ層24の厚さは1ミクロンから50ミクロンである
ことが望ましい。より好ましくは、再結合中心(×)は
実質的にブロッキング層22になく、典型的な例では、
ブロッキング層22中のバッファ層の濃度よりブロッキ
ング層の濃度が低い。接合インターフェース20はバッ
ファ層24の端部あるいはバッファ層24から若干離れ
た位置にあっても良いが、図2ではバッファ層24内に
接合インターフェース20が設けられている。
【0015】基板12を形成すべく接合される二枚のウ
エハの少なくとも一方の接合面を、接合の前に処理をし
て、ウエハが接合される時にウエハ−ウエハ間の接合イ
ンターフェースに歪を形成するようにする。この歪がマ
イノリティキャリアの再結合中心となる。接合面は接合
が行われる前に下記の2つの方法の双方あるいはいずれ
か一方によって処理する。ここに使用されている歪の用
語は、歪の原因(例えばドーパント、結晶ミスアライン
メント)に関わらず歪部分を意味する。
エハの少なくとも一方の接合面を、接合の前に処理をし
て、ウエハが接合される時にウエハ−ウエハ間の接合イ
ンターフェースに歪を形成するようにする。この歪がマ
イノリティキャリアの再結合中心となる。接合面は接合
が行われる前に下記の2つの方法の双方あるいはいずれ
か一方によって処理する。ここに使用されている歪の用
語は、歪の原因(例えばドーパント、結晶ミスアライン
メント)に関わらず歪部分を意味する。
【0016】図3は、接合面を接合面30の特性に応じ
て意図的にミスアラインさせて処理し、二枚のウエハ3
2が接合する時、特性のミスアラインによってウエハ−
ウエハ間の接合インターフェースに歪が生じるようにす
る一つの方法を示す。例えば、一方のウエハを他方に対
して回転させて二枚のウエハの結晶軸が一致しないよう
にする。図3では、これらの結晶軸は対向する接合面3
0にミスアライン線34として強調して画かれている。
他の例では、一方の接合面30が他方の接合面に対して
軸がずれるように研磨されている。図3のライン34
は、軸をずらせて研磨した結果の研磨溝を説明するもの
である。これらの方法(結晶軸および研磨溝)によれば
ウエハ32の接合時に歪が生じる。この歪は両接合面3
0のウエハ−ウエハ間の接合インターフェースに生じ、
バッファ層24はその接合インターフェースに形成され
る。
て意図的にミスアラインさせて処理し、二枚のウエハ3
2が接合する時、特性のミスアラインによってウエハ−
ウエハ間の接合インターフェースに歪が生じるようにす
る一つの方法を示す。例えば、一方のウエハを他方に対
して回転させて二枚のウエハの結晶軸が一致しないよう
にする。図3では、これらの結晶軸は対向する接合面3
0にミスアライン線34として強調して画かれている。
他の例では、一方の接合面30が他方の接合面に対して
軸がずれるように研磨されている。図3のライン34
は、軸をずらせて研磨した結果の研磨溝を説明するもの
である。これらの方法(結晶軸および研磨溝)によれば
ウエハ32の接合時に歪が生じる。この歪は両接合面3
0のウエハ−ウエハ間の接合インターフェースに生じ、
バッファ層24はその接合インターフェースに形成され
る。
【0017】ウエハ32のミスアライン量は、バッファ
層24の歪密度を決定する。図3に示すウエハ32間の
ミスアラインメントは、一方のウエハ32のライン34
の角度が他方のウエハに対して1〜45度の範囲にある
ことが好ましい。ミスアラインメントが大きくなればな
るほど、再結合中心の密度が高くなる。必要に応じて、
再結合中心の密度及び分布を、接合後の炉操作あるいは
急速熱アニーリングなどの適当な熱処理によって変える
ことができる。
層24の歪密度を決定する。図3に示すウエハ32間の
ミスアラインメントは、一方のウエハ32のライン34
の角度が他方のウエハに対して1〜45度の範囲にある
ことが好ましい。ミスアラインメントが大きくなればな
るほど、再結合中心の密度が高くなる。必要に応じて、
再結合中心の密度及び分布を、接合後の炉操作あるいは
急速熱アニーリングなどの適当な熱処理によって変える
ことができる。
【0018】再結合の密度を制御する他の方法は、適当
なドーパントで接合面の一方あるいは両方をドープする
ことである。ドーパントは、特別なアプリケーションに
依存するが、適当なドーパントの例として、金、プラチ
ナ、パラジウム、銀、銅、ニッケル、コバルトなどがあ
る。例えば、研磨の後、接合する前に接合面の上に蒸着
させたり、接合面中に注入したりする。他には、研磨と
接合に先立って下側の接合面(ブロッキング層22を有
していないウエハの上の面)に適当な金属ドーパントを
ドープする方法があり、従来用いられている高熱処理を
行ってドーパントを分布させてバッファ層24として所
望の濃度を得る。バッファ層24のドーパント濃度は、
104/cm3から1019/cm3の範囲内にある事が望
ましい。これは、ドーピング速度に依存する。これらの
ドーピング方法を、アラインされたウエハに使用した
り、あるいは量を制御して意図的にミスアラインしたウ
エハに使用して、再結合中心源の組み合わせを得るよう
にしても良い。
なドーパントで接合面の一方あるいは両方をドープする
ことである。ドーパントは、特別なアプリケーションに
依存するが、適当なドーパントの例として、金、プラチ
ナ、パラジウム、銀、銅、ニッケル、コバルトなどがあ
る。例えば、研磨の後、接合する前に接合面の上に蒸着
させたり、接合面中に注入したりする。他には、研磨と
接合に先立って下側の接合面(ブロッキング層22を有
していないウエハの上の面)に適当な金属ドーパントを
ドープする方法があり、従来用いられている高熱処理を
行ってドーパントを分布させてバッファ層24として所
望の濃度を得る。バッファ層24のドーパント濃度は、
104/cm3から1019/cm3の範囲内にある事が望
ましい。これは、ドーピング速度に依存する。これらの
ドーピング方法を、アラインされたウエハに使用した
り、あるいは量を制御して意図的にミスアラインしたウ
エハに使用して、再結合中心源の組み合わせを得るよう
にしても良い。
【0019】ドーパント法の利点の一つは、ドーパント
を選択して溶解度あるいは拡散係数に関係なく、好適な
スイッチング性能を得ることができる(好ましいのであ
れば)ことである。従来技術のライフタイムを制御する
ドーピング(本発明の接合インターフェースにおいてで
はないが)では、典型的にはドーパントはウエハの一方
の面に蒸着し、次いで800〜900℃に加熱した重金
属であった。この温度で金属の固体を溶解させると適当
な再結合中心の集中が生じる。この金属は拡散レートが
高く、前記温度で許容時間内にウエハ内に拡散できるも
のでなくてはならない。金及びプラチナは、エネルギー
レベル、固溶度、拡散係数の組み合わせが適当であるた
め、従来技術のプロセスに使用されている。他の金属
は、従来のプロセスに必要な特性の組み合わせを満足し
ていない。これに対して、本発明では、ドーパントが接
合の直前に行われ、どのようなドーパントもほとんど使
用できる。又、ドーパントはエネルギーレベルのみを基
礎にして選択し得る。
を選択して溶解度あるいは拡散係数に関係なく、好適な
スイッチング性能を得ることができる(好ましいのであ
れば)ことである。従来技術のライフタイムを制御する
ドーピング(本発明の接合インターフェースにおいてで
はないが)では、典型的にはドーパントはウエハの一方
の面に蒸着し、次いで800〜900℃に加熱した重金
属であった。この温度で金属の固体を溶解させると適当
な再結合中心の集中が生じる。この金属は拡散レートが
高く、前記温度で許容時間内にウエハ内に拡散できるも
のでなくてはならない。金及びプラチナは、エネルギー
レベル、固溶度、拡散係数の組み合わせが適当であるた
め、従来技術のプロセスに使用されている。他の金属
は、従来のプロセスに必要な特性の組み合わせを満足し
ていない。これに対して、本発明では、ドーパントが接
合の直前に行われ、どのようなドーパントもほとんど使
用できる。又、ドーパントはエネルギーレベルのみを基
礎にして選択し得る。
【0020】ドーピングに続いて行われる接合温度が充
分に低く、あまり拡散が生じないため、ドーパントはウ
エハ−ウエハ間の接合インターフェースから遠くへは移
動しない。もちろん、ドーパントの拡散量をいくらか制
御する必要がある場合は、適当な熱処理を行うようにす
る。
分に低く、あまり拡散が生じないため、ドーパントはウ
エハ−ウエハ間の接合インターフェースから遠くへは移
動しない。もちろん、ドーパントの拡散量をいくらか制
御する必要がある場合は、適当な熱処理を行うようにす
る。
【0021】ここにいう接合(ボンディング)とは、一
般的に用いられている従来の接合技術をさし、特に、上
述のウエハ接合方法、すなわち二枚のシリコンウエハの
接合表面が充分に研磨されており、研磨された面同士が
接触した時に、隣り合うシリコン原子がウエハ−ウエハ
間の接合インターフェースに充分に共有結合して二枚の
ウエハを単結晶にする方法をさす。
般的に用いられている従来の接合技術をさし、特に、上
述のウエハ接合方法、すなわち二枚のシリコンウエハの
接合表面が充分に研磨されており、研磨された面同士が
接触した時に、隣り合うシリコン原子がウエハ−ウエハ
間の接合インターフェースに充分に共有結合して二枚の
ウエハを単結晶にする方法をさす。
【0022】本発明の半導体装置におけるマイノリティ
キャリアのライフタイムを制御する方法では、再結合中
心の密度を二枚の接合されたウエハの一方のブロッキン
グ層に近接した薄いバッファ層に集中するように制御す
る。この密度は二枚のウエハの結晶軸をミスアラインさ
せることによって、あるいは、ウエハを接合する前にウ
エハの一方の接合面にドーピングすることによって制御
される。両方法ともに接合インターフェース周辺または
近傍に形成した薄いバッファ層に再結合中心が作られ
る。この方法によって製造した半導体装置は、隣接する
ブロッキング層より再結合中心密度がかなり高いバッフ
ァ層を含んでいる。
キャリアのライフタイムを制御する方法では、再結合中
心の密度を二枚の接合されたウエハの一方のブロッキン
グ層に近接した薄いバッファ層に集中するように制御す
る。この密度は二枚のウエハの結晶軸をミスアラインさ
せることによって、あるいは、ウエハを接合する前にウ
エハの一方の接合面にドーピングすることによって制御
される。両方法ともに接合インターフェース周辺または
近傍に形成した薄いバッファ層に再結合中心が作られ
る。この方法によって製造した半導体装置は、隣接する
ブロッキング層より再結合中心密度がかなり高いバッフ
ァ層を含んでいる。
【図1】図1a〜図1dは従来の半導体装置の縦断面図
であり、シリコン基板全体にわたる再結合中心の分布を
示す。
であり、シリコン基板全体にわたる再結合中心の分布を
示す。
【図2】図2a〜図2dは、本発明の実施例における再
結合中心の層を示す半導体装置の縦断面図である。
結合中心の層を示す半導体装置の縦断面図である。
【図3】図3は、本発明の実施例における接合すべき二
枚のウエハを示す図であり、おのウエハの結晶学的特性
のミスアラインメントを示す。
枚のウエハを示す図であり、おのウエハの結晶学的特性
のミスアラインメントを示す。
12 基板 14、22 ブロッキング層 16、24 バッファ層 20 接合インターフェース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マキシム ザフラニ アメリカ合衆国ペンシルバニア州 18704 キングストン ノースダウズアベニュー 28
Claims (13)
- 【請求項1】 半導体装置におけるマイノリティキャリ
アのライフタイムを制御する方法において、当該半導体
装置のブロッキング層近傍のウエハ−ウエハ間の接合イ
ンターフェースにおいて再結合中心の密度を制御して再
結合中心が前記ブロッキング層近傍のバッファ層に集中
するようにする工程と、二枚のウエハの前記接合インタ
ーフェースにおける接合面の特性がアラインせず、接合
時に、前記二枚のウエハのミスアライン特性が接合イン
ターフェースに再結合中心を形成する歪を作るようにウ
エハ−ウエハ間の接合インターフェースにおいて二枚の
ウエハを接合する工程とを具えることを特徴とする半導
体装置におけるマイノリティキャリアのライフタイムを
制御する方法。 - 【請求項2】 請求項1に記載の方法において、該方法
が再結合中心の所望の密度を、前記二枚のウエハの接合
面特性のミスアラインメントを選択することによって設
定する工程と、前記二枚のウエハの一方の接合面を他方
のウエハの接合面の特性と異なる角度で研磨する工程を
具えることを特徴とする半導体装置におけるマイノリテ
ィキャリアのライフタイムを制御する方法。 - 【請求項3】 請求項2に記載の方法において、該方法
が前記二枚のウエハの一方を他のウエハに対して回転さ
せて前記接合面特性をミスアラインさせる工程と、前記
ウエハ−ウエハ間の接合インターフェースで接合する二
枚のウエハの少なくとも一方のウエハの接合面にドーピ
ングして再結合中心を作る工程とを具えることを特徴と
する半導体装置におけるマイノリティキャリアのライフ
タイムを制御する方法。 - 【請求項4】 請求項3に記載の方法において、該方法
が前記ドーピング工程の前に前記二枚のウエハの接合面
を研磨する工程と、前記ドーピング工程の後に前記二枚
のウエハの研磨した接合面を接合する工程とを具えるこ
とを特徴とする半導体装置におけるマイノリティキャリ
アのライフタイムを制御する方法。 - 【請求項5】 請求項3または4に記載の方法におい
て、前記ドーピング工程が前記接合面にドーパントを蒸
着する工程を具えることを特徴とする半導体装置におけ
るマイノリティキャリアのライフタイムを制御する方
法。 - 【請求項6】 請求項1ないし5のいずれかに記載の方
法において、前記ドーピング工程が前記接合面にドーパ
ントを注入する工程を具え、前記ドーピング工程が前記
二枚のウエハの内の前記ブロッキング層を含まない方の
ウエハに金属ドーパントでドーピングを行う工程と、こ
れを加熱して前記金属ドーパントを分布させる工程とを
具えることを特徴とする半導体装置におけるマイノリテ
ィキャリアのライフタイムを制御する方法。 - 【請求項7】 請求項6に記載の方法において、前記二
枚のウエハを接合する工程であって、前記二枚のウエハ
の接合面の特性がアラインしない場合は、接合時に、前
記二枚のウエハのミスアライン面とが接合インターフェ
ースに更に再結合中心を形成する歪みを作り、前記二枚
のウエハの接合面の特性がアラインする場合は、前記二
枚のウエハのミスアラインメントによる更なる再結合中
心の形成を防止するような工程を具えることを特徴とす
る半導体装置におけるマイノリティキャリアのライフタ
イムを制御する方法。 - 【請求項8】 請求項3ないし6のいずれかに記載の方
法において、更に、前記ドーピングに用いるドーパント
を当該ドーパント溶解度や拡散係数ではなく、エネルギ
ーレベルに基づいて選択する工程を具え、好ましくは前
記ドーピングに用いるドーパントが金、プラチナ、パラ
ジウム、銀、銅、鉄、ニッケルおよびコバルトのいずれ
かであることを特徴とする半導体装置におけるマイノリ
ティキャリアのライフタイムを制御する方法。 - 【請求項9】 請求項8に記載の方法において、前記バ
ッファ層のドーパント濃度が104/cm3〜1014/c
m3の範囲内にあり、前記バッファ層に集中している再
結合中心の密度が104/cm3〜1019/cm3の範囲
内にあり、前記バッファ層の厚さが1〜50ミクロンの
範囲内にあることを特徴とする半導体装置におけるマイ
ノリティキャリアのライフタイムを制御する方法。 - 【請求項10】 請求項9に記載の方法において、前記
バッファ層に集中している再結合中心の密度が104/
cm3〜1019/cm3の範囲内にあることを特徴とする
半導体装置におけるマイノリティキャリアのライフタイ
ムを制御する方法。 - 【請求項11】 半導体装置におけるマイノリティキャ
リアのライフタイムを制御する方法において、 (a)二枚のウエハを用意して、これらを前記半導体装
置の一部を形成する工程と、 (b)前記二枚のウエハの接合面の特性を選択的にミス
アラインさせて前記二枚のウエハ間のウエハ−ウエハ間
の接合インターフェース近傍の層において再結合中心の
密度を制御する工程と、 (c)前記二枚のウエハの接合面の特性がミスアライン
するように前記二枚のウエハの接合面を接合して前記層
内に再結合中心を形成する歪を生じさせる工程と、 (d)二枚のウエハの少なくとも一方の接合面にドーピ
ングして、再結合中心を更に形成する歪を前記接合イン
ターフェースに形成する工程と、 を具えることを特徴とする半導体装置におけるマイノリ
ティキャリアのライフタイムを制御する方法。 - 【請求項12】 請求項11に記載の方法において、前
記二枚のウエハの接合面の特性を選択的にミスアライン
させる工程が、前記二枚のウエハの一方の特性のミスア
ラインメント角度を他方のウエハに対して1〜45度の
範囲内にすることを特徴とする半導体装置におけるマイ
ノリティキャリアのライフタイムを制御する方法。 - 【請求項13】 半導体装置におけるマイノリティキャ
リアのライフタイムを制御する方法において、 (a)二枚のウエハを用意して、これらを接合面で接合
して前記半導体装置の一部を形成するする工程と、 (b)前記二枚のウエハの接合面の少なくとも一方に選
択的にドーピングして、前記二枚のウエハのウエハ−ウ
エハ間の接合インターフェース近傍の層内で再結合中心
の密度を制御して、このドーピングによって前記層内に
再結合中心を形成する工程と、 (c)前記二枚のウエハの接合面を接合し、前記ドーピ
ング工程を行う前に前記二枚の接合面を研磨し、前記ド
ーピングを行うドーパントを溶解度や拡散係数でなくド
ーパントのエネルギーレベルに基づいて選択する工程
と、 を具えることを特徴とする半導体装置においてマイノリ
ティキャリアのライフタイムを制御する方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/885878 | 1997-06-30 | ||
US08/885,878 US6054369A (en) | 1997-06-30 | 1997-06-30 | Lifetime control for semiconductor devices |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1140633A true JPH1140633A (ja) | 1999-02-12 |
Family
ID=25387886
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10196508A Pending JPH1140633A (ja) | 1997-06-30 | 1998-06-29 | 半導体装置におけるマイノリティキャリアのライフタイム制御方法及び装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6054369A (ja) |
EP (1) | EP0889509B1 (ja) |
JP (1) | JPH1140633A (ja) |
KR (1) | KR100720675B1 (ja) |
DE (1) | DE69840843D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004510354A (ja) * | 2000-09-29 | 2004-04-02 | オイペック ゲゼルシヤフト フユア ライスツングスハルプライター ミット ベシュレンクテル ハフツング ウント コンパニー コマンディート ゲゼルシャフト | 低減された平均自由行程長を有する半導体材料を含む本体を作製する方法およびこの方法を用いて作製された本体 |
Families Citing this family (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0913872A1 (en) * | 1997-10-29 | 1999-05-06 | Motorola Semiconducteurs S.A. | Insulated gate bipolar transistor |
FR2773261B1 (fr) | 1997-12-30 | 2000-01-28 | Commissariat Energie Atomique | Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions |
US5888838A (en) * | 1998-06-04 | 1999-03-30 | International Business Machines Corporation | Method and apparatus for preventing chip breakage during semiconductor manufacturing using wafer grinding striation information |
US6984571B1 (en) * | 1999-10-01 | 2006-01-10 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
DE10003703B4 (de) * | 2000-01-28 | 2007-07-12 | Infineon Technologies Ag | Steuerbares, auf einem Isolationsmaterial gebildetes Halbleiterschaltelement |
DE10014659C2 (de) * | 2000-03-24 | 2002-08-01 | Infineon Technologies Ag | Halbleiterschaltungsanordnung und entsprechende Herstellungsverfahren |
US7332750B1 (en) * | 2000-09-01 | 2008-02-19 | Fairchild Semiconductor Corporation | Power semiconductor device with improved unclamped inductive switching capability and process for forming same |
US6538284B1 (en) | 2001-02-02 | 2003-03-25 | Advanced Micro Devices, Inc. | SOI device with body recombination region, and method |
FR2823596B1 (fr) | 2001-04-13 | 2004-08-20 | Commissariat Energie Atomique | Substrat ou structure demontable et procede de realisation |
FR2823599B1 (fr) | 2001-04-13 | 2004-12-17 | Commissariat Energie Atomique | Substrat demomtable a tenue mecanique controlee et procede de realisation |
DE10217610B4 (de) * | 2002-04-19 | 2005-11-03 | Infineon Technologies Ag | Metall-Halbleiter-Kontakt, Halbleiterbauelement, integrierte Schaltungsanordnung und Verfahren |
FR2842021B1 (fr) * | 2002-07-05 | 2005-05-13 | Commissariat Energie Atomique | Dispositif electronique, notamment dispositif de puissance, a couche mince, et procede de fabrication de ce dispositif |
FR2848336B1 (fr) | 2002-12-09 | 2005-10-28 | Commissariat Energie Atomique | Procede de realisation d'une structure contrainte destinee a etre dissociee |
FR2850487B1 (fr) * | 2002-12-24 | 2005-12-09 | Commissariat Energie Atomique | Procede de realisation de substrats mixtes et structure ainsi obtenue |
US7109092B2 (en) | 2003-05-19 | 2006-09-19 | Ziptronix, Inc. | Method of room temperature covalent bonding |
FR2856844B1 (fr) | 2003-06-24 | 2006-02-17 | Commissariat Energie Atomique | Circuit integre sur puce de hautes performances |
FR2857953B1 (fr) | 2003-07-21 | 2006-01-13 | Commissariat Energie Atomique | Structure empilee, et procede pour la fabriquer |
FR2861497B1 (fr) | 2003-10-28 | 2006-02-10 | Soitec Silicon On Insulator | Procede de transfert catastrophique d'une couche fine apres co-implantation |
FR2864336B1 (fr) * | 2003-12-23 | 2006-04-28 | Commissariat Energie Atomique | Procede de scellement de deux plaques avec formation d'un contact ohmique entre celles-ci |
DE102005009000B4 (de) * | 2005-02-28 | 2009-04-02 | Infineon Technologies Austria Ag | Vertikales Halbleiterbauelement vom Grabenstrukturtyp und Herstellungsverfahren |
FR2889887B1 (fr) | 2005-08-16 | 2007-11-09 | Commissariat Energie Atomique | Procede de report d'une couche mince sur un support |
FR2891281B1 (fr) | 2005-09-28 | 2007-12-28 | Commissariat Energie Atomique | Procede de fabrication d'un element en couches minces. |
JP2007103770A (ja) * | 2005-10-06 | 2007-04-19 | Sanken Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
US20080012087A1 (en) * | 2006-04-19 | 2008-01-17 | Henri Dautet | Bonded wafer avalanche photodiode and method for manufacturing same |
DE102006028718B4 (de) * | 2006-06-20 | 2008-11-13 | Infineon Technologies Ag | Verfahren zur Vereinzelung von Halbleiterwafern zu Halbleiterchips |
FR2910179B1 (fr) | 2006-12-19 | 2009-03-13 | Commissariat Energie Atomique | PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART |
DE102007036147B4 (de) * | 2007-08-02 | 2017-12-21 | Infineon Technologies Austria Ag | Verfahren zum Herstellen eines Halbleiterkörpers mit einer Rekombinationszone |
FR2925221B1 (fr) | 2007-12-17 | 2010-02-19 | Commissariat Energie Atomique | Procede de transfert d'une couche mince |
FR2947098A1 (fr) | 2009-06-18 | 2010-12-24 | Commissariat Energie Atomique | Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince |
KR101851821B1 (ko) * | 2011-05-05 | 2018-06-11 | 에이비비 슈바이쯔 아게 | 바이폴라 펀치 쓰루 반도체 디바이스 및 그러한 반도체 디바이스의 제조 방법 |
US9396947B2 (en) | 2011-08-25 | 2016-07-19 | Aeroflex Colorado Springs Inc. | Wafer structure for electronic integrated circuit manufacturing |
US9312133B2 (en) | 2011-08-25 | 2016-04-12 | Aeroflex Colorado Springs Inc. | Wafer structure for electronic integrated circuit manufacturing |
WO2013028983A1 (en) * | 2011-08-25 | 2013-02-28 | Aeroflex Colorado Springs Inc. | Wafer structure for electronic integrated circuit manufacturing |
US9378956B2 (en) | 2011-08-25 | 2016-06-28 | Aeroflex Colorado Springs Inc. | Wafer structure for electronic integrated circuit manufacturing |
US9378955B2 (en) | 2011-08-25 | 2016-06-28 | Aeroflex Colorado Springs Inc. | Wafer structure for electronic integrated circuit manufacturing |
CN103700712B (zh) * | 2012-09-27 | 2017-05-03 | 比亚迪股份有限公司 | 一种快恢复二极管的结构及其制造方法 |
CN103578978B (zh) * | 2013-10-17 | 2016-05-18 | 北京时代民芯科技有限公司 | 一种基于硅基键合材料的高压快恢复二极管制造方法 |
CN104701162A (zh) * | 2013-12-06 | 2015-06-10 | 江苏物联网研究发展中心 | 半导体器件、pin二极管和igbt的制作方法 |
DE102017002935A1 (de) | 2017-03-24 | 2018-09-27 | 3-5 Power Electronics GmbH | III-V-Halbleiterdiode |
JP6911453B2 (ja) * | 2017-03-28 | 2021-07-28 | 富士電機株式会社 | 半導体装置およびその製造方法 |
DE102018002895A1 (de) * | 2018-04-09 | 2019-10-10 | 3-5 Power Electronics GmbH | Stapelförmiges III-V-Halbleiterbauelement |
CN111463119A (zh) * | 2020-03-11 | 2020-07-28 | 无锡格能微电子有限公司 | 一种重金属Au掺杂工艺 |
CN115799067A (zh) * | 2023-02-07 | 2023-03-14 | 深圳市威兆半导体股份有限公司 | 高压快恢复二极管的制备方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4203780A (en) * | 1978-08-23 | 1980-05-20 | Sony Corporation | Fe Ion implantation into semiconductor substrate for reduced lifetime sensitivity to temperature |
JPH0770476B2 (ja) * | 1985-02-08 | 1995-07-31 | 株式会社東芝 | 半導体装置の製造方法 |
US4684413A (en) * | 1985-10-07 | 1987-08-04 | Rca Corporation | Method for increasing the switching speed of a semiconductor device by neutron irradiation |
JP2633536B2 (ja) * | 1986-11-05 | 1997-07-23 | 株式会社東芝 | 接合型半導体基板の製造方法 |
US4774196A (en) * | 1987-08-25 | 1988-09-27 | Siliconix Incorporated | Method of bonding semiconductor wafers |
JPH07107935B2 (ja) * | 1988-02-04 | 1995-11-15 | 株式会社東芝 | 半導体装置 |
US5231045A (en) * | 1988-12-08 | 1993-07-27 | Fujitsu Limited | Method of producing semiconductor-on-insulator structure by besol process with charged insulating layers |
JPH0719739B2 (ja) * | 1990-09-10 | 1995-03-06 | 信越半導体株式会社 | 接合ウェーハの製造方法 |
DE4036222A1 (de) * | 1990-11-14 | 1992-05-21 | Bosch Gmbh Robert | Verfahren zur herstellung von halbleiterelementen, insbesondere von dioden |
US5451547A (en) * | 1991-08-26 | 1995-09-19 | Nippondenso Co., Ltd. | Method of manufacturing semiconductor substrate |
FR2681472B1 (fr) * | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
JP3192000B2 (ja) * | 1992-08-25 | 2001-07-23 | キヤノン株式会社 | 半導体基板及びその作製方法 |
US5360752A (en) * | 1993-10-28 | 1994-11-01 | Loral Federal Systems Company | Method to radiation harden the buried oxide in silicon-on-insulator structures |
US5466951A (en) * | 1993-12-08 | 1995-11-14 | Siemens Aktiengesellschaft | Controllable power semiconductor element with buffer zone and method for the manufacture thereof |
TW289837B (ja) * | 1994-01-18 | 1996-11-01 | Hwelett Packard Co | |
JPH0837286A (ja) * | 1994-07-21 | 1996-02-06 | Toshiba Microelectron Corp | 半導体基板および半導体基板の製造方法 |
US5541122A (en) * | 1995-04-03 | 1996-07-30 | Motorola Inc. | Method of fabricating an insulated-gate bipolar transistor |
-
1997
- 1997-06-30 US US08/885,878 patent/US6054369A/en not_active Expired - Fee Related
-
1998
- 1998-06-17 DE DE69840843T patent/DE69840843D1/de not_active Expired - Fee Related
- 1998-06-17 EP EP98111147A patent/EP0889509B1/en not_active Expired - Lifetime
- 1998-06-29 JP JP10196508A patent/JPH1140633A/ja active Pending
- 1998-06-30 KR KR1019980025616A patent/KR100720675B1/ko not_active IP Right Cessation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004510354A (ja) * | 2000-09-29 | 2004-04-02 | オイペック ゲゼルシヤフト フユア ライスツングスハルプライター ミット ベシュレンクテル ハフツング ウント コンパニー コマンディート ゲゼルシャフト | 低減された平均自由行程長を有する半導体材料を含む本体を作製する方法およびこの方法を用いて作製された本体 |
JP2011061226A (ja) * | 2000-09-29 | 2011-03-24 | Eupec Ges Fuer Leistungshalbleiter Mbh & Co Kg | 低減された平均自由行程長を有する半導体材料を含む本体を作製する方法およびこの方法を用いて作製された本体 |
US9608128B2 (en) | 2000-09-29 | 2017-03-28 | Infineon Technologies Ag | Body of doped semiconductor material having scattering centers of non-doping atoms of foreign matter disposed between two layers of opposing conductivities |
Also Published As
Publication number | Publication date |
---|---|
US6054369A (en) | 2000-04-25 |
DE69840843D1 (de) | 2009-07-02 |
EP0889509A2 (en) | 1999-01-07 |
KR19990007489A (ko) | 1999-01-25 |
EP0889509B1 (en) | 2009-05-20 |
EP0889509A3 (en) | 1999-11-17 |
KR100720675B1 (ko) | 2007-11-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050526 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080805 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090127 |