DE10014659C2 - Halbleiterschaltungsanordnung und entsprechende Herstellungsverfahren - Google Patents

Halbleiterschaltungsanordnung und entsprechende Herstellungsverfahren

Info

Publication number
DE10014659C2
DE10014659C2 DE10014659A DE10014659A DE10014659C2 DE 10014659 C2 DE10014659 C2 DE 10014659C2 DE 10014659 A DE10014659 A DE 10014659A DE 10014659 A DE10014659 A DE 10014659A DE 10014659 C2 DE10014659 C2 DE 10014659C2
Authority
DE
Germany
Prior art keywords
substrate
circuit arrangement
semiconductor circuit
arrangement according
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10014659A
Other languages
English (en)
Other versions
DE10014659A1 (de
Inventor
Dirk Vietzke
Matthias Stecher
Hans-Joachim Schulze
Hermann Peri
Peter Nelle
Reinhard Ploss
Werner Kanert
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10014659A priority Critical patent/DE10014659C2/de
Publication of DE10014659A1 publication Critical patent/DE10014659A1/de
Application granted granted Critical
Publication of DE10014659C2 publication Critical patent/DE10014659C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

Die vorliegende Erfindung betrifft eine Halbleiterschaltungs­ anordnung gemäß dem Oberbegriff des Anspruches 1, wie aus der DE 44 11 869 A1 bekannt. Ebenfalls betrifft die Erfindung entsprechende Herstellungsverfahren.
Aus der US 4,920,396 ist eine CMOS-Schaltungsanordnung mit einer vergrabenen Schicht zur Ladungsträgerrekombination be­ kannt.
Aus der DE 38 56 233 T2 ist eine integrierte Schaltung mit einer Rekombinationsschicht und einem Schutzring zur Trennung von VDMOS- und CMOS-Transistor oder dergleichen bekannt.
Aus der EP 0 651 442 A1 ist eine weitere planare integrierte Schaltung mit einer Rekombinationszone bekannt.
Aus der EP 0 889 509 A2 ist bekannt, die Ladungsträgerlebens­ dauer durch direct wafer bonding zu steuern.
Der Begriff Substrat soll im allgemeinen Sinne verstanden werden und kann daher sowohl einschichtige als auch mehr­ schichtige Substrate umfassen.
Die vorliegende Erfindung sowie die ihr zu Grunde liegende Problematik werden im Folgenden in Bezug auf DMOS-Transistoren zum Trei­ ben eines induktiven Lastelements, wie z. B. der Primärwick­ lung einer Zündspule, erläutert.
Das n-Draingebiet eines solchen DMOS-Transistors kann durch Kurzschluß oder die besagte induktive Last auf ein Potential kleiner 0 V gegenüber der p-Isolation bzw. dem p-Substrat ge­ zogen werden. Dadurch gelangt die interne Diode aus dem n- Draingebiet und der p-Isolation bzw. dem p-Substrat in Fluß­ richtung.
Die Elektronen, die vom n-Draingebiet injiziert werden, kön­ nen als sogenannte Substratströme bzw. Querströme über jede n-Wanne abfließen und zu ungewollten Fehlfunktionen in digi­ talen und analogen Schaltungsteilen führen.
Durch schaltungstechnische Maßnahmen ist es möglich, sehr empfindliche Schaltungsteile vor dem Einfluß eines solchen Querstromes zu schützen. In Brückenschaltungen werden die High-Side-Transistoren als Guardringe benutzt, um die Elek­ tronen des injizierenden Low-Side-Transistors herauszuziehen. Diese Methode kann jedoch nicht bei Mehrfach-Low-Side Schal­ tern eingesetzt werden.
Eine weitere Möglichkeit ist es, die empfindlichen Teile der Schaltung möglichst weit entfernt vom injizierenden DMOS- Transistor zu plazieren. Der Elektronenstrom, der die zu schützenden Schaltungsteile erreicht, kann sehr gering sein, da jede gegen einen Querstrom unempfindliche n-Wanne als Guardring dient. Erfahrungsgemäß läßt sich eine Querstromfe­ stigkeit bis zu 2 A bis 4 A erreichen. Um eine Optimierung dieser Layoutvariante zu erzielen, ist jedoch ein hoher Rede­ signaufwand notwendig.
Weiterhin gibt es die Möglichkeit, einen n-dotierten Guard­ ring um den injizierenden DMOS-Transistor zu legen. Der Guar­ dring wirkt als Soll-Kollektor des parasitären NPN- Transistors, welcher das n-Draingebiet des DMOS-Transistors als Emitter, das p-Substrat bzw. die p-Isolation als Basis und jede weitere n-Wanne als Kollektor hat (Multikollektor­ struktur), und sammelt die Elektronen ein. Diese Variante ist nicht effizient, da die Elektronen eine sehr hohe Diffusions­ länge (< 500 µm) besitzen. Die Elektronen, die nicht vom Guardring abgesaugt werden, diffundieren tief in das p- Substrat und können von n-Wannen der empfindlichen Bauelemen­ te abgesaugt werden und dort eine Störung der Funktion verur­ sachen. Um eine hohe Effizienz des Guardrings zu erzielen, muß man entweder einen sehr breiten Guardring wählen oder technologische Maßnahmen ergreifen, die das Eindringen der Elektronen ins p-Substrat verhindern.
Bei einer dieser Varianten wird von einem hochdotierten p- Substrat ausgegangen. Dieses wird mit einer p-dotierten Epitaxieschicht versehen, um die erforderliche Sperrspannung zwischen n-Buried-Layer als Drain und dem p-Substrat aufzu­ nehmen. Durch die Ausdiffusion der p-Substratdotierung in die p-Epitaxieschicht wird ein elektrisches Feld eingebaut, das den Elektronen in Richtung p-Substrat entgegenwirkt. Dadurch können die Elektronen am Guardring effektiv herausgezogen werden. Das Eindringen der Elektronen in das p-Substrat wird hier durch das Driftfeld verhindert. Nachteile dieser Methode sind zum einen der hohe Preis für die Epitaxiescheibe (p+- Substrat/p-Epitaxieschicht) und zum anderen die Notwendigkeit der Rückseitenbehandlung, damit die Ausdiffusion des p- Dotierstoffs, z. B. Bor, aus dem hochdotierten p+-Substrat in den jeweiligen Prozeßreaktor vermieden wird.
Eine weitere Methode geht von einem hochohmigen p-Substrat aus. Im nächsten Prozeßschritt wird ein ganzflächig p- dotierte Schicht eingebracht. Um die Sperrspannung zu gewähr­ leisten, ist nach diesem Schritt das Aufbringen eine Epita­ xieschicht notwendig. Durch die örtliche Abhängigkeit der Ak­ zeptorenkonzentration in vertikaler Richtung wird ein doppel­ tes Driftfeld eingebaut. Das erste elektrische Feld hindert die Elektronen daran, ins p-Substrat einzudringen. Ein Guar­ dring kann dadurch wirksam die Minoritätsträger aus der p- Basis herausziehen. Das zweite elektrische Feld, das dem er­ sten elektrischen Feld entgegengesetzt ist, wirkt den Elek­ tronen entgegen, die in das p-Substrat gelangt sind und über eine n-Wanne eines empfindlichen Bauelementes abfließen könn­ ten. Durch die Doppelwirkung der Driftfelder erreicht man ei­ ne Effektivität, die bei gleicher Anordnung etwa zwei Größen­ ordnungen besser ist als die vorgestellte Variante mit hoch­ dotierten p-Substrat.
Insbesondere offenbart die DE 44 11 869 A1 eine integrierte Schaltungsanordnung zum Treiben eines induktiven Lastelements mit einem Substrat und einer Mehrzahl isolierter Wannen, und mit einem Ausgangsanschluß zum Anschluß einer Last. Als Sub­ strat dienen ein hochdotiertes Substrat mit p-Leitfähigkeit sowie eine darüber aufgebrachte epitaktische Schicht mit p- Leitfähigkeit, in der die Wannen angeordnet sind. Ein n- dotiertes Gebiet ist vorgesehen, das die dem Ausgangsanschluß zugeordnete Wanne lateral umschließt.
Es ist es Aufgabe der vorliegenden Erfindung, eine verbesser­ te Halbleiterschaltungsanordnung und ein entsprechendes Her­ stellungsverfahren anzugeben, bei dem die unerwünschten Quer­ ströme noch wirksamer unterdrückt werden können.
Erfindungsgemäß wird diese Aufgabe durch die in Anspruch 1 angegebene Halbleiterschaltungsanordnung und die in Anspruch 9 bis 15 angegebenen Herstellungsverfahren der Halbleiterschaltungsanordnung nach Anspruch 1 gelöst.
Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, daß sich durch Vorsehen von Rekombinationszentren im bzw. am Rand vom Substrat unterhalb der aktiven Bauelemente die Diffusionslänge der injizierten Elektronen stark minimie­ ren läßt. Damit können diese nicht mehr die empfindlichen Schaltungsteile beeinflussen und die unerwünschten Querströme können noch wirksamer unterdrückt werden.
In den Unteransprüchen finden sich vorteilhafte Weiterbildun­ gen und Verbesserungen der in Anspruch 1 angegebenen Halblei­ terschaltungsanordnung.
Gemäß einer bevorzugten Weiterbildung weist das Substrat ein Wafersubstrat und eine darauf abgeschiedene Epitaxieschicht jeweils des ersten Leitungstyps auf. Der Bauelementbereich befindet sich in der Epitaxieschicht.
Gemäß einer weiteren bevorzugten Weiterbildung befindet sich die Rekombinationszone in der Nähe der Grenzfläche zwischen Wafersubstrat und Epitaxieschicht.
Gemäß einer weiteren bevorzugten Weiterbildung ist die Rekom­ binationszone ganzflächig vorgesehen.
Gemäß einer weiteren bevorzugten Weiterbildung ist die Rekom­ binationszone lokal, vorzugsweise ringförmig, im Bereich des Lastanschlusses vorgesehen.
Gemäß einer weiteren bevorzugten Weiterbildung ist das Grund­ material des Halbleiterschaltungsanordnung Silizium.
Gemäß einer weiteren bevorzugten Weiterbildung sind in der Rekombinationszone ein Fremdstoff oder Fehlstellen einge­ bracht.
Gemäß einer weiteren bevorzugten Weiterbildung ist der erste Leitungstyp der p-Typ und der zweite Leitungstyp der n-Typ.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher er­ läutert.
Es zeigen:
Fig. 1 eine schematische Darstellung einer Halbleiter­ schaltungsanordnung als Ausführungsform der vorlie­ genden Erfindung;
Fig. 2 eine schematische Darstellung eines ersten Bei­ spiels für die Erzeugung von Rekombinationszentren für die Halbleiterschaltungsanordnung nach Fig. 1; und
Fig. 3 eine schematische Darstellung eines zweiten Bei­ spiels für die Erzeugung von Rekombinationszentren für die Halbleiterschaltungsanordnung nach Fig. 1.
Fig. 1 ist eine schematische Darstellung einer Halbleiter­ schaltungsanordnung als Ausführungsform der vorliegenden Er­ findung.
In Fig. 1 bezeichnen BAT eine Spannungsversorgung, IDIO den Diodenstrom der Diode Dpn, RB einen Bondwiderstand, 5 einen Spannungsversorgungsanschluß bzw. Rückseitenkontakt, 10 ein Wafersubstrat, RZ eine Rekombinationszone, 22 eine p-- Epitaxie-Schicht, 20 einen Bauelementbereich, TNPN einen para­ sitärer NPN-Transistor, REPI den Widerstand der Epitaxie- Schicht 22, Dpn den pn-Übergang zwischen der Epitaxie-Schicht 22 und dem Drainanschluß 25, 25 den Drainanschluß, 30 eine n- Epitaxie-Schicht, 40 p-Isolationsgebiete, 26 und 28 eine je­ weilige n-Wanne, GR einen Guardring, VD die Drainspannung, IGR den Strom in GR und INW den Strom in 28.
Die in Fig. 1 gezeigte Halbleiteranordnung hat ein dopple­ schichtiges Substrat 10, 15 des ersten Leitungstyps p. Vor­ derseitig des Substrats 10, 15 vorgesehen ist der Bauelement­ bereich 20 mit einer Mehrzahl isolierter Wannen 25, 26, 28 des zweiten Leitungstyps n.
In dem Bauelementbereich 20 ist als Leistungsbauelement ein DMOS-Transistor mit einem Drainanschluß 25 des zweiten Lei­ tungstyps n zum Anschluß einer Last vorgesehen.
Wie bereits eingangs angedeutet, kann das vergrabene n- Draingebiet 25 des betreffenden DMOS-Transistors durch Kurzschluß oder eine daran angeschlossene induktive Last auf ein Potential kleiner 0 V gegenüber der p-Schicht 22 gezogen werden. Dadurch gelangt die interne Diode Dpn aus dem n- Draingebiet 25 und der p-Schicht 22 in Flußrichtung.
Die Elektronen, die vom n-Draingebiet 25 injiziert werden, können als Querströme über jede n-Wanne abfließen und zu un­ gewollten Fehlfunktionen in digitalen und analogen Schal­ tungsteilen führen (hier z. B. über die Wanne 28). Eine Mög­ lichkeit zur Milderung des Problems bietet der in Fig. 1 gezeigte Guardring GR.
Bei dieser Ausführungsform ist nun vorgesehen, daß das Sub­ strat 10, 15 eine Rekombinationszone RZ für die Rekombination von vom Drainanschluß 25 injizierten Minoritätsträgern auf­ weist.
Das Substrat 10, 15 hat bei dieser Ausführungsform einen Dop­ pelschichtaufbau, umfassend ein Wafersubstrat 10 und eine darauf abgeschiedene ca. 7 µm dicke Epitaxieschicht 15 je­ weils des ersten Leitungstyps p, wobei sich der Bauelementbe­ reich 20 in der Epitaxieschicht 15 befindet.
Die Rekombinationszone RZ befindet sich im Wafersubstrat an der Grenzfläche zwischen Wafersubstrat 10 und Epitaxie­ schicht. Die Rekombinationszone RZ läßt sich durch verschie­ dene Verfahren in das Substrat 10, 15 einbringen.
Fig. 2 zeigt eine schematische Darstellung eines ersten Bei­ spiels für die Erzeugung von Rekombinationszentren für die Halbleiterschaltungsanordnung nach Fig. 1.
In das Substratmaterial des Wafersubstrats 10 wird ein Fremd­ stoff P implantiert und dann die p-Schicht 15 epitaktisch ab­ geschieden. Die Epitaxie-Dicke und Epitaxie-Konzentration sind durch die maximale externe Durchbruchspannung bestimmt. Danach kann die Standard-Prozeßabfolge eines SPT-, BICMOS- oder CMOS-Prozesses folgen. Als Fremdstoff lassen sich unter anderem Kohlenstoff, Sauerstoff und/oder Stickstoff benutzen.
Fig. 3 zeigt eine schematische Darstellung eines zweiten Bei­ spiels für die Erzeugung von Rekombinationszentren für die Halbleiterschaltungsanordnung nach Fig. 1.
Die Rekombinationszone RZ läßt sich dabei durch Aufbringen einer dünnen strukturierten Isolationsschicht O auf dem Wa­ fersubstrat 10 mit anschließender epitaktischer Abscheidung der p-Schicht 15 erzeugen. Wird die p-Epitaxie so gefahren, daß sich oberhalb dieser strukturierten Isolationsschicht O Polysiliziumgebiete 15' bilden, so können die vom Drainan­ schluß 25 injizierten Elektronen in diesen Polysiliziumgebie­ ten 15' rekombinieren. Natürlich dürfen die Polysiliziumge­ biete 15' nicht in die Raumladungszone der Bauelemente hin­ einreichen, weil sonst zu große Leckströme fließen.
Die Rekombinationszone RZ läßt sich auch durch Waferbonden erreichen. Hierzu werden am Anfang des Prozesses zwei p- dotierte Siliziumscheiben gebondet und eine davon zurückge­ schliffen. Die zurückzuschleifende Dicke ist bestimmt durch die gewünschte maximale externe Durchbruchspannung. Danach erfolgt der normale Prozeß zur Herstellung der Bauelemente. Der Übergang zwischen beiden Siliziumscheiben ist so gestört, daß er als Rekombinationszone für die vom Drainanschluß 25 injizierten Elektronen dient.
In der Waferbondtechnik benutzt man neuerdings poröses Sili­ zium. Dieses wird durch eine bestimmte Naßchemie erzeugt. Dieses poröse Silizium weist natürliche, kurze Rekombina­ tionszeiten auf. Wächst man wiederum ein monokristalines p- dotiertes Epitaxie-Silizium auf solchem porösen Silizium aus, so hat man wiederum ein geeignetes Ausgangssubstrat für eine Querstrom-unanfällige Technologie.
Jedes CZ-Grundmaterial beinhaltet Kristallfehler. Um in die­ sem Material Bauelemente ohne große Leckströme einzubringen, werden die Scheiben vor der Prozessierung denudifiziert (Denudification). Dadurch entsteht eine fast kristallfehlerfreie obere Siliziumschicht. Unterhalb dieser ist die Ladungsträ­ gerlebensdauer sehr gering. Die "denudification zone" er­ reicht typisch 20 µm Tiefe. Baut man nun um die injizierenden Bauelemente Isolationsgräben, die tiefer als die "denudifica­ tion zone" sind, so können die injizierten Minoritätsladungs­ träger in der nicht-denudifizierten Zone rekombinieren, bevor sie die restliche Schaltung stören.
Den gleichen Effekt läßt sich aber auch durch Einbau von Re­ kombinationsringen um die injizierenden Bauelemente errei­ chen. Diese Ringe ließen sich zum Beispiel über ringförmige strukturierte Isolationsinseln generieren. Im Gegensatz zum obigen Vorschlag mit den Polysiliziumgebieten auf der Isola­ tionsschicht müßte aber das ganze Silizium bis zur Oberfläche gestört werden.
Eine weitere Möglichkeit ist die Erzeugung der Rekombina­ tionszentren am Ende des Herstellungsprozesses für die Bau­ elemente. Dies läßt sich z. B. durch Protonenbeschuß über die Rückseite erreichen. Protonen sind deshalb hierzu gut geeig­ net, weil sie eine hohe Eindringtiefe haben und in einem schmalen Bereich gestoppt werden können. Doch auch Elektronen oder sonstige Partikelstrahlung können prinzipiell angewendet werden.
Es ist weiterhin denkbar, am Ende des Herstellungsprozesses für die Bauelemente die Siliziumscheibe so dünn zu schleifen, daß die Diffusionslänge der injizierten Elektronen gleich der Scheibendicke ist und die Elektronen somit am Rückseitenan­ schluß 5 von der Spannungsquelle BAT abgesaugt werden. Er­ strebenswert wären für diesen Fall Scheibendicken von unge­ fähr 40 µm. Eine Rückseitenmetallisierung würde die Rekombi­ nation zusätzlich fördern.
Um den unerwünschten Querstrom noch besser in den Griff zu bekommen, kann zusätzlich um die injizierenden Bauelemente ein Guardring GR gelegt werden. Die Isolationsgebiete 40 zwi­ schen Guardring GR und injizierendem Drainanschluß 25 und zwischen Guardring GR und dem restlichen Chip könnten zusam­ men mit dem Guardring GR auf 0 V liegen.
Es ist aber besser, den lateralen Spannungsabfall unterhalb des injizierenden Drainanschlußes 25 auszunutzen, damit der injizierende pn-Übergang zugesteuert wird. Dies kann dadurch erreicht werden, daß man die Isolationsgebiete 40 nicht an ein definiertes Potential anschließt, sondern floaten läßt. Möglich ist es auch, jeweils ein Isolationsgebiet 40 anzu­ schließen und ein anderes floaten zu lassen.
Auch kann die injizierende Bauelement der erfindungsgemäßen Halbleiterschaltungsanordnung ein Thyristor oder ein sonsti­ ges komplizierteres vertikales oder laterales Halbleiterbau­ element sein und ist nicht auf den erläuterten vertikalen DMOS-Transistor beschränkt.
Bezugszeichenliste
BAT Spannungsversorgung
IDIO
Diodenstrom
RB
Bondwiderstand
5
Spannungsversorgungsanschluß, Rücksei­ tenkontakt
10
Wafersubstrat
RZ Rekombinationszone
22
p-
-Epitaxie-Schicht
20
Bauelementbereich
TNPN
parasitärer NPN-Transistor
REPI
Widerstand der Epitaxie-Schicht
22
Dpn pn-Übergang zwischen der Epitaxie- Schicht
22
und dem Drainanschluß
25
25
Drainanschluß
30
n-Epitaxie-Schicht
40
p-Isolationsgebiete
26
,
28
n-Wanne
GR Guardring
VD
Drainspannung
IGR
Strom in GR
INW
Strom in
28

Claims (15)

1. Halbleiterschaltungsanordnung mit:
einem Substrat (10, 15) des ersten Leitungstyps (p); und
einem vorderseitig des Substrats (10, 15) vorgesehenen Bau­ elementbereich (20) mit einer Mehrzahl isolierter Wannen (25, 26, 28) des zweiten Leitungstyps (n);
wobei in dem Bauelementbereich (20) mindestens ein Leistungs­ bauelement mit einem Lastanschluß (25) des zweiten Leitungs­ typs (n) zum Anschluß einer Last vorgesehen ist;
dadurch gekennzeichnet,
daß das Substrat (10, 15) eine Rekombinationszone (RZ) für die Rekombination von vom Lastanschluß (25) in das Substrat (10, 15) injizierten Minoritätsträgern aufweist, und daß das Substrat (10, 15) einen rückseitig vorgesehenen Spannungsver­ sorgungsanschluß (5) aufweist, der Lastanschluß (25) ein ver­ grabener Drainanschluß eines vertikalen DMOS-Transistors ist, und der Laststrom (ID) zwischen dem Spannungsversorgung­ sanschluß (5) und dem Lastanschluß (25) führbar ist.
2. Halbleiterschaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (10, 15) ein Wafersubstrat (10) und eine darauf abgeschiedene Epitaxieschicht (15) jeweils des ersten Leitungstyps (p) aufweist und sich der Bauelementbereich (20) in der Epitaxieschicht (15) befindet.
3. Halbleiterschaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß sich die Rekombinationszone (RZ) im Bereich der Grenzflä­ che zwischen Wafersubstrat (10) und Epitaxieschicht (15) be­ findet.
4. Halbleiterschaltungsanordnung nach einem der vorhergehen­ den Ansprüche, dadurch gekennzeichnet, daß die Rekombinationszone (RZ) ganzflächig vorgesehen ist.
5. Halbleiterschaltungsanordnung nach einem der vorhergehen­ den Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Rekombinationszone (RZ) lokal, vorzugsweise ringför­ mig, im Bereich des Lastanschlusses (25) vorgesehen ist.
6. Halbleiterschaltungsanordnung nach einem der vorhergehen­ den Ansprüche, dadurch gekennzeichnet, daß das Grundmaterial des Halbleiterschaltungsanordnung Sili­ zium ist.
7. Halbleiterschaltungsanordnung nach einem der vorhergehen­ den Ansprüche, dadurch gekennzeichnet, daß in der Rekombinationszone (RZ) ein Fremdstoff oder Fehlstel­ len eingebracht sind.
8. Halbleiterschaltungsanordnung nach einem der vorhergehen­ den Ansprüche, dadurch gekennzeichnet, daß der erste Leitungstyp der p-Typ und der zweite Leitungs­ typ der n-Typ ist.
9. Verfahren zur Herstellung einer Halbleiterschaltungsanord­ nung nach Anspruch 1 mit den Schritten:
Bereitstellen eines Wafersubstrats (10);
Implantieren eines Fremdstoffs, vorzugsweise Kohlenstoff, Sauerstoff und/oder Stickstoff, in das Substratmaterial des Wafersubstrats (10) zum Erzeugen der Rekombinationszone (RZ);
epitaktisches Abscheiden einer Siliziumschicht (15) des ers­ ten Leitungstyps auf dem Wafersubstrat (10); und
Erstellen des Bauelementbereichs (20) in der Siliziumschicht (15) des ersten Leitungstyps.
10. Verfahren zur Herstellung einer Halbleiterschaltungsan­ ordnung nach Anspruch 1 mit den Schritten:
Bereitstellen eines Wafersubstrats (10);
Aufbringen einer strukturierten Isolationsschicht (O) auf dem Wafersubstrat (10);
epitaktisches Abscheiden einer Siliziumschicht (15) des ers­ ten Leitungstyps auf dem Wafersubstrat (10) mit der struktu­ rierten Isolationsschicht (O) derart, daß sich oberhalb der strukturierten Isolationsschicht (O) Polysiliziumgebiete (15') als Rekombinationszentren der Rekombinationszone (RZ) bilden; und
Erstellen des Bauelementbereichs (20) in der Siliziumschicht (15) des ersten Leitungstyps.
11. Verfahren zur Herstellung einer Halbleiterschaltungsan­ ordnung nach Anspruch 1 mit den Schritten:
Bereitstellen eines ersten und eines zweiten Wafersubstrats;
Waferbonden der beiden Wafersubstrate zum Erzeugen der Rekom­ binationszone (RZ) im Bondbereich;
Zurückschleifen des einen der beiden Wafersubstrate; und
Erstellen des Bauelementbereichs (20) im zurückgeschliffenen Wafersubstrat.
12. Verfahren zur Herstellung einer Halbleiterschaltungsan­ ordnung nach Anspruch 1 mit den Schritten:
Bereitstellen eines Wafersubstrats mit rauher Oberfläche;
epitaktisches Abscheiden einer Siliziumschicht (15) des ers­ ten Leitungstyps auf dem Wafersubstrat (10) zum Erzeugen der Rekombinationszone (RZ) in der Grenzfläche; und
Erstellen des Bauelementbereichs (20) in der Siliziumschicht (15) des ersten Leitungstyps.
13. Verfahren zur Herstellung einer Halbleiterschaltungsan­ ordnung nach Anspruch 1 mit den Schritten:
Bereitstellen eines CZ-Wafersubstrats mit Kristallfehlern;
Denudifizieren des CZ-Wafersubstrats zum Erzeugen einer fast kristallfehlerfreien oberen Siliziumschicht;
Vorsehen von Gräben oder Ringen als Rekombinationszone (RZ) um den Lastanschluß des Bauelementes, die tiefer als die de­ nudifizierte obere Siliziumschicht sind; und
Erstellen des Bauelementbereichs (20) in der oberen Silizium­ schicht.
14. Verfahren zur Herstellung einer Halbleiterschaltungsan­ ordnung nach Anspruch 1 mit den Schritten:
Bereitstellen eines Substrats (10, 15);
Erstellen des Bauelementbereichs (20) vorderseitig des Sub­ strats (10, 15);
Bestrahlen des Substrats (10, 15) zum Erzeugen der Rekombina­ tionszone (RZ), vorzugsweise durch Protonenbeschuß über die Rückseite erreichen.
15. Verfahren zur Herstellung einer Halbleiterschaltungsan­ ordnung nach Anspruch 1 mit den Schritten:
Bereitstellen eines Substrats (10, 15);
Erstellen des Bauelementbereichs (20) vorderseitig des Sub­ strats (10, 15);
rückseitiges Abschleifen des Substrats (10, 15) derart, daß die Diffusionslänge der vom Lastanschluß injizierten Minori­ tätsträger gleich der Scheibendicke ist; und
Vorsehen eines rückseitigen Spannungsversorgungsanschlusses (5) des Substrats (10, 15), so daß die Rekombinationszone (RZ) an der Rückseite des Substrats (10, 15) liegt.
DE10014659A 2000-03-24 2000-03-24 Halbleiterschaltungsanordnung und entsprechende Herstellungsverfahren Expired - Fee Related DE10014659C2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE10014659A DE10014659C2 (de) 2000-03-24 2000-03-24 Halbleiterschaltungsanordnung und entsprechende Herstellungsverfahren

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10014659A DE10014659C2 (de) 2000-03-24 2000-03-24 Halbleiterschaltungsanordnung und entsprechende Herstellungsverfahren

Publications (2)

Publication Number Publication Date
DE10014659A1 DE10014659A1 (de) 2001-10-11
DE10014659C2 true DE10014659C2 (de) 2002-08-01

Family

ID=7636192

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10014659A Expired - Fee Related DE10014659C2 (de) 2000-03-24 2000-03-24 Halbleiterschaltungsanordnung und entsprechende Herstellungsverfahren

Country Status (1)

Country Link
DE (1) DE10014659C2 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004032912A1 (de) * 2004-07-07 2006-01-26 Infineon Technologies Ag Halbleiterbauelementanordnung mit einer Schutzanordnung zur Reduzierung einer Minoritätsladungsträger-Injektion
US7439198B2 (en) 2004-06-15 2008-10-21 Infineon Technologies Ag Method for fabricating a buried metallic layer in a semiconductor body and semiconductor component having a buried metallic layer

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0130018D0 (en) 2001-12-15 2002-02-06 Koninkl Philips Electronics Nv Semiconductor devices and their manufacture
US7943960B2 (en) 2008-02-01 2011-05-17 Infineon Technologies Ag Integrated circuit arrangement including a protective structure
US7977768B2 (en) 2008-04-01 2011-07-12 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4920396A (en) * 1987-04-13 1990-04-24 Nissan Motor Company, Limited CMOS having buried layer for carrier recombination
EP0651442A1 (de) * 1993-10-29 1995-05-03 Kabushiki Kaisha Toshiba Intelligentes Leistungsbauelement
DE4411869A1 (de) * 1994-04-06 1995-10-12 Siemens Ag Integrierte Schaltungsanordnung zum Treiben einer induktiven Last
EP0889509A2 (de) * 1997-06-30 1999-01-07 Harris Corporation Kontrolle der Lebensdauer für Halbleiterbauelemente

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0821678B2 (ja) * 1987-05-29 1996-03-04 日産自動車株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4920396A (en) * 1987-04-13 1990-04-24 Nissan Motor Company, Limited CMOS having buried layer for carrier recombination
EP0651442A1 (de) * 1993-10-29 1995-05-03 Kabushiki Kaisha Toshiba Intelligentes Leistungsbauelement
DE4411869A1 (de) * 1994-04-06 1995-10-12 Siemens Ag Integrierte Schaltungsanordnung zum Treiben einer induktiven Last
EP0889509A2 (de) * 1997-06-30 1999-01-07 Harris Corporation Kontrolle der Lebensdauer für Halbleiterbauelemente

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7439198B2 (en) 2004-06-15 2008-10-21 Infineon Technologies Ag Method for fabricating a buried metallic layer in a semiconductor body and semiconductor component having a buried metallic layer
DE102004032912A1 (de) * 2004-07-07 2006-01-26 Infineon Technologies Ag Halbleiterbauelementanordnung mit einer Schutzanordnung zur Reduzierung einer Minoritätsladungsträger-Injektion
DE102004032912B4 (de) * 2004-07-07 2012-02-16 Infineon Technologies Ag Halbleiterbauelementanordnung mit einer Schutzanordnung zur Reduzierung einer Minoritätsladungsträger-Injektion

Also Published As

Publication number Publication date
DE10014659A1 (de) 2001-10-11

Similar Documents

Publication Publication Date Title
DE102006024504B4 (de) Leistungshalbleiterbauelement mit vertikaler Gatezone und Verfahren zur Herstellung desselben
DE102009038731B4 (de) Halbleiterbauelement mit Ladungsträgerkompensationsstruktur und Verfahren zur Herstellung eines Halbleiterbauelements
DE102015208097B4 (de) Herstellen einer Halbleitervorrichtung durch Epitaxie
DE3720156C2 (de)
DE102007020657B4 (de) Halbleiterbauelement mit einem Halbleiterkörper und Verfahren zur Herstellung desselben
DE19801999C2 (de) Halbleitereinrichtung mit hoher Spannungsfestigkeit
DE102010042998B4 (de) Siliciumcarbid-Halbleitervorrichtung
DE102005018378B4 (de) Halbleitervorrichtung der Bauart mit dielektrischer Isolierung
DE3738670C2 (de) Leitfähigkeitsmodulierter MOSFET
DE102014101951B4 (de) Superjunction-Halbleitervorrichtung mit Implantationszonen und Verfahren zu deren Herstellung
DE102008024464B4 (de) Halbleitervorrichtung
DE112016003510T5 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE19913375A1 (de) MOS-Transistorstruktur mit einer Trench-Gate-Elektrode und einem verringerten spezifischen Einschaltwiderstand und Verfahren zur Herstellung einer MOS-Transistorstruktur
DE112014001208B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102006051285A1 (de) MOS-Transistor mit einem Driftbereich und Verfahren zur Herstellung desselben
DE102019115161A1 (de) Leistungsvorrichtung mit superübergang und schottky-diode
DE112010005271T5 (de) Halbleitervorrichtungen
EP0748520B1 (de) Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit
DE69814619T2 (de) Siliziumkarbid feldgesteuerter zweipoliger schalter
DE102015212464B4 (de) Leistungshalbleiterrandstruktur und Verfahren zu deren Herstellung
DE112006001791T5 (de) Nicht-Punch-Through Hochspannungs-IGBT für Schaltnetzteile
DE102014101859B4 (de) Superjunction-Halbleitervorrichtung mit Überkompensationszonen und Verfahren zu deren Herstellung
DE112017000947T5 (de) Verbindungshalbleitervorrichtung und herstellungsverfahren für dieverbindungshalbleitervorrichtung
DE10225234B4 (de) Metalloxidhalbleitertransistor und Herstellungsverfahren für Selbigen
DE60030059T2 (de) Durchbruchsdiode und verfahren zur herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee