JPH113974A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH113974A JPH113974A JP9153593A JP15359397A JPH113974A JP H113974 A JPH113974 A JP H113974A JP 9153593 A JP9153593 A JP 9153593A JP 15359397 A JP15359397 A JP 15359397A JP H113974 A JPH113974 A JP H113974A
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Abstract
(57)【要約】
【課題】 薄いゲート絶縁膜が設けられたＭＯＳＦＥＴ
と厚いゲート絶縁膜が設けられたＭＯＳＦＥＴとを有す
る半導体集積回路装置において、スタンバイ電流を減少
させて消費電力の増加を抑えることができる技術を提供
する。 【解決手段】 ゲート長の短いＣＭＯＳＦＥＴを有する
内部回路では、素子間分離領域を構成する溝３に埋め込
まれた絶縁膜４の表面と半導体基板１の表面とがほぼ同
じ高さであり、また、絶縁膜４は局所的に薄くならない
ので、絶縁膜４の形状不良が起因の電界集中が抑えられ
て、ＭＯＳＦＥＴのＩds−Ｖg 特性でキンクの発生を防
ぐことができる。
と厚いゲート絶縁膜が設けられたＭＯＳＦＥＴとを有す
る半導体集積回路装置において、スタンバイ電流を減少
させて消費電力の増加を抑えることができる技術を提供
する。 【解決手段】 ゲート長の短いＣＭＯＳＦＥＴを有する
内部回路では、素子間分離領域を構成する溝３に埋め込
まれた絶縁膜４の表面と半導体基板１の表面とがほぼ同
じ高さであり、また、絶縁膜４は局所的に薄くならない
ので、絶縁膜４の形状不良が起因の電界集中が抑えられ
て、ＭＯＳＦＥＴのＩds−Ｖg 特性でキンクの発生を防
ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、ＣＭＯＳＦＥＴ
（Complementary Metal Oxide Semiconductor Field Ef
fect Transistor ）で構成された論理ＬＳＩ（Large Sc
ale Integrated Circuit）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
置およびその製造方法に関し、特に、ＣＭＯＳＦＥＴ
（Complementary Metal Oxide Semiconductor Field Ef
fect Transistor ）で構成された論理ＬＳＩ（Large Sc
ale Integrated Circuit）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ論理ＬＳＩ、およびＳＲＡＭ
（Static Random Access Memory ）またはＤＲＡＭ（Dy
namic Random Access Memory）を搭載したＣＭＯＳ論理
ＬＳＩにおいては、内部回路と入出力回路との電源電圧
が異なる場合がある。例えば、高速化を狙ったＣＭＯＳ
論理ＬＳＩでは、内部回路のＭＯＳＦＥＴのゲート電極
の長さ（ゲート長）は入出力回路のＭＯＳＦＥＴのゲー
ト長よりも短いので、内部回路のＭＯＳＦＥＴのソース
領域、ドレイン領域を構成する半導体領域の耐圧を確保
するために、内部回路の電源電圧は入出力回路の電源電
圧よりも低く設定される。
（Static Random Access Memory ）またはＤＲＡＭ（Dy
namic Random Access Memory）を搭載したＣＭＯＳ論理
ＬＳＩにおいては、内部回路と入出力回路との電源電圧
が異なる場合がある。例えば、高速化を狙ったＣＭＯＳ
論理ＬＳＩでは、内部回路のＭＯＳＦＥＴのゲート電極
の長さ（ゲート長）は入出力回路のＭＯＳＦＥＴのゲー
ト長よりも短いので、内部回路のＭＯＳＦＥＴのソース
領域、ドレイン領域を構成する半導体領域の耐圧を確保
するために、内部回路の電源電圧は入出力回路の電源電
圧よりも低く設定される。
【０００３】さらに、電源電圧の高い入出力回路のＭＯ
ＳＦＥＴのゲート絶縁膜の厚さを電源電圧の低い内部回
路のＭＯＳＦＥＴのゲート絶縁膜の厚さよりも厚くする
ことによって、ゲート絶縁膜の信頼度を確保している。
例えば、0.２μｍの長さのゲート電極が設けられたＣＭ
ＯＳＦＥＴを内部回路に有するＣＭＯＳ論理ＬＳＩで
は、内部回路の電源電圧は1.８Ｖ、入出力回路の電源電
圧は3.３Ｖであり、内部回路のＭＯＳＦＥＴのゲート絶
縁膜の厚さは約４ｎｍ、入出力回路のＭＯＳＦＥＴのゲ
ート絶縁膜の厚さは約８ｎｍである。
ＳＦＥＴのゲート絶縁膜の厚さを電源電圧の低い内部回
路のＭＯＳＦＥＴのゲート絶縁膜の厚さよりも厚くする
ことによって、ゲート絶縁膜の信頼度を確保している。
例えば、0.２μｍの長さのゲート電極が設けられたＣＭ
ＯＳＦＥＴを内部回路に有するＣＭＯＳ論理ＬＳＩで
は、内部回路の電源電圧は1.８Ｖ、入出力回路の電源電
圧は3.３Ｖであり、内部回路のＭＯＳＦＥＴのゲート絶
縁膜の厚さは約４ｎｍ、入出力回路のＭＯＳＦＥＴのゲ
ート絶縁膜の厚さは約８ｎｍである。
【０００４】ところで、厚さの異なる２種類のゲート絶
縁膜をシリコン単結晶で構成される半導体基板上に形成
する方法としては、まず、半導体基板の主面上の素子間
分離領域にＬＯＣＯＳ（Local Oxidation of Silicon）
酸化膜を形成した後、半導体基板に１回目の熱酸化処理
を施して半導体基板の表面に第１の酸化シリコン膜を形
成し、次いで、薄いゲート絶縁膜が形成される領域の第
１の酸化シリコン膜をウエットエッチングによって除去
し、次いで、再び、半導体基板に２回目の熱酸化処理を
施して半導体基板の表面に第２の酸化シリコン膜を形成
する方法が採用されている。
縁膜をシリコン単結晶で構成される半導体基板上に形成
する方法としては、まず、半導体基板の主面上の素子間
分離領域にＬＯＣＯＳ（Local Oxidation of Silicon）
酸化膜を形成した後、半導体基板に１回目の熱酸化処理
を施して半導体基板の表面に第１の酸化シリコン膜を形
成し、次いで、薄いゲート絶縁膜が形成される領域の第
１の酸化シリコン膜をウエットエッチングによって除去
し、次いで、再び、半導体基板に２回目の熱酸化処理を
施して半導体基板の表面に第２の酸化シリコン膜を形成
する方法が採用されている。
【０００５】すなわち、薄いゲート絶縁膜は２回目の熱
酸化処理で形成される第２の酸化シリコン膜によって構
成され、厚いゲート絶縁膜は１回目の熱酸化処理および
２回目の熱酸化処理で形成される第２の酸化シリコン膜
によって構成される。
酸化処理で形成される第２の酸化シリコン膜によって構
成され、厚いゲート絶縁膜は１回目の熱酸化処理および
２回目の熱酸化処理で形成される第２の酸化シリコン膜
によって構成される。
【０００６】なお、薄いゲート絶縁膜が設けられたＭＯ
ＳＦＥＴと厚いゲート絶縁膜が設けられたＭＯＳＦＥＴ
を有する半導体集積回路装置の例としては、日経マグロ
ウヒル社発行「日経マイクロデバイス」１９９６年３月
号、Ｐ５４〜Ｐ５９に記載されているＤＲＡＭ混載ロジ
ックがある。
ＳＦＥＴと厚いゲート絶縁膜が設けられたＭＯＳＦＥＴ
を有する半導体集積回路装置の例としては、日経マグロ
ウヒル社発行「日経マイクロデバイス」１９９６年３月
号、Ｐ５４〜Ｐ５９に記載されているＤＲＡＭ混載ロジ
ックがある。
【０００７】
【発明が解決しようとする課題】しかしながら、厚さの
異なるゲート絶縁膜を半導体基板上に形成する上記方法
では、薄いゲート絶縁膜が形成される領域の第１の酸化
シリコン膜をウエットエッチングによって除去する際、
素子間分離領域に形成されたＬＯＣＯＳ酸化膜が削れ
て、ＬＯＣＯＳ酸化膜の端部でＬＯＣＯＳ酸化膜の上面
が半導体基板の表面よりも下がってしまう。
異なるゲート絶縁膜を半導体基板上に形成する上記方法
では、薄いゲート絶縁膜が形成される領域の第１の酸化
シリコン膜をウエットエッチングによって除去する際、
素子間分離領域に形成されたＬＯＣＯＳ酸化膜が削れ
て、ＬＯＣＯＳ酸化膜の端部でＬＯＣＯＳ酸化膜の上面
が半導体基板の表面よりも下がってしまう。
【０００８】このため、ＬＯＣＯＳ酸化膜の端部に電界
が集中してＭＯＳＦＥＴのドレイン電流（Ｉds）−ゲー
ト電圧（Ｖg ）特性にキンク（Kink）が生じ、ＭＯＳＦ
ＥＴがオフ状態でもスタンバイ電流が流れて消費電力が
増加するという問題が生じた。
が集中してＭＯＳＦＥＴのドレイン電流（Ｉds）−ゲー
ト電圧（Ｖg ）特性にキンク（Kink）が生じ、ＭＯＳＦ
ＥＴがオフ状態でもスタンバイ電流が流れて消費電力が
増加するという問題が生じた。
【０００９】本発明の目的は、薄いゲート絶縁膜が設け
られたＭＯＳＦＥＴと厚いゲート絶縁膜が設けられたＭ
ＯＳＦＥＴとを有する半導体集積回路装置において、ス
タンバイ電流を減少させて消費電力の増加を抑えること
ができる技術を提供することにある。
られたＭＯＳＦＥＴと厚いゲート絶縁膜が設けられたＭ
ＯＳＦＥＴとを有する半導体集積回路装置において、ス
タンバイ電流を減少させて消費電力の増加を抑えること
ができる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、薄いゲート絶縁
膜が設けられたＭＯＳＦＥＴと厚いゲート絶縁膜が設け
られたＭＯＳＦＥＴとを有しており、隣接する半導体素
子間を電気的に絶縁する素子間分離領域は、半導体基板
に形成された溝に埋め込まれた絶縁膜によって構成され
ており、薄いゲート絶縁膜が形成された領域での絶縁膜
の表面と半導体基板の表面とがほぼ同じ高さである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、薄いゲート絶縁
膜が設けられたＭＯＳＦＥＴと厚いゲート絶縁膜が設け
られたＭＯＳＦＥＴとを有しており、隣接する半導体素
子間を電気的に絶縁する素子間分離領域は、半導体基板
に形成された溝に埋め込まれた絶縁膜によって構成され
ており、薄いゲート絶縁膜が形成された領域での絶縁膜
の表面と半導体基板の表面とがほぼ同じ高さである。
【００１２】（２）本発明の半導体集積回路装置の製造
方法は、まず、半導体基板上に第１の窒化シリコン膜を
堆積した後、第１の窒化シリコン膜および半導体基板を
順次加工して半導体基板の素子間分離領域に溝を形成す
る。次に、半導体基板上に絶縁膜を堆積した後、薄いゲ
ート絶縁膜が形成される領域の溝の上に第２の窒化シリ
コン膜を形成し、次いで、第２の窒化シリコン膜および
絶縁膜の表面を研磨して、上記溝に絶縁膜を埋め込む。
次に、第１、第２の窒化シリコン膜を除去した後に、半
導体基板に第１の熱酸化処理を施して、半導体基板の表
面に第１の酸化シリコン膜を形成した後、薄いゲート絶
縁膜が形成される領域の第１の酸化シリコン膜を除去
し、次いで、半導体基板に第２の熱酸化処理を施して、
半導体基板の表面に第２の酸化シリコン膜を形成するこ
とにより、第２の熱酸化処理によって形成される薄いゲ
ート絶縁膜、ならびに第１の熱酸化処理および第２の熱
酸化処理によって形成される厚いゲート絶縁膜を設ける
ものである。
方法は、まず、半導体基板上に第１の窒化シリコン膜を
堆積した後、第１の窒化シリコン膜および半導体基板を
順次加工して半導体基板の素子間分離領域に溝を形成す
る。次に、半導体基板上に絶縁膜を堆積した後、薄いゲ
ート絶縁膜が形成される領域の溝の上に第２の窒化シリ
コン膜を形成し、次いで、第２の窒化シリコン膜および
絶縁膜の表面を研磨して、上記溝に絶縁膜を埋め込む。
次に、第１、第２の窒化シリコン膜を除去した後に、半
導体基板に第１の熱酸化処理を施して、半導体基板の表
面に第１の酸化シリコン膜を形成した後、薄いゲート絶
縁膜が形成される領域の第１の酸化シリコン膜を除去
し、次いで、半導体基板に第２の熱酸化処理を施して、
半導体基板の表面に第２の酸化シリコン膜を形成するこ
とにより、第２の熱酸化処理によって形成される薄いゲ
ート絶縁膜、ならびに第１の熱酸化処理および第２の熱
酸化処理によって形成される厚いゲート絶縁膜を設ける
ものである。
【００１３】上記した手段によれば、第２の窒化シリコ
ン膜および絶縁膜の表面を研磨して、半導体基板に設け
られた溝に絶縁膜を埋め込む際、溝が形成されていない
半導体基板の表面には第１の窒化シリコン膜が残る。こ
こで、第２の窒化シリコン膜が上記研磨時のストッパと
なるので、上記第１の窒化シリコン膜の厚さは、薄いゲ
ート絶縁膜が形成される領域では厚く、厚いゲート絶縁
膜が形成される領域では薄くなる。
ン膜および絶縁膜の表面を研磨して、半導体基板に設け
られた溝に絶縁膜を埋め込む際、溝が形成されていない
半導体基板の表面には第１の窒化シリコン膜が残る。こ
こで、第２の窒化シリコン膜が上記研磨時のストッパと
なるので、上記第１の窒化シリコン膜の厚さは、薄いゲ
ート絶縁膜が形成される領域では厚く、厚いゲート絶縁
膜が形成される領域では薄くなる。
【００１４】従って、この後、第１の窒化シリコン膜を
除去すると、薄いゲート絶縁膜が形成される領域では、
溝に埋め込まれた絶縁膜の表面は半導体基板の表面より
も高くなり、また、厚いゲート絶縁膜が形成される領域
では、溝に埋め込まれた絶縁膜の表面と半導体基板の表
面とがほぼ同じ高さとなる。
除去すると、薄いゲート絶縁膜が形成される領域では、
溝に埋め込まれた絶縁膜の表面は半導体基板の表面より
も高くなり、また、厚いゲート絶縁膜が形成される領域
では、溝に埋め込まれた絶縁膜の表面と半導体基板の表
面とがほぼ同じ高さとなる。
【００１５】さらに、この後、半導体基板に第１の熱酸
化処理を施して半導体基板の表面に第１の酸化シリコン
膜を形成し、次いで、薄いゲート絶縁膜が形成される領
域の第１の酸化シリコン膜を除去しても、溝に埋め込ま
れた絶縁膜は局所的に薄くならず、薄いゲート絶縁膜が
形成される領域の溝に埋め込まれた絶縁膜の表面と半導
体基板の表面とがほぼ同じ高さとなる。
化処理を施して半導体基板の表面に第１の酸化シリコン
膜を形成し、次いで、薄いゲート絶縁膜が形成される領
域の第１の酸化シリコン膜を除去しても、溝に埋め込ま
れた絶縁膜は局所的に薄くならず、薄いゲート絶縁膜が
形成される領域の溝に埋め込まれた絶縁膜の表面と半導
体基板の表面とがほぼ同じ高さとなる。
【００１６】従って、素子間分離領域を構成する絶縁膜
の形状不良が起因の電界集中が抑えられて、ＭＯＳＦＥ
ＴのＩds−Ｖg 特性でのキンクの発生を防ぐことができ
るので、ＭＯＳＦＥＴがオフ状態でのスタンバイ電流は
減少し消費電力の増加を抑えることができる。
の形状不良が起因の電界集中が抑えられて、ＭＯＳＦＥ
ＴのＩds−Ｖg 特性でのキンクの発生を防ぐことができ
るので、ＭＯＳＦＥＴがオフ状態でのスタンバイ電流は
減少し消費電力の増加を抑えることができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１８】図１は、本発明の一実施の形態であるＣＭ
ＯＳ論理ＬＳＩの内部回路および入出力回路を示す半導
体基板の要部断面図である。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
ＯＳ論理ＬＳＩの内部回路および入出力回路を示す半導
体基板の要部断面図である。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１９】図１に示すように、ゲート長の短いＣＭＯ
ＳＦＥＴを有する内部回路では、第２の熱酸化処理によ
って形成される、例えば約４ｎｍの厚さの薄いゲート絶
縁膜１１が設けられており、ゲート長の長いＣＭＯＳＦ
ＥＴを有する入出力回路では、第１の熱酸化処理および
第２の熱酸化処理によって形成される、例えば約８ｎｍ
の厚さの厚いゲート絶縁膜１２が設けられている。ま
た、隣接するＭＯＳＦＥＴ間を互いに電気的に絶縁する
ために設けられる素子間分離領域は、半導体基板１に形
成された溝３に埋め込まれた絶縁膜４によって構成され
ている。さらに、内部回路においては溝３に埋め込まれ
た絶縁膜４の表面と半導体基板１の表面とがほぼ同じ高
さであり、また、内部回路の半導体基板１の表面は入出
力回路の半導体基板１の表面よりも低く、その標高差
（ｈ）は３０ｎｍ以下である。
ＳＦＥＴを有する内部回路では、第２の熱酸化処理によ
って形成される、例えば約４ｎｍの厚さの薄いゲート絶
縁膜１１が設けられており、ゲート長の長いＣＭＯＳＦ
ＥＴを有する入出力回路では、第１の熱酸化処理および
第２の熱酸化処理によって形成される、例えば約８ｎｍ
の厚さの厚いゲート絶縁膜１２が設けられている。ま
た、隣接するＭＯＳＦＥＴ間を互いに電気的に絶縁する
ために設けられる素子間分離領域は、半導体基板１に形
成された溝３に埋め込まれた絶縁膜４によって構成され
ている。さらに、内部回路においては溝３に埋め込まれ
た絶縁膜４の表面と半導体基板１の表面とがほぼ同じ高
さであり、また、内部回路の半導体基板１の表面は入出
力回路の半導体基板１の表面よりも低く、その標高差
（ｈ）は３０ｎｍ以下である。
【００２０】本実施の形態であるＣＭＯＳ論理ＬＳＩの
内部回路および入出力回路の製造方法を図２〜図７に示
す半導体基板の要部断面図を用いて説明する。
内部回路および入出力回路の製造方法を図２〜図７に示
す半導体基板の要部断面図を用いて説明する。
【００２１】まず、図２に示すように、ｎ型シリコン単
結晶で構成される半導体基板１上に第１の窒化シリコン
膜２を堆積した後、パターニングされたフォトレジスト
をマスクにして、この第１の窒化シリコン膜２をエッチ
ングし、半導体素子が形成される活性領域のみに第１の
窒化シリコン膜２を残す。次いで、第１の窒化シリコン
膜が除去された半導体基板１に溝３を形成する。窒化シ
リコン膜２の厚さは、例えば７０ｎｍであり、溝３の深
さは、例えば0.３５μｍである。
結晶で構成される半導体基板１上に第１の窒化シリコン
膜２を堆積した後、パターニングされたフォトレジスト
をマスクにして、この第１の窒化シリコン膜２をエッチ
ングし、半導体素子が形成される活性領域のみに第１の
窒化シリコン膜２を残す。次いで、第１の窒化シリコン
膜が除去された半導体基板１に溝３を形成する。窒化シ
リコン膜２の厚さは、例えば７０ｎｍであり、溝３の深
さは、例えば0.３５μｍである。
【００２２】次に、半導体基板１上に厚さ３５０〜５０
０ｎｍの絶縁膜４、例えば酸化シリコン膜を堆積した
後、内部回路の半導体基板１に設けられた溝３の上のみ
に、例えば１７０ｎｍの厚さの第２の窒化シリコン膜５
を形成する。この第２の窒化シリコン膜５は、後に絶縁
膜４の表面を研磨する際の平坦性を向上するために設け
られる。
０ｎｍの絶縁膜４、例えば酸化シリコン膜を堆積した
後、内部回路の半導体基板１に設けられた溝３の上のみ
に、例えば１７０ｎｍの厚さの第２の窒化シリコン膜５
を形成する。この第２の窒化シリコン膜５は、後に絶縁
膜４の表面を研磨する際の平坦性を向上するために設け
られる。
【００２３】次に、図３に示すように、化学的機械研磨
（Chemical Mechanical Polishing）法によって第２の
窒化シリコン膜５および絶縁膜４の表面を第１の窒化シ
リコン膜２が露出するまで研磨することによって、溝３
を絶縁膜４で埋め込み、溝３に埋め込まれた絶縁膜４に
よって素子間分離領域を構成する。なお、内部回路に設
けられた第２の窒化シリコン膜５が上記研磨時のストッ
パとなるので、内部回路での第１の窒化シリコン膜２は
厚く、入出力回路での第１の窒化シリコン膜２は薄くな
る。
（Chemical Mechanical Polishing）法によって第２の
窒化シリコン膜５および絶縁膜４の表面を第１の窒化シ
リコン膜２が露出するまで研磨することによって、溝３
を絶縁膜４で埋め込み、溝３に埋め込まれた絶縁膜４に
よって素子間分離領域を構成する。なお、内部回路に設
けられた第２の窒化シリコン膜５が上記研磨時のストッ
パとなるので、内部回路での第１の窒化シリコン膜２は
厚く、入出力回路での第１の窒化シリコン膜２は薄くな
る。
【００２４】次いで、図４に示すように、熱リン酸によ
って窒化シリコン膜２を除去する。ここで、内部回路で
は溝３に埋め込まれた絶縁膜４の表面は半導体基板１の
表面よりも高くなり、入出力回路では溝３に埋め込まれ
た絶縁膜４の表面は半導体基板１の表面とほぼ同じ高さ
となる。この後、半導体基板１に不純物のイオン打ち込
み法を用いた自己整合法でｐ型ウエル６とｎ型ウエル７
を形成する。
って窒化シリコン膜２を除去する。ここで、内部回路で
は溝３に埋め込まれた絶縁膜４の表面は半導体基板１の
表面よりも高くなり、入出力回路では溝３に埋め込まれ
た絶縁膜４の表面は半導体基板１の表面とほぼ同じ高さ
となる。この後、半導体基板１に不純物のイオン打ち込
み法を用いた自己整合法でｐ型ウエル６とｎ型ウエル７
を形成する。
【００２５】次に、図示はしないが、ｐ型ウエル６とｎ
型ウエル７のそれぞれのチャネル領域へｐ型不純物（例
えば、ボロン（Ｂ））を導入してしきい値電圧制御層を
形成した後、第１の熱酸化処理を半導体基板１に施して
ｐ型ウエル６とｎ型ウエル７の表面に約５ｎｍの厚さの
第１の酸化シリコン膜８を形成する。
型ウエル７のそれぞれのチャネル領域へｐ型不純物（例
えば、ボロン（Ｂ））を導入してしきい値電圧制御層を
形成した後、第１の熱酸化処理を半導体基板１に施して
ｐ型ウエル６とｎ型ウエル７の表面に約５ｎｍの厚さの
第１の酸化シリコン膜８を形成する。
【００２６】次に、図５に示すように、入出力回路にフ
ォトレジスト９を形成し、フォトレジスト９をマスクに
して、フッ酸（ＨＦ）を含んだ水溶液で内部回路の第１
の酸化シリコン膜８および絶縁膜４の表面をエッチング
する。
ォトレジスト９を形成し、フォトレジスト９をマスクに
して、フッ酸（ＨＦ）を含んだ水溶液で内部回路の第１
の酸化シリコン膜８および絶縁膜４の表面をエッチング
する。
【００２７】次いで、図６に示すように、フォトレジス
ト９を除いた後、第２の熱酸化処理を半導体基板１に施
して、内部回路のｐ型ウエル６とｎ型ウエル７の表面に
約４ｎｍの厚さの第２の酸化シリコン膜１０ａを形成
し、入出力回路のｐ型ウエル６の表面に約８ｎｍの厚さ
の第２の酸化シリコン膜１０ｂを形成する。
ト９を除いた後、第２の熱酸化処理を半導体基板１に施
して、内部回路のｐ型ウエル６とｎ型ウエル７の表面に
約４ｎｍの厚さの第２の酸化シリコン膜１０ａを形成
し、入出力回路のｐ型ウエル６の表面に約８ｎｍの厚さ
の第２の酸化シリコン膜１０ｂを形成する。
【００２８】すなわち、内部回路の薄いゲート絶縁膜１
１は、第２の熱酸化処理によって形成される第２の酸化
シリコン膜１０ａによって構成され、入出力回路の厚い
ゲート絶縁膜１２は、第１の熱酸化処理および第２の熱
酸化処理によって形成される第２の酸化シリコン膜１０
ｂによって構成される。
１は、第２の熱酸化処理によって形成される第２の酸化
シリコン膜１０ａによって構成され、入出力回路の厚い
ゲート絶縁膜１２は、第１の熱酸化処理および第２の熱
酸化処理によって形成される第２の酸化シリコン膜１０
ｂによって構成される。
【００２９】次に、図７に示すように、半導体基板１上
にＣＶＤ（Chemical Vapor Deposition ）法によってリ
ン（Ｐ）が導入された多結晶シリコン膜を堆積した後、
パターニングされたフォトレジストをマスクにして、こ
の多結晶シリコン膜をエッチングし、多結晶シリコン膜
によって構成されるゲート電極１３を形成する。
にＣＶＤ（Chemical Vapor Deposition ）法によってリ
ン（Ｐ）が導入された多結晶シリコン膜を堆積した後、
パターニングされたフォトレジストをマスクにして、こ
の多結晶シリコン膜をエッチングし、多結晶シリコン膜
によって構成されるゲート電極１３を形成する。
【００３０】次に、ゲート電極１３をマスクにしてｐ型
ウエル６にｎ型不純物（例えば、Ｐ）を導入し、ｎチャ
ネル型ＭＩＳＦＥＴのソース領域、ドレイン領域の一部
を構成する低濃度のｎ- 型半導体領域１４を形成する。
同様に、ゲート電極１３をマスクにしてｎ型ウエル７に
ｐ型不純物（例えば、フッ化ボロン（ＢＦ2 ））を導入
し、ｐチャネル型ＭＩＳＦＥＴのソース領域、ドレイン
領域の一部を構成する低濃度のｐ- 型半導体領域１５を
形成する。
ウエル６にｎ型不純物（例えば、Ｐ）を導入し、ｎチャ
ネル型ＭＩＳＦＥＴのソース領域、ドレイン領域の一部
を構成する低濃度のｎ- 型半導体領域１４を形成する。
同様に、ゲート電極１３をマスクにしてｎ型ウエル７に
ｐ型不純物（例えば、フッ化ボロン（ＢＦ2 ））を導入
し、ｐチャネル型ＭＩＳＦＥＴのソース領域、ドレイン
領域の一部を構成する低濃度のｐ- 型半導体領域１５を
形成する。
【００３１】次に、半導体基板１上にＣＶＤ法で堆積し
た酸化シリコン膜をＲＩＥ（Reactive Ion Etching）法
でエッチングして、ゲート電極１３の側壁にサイドウォ
ールスペーサ１６を形成する。
た酸化シリコン膜をＲＩＥ（Reactive Ion Etching）法
でエッチングして、ゲート電極１３の側壁にサイドウォ
ールスペーサ１６を形成する。
【００３２】次に、ゲート電極１３およびサイドウォー
ルスペーサ１６をマスクにして、ｐ型ウエル６にｎ型不
純物（例えば、砒素（Ａｓ））を導入し、ｎチャネル型
ＭＩＳＦＥＴのソース領域、ドレイン領域の他の一部を
構成する高濃度のｎ+ 型半導体領域１７を形成する。同
様に、ゲート電極１３およびサイドウォールスペーサ１
６をマスクにして、ｎ型ウエル７にｐ型不純物（例え
ば、ＢＦ2 ）を導入し、ｐチャネル型ＭＩＳＦＥＴのソ
ース領域、ドレイン領域の他の一部を構成する高濃度の
ｐ+ 型半導体領域１８を形成する。
ルスペーサ１６をマスクにして、ｐ型ウエル６にｎ型不
純物（例えば、砒素（Ａｓ））を導入し、ｎチャネル型
ＭＩＳＦＥＴのソース領域、ドレイン領域の他の一部を
構成する高濃度のｎ+ 型半導体領域１７を形成する。同
様に、ゲート電極１３およびサイドウォールスペーサ１
６をマスクにして、ｎ型ウエル７にｐ型不純物（例え
ば、ＢＦ2 ）を導入し、ｐチャネル型ＭＩＳＦＥＴのソ
ース領域、ドレイン領域の他の一部を構成する高濃度の
ｐ+ 型半導体領域１８を形成する。
【００３３】次に、厚さ３０〜５０ｎｍのチタン膜（図
示せず）をスパッタリング法またはＣＶＤ法によって半
導体基板１上に堆積する。その後、窒素雰囲気中で６０
０〜７００℃の温度で熱処理（第１アニール）を行な
う。この第１アニールによって、高抵抗のチタンシリサ
イド膜（ＴｉＳｉx （０＜ｘ＜２））をｎチャネル型Ｍ
ＩＳＦＥＴのゲート電極１３の表面およびｎ+ 型半導体
領域１７の表面、ならびにｐチャネル型ＭＩＳＦＥＴの
ゲート電極１３の表面およびｐ+ 型半導体領域１８の表
面に形成する。
示せず）をスパッタリング法またはＣＶＤ法によって半
導体基板１上に堆積する。その後、窒素雰囲気中で６０
０〜７００℃の温度で熱処理（第１アニール）を行な
う。この第１アニールによって、高抵抗のチタンシリサ
イド膜（ＴｉＳｉx （０＜ｘ＜２））をｎチャネル型Ｍ
ＩＳＦＥＴのゲート電極１３の表面およびｎ+ 型半導体
領域１７の表面、ならびにｐチャネル型ＭＩＳＦＥＴの
ゲート電極１３の表面およびｐ+ 型半導体領域１８の表
面に形成する。
【００３４】次に、未反応のチタン膜をＨ2 Ｏ2 ：ＮＨ
4 ＯＨ：Ｈ2 Ｏ液で除去した後、窒素雰囲気中で８００
〜９００℃の温度で熱処理（第２アニール）を行ない、
上記高抵抗のチタンシリサイド膜を低抵抗のチタンシリ
サイド膜（ＴｉＳｉ2 ）１９に変える。
4 ＯＨ：Ｈ2 Ｏ液で除去した後、窒素雰囲気中で８００
〜９００℃の温度で熱処理（第２アニール）を行ない、
上記高抵抗のチタンシリサイド膜を低抵抗のチタンシリ
サイド膜（ＴｉＳｉ2 ）１９に変える。
【００３５】その後、半導体基板１上に窒化シリコン膜
２０および層間絶縁膜２１を順次堆積した後、層間絶縁
膜２１および窒化シリコン膜２０を順次エッチングして
コンタクトホール２２を開孔した後、層間絶縁膜２１上
に堆積した金属膜（図示せず）をエッチングして配線層
２３を形成することにより、前記図１に示したＣＭＯＳ
論理ＬＳＩの内部回路および入出力回路が完成する。
２０および層間絶縁膜２１を順次堆積した後、層間絶縁
膜２１および窒化シリコン膜２０を順次エッチングして
コンタクトホール２２を開孔した後、層間絶縁膜２１上
に堆積した金属膜（図示せず）をエッチングして配線層
２３を形成することにより、前記図１に示したＣＭＯＳ
論理ＬＳＩの内部回路および入出力回路が完成する。
【００３６】なお、本実施の形態では、第１の窒化シリ
コン膜２を除去した後、半導体基板１に不純物イオンを
打ち込みｐ型ウエル６およびｎ型ウエル７形成したが、
不純物イオンを打ち込む際、半導体基板１に生じる欠陥
を防止するため、第１の窒化シリコン膜２を除去した
後、半導体基板１の表面に約１０ｎｍのスルー酸化シリ
コン膜を形成し、このスルー酸化シリコン膜を通して半
導体基板１に不純物イオンを打ち込んでもよい。
コン膜２を除去した後、半導体基板１に不純物イオンを
打ち込みｐ型ウエル６およびｎ型ウエル７形成したが、
不純物イオンを打ち込む際、半導体基板１に生じる欠陥
を防止するため、第１の窒化シリコン膜２を除去した
後、半導体基板１の表面に約１０ｎｍのスルー酸化シリ
コン膜を形成し、このスルー酸化シリコン膜を通して半
導体基板１に不純物イオンを打ち込んでもよい。
【００３７】また、第２の酸化シリコン膜１０ａ，１０
ｂを形成した後、酸化窒素（Ｎ2 ＯまたはＮＯ）雰囲気
中で半導体基板１に熱処理を施して、半導体基板１と第
２の酸化シリコン膜１０ａ，１０ｂとの界面に窒素を導
入し、ホットエレクトロン耐性を向上してもよい。
ｂを形成した後、酸化窒素（Ｎ2 ＯまたはＮＯ）雰囲気
中で半導体基板１に熱処理を施して、半導体基板１と第
２の酸化シリコン膜１０ａ，１０ｂとの界面に窒素を導
入し、ホットエレクトロン耐性を向上してもよい。
【００３８】また、ゲート電極１３を形成した後、ｎチ
ャネル型ＭＯＳＦＥＴのゲート電極１３を構成する多結
晶シリコン膜にｎ型の不純物、例えばＰを導入してｎゲ
ートを形成し、また、ｐチャネル型ＭＯＳＦＥＴのゲー
ト電極１３を構成する多結晶シリコン膜にｐ型の不純
物、例えばボロン（Ｂ）を導入してｐゲートを形成し
て、表面チャネルとしてもよい。
ャネル型ＭＯＳＦＥＴのゲート電極１３を構成する多結
晶シリコン膜にｎ型の不純物、例えばＰを導入してｎゲ
ートを形成し、また、ｐチャネル型ＭＯＳＦＥＴのゲー
ト電極１３を構成する多結晶シリコン膜にｐ型の不純
物、例えばボロン（Ｂ）を導入してｐゲートを形成し
て、表面チャネルとしてもよい。
【００３９】このように、本実施の形態によれば、内部
回路に形成された第１の酸化シリコン膜８をエッチング
する際、溝３に埋め込まれた絶縁膜４の表面もエッチン
グされるが、溝３に埋め込まれた絶縁膜４は局所的に薄
くならず、さらに、絶縁膜４の表面と半導体基板１の表
面とがほぼ同じ高さとなる。従って、素子間分離領域を
構成する絶縁膜４の形状不良が起因の電界集中が抑えら
れて、ＭＯＳＦＥＴのＩds−Ｖg 特性でのキンクの発生
を防ぐことができるので、ＭＯＳＦＥＴがオフ状態での
スタンバイ電流は減少し消費電力の増加を抑えることが
できる。
回路に形成された第１の酸化シリコン膜８をエッチング
する際、溝３に埋め込まれた絶縁膜４の表面もエッチン
グされるが、溝３に埋め込まれた絶縁膜４は局所的に薄
くならず、さらに、絶縁膜４の表面と半導体基板１の表
面とがほぼ同じ高さとなる。従って、素子間分離領域を
構成する絶縁膜４の形状不良が起因の電界集中が抑えら
れて、ＭＯＳＦＥＴのＩds−Ｖg 特性でのキンクの発生
を防ぐことができるので、ＭＯＳＦＥＴがオフ状態での
スタンバイ電流は減少し消費電力の増加を抑えることが
できる。
【００４０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４２】本発明によれば、薄いゲート絶縁膜が設け
られたＭＯＳＦＥＴと厚いゲート絶縁膜が設けられたＭ
ＯＳＦＥＴとを有する半導体集積回路装置において、素
子間分離領域を構成する絶縁膜の形状不良が起因の電界
集中が抑えられて、ＭＯＳＦＥＴのＩds−Ｖg 特性にキ
ンクが発生するのを防ぐことができるので、スタンバイ
電流を減少させて消費電力の増加を抑えることができ
る。
られたＭＯＳＦＥＴと厚いゲート絶縁膜が設けられたＭ
ＯＳＦＥＴとを有する半導体集積回路装置において、素
子間分離領域を構成する絶縁膜の形状不良が起因の電界
集中が抑えられて、ＭＯＳＦＥＴのＩds−Ｖg 特性にキ
ンクが発生するのを防ぐことができるので、スタンバイ
電流を減少させて消費電力の増加を抑えることができ
る。
【図１】本発明の一実施の形態であるＣＭＯＳ論理ＬＳ
Ｉの内部回路および入出力回路を示す半導体基板の要部
断面図である。
Ｉの内部回路および入出力回路を示す半導体基板の要部
断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳ論理ＬＳ
Ｉの内部回路および入出力回路の製造方法を示す半導体
基板の要部断面図である。
Ｉの内部回路および入出力回路の製造方法を示す半導体
基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳ論理ＬＳ
Ｉの内部回路および入出力回路の製造方法を示す半導体
基板の要部断面図である。
Ｉの内部回路および入出力回路の製造方法を示す半導体
基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳ論理ＬＳ
Ｉの内部回路および入出力回路の製造方法を示す半導体
基板の要部断面図である。
Ｉの内部回路および入出力回路の製造方法を示す半導体
基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳ論理ＬＳ
Ｉの内部回路および入出力回路の製造方法を示す半導体
基板の要部断面図である。
Ｉの内部回路および入出力回路の製造方法を示す半導体
基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳ論理ＬＳ
Ｉの内部回路および入出力回路の製造方法を示す半導体
基板の要部断面図である。
Ｉの内部回路および入出力回路の製造方法を示す半導体
基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳ論理ＬＳ
Ｉの内部回路および入出力回路の製造方法を示す半導体
基板の要部断面図である。
Ｉの内部回路および入出力回路の製造方法を示す半導体
基板の要部断面図である。
１ 半導体基板 ２ 第１の窒化シリコン膜 ３ 溝 ４ 絶縁膜 ５ 第２の窒化シリコン膜 ６ ｐ型ウエル ７ ｎ型ウエル ８ 第１の酸化シリコン膜 ９ フォトレジスト １０ａ 第２の酸化シリコン膜 １０ｂ 第２の酸化シリコン膜 １１ 薄いゲート絶縁膜 １２ 厚いゲート絶縁膜 １３ ゲート電極 １４ ｎ- 型半導体領域 １５ ｐ- 型半導体領域 １６ サイドウォールスペーサ １７ ｎ+ 型半導体領域 １８ ｐ+ 型半導体領域 １９ チタンシリサイド膜 ２０ 窒化シリコン膜 ２１ 層間絶縁膜 ２２ コンタクトホール ２３ 配線層 ｈ 内部回路の半導体基板の表面と入出力回路の半導体
基板の表面との標高差
基板の表面との標高差
Claims (7)
- 【請求項１】 薄いゲート絶縁膜が設けられたＭＯＳＦ
ＥＴと厚いゲート絶縁膜が設けられたＭＯＳＦＥＴとを
有する半導体集積回路装置であって、隣接する半導体素
子間を電気的に絶縁する素子間分離領域は、半導体基板
に形成された溝に埋め込まれた絶縁膜によって構成され
ており、前記薄いゲート絶縁膜が形成された領域での前
記絶縁膜の表面と前記半導体基板の表面とがほぼ同じ高
さであることを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記薄いゲート絶縁膜が形成された領域の前記半
導体基板の表面と、前記厚いゲート絶縁膜が形成された
領域の前記半導体基板の表面との標高差が３０ｎｍ以下
であることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記薄いゲート絶縁膜と前記半導体基板との界面
および前記厚いゲート絶縁膜と前記半導体基板との界面
に窒素が導入されていることを特徴とする半導体集積回
路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置にお
いて、前記薄いゲート絶縁膜が設けられたＭＯＳＦＥＴ
および前記厚いゲート絶縁膜が設けられたＭＯＳＦＥＴ
は、それぞれ表面チャネル型ＭＯＳＦＥＴまたは埋め込
みチャネル型ＭＯＳＦＥＴであることを特徴とする半導
体集積回路装置。 - 【請求項５】 薄いゲート絶縁膜が設けられたＭＯＳＦ
ＥＴと厚いゲート絶縁膜が設けられたＭＯＳＦＥＴとを
有する半導体集積回路装置の製造方法であって、(a) 半
導体基板の素子間分離領域に溝を形成した後、前記溝に
絶縁膜を埋め込む工程と、(b) 前記半導体基板に第１の
熱酸化処理を施して、前記半導体基板の表面に第１の酸
化シリコン膜を形成する工程と、(c) 前記薄いゲート絶
縁膜が形成される領域の前記第１の酸化シリコン膜を除
去する工程と、(d) 前記半導体基板に第２の熱酸化処理
を施して、前記半導体基板の表面に第２の酸化シリコン
膜を形成する工程とを有することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項６】 薄いゲート絶縁膜が設けられたＭＯＳＦ
ＥＴと厚いゲート絶縁膜が設けられたＭＯＳＦＥＴとを
有する半導体集積回路装置の製造方法であって、(a) 半
導体基板上に第１の窒化シリコン膜を堆積した後、前記
第１の窒化シリコン膜および前記半導体基板を順次加工
して前記半導体基板の素子間分離領域に溝を形成する工
程と、(b) 前記半導体基板上に絶縁膜を堆積した後、前
記薄いゲート絶縁膜が形成される領域の前記溝の上に第
２の窒化シリコン膜を形成する工程と、(c) 前記第２の
窒化シリコン膜および前記絶縁膜の表面を研磨して、前
記溝に前記絶縁膜を埋め込む工程と、(d) 前記半導体基
板に第１の熱酸化処理を施して、前記半導体基板の表面
に第１の酸化シリコン膜を形成する工程と、(e) 前記薄
いゲート絶縁膜が形成される領域の前記第１の酸化シリ
コン膜を除去する工程と、(f) 前記半導体基板に第２の
熱酸化処理を施して、前記半導体基板の表面に第２の酸
化シリコン膜を形成する工程とを有することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項７】 請求項５または６記載の半導体集積回路
装置の製造方法において、前記絶縁膜は酸化シリコン膜
であることを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9153593A JPH113974A (ja) | 1997-06-11 | 1997-06-11 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9153593A JPH113974A (ja) | 1997-06-11 | 1997-06-11 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113974A true JPH113974A (ja) | 1999-01-06 |
Family
ID=15565890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9153593A Pending JPH113974A (ja) | 1997-06-11 | 1997-06-11 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113974A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020007848A (ko) * | 2000-07-19 | 2002-01-29 | 박종섭 | 반도체 소자 및 그의 제조 방법 |
| US6380020B1 (en) | 1999-06-08 | 2002-04-30 | Nec Corporation | Method for fabricating a semiconductor device having a device isolation insulating film |
| JP2005353892A (ja) * | 2004-06-11 | 2005-12-22 | Seiko Epson Corp | 半導体基板、半導体装置及びその製造方法 |
| CN108352690A (zh) * | 2015-10-12 | 2018-07-31 | 住友电装株式会社 | 用于车辆配电装置的高度减小的继电器块 |
-
1997
- 1997-06-11 JP JP9153593A patent/JPH113974A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380020B1 (en) | 1999-06-08 | 2002-04-30 | Nec Corporation | Method for fabricating a semiconductor device having a device isolation insulating film |
| KR20020007848A (ko) * | 2000-07-19 | 2002-01-29 | 박종섭 | 반도체 소자 및 그의 제조 방법 |
| JP2005353892A (ja) * | 2004-06-11 | 2005-12-22 | Seiko Epson Corp | 半導体基板、半導体装置及びその製造方法 |
| CN108352690A (zh) * | 2015-10-12 | 2018-07-31 | 住友电装株式会社 | 用于车辆配电装置的高度减小的继电器块 |
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