JP2003523629A - Ｃｍｏｓデバイスにおけるストレス誘発転位を除去する方法 - Google Patents

Ｃｍｏｓデバイスにおけるストレス誘発転位を除去する方法

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Abstract

(57)【要約】 半導体処理の際に基板に形成されるストレス転位は、基板上に粘性酸化物を流す高温犠牲後酸化物アニール処理を基板に施すことによって、完全に解消しないまでもかなり減少する。１つの例示実施形態では、半導体構造体を形成する方法は、第１の酸化物層を基板上に形成するステップと、第１の誘電性材料層をこの第１の酸化物層上に形成するステップとを含んでいる。次に、酸化物層と誘電物層をエッチングして開口を形成し、これによって基板を露出する。所望の深さを持つ溝を基板のこの開口に形成し、次に、この溝に絶縁性材料を堆積させる。次に、この第１の誘電物層と、絶縁性材料の一部と、が除去されて、溝の内部に絶縁性材料を一部残す。埋め込み型ＤＲＡＭを有する論理回路やスタンドアローン型論理回路やスタンドアローンＤＲＡＭ回路などが応用分野に含まれる。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、一般的には半導体デバイスとその製造に関し、より詳しくは、半導
体デバイスにおけるストレス誘発転位を減少させてその性能を向上させる方法に
関する。
【０００２】 （背景技術） 電子業界は、相変わらず、より高い機能性を持つデバイスをよりコンパクトな
面積で実現する半導体技術の進歩に依存している。多くの応用分野にとって、よ
り高い機能性を持つデバイスを実現するには、多くの電子デバイスを単一のシリ
コンウェーハに集積する必要がある。シリコンウェーハの所定の面積当たりの電
子デバイスの数が増加するに連れて、製造プロセスはより困難なものとなる。
【０００３】 多くの応用分野を持つ多様な半導体デバイスが、様々に工夫されて製造されて
きた。このようなシリコンベースの半導体デバイスにはしばしば、ｐチャネルＭ
ＯＳ（ＰＭＯＳ）、ｎチャネルＭＯＳ（ＮＭＯＳ）及び相補型ＭＯＳ（ＣＭＯＳ
）のトランジスタなどの金属・酸化物・半導体（ＭＯＳ）トランジスタ、バイポ
ーラトランジスタ、ＢｉＣＭＯＳトランジスタ並びに類似物が含まれる。
【０００４】 これらの半導体のそれぞれは一般的に、多くの能動デバイスが形成される半導
体基板から成っている。所与の能動デバイスが持つ特定の構造体は、デバイスタ
イプによって異なることがある。例えば、ＭＯＳトランジスタにおいては、能動
デバイスは一般的に、ソース領域及びドレイン領域並びに、このソース領域とド
レイン領域間のチャネルを流れる電流を制御するゲート電極から成っている。
【０００５】 ＭＯＳデバイスが正しく動作するためには、１つのＭＯＳ型トランジスタのソ
ース領域やドレイン領域と別のトランジスタのソース領域やドレイン領域との間
に電流が流れてはならない。しかしながら、製造プロセスにおいては、ボロンな
どのドーパントの移動は、ウェーハの個体シリコン内における拡散という形で発
生し得るものである。この拡散プロセスは、温度が上昇すると発生するが、この
場合、シリコンウェーハ外のドーパント原子とシリコンウェーハ中に拡散するド
ーパント原子間に濃度勾配が存在するが、これは、シリコンの集積回路でｐ型領
域とｎ型領域を形成する際には一般的に発生する現象である。したがって、この
ようなデバイスの製造における重要なステップは、ＭＯＳデバイスを電気的に分
離する隔離領域を形成することである。
【０００６】 シリコンの選択酸化（ＬＯＣＯＳ）と浅溝隔離（ＳＴＩ）という技法は、シリ
コン中の拡散を制限し、また、漏れ電流を制限するものとして過去において用い
られてきた技法である。ＳＴＩは、半導体デバイスの隔離構造体の必要幅を減少
させることによってより高いデバイス密度を可能とする利点を有し、また、表面
の平面性を高め、これによって、光露光プロセス中での臨界寸法制御をかなり向
上させることが可能である。ＳＴＩが持つ不利点の１つは、基板の垂直方向の側
壁と上面との境界でのコーナーが鋭角的に形成されることである。この鋭角的な
コーナーを丸めようとして、ＳＴＩプロセスはますます複雑化し、その結果、コ
ストは上がり、スループットと歩留まりが下がった。
【０００７】 集積回路の製造で用いられるプロセスの多くが、シリコン基板にストレスを発
生させる。ストレスが大きいと、基板が降伏して転位を発生し、この転位がデバ
イス領域中に滑動しかねない。浅溝隔離プロセスは、シリコン基板に高いストレ
スを発生させるものとして周知である。ＳＴＩプロセスにおいては、後続の酸化
（自己割り込みを発生する）と注入（点欠陥を発生する）のために、転位が核形
成される。デバイスのレイアウトの変更、エッチングプロセスの大幅変更、イオ
ン注入に対する変更及びイオン注入損傷のアニール処理の変更などを含む転位を
最小化する方法がいくつか開発されている。上層をなす窒化物層の除去に先立っ
て高温コーナー酸化サイクルを実行する方法が転位を防止するために一般的に用
いられてきたが、この方式は完全には満足すべきものではなく実施するには複雑
であった。
【０００８】 したがって、上記の関心事を調整しシリコン基板中のストレス誘発転位を除去
しながらも製造歩留まりを上げるような半導体基板上に半導体デバイスを製造す
る方法に対する必要性が存在する。
【０００９】 （発明の開示） 本発明は複数の実現例及び応用例の中で例示されるが、そのいくつかを以下に
要約して述べる。本発明の１つの長所は、基板中のストレス誘発転位を除去する
方法を現行の半導体製造プロセス中に容易に組み込むことができることである。
１つの実施形態にしたがえば半導体構造体を形成する方法には、基板上への第１
の酸化物層の形成、及び第１の酸化物層上への第１の誘電体層、一般的には窒化
シリコンの形成が含まれる。それから酸化物層と誘電体層内に開口をエッチング
して、基板を露出させる。形成された開口において所望の深さの溝が基板中に形
成され、その後に絶縁性材料を溝の中に堆積させる。それから第１の誘電体層と
絶縁性材料が除去されて、絶縁性材料の一部が溝の中に残される。その後基盤は
、基盤中の酸化物の粘性流を促進し、転位を減少させる、高温犠牲後酸化物アニ
ール処理が施される。
【００１０】 上層の窒化物層のすべてが除去された後にまたチャネルの注入に先立って、ア
ニール処理が行われる。本発明に関連して、上層の窒化物層がまだ元の場所にあ
る間に行われるアニール処理によってはシリコンのストレスの一部だけしか取り
除かれず、より良いストレスの除去は窒化物層が取り除かれた後にアニール処理
を実行することによって達成できることがわかった。
【００１１】 本発明の前記の概要は、図示される各実施形態又は各実現例を説明することを
意図したものではない。以下の図と詳細な説明はこれらの実施形態をより具体的
に例示する。
【００１２】 本発明は、添付図面と共に本発明の様々な実施形態の詳細な説明を読めばより
完全に理解されよう。
【００１３】 本発明は様々な修正例と代替例に修正され得るが、その特定の例を図面に示し
て詳述する。しかしながら、本発明を記述されるその特定の実施形態に限る意図
はないことを理解すべきである。むしろ、本発明は、添付のクレームによって定
義される本発明の精神と範囲に入るあらゆる修正例、等価例及び代替例をその包
括範囲に含むことを意図するものである。
【００１４】 （発明を実施するための最良の形態） 本発明は、シリコン基板に異なる製造プロセスを施すことによって生じるシリ
コン基板内のストレス誘発転位の影響を制限又は除去するのが望ましい応用例に
おいて有効であることがわかった。本発明は、ＳＴＩプロセスとともに用いてＣ
ＭＯＳデバイス製造の歩留まりを向上させて費用を低減するのに特に有効である
ことがわかった。ストレスの減少はまた、例えばドレイン飽和電流に関連してデ
バイスの性能を向上させることが示されている。「トランジスタのレイアウト及
び溝隔離誘発ストレスに起因するＮＭＯＳ駆動電流の低下」（Ｇ．Ｓｃｏｔｔ、
Ｊ．Ｌｕｔｚｅ、Ｆ．Ｍ．Ｒｕｂｉｎ、Ｆ．Ｎｏｕｒｉ及びＭ．Ｍａｎｌｅｙ、
ＩＥＤＭ技術ダイジェスト、１９９９年、８２７〜８３０ページ）の中で論じら
れているように、溝の処理に結びついた低減されないストレスは、電子の移動度
の低下によってＮＭＯＳトランジスタのドレイン電流を低下させる。本発明はこ
れらの状況に必ずしも限定される必要はなく、そのような半導体構造体及びデバ
イスの形成に用いられる例示のプロセスの議論を通じて本発明の様々な態様を最
も良く理解することができる。
【００１５】 本発明の１つの例示の応用例では、ＳＴＩプロセスによってシリコン基板内に
形成されたストレス誘発転位は、その上に酸化物層を堆積した基板に高温犠牲後
酸化物アニール処理を行うことによって低減される。アニール処理のステップは
、溝の形成及び酸化物層上に堆積した全ての誘電体層の除去の後に、しかし基板
内へのイオン注入の前に、行われる。別の例示の応用例は、ＬＯＣＯＳ形成プロ
セスへのこのプロセスの組み入れを含んでおり、それはまたストレス誘発転位が
ＬＯＣＯＳ形成から生じるということに関係している。
【００１６】 ここで図１Ａを参照すると、半導体構造体はその上に窒化物層１０４を堆積さ
せた酸化物層１０２を持つ基板１００を有している。酸化物層１０２と窒化物層
１０４は、その後に続く処理ステップのあいだ下層の半導体基板１００をマスク
するために用いられる。図１Ｂを参照するとＳＴＩプロセスを用いて、酸化物層
１０２と窒化物層１０４を通って基板１００の上面まで延びる開口１０６が形成
される。溝隔離の方法の例がＺｈｅｎｇに与えられた米国特許第５，８８２，９
８２号に開示されており、その内容を参照することによってここに組み込む。
【００１７】 図１Ｃを参照すると、次に、プラズマエッチング又は他のタイプのドライエッ
チングを用いて基板１００内に開口又は溝１０８をエッチングする。塩素と臭化
水素（Ｃｌ２／ＨＢｒ）の一般的なエッチング化学反応を用いて、基板内に溝１
０８が形成される。溝１０８は図１Ｃに見られるように、側壁１１３ａと１１３
ｂを持つ垂直な側壁断面を有している。このタイプの溝構造体は、半導体基板１
００の垂直方向側壁１１３ａ、１１３ｂと上面との境界面において、鋭角的コー
ナー例えば１１４と１１６を生じることで知られる。その結果鋭角的コーナー１
１４と１１６において、後に堆積される誘電性材料（又は他の半導体材料）と半
導体基板１００の間の接触領域内にストレスが発生する。鋭角的コーナー１１４
と１１６及びその結果生じたストレスによって、漏れ防止の劣化及びゲート酸化
物の一体性の劣化がもたらされる。
【００１８】 図１Ｄを参照すると、溝の内部１０８と窒化物層１０４上へ誘電性材料１２４
を堆積させた後の半導体構造体が表されている。それから余分の誘電性材料１２
４が除去される。形成される半導体構造体のタイプによって、半導体デバイスの
形成に用いられるポリシリコン材料又は他のタイプの半導体材料を溝１０８に充
填することができる。この例示の実施形態における誘電性材料は二酸化シリコン
であるがオキシ窒化シリコンであってもよい。
【００１９】 図１Ｅに見られるように、化学機械研磨（ＣＭＰ）プロセスを用いて余分な誘
電性材料１２４が除去される。窒化物層１０４の上面はＣＭＰプロセスに対する
ストッパとして機能する。従って溝１０８内に堆積した誘電性材料１２４の上面
は、窒化物層１０４の上面と同一平面上にある。本実施形態ではＣＭＰプロセス
を用いて余分の誘電性材料を除去するが、本発明はまた各種の方法を用いて余分
の誘電性材料又は半導体材料を除去するのにも適している。
【００２０】 ここで図１Ｆを参照すると、窒化物層１０４と材料１２４の一部が除去された
半導体構造体の断面図が表されている。材料１２４の残り部分は、酸化物層１０
２と同一平面上にあり、基板上の隣接した装置を隔離する。それから本発明の教
示に従って半導体構造体に高温犠牲酸化物アニール処理が施される。１つの実施
形態では、それから半導体構造体は例えば１０７５℃で１時間にわたって熱的に
アニール処理される。高温によって基板上の酸化物材料の粘性流が可能になって
、シリコン基板内のストレスが開放される。高温アニール処理のステップは、形
成された半導体デバイスに対する全ての衝撃を最小化するために全ての注入ステ
ップに先立って行われる。具体的にはこの例ではＳＴＩ処理の後に、及び窒化物
層が除去されてシリコン基板内のストレス開放が最大化された後に、アニール処
理ステップが付加される。このアニール処理ステップは製造されるデバイスの歩
留まりを劇的に増大させるという長所を持つ。さらにストレスの低減はデバイス
の性能を向上させる（Ｉｄｓａｔを向上させる）ことがわかった。ここで教示さ
れたプロセスは、ＣＭＯＳデバイスの製造とともに用いられる場合に特に有効で
ある。
【００２１】 別の例示の実施形態では図１Ｄの半導体構造体は、酸化物層１０２の上に形成
される窒化物層１０４を省いてその代わりにフォトレジストマスクを用いて形成
される。そのマスクは、開口１０６を形成する間、また基板内の溝１０８を形成
する間、酸化物層１０２を保護する。絶縁性材料１２４の溝１０８内への及び酸
化物層１０２上への堆積に先立って、マスクが除去される。絶縁性材料１２４の
最上部分を酸化物層の上から及び溝の上部から除去し、図１Ｆのように酸化物層
と同一平面になるようにその絶縁性材料を溝の中に残す。それから前記の例のよ
うに、次の処理が行われる前に基板に高温犠牲後酸化物アニール処理を施す。
【００２２】 半導体構造体を形成するこのステップに対してアニール処理が完了すると、溝
構造体に隣接して半導体デバイスを形成することが可能になる。基板１００上に
ゲート構造体を形成する場合、隔離領域によって境界が定められた基板内にソー
ス領域とドレイン領域を形成することができる。ＤＲＡＭセルを形成する場合は
、ＤＲＡＭデバイスに隣接する溝の中にキャパシタを形成することができる。
【００２３】 本発明はいくつかの例示の実施形態について説明されたが、クレームの中で述
べられる本発明の精神と範囲から逸脱することのない多くの変更が可能であるこ
とが当業者によって理解されよう。
【図面の簡単な説明】
【図１Ａ】 基板上に形成された酸化物層と誘電物層を含む先行技術による半導体構造体の
断面図。
【図１Ｂ】 基板を露出する開口を持つ図１Ａの先行技術による半導体構造体の断面図。
【図１Ｃ】 基板に形成された溝を有する先行技術による半導体構造体の断面図。
【図１Ｄ】 溝が充填され基板が絶縁体材料で覆われた先行技術による半導体構造体の断面
図。
【図１Ｅ】 絶縁体層が平面化された半導体構造体の断面図。
【図１Ｆ】 本発明の教示に従って高温アニール処理を受ける図１Ｅに例示の半導体構造体
の断面図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ファラン、ノウリ アメリカ合衆国カリフォルニア州、ロス、 アルトス、レオネルロ、アベニュ、1046 Ｆターム(参考） 5F032 AA13 AA34 AA44 AA47 AA54 CA17 CA20 DA23 DA25 DA74 5F048 AA04 AB01 AC03 BB05 BG12 BG14

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１の酸化物層（１０２）を基板（１００）上に形成するステップと、 前記第１の酸化物層上に第１の誘電物層（１０４）を形成するステップと、 前記酸化物層と前記誘電物層をエッチングして開口（１０６）を形成し、これ
    によって前記基板を露出するステップと、 所望の深さを持つ溝（１０６）を前記基板の前記開口中に形成し、次に前記溝
    中に絶縁性材料（１２４）を堆積するステップと、 前記第１の誘電物層（１０４）と、前記絶縁性材料（１２４）の一部と、を除
    去して、前記溝中で前記絶縁性材料の一部を残すステップと、 前記基板を高温犠牲後酸化物アニール処理するステップであり、前記温度が、
    前記酸化物の粘性流を発生させて前記基板（１００）中の転位を減少させるに十
    分高い、ステップと、 を含む半導体構造体形成方法。
  2. 【請求項２】 前記半導体材料が前記酸化物層の上面と実質的に同一平面上にあるように余分
    の絶縁性材料を除去するステップをさらに含む、請求項１に記載の半導体構造体
    形成方法。
  3. 【請求項３】 前記第１の誘電性材料が窒化シリコンである、請求項１に記載の半導体構造体
    形成方法。
  4. 【請求項４】 前記絶縁性材料がポリシリコン系材料である、請求項１に記載の半導体構造体
    形成方法。
  5. 【請求項５】 半導体デバイスを前記溝に隣接して形成するステップをさらに含む、請求項１
    に記載の半導体構造体形成方法。
  6. 【請求項６】 前記絶縁性材料が二酸化シリコンである、請求項１に記載の半導体構造体形成
    方法。
  7. 【請求項７】 ゲート領域並びにドーピングされたソース領域及びドレイン領域を前記基板に
    形成するステップをさらに含む請求項５に記載の半導体構造体形成方法。
  8. 【請求項８】 基板（１００）上に第１の酸化物層（１０２）を形成するステップと、 前記第１の酸化物層上にマスク（１０４）を形成するステップと、 前記酸化物に開口（１０６）を形成して、前記基板を露出するステップと、 前記基板の前記開口中に所望の深さを持つ溝（１０６）を形成するステップと
    、 前記マスク（１０４）を除去し、絶縁性材料（１２４）を前記溝中と前記酸化
    物層上に堆積するステップと、 前記絶縁性材料（１２４）の一部を除去して、前記溝内の前記絶縁性材料の一
    部を残すステップと、 前記基板を高温犠牲後酸化物アニール処理するステップであり、前記温度が、
    前記酸化物の粘性流を発生させ、前記基板（１００）中の転位を減少させるに十
    分高い、ステップと、 を含む半導体構造体形成方法。
  9. 【請求項９】 前記絶縁性材料が前記酸化物層の上面と実質的に同一平面上にあるように余分
    の絶縁性材料を除去するステップをさらに含む、請求項８に記載の半導体構造体
    形成方法。
  10. 【請求項１０】 前記絶縁性材料がポリシリコン系材料または二酸化シリコンであり、また、前
    記高温アニール処理ステップの温度が少なくとも１時間にわたって１０００℃を
    越える、請求項８に記載の半導体構造体形成方法。
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