JP2000200836A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000200836A JP2000200836A JP11001569A JP156999A JP2000200836A JP 2000200836 A JP2000200836 A JP 2000200836A JP 11001569 A JP11001569 A JP 11001569A JP 156999 A JP156999 A JP 156999A JP 2000200836 A JP2000200836 A JP 2000200836A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 2種ゲート絶縁膜の場合の、活性領域と素子
分離領域との境界部の後退を防止する。 【解決手段】 半導体基板1の主面に形成された素子分
離領域3と、素子分離領域3で規定された半導体基板1
の活性領域4a、4bと、活性領域4a、4b上に各々
ゲート絶縁膜5、8を介して形成されたゲート電極9含
むMISFETを有する半導体装置であって、活性領域
4b上のゲート絶縁膜8の内側部分をゲート絶縁膜5よ
りも薄く形成して2種ゲート絶縁膜を構成し、活性領域
4bと素子分離領域3との境界領域7のゲート絶縁膜8
の膜厚をゲート絶縁膜5の膜厚とほぼ等しく厚く形成す
る。ゲート絶縁膜8は、活性領域4bの平面パターンよ
りも小さな開口を有するフォトレジスト膜をマスクとし
てゲート絶縁膜5をエッチングし、その後半導体基板1
への酸化処理により形成する。
分離領域との境界部の後退を防止する。 【解決手段】 半導体基板1の主面に形成された素子分
離領域3と、素子分離領域3で規定された半導体基板1
の活性領域4a、4bと、活性領域4a、4b上に各々
ゲート絶縁膜5、8を介して形成されたゲート電極9含
むMISFETを有する半導体装置であって、活性領域
4b上のゲート絶縁膜8の内側部分をゲート絶縁膜5よ
りも薄く形成して2種ゲート絶縁膜を構成し、活性領域
4bと素子分離領域3との境界領域7のゲート絶縁膜8
の膜厚をゲート絶縁膜5の膜厚とほぼ等しく厚く形成す
る。ゲート絶縁膜8は、活性領域4bの平面パターンよ
りも小さな開口を有するフォトレジスト膜をマスクとし
てゲート絶縁膜5をエッチングし、その後半導体基板1
への酸化処理により形成する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、2種類の膜厚のゲート絶縁
膜を同一基板に有する半導体装置に適用して有効な技術
に関するものである。
その製造技術に関し、特に、2種類の膜厚のゲート絶縁
膜を同一基板に有する半導体装置に適用して有効な技術
に関するものである。
【0002】
【従来の技術】大規模集積回路(LSI;Large Scale
Integrated Circuit)を構成するMISFET(Metal
Insulator Semiconductor Field Effect Transistor )
のうち入出力回路を構成するMISFETには外部から
の供給電源および入出力の規格で決まる電圧が付加され
る。一方、内部回路を構成するMISFETにはその性
能を最適化するために異なる電圧を付加する必要が生じ
ている。たとえばDRAM(Dynamic Random Access Me
mory)においては、データ保持時間を長くするためにメ
モリセル内のMISFETには周辺回路よりも高い電圧
を付加する方が有利である。他方、マイクロコンピュー
タ等のロジックLSIにおいては、消費電力の低減を図
るために、内部回路のMISFETに加える電圧を入力
電圧よりも低く設定する必要がある。
Integrated Circuit)を構成するMISFET(Metal
Insulator Semiconductor Field Effect Transistor )
のうち入出力回路を構成するMISFETには外部から
の供給電源および入出力の規格で決まる電圧が付加され
る。一方、内部回路を構成するMISFETにはその性
能を最適化するために異なる電圧を付加する必要が生じ
ている。たとえばDRAM(Dynamic Random Access Me
mory)においては、データ保持時間を長くするためにメ
モリセル内のMISFETには周辺回路よりも高い電圧
を付加する方が有利である。他方、マイクロコンピュー
タ等のロジックLSIにおいては、消費電力の低減を図
るために、内部回路のMISFETに加える電圧を入力
電圧よりも低く設定する必要がある。
【0003】ところで、MISFETのゲートの絶縁破
壊を防止するためには、ゲート絶縁膜に加わる電界強度
を4MV/cm 程度に留めておく必要がある。このため、半
導体基板上にゲート絶縁膜を1種類しか形成しない場合
(以下、1種ゲート絶縁膜プロセスと称する)には、そ
の厚さを高電圧部に要求される値に合わせて設計するこ
とになる。この場合、低電圧部においては電界強度が低
下するのでトランジスタの駆動能力が低下し、その結
果、LSIの処理速度が低下するという問題が生ずる。
これを防止するためには、高電圧部のゲート絶縁膜は相
対的に厚くしたまま、低電圧部のゲート絶縁膜を相対的
に薄くする必要がある。すなわち、半導体基板上に設計
上の厚さが異なる2種以上のゲート絶縁膜を形成するこ
とになる。
壊を防止するためには、ゲート絶縁膜に加わる電界強度
を4MV/cm 程度に留めておく必要がある。このため、半
導体基板上にゲート絶縁膜を1種類しか形成しない場合
(以下、1種ゲート絶縁膜プロセスと称する)には、そ
の厚さを高電圧部に要求される値に合わせて設計するこ
とになる。この場合、低電圧部においては電界強度が低
下するのでトランジスタの駆動能力が低下し、その結
果、LSIの処理速度が低下するという問題が生ずる。
これを防止するためには、高電圧部のゲート絶縁膜は相
対的に厚くしたまま、低電圧部のゲート絶縁膜を相対的
に薄くする必要がある。すなわち、半導体基板上に設計
上の厚さが異なる2種以上のゲート絶縁膜を形成するこ
とになる。
【0004】このような設計上の厚さが異なる2種のゲ
ート絶縁膜を同一基板に形成する技術については、たと
えば特開平2−096378号公報(第1の文献)およ
び特開平2−15374号公報(第2の文献)に記載が
ある。
ート絶縁膜を同一基板に形成する技術については、たと
えば特開平2−096378号公報(第1の文献)およ
び特開平2−15374号公報(第2の文献)に記載が
ある。
【0005】上記第1の文献には、低電圧用のMISF
ETのゲート絶縁膜を高電圧用のMISFETのゲート
絶縁膜よりも薄くし、かつ、ゲート電極を低電圧用と高
電圧用とで同一層で形成する技術が開示されており、上
記第2の文献には、第1のゲート酸化を行い、仕上がり
膜厚を大きくする部分以外のゲート絶縁膜を除去した後
に第2のゲート酸化を行うことにより膜厚の異なるゲー
ト絶縁膜を有するMISFETを形成する技術が開示さ
れている。以下、ゲート絶縁膜の厚さを2種類作り分け
る技術について説明する。
ETのゲート絶縁膜を高電圧用のMISFETのゲート
絶縁膜よりも薄くし、かつ、ゲート電極を低電圧用と高
電圧用とで同一層で形成する技術が開示されており、上
記第2の文献には、第1のゲート酸化を行い、仕上がり
膜厚を大きくする部分以外のゲート絶縁膜を除去した後
に第2のゲート酸化を行うことにより膜厚の異なるゲー
ト絶縁膜を有するMISFETを形成する技術が開示さ
れている。以下、ゲート絶縁膜の厚さを2種類作り分け
る技術について説明する。
【0006】まず、チョクラルスキー(以下、CZと称
す)法で引き上げられた半導体基板上に、素子分離膜、
ウエルおよび犠牲酸化膜をそれぞれ形成し、しきい値電
圧調整用のイオン打ち込みを1種ゲート絶縁膜プロセス
と同様に行った後、第1のゲート絶縁膜を形成する。続
いて、ゲート絶縁膜の仕上がり膜厚を大きくする領域上
に選択的にエッチングマスクを形成した後、その絶縁膜
をエッチングする作用のある溶液を用いて同マスクに被
覆されていない領域のゲート絶縁膜を除去する。その
後、そのエッチングマスクの除去と洗浄とを行なった後
に第2のゲート酸化を行う。その際、上記マスクに被覆
されていた領域においては第1のゲート酸化による絶縁
膜が残存したまま更にゲート酸化が行われるので、マス
クに被覆されていなかった領域よりも厚いゲート絶縁膜
が形成される。その後は、1種ゲート絶縁膜プロセスと
同様な工程を経て半導体装置を完成する。
す)法で引き上げられた半導体基板上に、素子分離膜、
ウエルおよび犠牲酸化膜をそれぞれ形成し、しきい値電
圧調整用のイオン打ち込みを1種ゲート絶縁膜プロセス
と同様に行った後、第1のゲート絶縁膜を形成する。続
いて、ゲート絶縁膜の仕上がり膜厚を大きくする領域上
に選択的にエッチングマスクを形成した後、その絶縁膜
をエッチングする作用のある溶液を用いて同マスクに被
覆されていない領域のゲート絶縁膜を除去する。その
後、そのエッチングマスクの除去と洗浄とを行なった後
に第2のゲート酸化を行う。その際、上記マスクに被覆
されていた領域においては第1のゲート酸化による絶縁
膜が残存したまま更にゲート酸化が行われるので、マス
クに被覆されていなかった領域よりも厚いゲート絶縁膜
が形成される。その後は、1種ゲート絶縁膜プロセスと
同様な工程を経て半導体装置を完成する。
【0007】
【発明が解決しようとする課題】ところが、上記した2
種ゲート絶縁膜のプロセス技術においては、以下の課題
があることを本発明者は見出した。
種ゲート絶縁膜のプロセス技術においては、以下の課題
があることを本発明者は見出した。
【0008】すなわち、前記第2のゲート酸化で形成さ
れる薄いゲート絶縁膜(第2ゲート絶縁膜)が形成され
る領域では、前記第1のゲート酸化で形成される厚いゲ
ート絶縁膜(第1ゲート絶縁膜)がエッチングされるた
め、第1ゲート絶縁膜が形成される領域よりもエッチン
グおよび洗浄の工程が1回多く行われることとなる。こ
のため、第2ゲート絶縁膜が形成される領域の分離領域
が過剰にエッチングされ、分離領域の端部が表面から後
退することとなる。この点を図を用いて詳しく説明す
る。図13および図14は、本発明の課題を説明するた
めの断面図である。
れる薄いゲート絶縁膜(第2ゲート絶縁膜)が形成され
る領域では、前記第1のゲート酸化で形成される厚いゲ
ート絶縁膜(第1ゲート絶縁膜)がエッチングされるた
め、第1ゲート絶縁膜が形成される領域よりもエッチン
グおよび洗浄の工程が1回多く行われることとなる。こ
のため、第2ゲート絶縁膜が形成される領域の分離領域
が過剰にエッチングされ、分離領域の端部が表面から後
退することとなる。この点を図を用いて詳しく説明す
る。図13および図14は、本発明の課題を説明するた
めの断面図である。
【0009】前記従来の技術の項でも説明したように、
2種類の膜厚のゲート絶縁膜を有するMISFETを同
一基板上に形成するには、まず、図13(a)に示すよ
うに、半導体基板101の主面に素子分離領域102を
形成し、その素子分離領域102で囲まれた活性領域1
03の表面に、たとえば熱酸化法を用いてシリコン酸化
膜を形成し膜厚の厚い第1ゲート絶縁膜104を形成す
る。
2種類の膜厚のゲート絶縁膜を有するMISFETを同
一基板上に形成するには、まず、図13(a)に示すよ
うに、半導体基板101の主面に素子分離領域102を
形成し、その素子分離領域102で囲まれた活性領域1
03の表面に、たとえば熱酸化法を用いてシリコン酸化
膜を形成し膜厚の厚い第1ゲート絶縁膜104を形成す
る。
【0010】次に、第1ゲート絶縁膜104を有するM
ISFET(第1MISFET)が形成される領域をフ
ォトレジスト膜105で覆い(図13(b))、このフ
ォトレジスト膜105をマスクとして第1ゲート絶縁膜
104をエッチングする(図13(c))。このとき、
マスクとなるフォトレジスト膜105の境界は、フォト
リソグラフィの合わせずれ等のマージンを考慮して素子
分離領域102上となるように形成される。このため、
図13(c)に示すように、後に薄いゲート絶縁膜を有
するMISFET(第2MISFET)が形成される領
域に活性領域103と素子分離領域102との境界部に
後退部106が形成される。つまり、第2MISFET
が形成される領域では、第1MISFETが形成される
領域に比べて1回多くエッチング工程が実行されること
になる。このエッチング工程ではエッチングのマージン
を見込んで若干過剰にシリコン酸化膜がエッチングされ
る(オーバーエッチングされる)ことに加えて、エッチ
ング残渣を除去するための洗浄工程が付加されるため、
シリコン酸化膜からなる素子分離領域102が活性領域
103より深く削れて後退部106が形成される。
ISFET(第1MISFET)が形成される領域をフ
ォトレジスト膜105で覆い(図13(b))、このフ
ォトレジスト膜105をマスクとして第1ゲート絶縁膜
104をエッチングする(図13(c))。このとき、
マスクとなるフォトレジスト膜105の境界は、フォト
リソグラフィの合わせずれ等のマージンを考慮して素子
分離領域102上となるように形成される。このため、
図13(c)に示すように、後に薄いゲート絶縁膜を有
するMISFET(第2MISFET)が形成される領
域に活性領域103と素子分離領域102との境界部に
後退部106が形成される。つまり、第2MISFET
が形成される領域では、第1MISFETが形成される
領域に比べて1回多くエッチング工程が実行されること
になる。このエッチング工程ではエッチングのマージン
を見込んで若干過剰にシリコン酸化膜がエッチングされ
る(オーバーエッチングされる)ことに加えて、エッチ
ング残渣を除去するための洗浄工程が付加されるため、
シリコン酸化膜からなる素子分離領域102が活性領域
103より深く削れて後退部106が形成される。
【0011】次に、たとえば熱酸化法を用いてシリコン
酸化膜を形成し膜厚の薄い第2ゲート絶縁膜107を第
2MISFETが形成される領域に形成する(図14
(a))。次に、半導体基板101の全面にゲート電極
となる導電膜たとえば多結晶シリコン膜108を堆積す
る(図14(b))。次に、多結晶シリコン膜108を
パターニングしてゲート電極109を形成する(図14
(c))。
酸化膜を形成し膜厚の薄い第2ゲート絶縁膜107を第
2MISFETが形成される領域に形成する(図14
(a))。次に、半導体基板101の全面にゲート電極
となる導電膜たとえば多結晶シリコン膜108を堆積す
る(図14(b))。次に、多結晶シリコン膜108を
パターニングしてゲート電極109を形成する(図14
(c))。
【0012】ところが、このパターニングの際に、第2
MISFETが形成される領域の活性領域103と素子
分離領域102との境界部に後退部106が形成されて
いるため、多結晶シリコン膜のエッチング残り110が
生じる恐れがある。このエッチング残り110は、ゲー
ト電極109とこの後に形成される配線とのリークを生
じる原因となり、半導体装置の信頼性を低下する要因と
なる。
MISFETが形成される領域の活性領域103と素子
分離領域102との境界部に後退部106が形成されて
いるため、多結晶シリコン膜のエッチング残り110が
生じる恐れがある。このエッチング残り110は、ゲー
ト電極109とこの後に形成される配線とのリークを生
じる原因となり、半導体装置の信頼性を低下する要因と
なる。
【0013】また、後退部106の部分にゲート電極1
09の電界が集中し、ゲート耐圧の劣化の原因となり、
半導体装置の信頼性を低下する要因となる。
09の電界が集中し、ゲート耐圧の劣化の原因となり、
半導体装置の信頼性を低下する要因となる。
【0014】これらエッチング残り110、ゲート耐圧
の劣化が著しい場合には、半導体装置の不良原因ともな
り、半導体装置の製造歩留まりを低下させる要因ともな
る。
の劣化が著しい場合には、半導体装置の不良原因ともな
り、半導体装置の製造歩留まりを低下させる要因ともな
る。
【0015】なお、ここでは素子分離領域102を浅溝
素子分離で形成した場合を示しているが、LOCOS
(Local Oxidation of Silicon)法で形成した場合であ
っても同様な問題が発生する。
素子分離で形成した場合を示しているが、LOCOS
(Local Oxidation of Silicon)法で形成した場合であ
っても同様な問題が発生する。
【0016】本発明の目的は、同一基板に膜厚の異なる
2種以上のMISFETを有する場合(2種ゲート絶縁
膜の場合)の、活性領域と素子分離領域との境界部の後
退を防止することにある。
2種以上のMISFETを有する場合(2種ゲート絶縁
膜の場合)の、活性領域と素子分離領域との境界部の後
退を防止することにある。
【0017】本発明の他の目的は、2種ゲート絶縁膜の
場合の活性領域と素子分離領域との境界部におけるゲー
ト耐圧の劣化を防止することにある。
場合の活性領域と素子分離領域との境界部におけるゲー
ト耐圧の劣化を防止することにある。
【0018】本発明のさらに他の目的は、2種ゲート絶
縁膜の場合の活性領域と素子分離領域との境界部におけ
るゲート電極を構成する材料のエッチング残りを防止す
ることにある。
縁膜の場合の活性領域と素子分離領域との境界部におけ
るゲート電極を構成する材料のエッチング残りを防止す
ることにある。
【0019】本発明のさらに他の目的は、2種ゲート絶
縁膜の場合の半導体装置の信頼性の向上および歩留まり
の向上を図ることにある。
縁膜の場合の半導体装置の信頼性の向上および歩留まり
の向上を図ることにある。
【0020】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0021】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0022】(1)本発明の半導体装置は、半導体から
なる基板または半導体層をその表面に有する基板と、素
子分離領域で規定される基板の主面の第1および第2活
性領域と、第1活性領域上に第1ゲート絶縁膜を介して
形成された第1ゲート電極および第1ゲート電極下のチ
ャネル領域を挟んで形成された一対の第1半導体領域を
含む第1MISFETと、第2活性領域上に第2ゲート
絶縁膜を介して形成された第2ゲート電極および第2ゲ
ート電極下のチャネル領域を挟んで形成された一対の第
2半導体領域を含む第2MISFETとを有する半導体
装置であって、第1ゲート絶縁膜は、第1活性領域上で
第1の膜厚を有し、第2ゲート絶縁膜は、第2活性領域
の外周領域においてその膜厚が第1の膜厚とほぼ等し
く、第2活性領域の内側領域で第1の膜厚よりも薄い膜
厚を有するものである。
なる基板または半導体層をその表面に有する基板と、素
子分離領域で規定される基板の主面の第1および第2活
性領域と、第1活性領域上に第1ゲート絶縁膜を介して
形成された第1ゲート電極および第1ゲート電極下のチ
ャネル領域を挟んで形成された一対の第1半導体領域を
含む第1MISFETと、第2活性領域上に第2ゲート
絶縁膜を介して形成された第2ゲート電極および第2ゲ
ート電極下のチャネル領域を挟んで形成された一対の第
2半導体領域を含む第2MISFETとを有する半導体
装置であって、第1ゲート絶縁膜は、第1活性領域上で
第1の膜厚を有し、第2ゲート絶縁膜は、第2活性領域
の外周領域においてその膜厚が第1の膜厚とほぼ等し
く、第2活性領域の内側領域で第1の膜厚よりも薄い膜
厚を有するものである。
【0023】このような半導体装置によれば、第2ゲー
ト絶縁膜の膜厚を、第2活性領域の内側領域で第1ゲー
ト絶縁膜よりも薄く形成し、2種ゲート絶縁膜の機能を
確保することができる。それとともに、第2活性領域の
外周領域においてその膜厚が第1ゲート絶縁膜の膜厚と
ほぼ等しくつまり厚く形成し、第2活性領域と素子分離
領域との境界領域でのゲート電極の電界の集中を緩和す
ることができる。これにより2種ゲート絶縁膜の機能を
確保しつつ、第2ゲート絶縁膜の境界部分での耐圧劣化
を防止することができ、半導体装置の信頼性および歩留
まりを向上できる。
ト絶縁膜の膜厚を、第2活性領域の内側領域で第1ゲー
ト絶縁膜よりも薄く形成し、2種ゲート絶縁膜の機能を
確保することができる。それとともに、第2活性領域の
外周領域においてその膜厚が第1ゲート絶縁膜の膜厚と
ほぼ等しくつまり厚く形成し、第2活性領域と素子分離
領域との境界領域でのゲート電極の電界の集中を緩和す
ることができる。これにより2種ゲート絶縁膜の機能を
確保しつつ、第2ゲート絶縁膜の境界部分での耐圧劣化
を防止することができ、半導体装置の信頼性および歩留
まりを向上できる。
【0024】なお、第2ゲート電極下の第2活性領域の
境界領域における第2ゲート絶縁膜の膜厚は、内側領域
における膜厚とほぼ等しくすることができる。つまり、
第2活性領域と素子分離領域との境界領域の第2ゲート
絶縁膜の膜厚は、全ての境界領域で厚くする必要はな
く、第2ゲート電極の下部の境界領域においては第2ゲ
ート絶縁膜の膜厚を内側領域と同様に薄くすることがで
きる。仮に、第2ゲート電極下部の境界領域での第2ゲ
ート絶縁膜が厚ければ、第2MISFETのゲート電極
として機能する領域は第2ゲート絶縁膜の膜厚の薄い内
側領域で規定されることとなり、第2MISFETのゲ
ート幅が狭くなる。必要なゲート幅を確保するためには
活性領域の面積を大きくする必要があり、集積度の向上
の観点から好ましくない。しかし、第2ゲート電極の下
部の境界領域の第2ゲート絶縁膜を薄くすることにより
第2MISFETのゲート幅は活性領域の幅で規定され
ることとなり、集積度の向上に都合がよい。一方、ゲー
ト電極材料のエッチ残りは発生しないか第2ゲート電極
の周辺に限られる。このためエッチ残りによるリーク電
流の発生も問題とはならない。
境界領域における第2ゲート絶縁膜の膜厚は、内側領域
における膜厚とほぼ等しくすることができる。つまり、
第2活性領域と素子分離領域との境界領域の第2ゲート
絶縁膜の膜厚は、全ての境界領域で厚くする必要はな
く、第2ゲート電極の下部の境界領域においては第2ゲ
ート絶縁膜の膜厚を内側領域と同様に薄くすることがで
きる。仮に、第2ゲート電極下部の境界領域での第2ゲ
ート絶縁膜が厚ければ、第2MISFETのゲート電極
として機能する領域は第2ゲート絶縁膜の膜厚の薄い内
側領域で規定されることとなり、第2MISFETのゲ
ート幅が狭くなる。必要なゲート幅を確保するためには
活性領域の面積を大きくする必要があり、集積度の向上
の観点から好ましくない。しかし、第2ゲート電極の下
部の境界領域の第2ゲート絶縁膜を薄くすることにより
第2MISFETのゲート幅は活性領域の幅で規定され
ることとなり、集積度の向上に都合がよい。一方、ゲー
ト電極材料のエッチ残りは発生しないか第2ゲート電極
の周辺に限られる。このためエッチ残りによるリーク電
流の発生も問題とはならない。
【0025】この場合、境界領域における第2ゲート絶
縁膜の薄い領域は、第2ゲート電極の幅にほぼ一致する
か、第2ゲート電極の幅よりも狭くするか、または、第
2ゲート電極の幅よりも若干広くすることができる。
縁膜の薄い領域は、第2ゲート電極の幅にほぼ一致する
か、第2ゲート電極の幅よりも狭くするか、または、第
2ゲート電極の幅よりも若干広くすることができる。
【0026】また、この場合、第2MISFETのゲー
ト幅は、第2活性領域の幅で規定される。
ト幅は、第2活性領域の幅で規定される。
【0027】なお、第1活性領域上での膜厚は、ほぼ均
一に形成される。ここでほぼ均一とは、第2活性領域上
での膜厚を積極的にZレベルとしたように変えることを
意図していない意味で、均一と表現している。すなわ
ち、実際には膜厚に分布を有するものではあってもそれ
が、トランジスタの性能上有意な変化を生じさせないこ
とを前提として、ぼぼ均一である範囲に含まれる。
一に形成される。ここでほぼ均一とは、第2活性領域上
での膜厚を積極的にZレベルとしたように変えることを
意図していない意味で、均一と表現している。すなわ
ち、実際には膜厚に分布を有するものではあってもそれ
が、トランジスタの性能上有意な変化を生じさせないこ
とを前提として、ぼぼ均一である範囲に含まれる。
【0028】(2)本発明の半導体装置の製造方法は、
(a)半導体からなる基板または半導体層をその表面に
有する基板の主面に素子分離領域を形成し、第1および
第2活性領域を形成する工程、(b)第1および第2活
性領域上に第1ゲート絶縁膜を形成する工程、(c)第
1ゲート絶縁膜上にフォトレジスト膜を形成し、フォト
レジスト膜を、その露光部と遮光部の境界が主に第2活
性領域上となるパターンのマスクを用いて露光し、フォ
トレジスト膜をパターニングする工程、(d)フォトレ
ジスト膜をマスクとして第2活性領域上の第1ゲート絶
縁膜をエッチングする工程、(e)フォトレジスト膜を
除去し、基板の表面を洗浄した後、第2活性領域上に第
2ゲート絶縁膜を形成する工程、(f)第1および第2
ゲート絶縁膜上に導電性被膜を堆積し、導電性被膜をパ
ターニングして、第1活性領域上に第1ゲート電極を、
第2活性領域上に第2ゲート電極を形成する工程、を有
するものである。
(a)半導体からなる基板または半導体層をその表面に
有する基板の主面に素子分離領域を形成し、第1および
第2活性領域を形成する工程、(b)第1および第2活
性領域上に第1ゲート絶縁膜を形成する工程、(c)第
1ゲート絶縁膜上にフォトレジスト膜を形成し、フォト
レジスト膜を、その露光部と遮光部の境界が主に第2活
性領域上となるパターンのマスクを用いて露光し、フォ
トレジスト膜をパターニングする工程、(d)フォトレ
ジスト膜をマスクとして第2活性領域上の第1ゲート絶
縁膜をエッチングする工程、(e)フォトレジスト膜を
除去し、基板の表面を洗浄した後、第2活性領域上に第
2ゲート絶縁膜を形成する工程、(f)第1および第2
ゲート絶縁膜上に導電性被膜を堆積し、導電性被膜をパ
ターニングして、第1活性領域上に第1ゲート電極を、
第2活性領域上に第2ゲート電極を形成する工程、を有
するものである。
【0029】このような半導体装置の製造方法によれ
ば、第2活性領域上の第1ゲート絶縁膜の除去を露光部
と遮光部の境界が主に第2活性領域上となるパターンの
マスクを用いて行うため、第2活性領域と素子分離領域
との境界領域がエッチングされることがなく、境界領域
での後退は発生しない。この結果、後退に起因する第2
MISFETのゲート耐圧の劣化、あるいは、ゲート電
極材料のエッチ残りが発生せず、半導体装置の信頼性お
よび歩留まりを向上できる。
ば、第2活性領域上の第1ゲート絶縁膜の除去を露光部
と遮光部の境界が主に第2活性領域上となるパターンの
マスクを用いて行うため、第2活性領域と素子分離領域
との境界領域がエッチングされることがなく、境界領域
での後退は発生しない。この結果、後退に起因する第2
MISFETのゲート耐圧の劣化、あるいは、ゲート電
極材料のエッチ残りが発生せず、半導体装置の信頼性お
よび歩留まりを向上できる。
【0030】なお、(c)工程におけるマスクの露光部
と遮光部の境界は、主に第2活性領域上にある第1の構
成、第2ゲート電極の下部となる領域において素子分離
領域上にある第2の構成、第2ゲート電極の周辺および
下部となる領域において素子分離領域上にある第3の構
成、第2ゲート電極の下部となる領域の一部についての
み素子分離領域上にある第4の構成、の何れかの構成と
することができる。
と遮光部の境界は、主に第2活性領域上にある第1の構
成、第2ゲート電極の下部となる領域において素子分離
領域上にある第2の構成、第2ゲート電極の周辺および
下部となる領域において素子分離領域上にある第3の構
成、第2ゲート電極の下部となる領域の一部についての
み素子分離領域上にある第4の構成、の何れかの構成と
することができる。
【0031】また、この製造方法によれば、第2活性領
域と素子分離領域との境界部分には、導電性被膜のエッ
チング残りが残存していない半導体装置を製造できる。
域と素子分離領域との境界部分には、導電性被膜のエッ
チング残りが残存していない半導体装置を製造できる。
【0032】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【0033】(実施の形態1)図1〜図8は、本発明の
一実施の形態である半導体装置の製造方法の一例をその
製造工程順に示した平面図または断面図である。なお、
平面図において示したb−b線あるいはc−c線の断面
図は、各々(b)あるいは(c)に示している。
一実施の形態である半導体装置の製造方法の一例をその
製造工程順に示した平面図または断面図である。なお、
平面図において示したb−b線あるいはc−c線の断面
図は、各々(b)あるいは(c)に示している。
【0034】まず、たとえば、p型で比抵抗が10Ωcm
程度の単結晶シリコンからなる半導体基板1を用意し、
たとえば850℃程度でウェット酸化して形成した膜厚
10nm程度の薄いシリコン酸化膜(図示せず)およびた
とえばCVD(Chemical Vapor Deposition )法で形成
した膜厚140nm程度のシリコン窒化膜(図示せず)を
半導体基板1上に堆積する。ここでは単結晶シリコンの
半導体基板1を例示するが、表面に単結晶シリコン層を
有するSOI(Silicon On Insulator)基板、あるい
は、表面に多結晶シリコン膜を有するガラス、セラミッ
クス等の誘電体基板であってもよい。
程度の単結晶シリコンからなる半導体基板1を用意し、
たとえば850℃程度でウェット酸化して形成した膜厚
10nm程度の薄いシリコン酸化膜(図示せず)およびた
とえばCVD(Chemical Vapor Deposition )法で形成
した膜厚140nm程度のシリコン窒化膜(図示せず)を
半導体基板1上に堆積する。ここでは単結晶シリコンの
半導体基板1を例示するが、表面に単結晶シリコン層を
有するSOI(Silicon On Insulator)基板、あるい
は、表面に多結晶シリコン膜を有するガラス、セラミッ
クス等の誘電体基板であってもよい。
【0035】次に、図1(a)に示すようなパターンを
有するフォトレジスト膜をマスクにして前記シリコン窒
化膜およびシリコン酸化膜をパターニングし、このシリ
コン窒化膜をマスクとして半導体基板1をドライエッチ
ングすることにより、素子分離領域の半導体基板1に深
さ300〜400nm程度の浅溝2を形成する。浅溝2の
内壁には、前記ドライエッチングによってに生じたダメ
ージ層を除去するために、たとえば850〜900℃程
度のウェット酸化による膜厚10nm程度のシリコン酸化
膜を形成してもよい。
有するフォトレジスト膜をマスクにして前記シリコン窒
化膜およびシリコン酸化膜をパターニングし、このシリ
コン窒化膜をマスクとして半導体基板1をドライエッチ
ングすることにより、素子分離領域の半導体基板1に深
さ300〜400nm程度の浅溝2を形成する。浅溝2の
内壁には、前記ドライエッチングによってに生じたダメ
ージ層を除去するために、たとえば850〜900℃程
度のウェット酸化による膜厚10nm程度のシリコン酸化
膜を形成してもよい。
【0036】次に、たとえばオゾン(O3 )とテトラエ
トキシシラン(TEOS)とをソースガスに用いたプラ
ズマCVD法で堆積されたシリコン酸化膜(図示せず、
以下TEOS酸化膜という)を300〜400nm程度の
膜厚で堆積し、このTEOS酸化膜をCMP法により研
磨して浅溝2以外の領域のTEOS酸化膜を除去し、浅
溝2の内部にTEOS酸化膜を残して素子分離領域3を
形成する(図1(b))。素子分離領域3で囲まれた半
導体基板1の主面には活性領域4a、4bが形成され
る。後に説明するように、活性領域4aには比較的厚い
ゲート絶縁膜が形成され、活性領域4bには薄いゲート
絶縁膜が形成される。
トキシシラン(TEOS)とをソースガスに用いたプラ
ズマCVD法で堆積されたシリコン酸化膜(図示せず、
以下TEOS酸化膜という)を300〜400nm程度の
膜厚で堆積し、このTEOS酸化膜をCMP法により研
磨して浅溝2以外の領域のTEOS酸化膜を除去し、浅
溝2の内部にTEOS酸化膜を残して素子分離領域3を
形成する(図1(b))。素子分離領域3で囲まれた半
導体基板1の主面には活性領域4a、4bが形成され
る。後に説明するように、活性領域4aには比較的厚い
ゲート絶縁膜が形成され、活性領域4bには薄いゲート
絶縁膜が形成される。
【0037】なお、CMP法による研磨の前に、前記T
EOS酸化膜にたとえば1000℃程度でのドライ酸化
によるシンタリング(焼き締め)を行なってもよい。ま
た、CMP法による研磨の前に、浅溝2の領域にシリコ
ン窒化膜を形成して、浅溝2領域のTEOS酸化膜が過
剰に深く研磨されるディッシング現象を防止することが
できる。
EOS酸化膜にたとえば1000℃程度でのドライ酸化
によるシンタリング(焼き締め)を行なってもよい。ま
た、CMP法による研磨の前に、浅溝2の領域にシリコ
ン窒化膜を形成して、浅溝2領域のTEOS酸化膜が過
剰に深く研磨されるディッシング現象を防止することが
できる。
【0038】次に、半導体基板1の表面に残存している
シリコン酸化膜およびシリコン窒化膜をたとえば熱リン
酸を用いたウェットエッチングで除去し、HF(フッ
酸)系の洗浄液を使って半導体基板1の表面を洗浄す
る。その後、半導体基板1をたとえば850℃程度でウ
ェット酸化し、活性領域4a、4bの表面に清浄な比較
的厚い膜厚のゲート絶縁膜5(第1ゲート絶縁膜)を形
成する(図2)。
シリコン酸化膜およびシリコン窒化膜をたとえば熱リン
酸を用いたウェットエッチングで除去し、HF(フッ
酸)系の洗浄液を使って半導体基板1の表面を洗浄す
る。その後、半導体基板1をたとえば850℃程度でウ
ェット酸化し、活性領域4a、4bの表面に清浄な比較
的厚い膜厚のゲート絶縁膜5(第1ゲート絶縁膜)を形
成する(図2)。
【0039】次に、図3(a)に示すようなパターンを
有するフォトレジスト膜6をゲート絶縁膜5上に形成す
る(図3(b))。フォトレジスト膜6の開口6bは、
活性領域4bよりも小さく形成する。つまり、活性領域
4bと素子分離領域3との境界領域7がフォトレジスト
膜6で覆われるように形成する。
有するフォトレジスト膜6をゲート絶縁膜5上に形成す
る(図3(b))。フォトレジスト膜6の開口6bは、
活性領域4bよりも小さく形成する。つまり、活性領域
4bと素子分離領域3との境界領域7がフォトレジスト
膜6で覆われるように形成する。
【0040】次に、フォトレジスト膜6をマスクとして
活性領域4b上のゲート絶縁膜5をエッチングする(図
4)。さらにフォトレジスト膜6をアッシング等で除去
し、半導体基板1にHF(フッ酸)系の洗浄液を用いて
洗浄を施し、活性領域4bの表面を清浄にする。ここ
で、フォトレジスト膜6により活性領域4bと素子分離
領域3との境界領域7が覆われているため、境界領域7
がエッチングされることがない。また、境界領域7には
ゲート絶縁膜5が残存するため、洗浄によりエッチング
されることがない。このため、境界領域7のシリコン酸
化膜が過剰にエッチングされて前記した後退部が形成さ
れることがない。この結果、後退部に起因するゲート耐
圧の低下あるいは後に説明するゲート電極材料のエッチ
ング残りが境界領域7に残存されることがなく、半導体
装置の信頼性と歩留まりを向上できる。
活性領域4b上のゲート絶縁膜5をエッチングする(図
4)。さらにフォトレジスト膜6をアッシング等で除去
し、半導体基板1にHF(フッ酸)系の洗浄液を用いて
洗浄を施し、活性領域4bの表面を清浄にする。ここ
で、フォトレジスト膜6により活性領域4bと素子分離
領域3との境界領域7が覆われているため、境界領域7
がエッチングされることがない。また、境界領域7には
ゲート絶縁膜5が残存するため、洗浄によりエッチング
されることがない。このため、境界領域7のシリコン酸
化膜が過剰にエッチングされて前記した後退部が形成さ
れることがない。この結果、後退部に起因するゲート耐
圧の低下あるいは後に説明するゲート電極材料のエッチ
ング残りが境界領域7に残存されることがなく、半導体
装置の信頼性と歩留まりを向上できる。
【0041】次に、半導体基板1をたとえば850℃程
度でウェット酸化し、活性領域4bの表面にゲート絶縁
膜8(第2ゲート絶縁膜)を形成する(図5)。活性領
域4aにはすでにゲート絶縁膜5が形成されているた
め、このウェット酸化工程によりゲート絶縁膜5の膜厚
を増加させ、一方、活性領域4bには新たにゲート絶縁
膜8が形成されることになる。従って、ゲート絶縁膜5
の膜厚はゲート絶縁膜8の膜厚よりも厚くなる。このよ
うにして2種類の膜厚のゲート絶縁膜5、8を同一の半
導体基板1に形成する。なお、活性領域4b上のゲート
絶縁膜8は境界領域7において内側よりも厚く形成され
ている。このようにゲート絶縁膜8の膜厚が境界領域7
において厚く形成されるため、この領域に形成される第
2のMISFETのゲート耐圧を向上できる。
度でウェット酸化し、活性領域4bの表面にゲート絶縁
膜8(第2ゲート絶縁膜)を形成する(図5)。活性領
域4aにはすでにゲート絶縁膜5が形成されているた
め、このウェット酸化工程によりゲート絶縁膜5の膜厚
を増加させ、一方、活性領域4bには新たにゲート絶縁
膜8が形成されることになる。従って、ゲート絶縁膜5
の膜厚はゲート絶縁膜8の膜厚よりも厚くなる。このよ
うにして2種類の膜厚のゲート絶縁膜5、8を同一の半
導体基板1に形成する。なお、活性領域4b上のゲート
絶縁膜8は境界領域7において内側よりも厚く形成され
ている。このようにゲート絶縁膜8の膜厚が境界領域7
において厚く形成されるため、この領域に形成される第
2のMISFETのゲート耐圧を向上できる。
【0042】なお、活性領域4a、4bには、その導電
型に応じた不純物が導入されたウェル領域を形成しても
よい。ウェル領域の形成には、たとえばイオン注入法を
用いる。
型に応じた不純物が導入されたウェル領域を形成しても
よい。ウェル領域の形成には、たとえばイオン注入法を
用いる。
【0043】また、特に限定はされないが、上記ゲート
絶縁膜5、8を形成した後、半導体基板1をNO(酸化
窒素)雰囲気中またはN2 O(亜酸化窒素)雰囲気中で
熱処理することによって、ゲート絶縁膜5、8と半導体
基板1との界面に窒素を偏析させてもよい(酸窒化処
理)。ゲート絶縁膜5、8、特にゲート絶縁膜8の膜厚
がたとえば7nm程度まで薄くなると、半導体基板1との
熱膨張係数差に起因して両者の界面に生じる歪みが顕在
化し、ホットキャリアの発生を誘発する。半導体基板1
との界面に偏析した窒素はこの歪みを緩和するので、上
記の酸窒化処理は、極めて薄いゲート絶縁膜5、8の信
頼性を向上できる。
絶縁膜5、8を形成した後、半導体基板1をNO(酸化
窒素)雰囲気中またはN2 O(亜酸化窒素)雰囲気中で
熱処理することによって、ゲート絶縁膜5、8と半導体
基板1との界面に窒素を偏析させてもよい(酸窒化処
理)。ゲート絶縁膜5、8、特にゲート絶縁膜8の膜厚
がたとえば7nm程度まで薄くなると、半導体基板1との
熱膨張係数差に起因して両者の界面に生じる歪みが顕在
化し、ホットキャリアの発生を誘発する。半導体基板1
との界面に偏析した窒素はこの歪みを緩和するので、上
記の酸窒化処理は、極めて薄いゲート絶縁膜5、8の信
頼性を向上できる。
【0044】次に、半導体基板1の全面に、たとえば多
結晶シリコン膜(図示せず)を堆積し、この多結晶シリ
コン膜を図6(a)に示すような平面パターンにパター
ニングしてゲート電極9を形成する(図(b)、
(c))。この多結晶シリコン膜のパターニングの際
に、同図(b)に示すように境界領域7には後退部が形
成されない。このため、多結晶シリコン膜のエッチング
残りが発生せず、半導体装置の信頼性および歩留まりを
向上できる。また、同図(c)に示すように活性領域4
bの境界領域7の部分では、ゲート絶縁膜8が厚く形成
されているため、ゲート電極9と活性領域4bとの絶縁
性が確保されゲート耐圧を高く保つことができる。な
お、多結晶シリコン膜はたとえばCVD法により堆積す
ることができる。また、多結晶シリコン膜に代えて、ゲ
ート電極9は、多結晶シリコン膜、窒化タングステン膜
等の中間層およびタングステン膜の積層膜、あるいは、
多結晶シリコン膜およびタングステンシリサイド等の金
属シリサイド膜の積層膜で構成することができる。
結晶シリコン膜(図示せず)を堆積し、この多結晶シリ
コン膜を図6(a)に示すような平面パターンにパター
ニングしてゲート電極9を形成する(図(b)、
(c))。この多結晶シリコン膜のパターニングの際
に、同図(b)に示すように境界領域7には後退部が形
成されない。このため、多結晶シリコン膜のエッチング
残りが発生せず、半導体装置の信頼性および歩留まりを
向上できる。また、同図(c)に示すように活性領域4
bの境界領域7の部分では、ゲート絶縁膜8が厚く形成
されているため、ゲート電極9と活性領域4bとの絶縁
性が確保されゲート耐圧を高く保つことができる。な
お、多結晶シリコン膜はたとえばCVD法により堆積す
ることができる。また、多結晶シリコン膜に代えて、ゲ
ート電極9は、多結晶シリコン膜、窒化タングステン膜
等の中間層およびタングステン膜の積層膜、あるいは、
多結晶シリコン膜およびタングステンシリサイド等の金
属シリサイド膜の積層膜で構成することができる。
【0045】次に、半導体基板1に不純物をイオン注入
して半導体領域10をゲート電極9に自己整合的に形成
する(図7)。半導体領域10は、MISFETのソー
ス・ドレイン領域として機能する。不純物の種類は、形
成されるMISFETの導電型に応じて、たとえばnチ
ャネルMISFETの場合にはリンまたはヒ素を、pチ
ャネルMISFETの場合にはボロンを注入する。ま
た、図示はしないが、半導体基板1上にフォトレジスト
膜を形成し、これをマスクとしてイオンが注入される領
域を選択することができることはいうまでもない。な
お、この後、半導体基板1の全面にシリコン酸化膜ある
いはシリコン窒化膜等の絶縁膜を堆積し、これを異方性
エッチングしてゲート電極9の側面にサイドウォールス
ペーサを形成し、このサイドウォールスペーサおよびゲ
ート電極9をマスクとしてイオン注入して高濃度不純物
半導体領域を形成することもできる。この場合、前記し
た半導体領域10への不純物の導入は低濃度に止め、こ
の低濃度な半導体領域10と高濃度不純物半導体領域と
でいわゆるLDD(Lightly Doped Drain )を構成す
る。
して半導体領域10をゲート電極9に自己整合的に形成
する(図7)。半導体領域10は、MISFETのソー
ス・ドレイン領域として機能する。不純物の種類は、形
成されるMISFETの導電型に応じて、たとえばnチ
ャネルMISFETの場合にはリンまたはヒ素を、pチ
ャネルMISFETの場合にはボロンを注入する。ま
た、図示はしないが、半導体基板1上にフォトレジスト
膜を形成し、これをマスクとしてイオンが注入される領
域を選択することができることはいうまでもない。な
お、この後、半導体基板1の全面にシリコン酸化膜ある
いはシリコン窒化膜等の絶縁膜を堆積し、これを異方性
エッチングしてゲート電極9の側面にサイドウォールス
ペーサを形成し、このサイドウォールスペーサおよびゲ
ート電極9をマスクとしてイオン注入して高濃度不純物
半導体領域を形成することもできる。この場合、前記し
た半導体領域10への不純物の導入は低濃度に止め、こ
の低濃度な半導体領域10と高濃度不純物半導体領域と
でいわゆるLDD(Lightly Doped Drain )を構成す
る。
【0046】最後に、ゲート電極9を覆う絶縁膜11を
形成し、さらに絶縁膜11上に配線12を形成する(図
8)。配線12は、半導体領域10上の絶縁膜11に開
口した接続孔を介して半導体領域10に接続される。な
お、絶縁膜11は、たとえばSOG(Spin On Glass )
膜とTEOS酸化膜との積層膜とすることができ、その
表面はたとえばCMP(Chemical Mechanical Polishin
g )法により平坦化できる。また、配線12は、たとえ
ばスパッタ法により形成されたアルミニウム膜をフォト
リソグラフィ技術を用いたパターニングにより形成でき
る。配線12は、窒化チタン膜、アルミニウム膜および
窒化チタン膜の積層膜で構成することもできる。また、
配線12は、プラグを介して半導体領域10に接続され
てもよい。プラグは、チタン膜、窒化チタン膜およびタ
ングステン膜の積層膜で構成することができる。このよ
うにして本実施の形態の半導体装置を形成できる。
形成し、さらに絶縁膜11上に配線12を形成する(図
8)。配線12は、半導体領域10上の絶縁膜11に開
口した接続孔を介して半導体領域10に接続される。な
お、絶縁膜11は、たとえばSOG(Spin On Glass )
膜とTEOS酸化膜との積層膜とすることができ、その
表面はたとえばCMP(Chemical Mechanical Polishin
g )法により平坦化できる。また、配線12は、たとえ
ばスパッタ法により形成されたアルミニウム膜をフォト
リソグラフィ技術を用いたパターニングにより形成でき
る。配線12は、窒化チタン膜、アルミニウム膜および
窒化チタン膜の積層膜で構成することもできる。また、
配線12は、プラグを介して半導体領域10に接続され
てもよい。プラグは、チタン膜、窒化チタン膜およびタ
ングステン膜の積層膜で構成することができる。このよ
うにして本実施の形態の半導体装置を形成できる。
【0047】なお、本実施の形態の半導体装置をDRA
M(Dynamic Random Access Memory)に適用する場合に
は、MISFETを選択MISFETあるいは周辺回路
のMISFETとして用い、ビット線を配線12と同層
に形成し、さらに情報蓄積用容量素子をMISFETの
上層に形成した後、第2層配線、第3層配線等を形成で
きるが、詳細な説明は省略する。また、本実施の形態の
半導体装置をSRAM(Static Random Access Memory
)、ロジック回路等に適用する場合には、さらに第2
層、第3層配線等より上層の配線層を形成できるが、詳
細な説明は省略する。また、本実施の形態の半導体装置
をEEPROM(Electric Erasable ReadOnly Memor
y)に適用する場合には、トンネル酸化膜、フローティ
ングゲート電極を形成した後、ゲート絶縁膜5と同層に
フローティングゲート電極と制御ゲート電極との間の層
間絶縁膜を形成し、制御ゲート電極と同層にゲート電極
9を形成し、さらに第2層、第3層配線等より上層の配
線層を形成できるが、詳細な説明は省略する。
M(Dynamic Random Access Memory)に適用する場合に
は、MISFETを選択MISFETあるいは周辺回路
のMISFETとして用い、ビット線を配線12と同層
に形成し、さらに情報蓄積用容量素子をMISFETの
上層に形成した後、第2層配線、第3層配線等を形成で
きるが、詳細な説明は省略する。また、本実施の形態の
半導体装置をSRAM(Static Random Access Memory
)、ロジック回路等に適用する場合には、さらに第2
層、第3層配線等より上層の配線層を形成できるが、詳
細な説明は省略する。また、本実施の形態の半導体装置
をEEPROM(Electric Erasable ReadOnly Memor
y)に適用する場合には、トンネル酸化膜、フローティ
ングゲート電極を形成した後、ゲート絶縁膜5と同層に
フローティングゲート電極と制御ゲート電極との間の層
間絶縁膜を形成し、制御ゲート電極と同層にゲート電極
9を形成し、さらに第2層、第3層配線等より上層の配
線層を形成できるが、詳細な説明は省略する。
【0048】本実施の形態の半導体装置によれば、活性
領域4bと素子分離領域3との境界の境界領域7でのゲ
ート絶縁膜8の膜厚が内側領域と比較して厚いため、活
性領域4bに形成されるMISFETのゲート耐圧が劣
化せず、半導体装置の信頼性および歩留まりを向上でき
る。また、境界領域7でのゲート電極9材料のエッチン
グ残りを生じず、半導体装置の信頼性および歩留まりを
向上できる。
領域4bと素子分離領域3との境界の境界領域7でのゲ
ート絶縁膜8の膜厚が内側領域と比較して厚いため、活
性領域4bに形成されるMISFETのゲート耐圧が劣
化せず、半導体装置の信頼性および歩留まりを向上でき
る。また、境界領域7でのゲート電極9材料のエッチン
グ残りを生じず、半導体装置の信頼性および歩留まりを
向上できる。
【0049】(実施の形態2)図9およびず10は、本
発明の他の実施の形態である半導体装置の製造方法の一
例を工程順に示した平面図または断面図である。
発明の他の実施の形態である半導体装置の製造方法の一
例を工程順に示した平面図または断面図である。
【0050】本実施の形態の製造方法は、実施の形態1
における図2までの工程については同様である。よって
その説明は省略する。
における図2までの工程については同様である。よって
その説明は省略する。
【0051】次に、図2に示すゲート絶縁膜5上に、図
9(a)に示すようなパターンのフォトレジスト膜13
を形成する。フォトレジスト膜13の開口13bは、そ
の大部分が活性領域4bよりも小さく形成することは実
施の形態1と同様であるが、後にゲート電極9が形成さ
れる境界領域7の部分では、開口13bに張り出し領域
13cが形成される。このような張り出し領域13cを
有するため、次に説明するゲート絶縁膜5のエッチング
工程においては、境界領域7の一部についてもゲート絶
縁膜5がエッチングされることとなる。
9(a)に示すようなパターンのフォトレジスト膜13
を形成する。フォトレジスト膜13の開口13bは、そ
の大部分が活性領域4bよりも小さく形成することは実
施の形態1と同様であるが、後にゲート電極9が形成さ
れる境界領域7の部分では、開口13bに張り出し領域
13cが形成される。このような張り出し領域13cを
有するため、次に説明するゲート絶縁膜5のエッチング
工程においては、境界領域7の一部についてもゲート絶
縁膜5がエッチングされることとなる。
【0052】次に、フォトレジスト膜13をマスクとし
てゲート絶縁膜5をエッチングする。このエッチング後
の、図9(a)におけるb−b線断面は、図4と同様で
ある。図9(a)におけるc−c線断面を図9(b)に
示す。本実施の形態では、フォトレジスト膜13に張り
出し領域13cを有するため、図9(b)に示すように
境界領域7においてゲート絶縁膜5および素子分離領域
3の一部がエッチングされ、後退部14が形成される。
ただし、この後退部14は張り出し領域13cの部分に
のみ形成されるものであり、それ以外の境界領域7にお
いては実施の形態1と同様に後退部は形成されない。
てゲート絶縁膜5をエッチングする。このエッチング後
の、図9(a)におけるb−b線断面は、図4と同様で
ある。図9(a)におけるc−c線断面を図9(b)に
示す。本実施の形態では、フォトレジスト膜13に張り
出し領域13cを有するため、図9(b)に示すように
境界領域7においてゲート絶縁膜5および素子分離領域
3の一部がエッチングされ、後退部14が形成される。
ただし、この後退部14は張り出し領域13cの部分に
のみ形成されるものであり、それ以外の境界領域7にお
いては実施の形態1と同様に後退部は形成されない。
【0053】次に、フォトレジスト膜13を除去し、実
施の形態1と同様にゲート絶縁膜8を形成する(図9
(c))。
施の形態1と同様にゲート絶縁膜8を形成する(図9
(c))。
【0054】次に、実施の形態1と同様に、たとえば多
結晶シリコン膜を堆積し、これをパターニングしてゲー
ト電極9を形成する(図10(a)、(b))。図10
(a)におけるb−b線断面は、図6(b)と同様であ
る。また、図10(a)におけるc−c線断面を図10
(b)に示す。このように、活性領域4bの境界領域7
では、活性領域4bの外側までゲート絶縁膜5がエッチ
ングされるため、ゲート絶縁膜8の膜厚は活性領域4b
の全幅で薄く形成される。このため、活性領域4bに形
成されるMISFETのゲート幅は活性領域4bの幅で
規定されることとなり、レイアウト上の無駄を排してM
ISFETの必要なゲート幅を確保できる。これにより
半導体装置の設計のマージンを大きくして設計を容易に
することができる。なお、ゲート電極9の下部領域以外
の境界領域7のゲート絶縁膜8の膜厚は実施の形態1と
同様に厚く形成されているため、実施の形態1と同様に
ゲート電極9材料のエッチング残りは発生しない。これ
により上記効果に加えてエッチング残りに起因する半導
体装置の信頼性および歩留まりの低下要因を排除でき
る。
結晶シリコン膜を堆積し、これをパターニングしてゲー
ト電極9を形成する(図10(a)、(b))。図10
(a)におけるb−b線断面は、図6(b)と同様であ
る。また、図10(a)におけるc−c線断面を図10
(b)に示す。このように、活性領域4bの境界領域7
では、活性領域4bの外側までゲート絶縁膜5がエッチ
ングされるため、ゲート絶縁膜8の膜厚は活性領域4b
の全幅で薄く形成される。このため、活性領域4bに形
成されるMISFETのゲート幅は活性領域4bの幅で
規定されることとなり、レイアウト上の無駄を排してM
ISFETの必要なゲート幅を確保できる。これにより
半導体装置の設計のマージンを大きくして設計を容易に
することができる。なお、ゲート電極9の下部領域以外
の境界領域7のゲート絶縁膜8の膜厚は実施の形態1と
同様に厚く形成されているため、実施の形態1と同様に
ゲート電極9材料のエッチング残りは発生しない。これ
により上記効果に加えてエッチング残りに起因する半導
体装置の信頼性および歩留まりの低下要因を排除でき
る。
【0055】この後の工程は実施の形態1と同様である
ため説明を省略する。
ため説明を省略する。
【0056】なお、本実施の形態2では、フォトレジス
ト膜13のパターンをその張り出し領域13cがゲート
電極9のパターンにほぼ重なるように形成したが、図1
1に示すように、張り出し領域13cの幅をゲート電極
9のパターン15の幅よりの大きく構成することができ
る。また、図12に示すように、張り出し領域13cの
幅をゲート電極9のパターン15の幅よりの小さく構成
することもできる。フォトレジスト膜13のパターンを
このように構成することにより、パターンの合わせ余裕
をとることができ、工程のマージンを大きくすることが
可能となる。
ト膜13のパターンをその張り出し領域13cがゲート
電極9のパターンにほぼ重なるように形成したが、図1
1に示すように、張り出し領域13cの幅をゲート電極
9のパターン15の幅よりの大きく構成することができ
る。また、図12に示すように、張り出し領域13cの
幅をゲート電極9のパターン15の幅よりの小さく構成
することもできる。フォトレジスト膜13のパターンを
このように構成することにより、パターンの合わせ余裕
をとることができ、工程のマージンを大きくすることが
可能となる。
【0057】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【0058】たとえば、実施の形態1および2では、素
子分離領域3が浅溝2に形成された場合を説明したが、
素子分離領域がLOCOS法で形成され、あるいは素子
分離領域がU溝に形成されている場合にも本発明を適用
することができる。
子分離領域3が浅溝2に形成された場合を説明したが、
素子分離領域がLOCOS法で形成され、あるいは素子
分離領域がU溝に形成されている場合にも本発明を適用
することができる。
【0059】また、本発明は、DRAM、SRAM、E
EPROM(いわゆるフラッシュメモリを含む)、論理
素子等を構成するあらゆるMIS型のトランジスタに適
用することが可能である。
EPROM(いわゆるフラッシュメモリを含む)、論理
素子等を構成するあらゆるMIS型のトランジスタに適
用することが可能である。
【0060】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【0061】(1)2種ゲート絶縁膜の場合の、活性領
域と素子分離領域との境界部の後退を防止できる。
域と素子分離領域との境界部の後退を防止できる。
【0062】(2)2種ゲート絶縁膜の場合の活性領域
と素子分離領域との境界部におけるゲート耐圧の劣化を
防止できる。
と素子分離領域との境界部におけるゲート耐圧の劣化を
防止できる。
【0063】(3)2種ゲート絶縁膜の場合の活性領域
と素子分離領域との境界部におけるゲート電極を構成す
る材料のエッチング残りを防止できる。
と素子分離領域との境界部におけるゲート電極を構成す
る材料のエッチング残りを防止できる。
【0064】(4)2種ゲート絶縁膜の場合の半導体装
置の信頼性の向上および歩留まりの向上を図ることがで
きる。
置の信頼性の向上および歩留まりの向上を図ることがで
きる。
【図1】本発明の一実施の形態である半導体装置の製造
方法の一例をその製造工程順に示した平面図(a)およ
び断面図(b)である。
方法の一例をその製造工程順に示した平面図(a)およ
び断面図(b)である。
【図2】本発明の一実施の形態である半導体装置の製造
方法の一例をその製造工程順に示した断面図である。
方法の一例をその製造工程順に示した断面図である。
【図3】本発明の一実施の形態である半導体装置の製造
方法の一例をその製造工程順に示した平面図(a)およ
び断面図(b)である。
方法の一例をその製造工程順に示した平面図(a)およ
び断面図(b)である。
【図4】本発明の一実施の形態である半導体装置の製造
方法の一例をその製造工程順に示した断面図である。
方法の一例をその製造工程順に示した断面図である。
【図5】本発明の一実施の形態である半導体装置の製造
方法の一例をその製造工程順に示した断面図である。
方法の一例をその製造工程順に示した断面図である。
【図6】本発明の一実施の形態である半導体装置の製造
方法の一例をその製造工程順に示した平面図(a)およ
び断面図((b)および(c))である。
方法の一例をその製造工程順に示した平面図(a)およ
び断面図((b)および(c))である。
【図7】本発明の一実施の形態である半導体装置の製造
方法の一例をその製造工程順に示した断面図である。
方法の一例をその製造工程順に示した断面図である。
【図8】本発明の一実施の形態である半導体装置の製造
方法の一例をその製造工程順に示した断面図である。
方法の一例をその製造工程順に示した断面図である。
【図9】本発明の他の実施の形態である半導体装置の製
造方法の一例をその製造工程順に示した平面図(a)お
よび断面図((b)および(c))である。
造方法の一例をその製造工程順に示した平面図(a)お
よび断面図((b)および(c))である。
【図10】本発明の他の実施の形態である半導体装置の
製造方法の一例をその製造工程順に示した平面図(a)
および断面図(b)である。
製造方法の一例をその製造工程順に示した平面図(a)
および断面図(b)である。
【図11】本発明の他の実施の形態である半導体装置の
製造方法の他の例を示した平面図である。
製造方法の他の例を示した平面図である。
【図12】本発明の他の実施の形態である半導体装置の
製造方法のさらに他の例を示した平面図である。
製造方法のさらに他の例を示した平面図である。
【図13】本発明の課題を説明するための断面図であ
る。
る。
【図14】本発明の課題を説明するための断面図であ
る。
る。
1 半導体基板 2 浅溝 3 素子分離領域 4a、4b 活性領域 5 ゲート絶縁膜 6 フォトレジスト膜 6b 開口 7 境界領域 8 ゲート絶縁膜 9 ゲート電極 10 半導体領域 11 絶縁膜 12 配線 13 フォトレジスト膜 13b 開口 13c 張り出し領域 14 後退部 15 ゲート電極パターン 101 半導体基板 102 素子分離領域 103 活性領域 104 第1ゲート絶縁膜 105 フォトレジスト膜 106 後退部 107 第2ゲート絶縁膜 108 多結晶シリコン膜 109 ゲート電極
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F048 AA05 AA07 AB01 AC03 BA16 BB05 BB08 BB09 BB12 BB16 BC06 BF16 BG12 BG14 DA20 DA25 DA27
Claims (7)
- 【請求項1】 半導体からなる基板または半導体層をそ
の表面に有する基板と、素子分離領域で規定される前記
基板の主面の第1および第2活性領域と、前記第1活性
領域上に第1ゲート絶縁膜を介して形成された第1ゲー
ト電極および前記第1ゲート電極下のチャネル領域を挟
んで形成された一対の第1半導体領域を含む第1MIS
FETと、前記第2活性領域上に第2ゲート絶縁膜を介
して形成された第2ゲート電極および前記第2ゲート電
極下のチャネル領域を挟んで形成された一対の第2半導
体領域を含む第2MISFETとを有する半導体装置で
あって、 前記第1ゲート絶縁膜は、前記第1活性領域上で第1の
膜厚を有し、前記第2ゲート絶縁膜は、前記第2活性領
域の外周領域においてその膜厚が前記第1の膜厚とほぼ
等しく、前記第2活性領域の内側領域で前記第1の膜厚
よりも薄い第2の膜厚を有することを特徴とする半導体
装置。 - 【請求項2】 請求項1記載の半導体装置であって、 前記第2ゲート電極下の前記第2活性領域の境界領域に
おける前記第2ゲート絶縁膜の膜厚は、前記内側領域に
おける膜厚とほぼ等しいことを特徴とする半導体装置。 - 【請求項3】 請求項2記載の半導体装置であって、 前記境界領域における前記第2ゲート絶縁膜の薄い領域
は、前記第2ゲート電極の幅にほぼ一致する第1の構
成、前記第2ゲート電極の幅よりも狭い第2の構成、ま
たは、前記第2ゲート電極の幅よりも広い第3の構成、
の何れかの構成を有することを特徴とする半導体装置。 - 【請求項4】 請求項2または3記載の半導体装置であ
って、 前記第2MISFETのゲート幅は、前記第2活性領域
の幅で規定されることを特徴とする半導体装置。 - 【請求項5】 (a)半導体からなる基板または半導体
層をその表面に有する基板の主面に素子分離領域を形成
し、第1および第2活性領域を形成する工程、 (b)前記第1および第2活性領域上に第1ゲート絶縁
膜を形成する工程、 (c)前記第1ゲート絶縁膜上にフォトレジスト膜を形
成し、前記フォトレジスト膜を、その露光部と遮光部の
境界が主に前記第2活性領域上となるパターンのマスク
を用いて露光し、前記フォトレジスト膜をパターニング
する工程、 (d)前記フォトレジスト膜をマスクとして前記第2活
性領域上の前記第1ゲート絶縁膜をエッチングする工
程、 (e)前記フォトレジスト膜を除去し、前記基板の表面
を洗浄した後、前記第2活性領域上に第2ゲート絶縁膜
を形成する工程、 (f)前記第1および第2ゲート絶縁膜上に導電性被膜
を堆積し、前記導電性被膜をパターニングして、前記第
1活性領域上に第1ゲート電極を、前記第2活性領域上
に第2ゲート電極を形成する工程、 を有することを特徴とする半導体装置の製造方法。 - 【請求項6】 請求項5記載の半導体装置の製造方法で
あって、 前記(c)工程における前記マスクの前記露光部と遮光
部の境界は、主に前記第2活性領域上にある第1の構
成、前記第2ゲート電極の下部となる領域において前記
素子分離領域上にある第2の構成、前記第2ゲート電極
の周辺および下部となる領域において前記素子分離領域
上にある第3の構成、前記第2ゲート電極の下部となる
領域の一部についてのみ前記素子分離領域上にある第4
の構成、の何れかの構成であることを特徴とする半導体
装置の製造方法。 - 【請求項7】 請求項5または6記載の半導体装置の製
造方法であって、 前記第2活性領域と前記素子分離領域との境界部分に
は、前記導電性被膜のエッチング残りが残存していない
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11001569A JP2000200836A (ja) | 1999-01-07 | 1999-01-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11001569A JP2000200836A (ja) | 1999-01-07 | 1999-01-07 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000200836A true JP2000200836A (ja) | 2000-07-18 |
Family
ID=11505165
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11001569A Pending JP2000200836A (ja) | 1999-01-07 | 1999-01-07 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000200836A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002313941A (ja) * | 2001-04-12 | 2002-10-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2007088494A (ja) * | 2001-11-05 | 2007-04-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
US7291534B2 (en) | 2005-03-15 | 2007-11-06 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device |
US7432163B2 (en) | 2005-03-11 | 2008-10-07 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device that includes forming adjacent field regions with a separating region therebetween |
US7534677B2 (en) | 2004-02-03 | 2009-05-19 | Samsung Electronics Co., Ltd. | Method of fabricating a dual gate oxide |
US7585733B2 (en) | 2005-02-28 | 2009-09-08 | Oki Semiconductor Co., Ltd. | Method of manufacturing semiconductor device having multiple gate insulation films |
FR3067516A1 (fr) * | 2017-06-12 | 2018-12-14 | Stmicroelectronics (Rousset) Sas | Realisation de regions semiconductrices dans une puce electronique |
-
1999
- 1999-01-07 JP JP11001569A patent/JP2000200836A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002313941A (ja) * | 2001-04-12 | 2002-10-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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US7534677B2 (en) | 2004-02-03 | 2009-05-19 | Samsung Electronics Co., Ltd. | Method of fabricating a dual gate oxide |
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FR3067516A1 (fr) * | 2017-06-12 | 2018-12-14 | Stmicroelectronics (Rousset) Sas | Realisation de regions semiconductrices dans une puce electronique |
US10553499B2 (en) | 2017-06-12 | 2020-02-04 | Stmicroelectronics (Rousset) Sas | Production of semiconductor regions in an electronic chip |
US11121042B2 (en) | 2017-06-12 | 2021-09-14 | Stmicroelectronics (Rousset) Sas | Production of semiconductor regions in an electronic chip |
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