JP2000200836A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ２種ゲート絶縁膜の場合の、活性領域と素子
分離領域との境界部の後退を防止する。 【解決手段】 半導体基板１の主面に形成された素子分
離領域３と、素子分離領域３で規定された半導体基板１
の活性領域４ａ、４ｂと、活性領域４ａ、４ｂ上に各々
ゲート絶縁膜５、８を介して形成されたゲート電極９含
むＭＩＳＦＥＴを有する半導体装置であって、活性領域
４ｂ上のゲート絶縁膜８の内側部分をゲート絶縁膜５よ
りも薄く形成して２種ゲート絶縁膜を構成し、活性領域
４ｂと素子分離領域３との境界領域７のゲート絶縁膜８
の膜厚をゲート絶縁膜５の膜厚とほぼ等しく厚く形成す
る。ゲート絶縁膜８は、活性領域４ｂの平面パターンよ
りも小さな開口を有するフォトレジスト膜をマスクとし
てゲート絶縁膜５をエッチングし、その後半導体基板１
への酸化処理により形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、２種類の膜厚のゲート絶縁
膜を同一基板に有する半導体装置に適用して有効な技術
に関するものである。

【０００２】

【従来の技術】大規模集積回路（ＬＳＩ；Large Scale
Integrated Circuit）を構成するＭＩＳＦＥＴ（Metal
Insulator Semiconductor Field Effect Transistor ）
のうち入出力回路を構成するＭＩＳＦＥＴには外部から
の供給電源および入出力の規格で決まる電圧が付加され
る。一方、内部回路を構成するＭＩＳＦＥＴにはその性
能を最適化するために異なる電圧を付加する必要が生じ
ている。たとえばＤＲＡＭ（Dynamic Random Access Me
mory）においては、データ保持時間を長くするためにメ
モリセル内のＭＩＳＦＥＴには周辺回路よりも高い電圧
を付加する方が有利である。他方、マイクロコンピュー
タ等のロジックＬＳＩにおいては、消費電力の低減を図
るために、内部回路のＭＩＳＦＥＴに加える電圧を入力
電圧よりも低く設定する必要がある。

【０００３】ところで、ＭＩＳＦＥＴのゲートの絶縁破
壊を防止するためには、ゲート絶縁膜に加わる電界強度
を４MV/cm 程度に留めておく必要がある。このため、半
導体基板上にゲート絶縁膜を１種類しか形成しない場合
（以下、１種ゲート絶縁膜プロセスと称する）には、そ
の厚さを高電圧部に要求される値に合わせて設計するこ
とになる。この場合、低電圧部においては電界強度が低
下するのでトランジスタの駆動能力が低下し、その結
果、ＬＳＩの処理速度が低下するという問題が生ずる。
これを防止するためには、高電圧部のゲート絶縁膜は相
対的に厚くしたまま、低電圧部のゲート絶縁膜を相対的
に薄くする必要がある。すなわち、半導体基板上に設計
上の厚さが異なる２種以上のゲート絶縁膜を形成するこ
とになる。

【０００４】このような設計上の厚さが異なる２種のゲ
ート絶縁膜を同一基板に形成する技術については、たと
えば特開平２−０９６３７８号公報（第１の文献）およ
び特開平２−１５３７４号公報（第２の文献）に記載が
ある。

【０００５】上記第１の文献には、低電圧用のＭＩＳＦ
ＥＴのゲート絶縁膜を高電圧用のＭＩＳＦＥＴのゲート
絶縁膜よりも薄くし、かつ、ゲート電極を低電圧用と高
電圧用とで同一層で形成する技術が開示されており、上
記第２の文献には、第１のゲート酸化を行い、仕上がり
膜厚を大きくする部分以外のゲート絶縁膜を除去した後
に第２のゲート酸化を行うことにより膜厚の異なるゲー
ト絶縁膜を有するＭＩＳＦＥＴを形成する技術が開示さ
れている。以下、ゲート絶縁膜の厚さを２種類作り分け
る技術について説明する。

【０００６】まず、チョクラルスキー（以下、ＣＺと称
す）法で引き上げられた半導体基板上に、素子分離膜、
ウエルおよび犠牲酸化膜をそれぞれ形成し、しきい値電
圧調整用のイオン打ち込みを１種ゲート絶縁膜プロセス
と同様に行った後、第１のゲート絶縁膜を形成する。続
いて、ゲート絶縁膜の仕上がり膜厚を大きくする領域上
に選択的にエッチングマスクを形成した後、その絶縁膜
をエッチングする作用のある溶液を用いて同マスクに被
覆されていない領域のゲート絶縁膜を除去する。その
後、そのエッチングマスクの除去と洗浄とを行なった後
に第２のゲート酸化を行う。その際、上記マスクに被覆
されていた領域においては第１のゲート酸化による絶縁
膜が残存したまま更にゲート酸化が行われるので、マス
クに被覆されていなかった領域よりも厚いゲート絶縁膜
が形成される。その後は、１種ゲート絶縁膜プロセスと
同様な工程を経て半導体装置を完成する。

【０００７】

【発明が解決しようとする課題】ところが、上記した２
種ゲート絶縁膜のプロセス技術においては、以下の課題
があることを本発明者は見出した。

【０００８】すなわち、前記第２のゲート酸化で形成さ
れる薄いゲート絶縁膜（第２ゲート絶縁膜）が形成され
る領域では、前記第１のゲート酸化で形成される厚いゲ
ート絶縁膜（第１ゲート絶縁膜）がエッチングされるた
め、第１ゲート絶縁膜が形成される領域よりもエッチン
グおよび洗浄の工程が１回多く行われることとなる。こ
のため、第２ゲート絶縁膜が形成される領域の分離領域
が過剰にエッチングされ、分離領域の端部が表面から後
退することとなる。この点を図を用いて詳しく説明す
る。図１３および図１４は、本発明の課題を説明するた
めの断面図である。

【０００９】前記従来の技術の項でも説明したように、
２種類の膜厚のゲート絶縁膜を有するＭＩＳＦＥＴを同
一基板上に形成するには、まず、図１３（ａ）に示すよ
うに、半導体基板１０１の主面に素子分離領域１０２を
形成し、その素子分離領域１０２で囲まれた活性領域１
０３の表面に、たとえば熱酸化法を用いてシリコン酸化
膜を形成し膜厚の厚い第１ゲート絶縁膜１０４を形成す
る。

【００１０】次に、第１ゲート絶縁膜１０４を有するＭ
ＩＳＦＥＴ（第１ＭＩＳＦＥＴ）が形成される領域をフ
ォトレジスト膜１０５で覆い（図１３（ｂ））、このフ
ォトレジスト膜１０５をマスクとして第１ゲート絶縁膜
１０４をエッチングする（図１３（ｃ））。このとき、
マスクとなるフォトレジスト膜１０５の境界は、フォト
リソグラフィの合わせずれ等のマージンを考慮して素子
分離領域１０２上となるように形成される。このため、
図１３（ｃ）に示すように、後に薄いゲート絶縁膜を有
するＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）が形成される領
域に活性領域１０３と素子分離領域１０２との境界部に
後退部１０６が形成される。つまり、第２ＭＩＳＦＥＴ
が形成される領域では、第１ＭＩＳＦＥＴが形成される
領域に比べて１回多くエッチング工程が実行されること
になる。このエッチング工程ではエッチングのマージン
を見込んで若干過剰にシリコン酸化膜がエッチングされ
る（オーバーエッチングされる）ことに加えて、エッチ
ング残渣を除去するための洗浄工程が付加されるため、
シリコン酸化膜からなる素子分離領域１０２が活性領域
１０３より深く削れて後退部１０６が形成される。

【００１１】次に、たとえば熱酸化法を用いてシリコン
酸化膜を形成し膜厚の薄い第２ゲート絶縁膜１０７を第
２ＭＩＳＦＥＴが形成される領域に形成する（図１４
（ａ））。次に、半導体基板１０１の全面にゲート電極
となる導電膜たとえば多結晶シリコン膜１０８を堆積す
る（図１４（ｂ））。次に、多結晶シリコン膜１０８を
パターニングしてゲート電極１０９を形成する（図１４
（ｃ））。

【００１２】ところが、このパターニングの際に、第２
ＭＩＳＦＥＴが形成される領域の活性領域１０３と素子
分離領域１０２との境界部に後退部１０６が形成されて
いるため、多結晶シリコン膜のエッチング残り１１０が
生じる恐れがある。このエッチング残り１１０は、ゲー
ト電極１０９とこの後に形成される配線とのリークを生
じる原因となり、半導体装置の信頼性を低下する要因と
なる。

【００１３】また、後退部１０６の部分にゲート電極１
０９の電界が集中し、ゲート耐圧の劣化の原因となり、
半導体装置の信頼性を低下する要因となる。

【００１４】これらエッチング残り１１０、ゲート耐圧
の劣化が著しい場合には、半導体装置の不良原因ともな
り、半導体装置の製造歩留まりを低下させる要因ともな
る。

【００１５】なお、ここでは素子分離領域１０２を浅溝
素子分離で形成した場合を示しているが、ＬＯＣＯＳ
（Local Oxidation of Silicon）法で形成した場合であ
っても同様な問題が発生する。

【００１６】本発明の目的は、同一基板に膜厚の異なる
２種以上のＭＩＳＦＥＴを有する場合（２種ゲート絶縁
膜の場合）の、活性領域と素子分離領域との境界部の後
退を防止することにある。

【００１７】本発明の他の目的は、２種ゲート絶縁膜の
場合の活性領域と素子分離領域との境界部におけるゲー
ト耐圧の劣化を防止することにある。

【００１８】本発明のさらに他の目的は、２種ゲート絶
縁膜の場合の活性領域と素子分離領域との境界部におけ
るゲート電極を構成する材料のエッチング残りを防止す
ることにある。

【００１９】本発明のさらに他の目的は、２種ゲート絶
縁膜の場合の半導体装置の信頼性の向上および歩留まり
の向上を図ることにある。

【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２２】（１）本発明の半導体装置は、半導体から
なる基板または半導体層をその表面に有する基板と、素
子分離領域で規定される基板の主面の第１および第２活
性領域と、第１活性領域上に第１ゲート絶縁膜を介して
形成された第１ゲート電極および第１ゲート電極下のチ
ャネル領域を挟んで形成された一対の第１半導体領域を
含む第１ＭＩＳＦＥＴと、第２活性領域上に第２ゲート
絶縁膜を介して形成された第２ゲート電極および第２ゲ
ート電極下のチャネル領域を挟んで形成された一対の第
２半導体領域を含む第２ＭＩＳＦＥＴとを有する半導体
装置であって、第１ゲート絶縁膜は、第１活性領域上で
第１の膜厚を有し、第２ゲート絶縁膜は、第２活性領域
の外周領域においてその膜厚が第１の膜厚とほぼ等し
く、第２活性領域の内側領域で第１の膜厚よりも薄い膜
厚を有するものである。

【００２３】このような半導体装置によれば、第２ゲー
ト絶縁膜の膜厚を、第２活性領域の内側領域で第１ゲー
ト絶縁膜よりも薄く形成し、２種ゲート絶縁膜の機能を
確保することができる。それとともに、第２活性領域の
外周領域においてその膜厚が第１ゲート絶縁膜の膜厚と
ほぼ等しくつまり厚く形成し、第２活性領域と素子分離
領域との境界領域でのゲート電極の電界の集中を緩和す
ることができる。これにより２種ゲート絶縁膜の機能を
確保しつつ、第２ゲート絶縁膜の境界部分での耐圧劣化
を防止することができ、半導体装置の信頼性および歩留
まりを向上できる。

【００２４】なお、第２ゲート電極下の第２活性領域の
境界領域における第２ゲート絶縁膜の膜厚は、内側領域
における膜厚とほぼ等しくすることができる。つまり、
第２活性領域と素子分離領域との境界領域の第２ゲート
絶縁膜の膜厚は、全ての境界領域で厚くする必要はな
く、第２ゲート電極の下部の境界領域においては第２ゲ
ート絶縁膜の膜厚を内側領域と同様に薄くすることがで
きる。仮に、第２ゲート電極下部の境界領域での第２ゲ
ート絶縁膜が厚ければ、第２ＭＩＳＦＥＴのゲート電極
として機能する領域は第２ゲート絶縁膜の膜厚の薄い内
側領域で規定されることとなり、第２ＭＩＳＦＥＴのゲ
ート幅が狭くなる。必要なゲート幅を確保するためには
活性領域の面積を大きくする必要があり、集積度の向上
の観点から好ましくない。しかし、第２ゲート電極の下
部の境界領域の第２ゲート絶縁膜を薄くすることにより
第２ＭＩＳＦＥＴのゲート幅は活性領域の幅で規定され
ることとなり、集積度の向上に都合がよい。一方、ゲー
ト電極材料のエッチ残りは発生しないか第２ゲート電極
の周辺に限られる。このためエッチ残りによるリーク電
流の発生も問題とはならない。

【００２５】この場合、境界領域における第２ゲート絶
縁膜の薄い領域は、第２ゲート電極の幅にほぼ一致する
か、第２ゲート電極の幅よりも狭くするか、または、第
２ゲート電極の幅よりも若干広くすることができる。

【００２６】また、この場合、第２ＭＩＳＦＥＴのゲー
ト幅は、第２活性領域の幅で規定される。

【００２７】なお、第１活性領域上での膜厚は、ほぼ均
一に形成される。ここでほぼ均一とは、第２活性領域上
での膜厚を積極的にＺレベルとしたように変えることを
意図していない意味で、均一と表現している。すなわ
ち、実際には膜厚に分布を有するものではあってもそれ
が、トランジスタの性能上有意な変化を生じさせないこ
とを前提として、ぼぼ均一である範囲に含まれる。

【００２８】（２）本発明の半導体装置の製造方法は、
（ａ）半導体からなる基板または半導体層をその表面に
有する基板の主面に素子分離領域を形成し、第１および
第２活性領域を形成する工程、（ｂ）第１および第２活
性領域上に第１ゲート絶縁膜を形成する工程、（ｃ）第
１ゲート絶縁膜上にフォトレジスト膜を形成し、フォト
レジスト膜を、その露光部と遮光部の境界が主に第２活
性領域上となるパターンのマスクを用いて露光し、フォ
トレジスト膜をパターニングする工程、（ｄ）フォトレ
ジスト膜をマスクとして第２活性領域上の第１ゲート絶
縁膜をエッチングする工程、（ｅ）フォトレジスト膜を
除去し、基板の表面を洗浄した後、第２活性領域上に第
２ゲート絶縁膜を形成する工程、（ｆ）第１および第２
ゲート絶縁膜上に導電性被膜を堆積し、導電性被膜をパ
ターニングして、第１活性領域上に第１ゲート電極を、
第２活性領域上に第２ゲート電極を形成する工程、を有
するものである。

【００２９】このような半導体装置の製造方法によれ
ば、第２活性領域上の第１ゲート絶縁膜の除去を露光部
と遮光部の境界が主に第２活性領域上となるパターンの
マスクを用いて行うため、第２活性領域と素子分離領域
との境界領域がエッチングされることがなく、境界領域
での後退は発生しない。この結果、後退に起因する第２
ＭＩＳＦＥＴのゲート耐圧の劣化、あるいは、ゲート電
極材料のエッチ残りが発生せず、半導体装置の信頼性お
よび歩留まりを向上できる。

【００３０】なお、（ｃ）工程におけるマスクの露光部
と遮光部の境界は、主に第２活性領域上にある第１の構
成、第２ゲート電極の下部となる領域において素子分離
領域上にある第２の構成、第２ゲート電極の周辺および
下部となる領域において素子分離領域上にある第３の構
成、第２ゲート電極の下部となる領域の一部についての
み素子分離領域上にある第４の構成、の何れかの構成と
することができる。

【００３１】また、この製造方法によれば、第２活性領
域と素子分離領域との境界部分には、導電性被膜のエッ
チング残りが残存していない半導体装置を製造できる。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００３３】（実施の形態１）図１〜図８は、本発明の
一実施の形態である半導体装置の製造方法の一例をその
製造工程順に示した平面図または断面図である。なお、
平面図において示したｂ−ｂ線あるいはｃ−ｃ線の断面
図は、各々（ｂ）あるいは（ｃ）に示している。

【００３４】まず、たとえば、ｐ型で比抵抗が１０Ωcm
程度の単結晶シリコンからなる半導体基板１を用意し、
たとえば８５０℃程度でウェット酸化して形成した膜厚
１０nm程度の薄いシリコン酸化膜（図示せず）およびた
とえばＣＶＤ（Chemical Vapor Deposition ）法で形成
した膜厚１４０nm程度のシリコン窒化膜（図示せず）を
半導体基板１上に堆積する。ここでは単結晶シリコンの
半導体基板１を例示するが、表面に単結晶シリコン層を
有するＳＯＩ（Silicon On Insulator）基板、あるい
は、表面に多結晶シリコン膜を有するガラス、セラミッ
クス等の誘電体基板であってもよい。

【００３５】次に、図１（ａ）に示すようなパターンを
有するフォトレジスト膜をマスクにして前記シリコン窒
化膜およびシリコン酸化膜をパターニングし、このシリ
コン窒化膜をマスクとして半導体基板１をドライエッチ
ングすることにより、素子分離領域の半導体基板１に深
さ３００〜４００nm程度の浅溝２を形成する。浅溝２の
内壁には、前記ドライエッチングによってに生じたダメ
ージ層を除去するために、たとえば８５０〜９００℃程
度のウェット酸化による膜厚１０nm程度のシリコン酸化
膜を形成してもよい。

【００３６】次に、たとえばオゾン（Ｏ₃ ）とテトラエ
トキシシラン（ＴＥＯＳ）とをソースガスに用いたプラ
ズマＣＶＤ法で堆積されたシリコン酸化膜（図示せず、
以下ＴＥＯＳ酸化膜という）を３００〜４００nm程度の
膜厚で堆積し、このＴＥＯＳ酸化膜をＣＭＰ法により研
磨して浅溝２以外の領域のＴＥＯＳ酸化膜を除去し、浅
溝２の内部にＴＥＯＳ酸化膜を残して素子分離領域３を
形成する（図１（ｂ））。素子分離領域３で囲まれた半
導体基板１の主面には活性領域４ａ、４ｂが形成され
る。後に説明するように、活性領域４ａには比較的厚い
ゲート絶縁膜が形成され、活性領域４ｂには薄いゲート
絶縁膜が形成される。

【００３７】なお、ＣＭＰ法による研磨の前に、前記Ｔ
ＥＯＳ酸化膜にたとえば１０００℃程度でのドライ酸化
によるシンタリング（焼き締め）を行なってもよい。ま
た、ＣＭＰ法による研磨の前に、浅溝２の領域にシリコ
ン窒化膜を形成して、浅溝２領域のＴＥＯＳ酸化膜が過
剰に深く研磨されるディッシング現象を防止することが
できる。

【００３８】次に、半導体基板１の表面に残存している
シリコン酸化膜およびシリコン窒化膜をたとえば熱リン
酸を用いたウェットエッチングで除去し、ＨＦ（フッ
酸）系の洗浄液を使って半導体基板１の表面を洗浄す
る。その後、半導体基板１をたとえば８５０℃程度でウ
ェット酸化し、活性領域４ａ、４ｂの表面に清浄な比較
的厚い膜厚のゲート絶縁膜５（第１ゲート絶縁膜）を形
成する（図２）。

【００３９】次に、図３（ａ）に示すようなパターンを
有するフォトレジスト膜６をゲート絶縁膜５上に形成す
る（図３（ｂ））。フォトレジスト膜６の開口６ｂは、
活性領域４ｂよりも小さく形成する。つまり、活性領域
４ｂと素子分離領域３との境界領域７がフォトレジスト
膜６で覆われるように形成する。

【００４０】次に、フォトレジスト膜６をマスクとして
活性領域４ｂ上のゲート絶縁膜５をエッチングする（図
４）。さらにフォトレジスト膜６をアッシング等で除去
し、半導体基板１にＨＦ（フッ酸）系の洗浄液を用いて
洗浄を施し、活性領域４ｂの表面を清浄にする。ここ
で、フォトレジスト膜６により活性領域４ｂと素子分離
領域３との境界領域７が覆われているため、境界領域７
がエッチングされることがない。また、境界領域７には
ゲート絶縁膜５が残存するため、洗浄によりエッチング
されることがない。このため、境界領域７のシリコン酸
化膜が過剰にエッチングされて前記した後退部が形成さ
れることがない。この結果、後退部に起因するゲート耐
圧の低下あるいは後に説明するゲート電極材料のエッチ
ング残りが境界領域７に残存されることがなく、半導体
装置の信頼性と歩留まりを向上できる。

【００４１】次に、半導体基板１をたとえば８５０℃程
度でウェット酸化し、活性領域４ｂの表面にゲート絶縁
膜８（第２ゲート絶縁膜）を形成する（図５）。活性領
域４ａにはすでにゲート絶縁膜５が形成されているた
め、このウェット酸化工程によりゲート絶縁膜５の膜厚
を増加させ、一方、活性領域４ｂには新たにゲート絶縁
膜８が形成されることになる。従って、ゲート絶縁膜５
の膜厚はゲート絶縁膜８の膜厚よりも厚くなる。このよ
うにして２種類の膜厚のゲート絶縁膜５、８を同一の半
導体基板１に形成する。なお、活性領域４ｂ上のゲート
絶縁膜８は境界領域７において内側よりも厚く形成され
ている。このようにゲート絶縁膜８の膜厚が境界領域７
において厚く形成されるため、この領域に形成される第
２のＭＩＳＦＥＴのゲート耐圧を向上できる。

【００４２】なお、活性領域４ａ、４ｂには、その導電
型に応じた不純物が導入されたウェル領域を形成しても
よい。ウェル領域の形成には、たとえばイオン注入法を
用いる。

【００４３】また、特に限定はされないが、上記ゲート
絶縁膜５、８を形成した後、半導体基板１をＮＯ（酸化
窒素）雰囲気中またはＮ₂ Ｏ（亜酸化窒素）雰囲気中で
熱処理することによって、ゲート絶縁膜５、８と半導体
基板１との界面に窒素を偏析させてもよい（酸窒化処
理）。ゲート絶縁膜５、８、特にゲート絶縁膜８の膜厚
がたとえば７nm程度まで薄くなると、半導体基板１との
熱膨張係数差に起因して両者の界面に生じる歪みが顕在
化し、ホットキャリアの発生を誘発する。半導体基板１
との界面に偏析した窒素はこの歪みを緩和するので、上
記の酸窒化処理は、極めて薄いゲート絶縁膜５、８の信
頼性を向上できる。

【００４４】次に、半導体基板１の全面に、たとえば多
結晶シリコン膜（図示せず）を堆積し、この多結晶シリ
コン膜を図６（ａ）に示すような平面パターンにパター
ニングしてゲート電極９を形成する（図（ｂ）、
（ｃ））。この多結晶シリコン膜のパターニングの際
に、同図（ｂ）に示すように境界領域７には後退部が形
成されない。このため、多結晶シリコン膜のエッチング
残りが発生せず、半導体装置の信頼性および歩留まりを
向上できる。また、同図（ｃ）に示すように活性領域４
ｂの境界領域７の部分では、ゲート絶縁膜８が厚く形成
されているため、ゲート電極９と活性領域４ｂとの絶縁
性が確保されゲート耐圧を高く保つことができる。な
お、多結晶シリコン膜はたとえばＣＶＤ法により堆積す
ることができる。また、多結晶シリコン膜に代えて、ゲ
ート電極９は、多結晶シリコン膜、窒化タングステン膜
等の中間層およびタングステン膜の積層膜、あるいは、
多結晶シリコン膜およびタングステンシリサイド等の金
属シリサイド膜の積層膜で構成することができる。

【００４５】次に、半導体基板１に不純物をイオン注入
して半導体領域１０をゲート電極９に自己整合的に形成
する（図７）。半導体領域１０は、ＭＩＳＦＥＴのソー
ス・ドレイン領域として機能する。不純物の種類は、形
成されるＭＩＳＦＥＴの導電型に応じて、たとえばｎチ
ャネルＭＩＳＦＥＴの場合にはリンまたはヒ素を、ｐチ
ャネルＭＩＳＦＥＴの場合にはボロンを注入する。ま
た、図示はしないが、半導体基板１上にフォトレジスト
膜を形成し、これをマスクとしてイオンが注入される領
域を選択することができることはいうまでもない。な
お、この後、半導体基板１の全面にシリコン酸化膜ある
いはシリコン窒化膜等の絶縁膜を堆積し、これを異方性
エッチングしてゲート電極９の側面にサイドウォールス
ペーサを形成し、このサイドウォールスペーサおよびゲ
ート電極９をマスクとしてイオン注入して高濃度不純物
半導体領域を形成することもできる。この場合、前記し
た半導体領域１０への不純物の導入は低濃度に止め、こ
の低濃度な半導体領域１０と高濃度不純物半導体領域と
でいわゆるＬＤＤ（Lightly Doped Drain ）を構成す
る。

【００４６】最後に、ゲート電極９を覆う絶縁膜１１を
形成し、さらに絶縁膜１１上に配線１２を形成する（図
８）。配線１２は、半導体領域１０上の絶縁膜１１に開
口した接続孔を介して半導体領域１０に接続される。な
お、絶縁膜１１は、たとえばＳＯＧ（Spin On Glass ）
膜とＴＥＯＳ酸化膜との積層膜とすることができ、その
表面はたとえばＣＭＰ（Chemical Mechanical Polishin
g ）法により平坦化できる。また、配線１２は、たとえ
ばスパッタ法により形成されたアルミニウム膜をフォト
リソグラフィ技術を用いたパターニングにより形成でき
る。配線１２は、窒化チタン膜、アルミニウム膜および
窒化チタン膜の積層膜で構成することもできる。また、
配線１２は、プラグを介して半導体領域１０に接続され
てもよい。プラグは、チタン膜、窒化チタン膜およびタ
ングステン膜の積層膜で構成することができる。このよ
うにして本実施の形態の半導体装置を形成できる。

【００４７】なお、本実施の形態の半導体装置をＤＲＡ
Ｍ（Dynamic Random Access Memory）に適用する場合に
は、ＭＩＳＦＥＴを選択ＭＩＳＦＥＴあるいは周辺回路
のＭＩＳＦＥＴとして用い、ビット線を配線１２と同層
に形成し、さらに情報蓄積用容量素子をＭＩＳＦＥＴの
上層に形成した後、第２層配線、第３層配線等を形成で
きるが、詳細な説明は省略する。また、本実施の形態の
半導体装置をＳＲＡＭ（Static Random Access Memory
）、ロジック回路等に適用する場合には、さらに第２
層、第３層配線等より上層の配線層を形成できるが、詳
細な説明は省略する。また、本実施の形態の半導体装置
をＥＥＰＲＯＭ（Electric Erasable ReadOnly Memor
y）に適用する場合には、トンネル酸化膜、フローティ
ングゲート電極を形成した後、ゲート絶縁膜５と同層に
フローティングゲート電極と制御ゲート電極との間の層
間絶縁膜を形成し、制御ゲート電極と同層にゲート電極
９を形成し、さらに第２層、第３層配線等より上層の配
線層を形成できるが、詳細な説明は省略する。

【００４８】本実施の形態の半導体装置によれば、活性
領域４ｂと素子分離領域３との境界の境界領域７でのゲ
ート絶縁膜８の膜厚が内側領域と比較して厚いため、活
性領域４ｂに形成されるＭＩＳＦＥＴのゲート耐圧が劣
化せず、半導体装置の信頼性および歩留まりを向上でき
る。また、境界領域７でのゲート電極９材料のエッチン
グ残りを生じず、半導体装置の信頼性および歩留まりを
向上できる。

【００４９】（実施の形態２）図９およびず１０は、本
発明の他の実施の形態である半導体装置の製造方法の一
例を工程順に示した平面図または断面図である。

【００５０】本実施の形態の製造方法は、実施の形態１
における図２までの工程については同様である。よって
その説明は省略する。

【００５１】次に、図２に示すゲート絶縁膜５上に、図
９（ａ）に示すようなパターンのフォトレジスト膜１３
を形成する。フォトレジスト膜１３の開口１３ｂは、そ
の大部分が活性領域４ｂよりも小さく形成することは実
施の形態１と同様であるが、後にゲート電極９が形成さ
れる境界領域７の部分では、開口１３ｂに張り出し領域
１３ｃが形成される。このような張り出し領域１３ｃを
有するため、次に説明するゲート絶縁膜５のエッチング
工程においては、境界領域７の一部についてもゲート絶
縁膜５がエッチングされることとなる。

【００５２】次に、フォトレジスト膜１３をマスクとし
てゲート絶縁膜５をエッチングする。このエッチング後
の、図９（ａ）におけるｂ−ｂ線断面は、図４と同様で
ある。図９（ａ）におけるｃ−ｃ線断面を図９（ｂ）に
示す。本実施の形態では、フォトレジスト膜１３に張り
出し領域１３ｃを有するため、図９（ｂ）に示すように
境界領域７においてゲート絶縁膜５および素子分離領域
３の一部がエッチングされ、後退部１４が形成される。
ただし、この後退部１４は張り出し領域１３ｃの部分に
のみ形成されるものであり、それ以外の境界領域７にお
いては実施の形態１と同様に後退部は形成されない。

【００５３】次に、フォトレジスト膜１３を除去し、実
施の形態１と同様にゲート絶縁膜８を形成する（図９
（ｃ））。

【００５４】次に、実施の形態１と同様に、たとえば多
結晶シリコン膜を堆積し、これをパターニングしてゲー
ト電極９を形成する（図１０（ａ）、（ｂ））。図１０
（ａ）におけるｂ−ｂ線断面は、図６（ｂ）と同様であ
る。また、図１０（ａ）におけるｃ−ｃ線断面を図１０
（ｂ）に示す。このように、活性領域４ｂの境界領域７
では、活性領域４ｂの外側までゲート絶縁膜５がエッチ
ングされるため、ゲート絶縁膜８の膜厚は活性領域４ｂ
の全幅で薄く形成される。このため、活性領域４ｂに形
成されるＭＩＳＦＥＴのゲート幅は活性領域４ｂの幅で
規定されることとなり、レイアウト上の無駄を排してＭ
ＩＳＦＥＴの必要なゲート幅を確保できる。これにより
半導体装置の設計のマージンを大きくして設計を容易に
することができる。なお、ゲート電極９の下部領域以外
の境界領域７のゲート絶縁膜８の膜厚は実施の形態１と
同様に厚く形成されているため、実施の形態１と同様に
ゲート電極９材料のエッチング残りは発生しない。これ
により上記効果に加えてエッチング残りに起因する半導
体装置の信頼性および歩留まりの低下要因を排除でき
る。

【００５５】この後の工程は実施の形態１と同様である
ため説明を省略する。

【００５６】なお、本実施の形態２では、フォトレジス
ト膜１３のパターンをその張り出し領域１３ｃがゲート
電極９のパターンにほぼ重なるように形成したが、図１
１に示すように、張り出し領域１３ｃの幅をゲート電極
９のパターン１５の幅よりの大きく構成することができ
る。また、図１２に示すように、張り出し領域１３ｃの
幅をゲート電極９のパターン１５の幅よりの小さく構成
することもできる。フォトレジスト膜１３のパターンを
このように構成することにより、パターンの合わせ余裕
をとることができ、工程のマージンを大きくすることが
可能となる。

【００５７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００５８】たとえば、実施の形態１および２では、素
子分離領域３が浅溝２に形成された場合を説明したが、
素子分離領域がＬＯＣＯＳ法で形成され、あるいは素子
分離領域がＵ溝に形成されている場合にも本発明を適用
することができる。

【００５９】また、本発明は、ＤＲＡＭ、ＳＲＡＭ、Ｅ
ＥＰＲＯＭ（いわゆるフラッシュメモリを含む）、論理
素子等を構成するあらゆるＭＩＳ型のトランジスタに適
用することが可能である。

【００６０】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００６１】（１）２種ゲート絶縁膜の場合の、活性領
域と素子分離領域との境界部の後退を防止できる。

【００６２】（２）２種ゲート絶縁膜の場合の活性領域
と素子分離領域との境界部におけるゲート耐圧の劣化を
防止できる。

【００６３】（３）２種ゲート絶縁膜の場合の活性領域
と素子分離領域との境界部におけるゲート電極を構成す
る材料のエッチング残りを防止できる。

【００６４】（４）２種ゲート絶縁膜の場合の半導体装
置の信頼性の向上および歩留まりの向上を図ることがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の製造
方法の一例をその製造工程順に示した平面図（ａ）およ
び断面図（ｂ）である。

【図２】本発明の一実施の形態である半導体装置の製造
方法の一例をその製造工程順に示した断面図である。

【図３】本発明の一実施の形態である半導体装置の製造
方法の一例をその製造工程順に示した平面図（ａ）およ
び断面図（ｂ）である。

【図４】本発明の一実施の形態である半導体装置の製造
方法の一例をその製造工程順に示した断面図である。

【図５】本発明の一実施の形態である半導体装置の製造
方法の一例をその製造工程順に示した断面図である。

【図６】本発明の一実施の形態である半導体装置の製造
方法の一例をその製造工程順に示した平面図（ａ）およ
び断面図（（ｂ）および（ｃ））である。

【図７】本発明の一実施の形態である半導体装置の製造
方法の一例をその製造工程順に示した断面図である。

【図８】本発明の一実施の形態である半導体装置の製造
方法の一例をその製造工程順に示した断面図である。

【図９】本発明の他の実施の形態である半導体装置の製
造方法の一例をその製造工程順に示した平面図（ａ）お
よび断面図（（ｂ）および（ｃ））である。

【図１０】本発明の他の実施の形態である半導体装置の
製造方法の一例をその製造工程順に示した平面図（ａ）
および断面図（ｂ）である。

【図１１】本発明の他の実施の形態である半導体装置の
製造方法の他の例を示した平面図である。

【図１２】本発明の他の実施の形態である半導体装置の
製造方法のさらに他の例を示した平面図である。

【図１３】本発明の課題を説明するための断面図であ
る。

【図１４】本発明の課題を説明するための断面図であ
る。

【符号の説明】

１ 半導体基板 ２ 浅溝 ３ 素子分離領域 ４ａ、４ｂ 活性領域 ５ ゲート絶縁膜 ６ フォトレジスト膜 ６ｂ 開口 ７ 境界領域 ８ ゲート絶縁膜 ９ ゲート電極 １０ 半導体領域 １１ 絶縁膜 １２ 配線 １３ フォトレジスト膜 １３ｂ 開口 １３ｃ 張り出し領域 １４ 後退部 １５ ゲート電極パターン １０１ 半導体基板 １０２ 素子分離領域 １０３ 活性領域 １０４ 第１ゲート絶縁膜 １０５ フォトレジスト膜 １０６ 後退部 １０７ 第２ゲート絶縁膜 １０８ 多結晶シリコン膜 １０９ ゲート電極

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AA05 AA07 AB01 AC03 BA16 BB05 BB08 BB09 BB12 BB16 BC06 BF16 BG12 BG14 DA20 DA25 DA27

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体からなる基板または半導体層をそ
   の表面に有する基板と、素子分離領域で規定される前記
   基板の主面の第１および第２活性領域と、前記第１活性
   領域上に第１ゲート絶縁膜を介して形成された第１ゲー
   ト電極および前記第１ゲート電極下のチャネル領域を挟
   んで形成された一対の第１半導体領域を含む第１ＭＩＳ
   ＦＥＴと、前記第２活性領域上に第２ゲート絶縁膜を介
   して形成された第２ゲート電極および前記第２ゲート電
   極下のチャネル領域を挟んで形成された一対の第２半導
   体領域を含む第２ＭＩＳＦＥＴとを有する半導体装置で
   あって、 前記第１ゲート絶縁膜は、前記第１活性領域上で第１の
   膜厚を有し、前記第２ゲート絶縁膜は、前記第２活性領
   域の外周領域においてその膜厚が前記第１の膜厚とほぼ
   等しく、前記第２活性領域の内側領域で前記第１の膜厚
   よりも薄い第２の膜厚を有することを特徴とする半導体
   装置。
2. 【請求項２】 請求項１記載の半導体装置であって、 前記第２ゲート電極下の前記第２活性領域の境界領域に
   おける前記第２ゲート絶縁膜の膜厚は、前記内側領域に
   おける膜厚とほぼ等しいことを特徴とする半導体装置。
3. 【請求項３】 請求項２記載の半導体装置であって、 前記境界領域における前記第２ゲート絶縁膜の薄い領域
   は、前記第２ゲート電極の幅にほぼ一致する第１の構
   成、前記第２ゲート電極の幅よりも狭い第２の構成、ま
   たは、前記第２ゲート電極の幅よりも広い第３の構成、
   の何れかの構成を有することを特徴とする半導体装置。
4. 【請求項４】 請求項２または３記載の半導体装置であ
   って、 前記第２ＭＩＳＦＥＴのゲート幅は、前記第２活性領域
   の幅で規定されることを特徴とする半導体装置。
5. 【請求項５】 （ａ）半導体からなる基板または半導体
   層をその表面に有する基板の主面に素子分離領域を形成
   し、第１および第２活性領域を形成する工程、 （ｂ）前記第１および第２活性領域上に第１ゲート絶縁
   膜を形成する工程、 （ｃ）前記第１ゲート絶縁膜上にフォトレジスト膜を形
   成し、前記フォトレジスト膜を、その露光部と遮光部の
   境界が主に前記第２活性領域上となるパターンのマスク
   を用いて露光し、前記フォトレジスト膜をパターニング
   する工程、 （ｄ）前記フォトレジスト膜をマスクとして前記第２活
   性領域上の前記第１ゲート絶縁膜をエッチングする工
   程、 （ｅ）前記フォトレジスト膜を除去し、前記基板の表面
   を洗浄した後、前記第２活性領域上に第２ゲート絶縁膜
   を形成する工程、 （ｆ）前記第１および第２ゲート絶縁膜上に導電性被膜
   を堆積し、前記導電性被膜をパターニングして、前記第
   １活性領域上に第１ゲート電極を、前記第２活性領域上
   に第２ゲート電極を形成する工程、 を有することを特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項５記載の半導体装置の製造方法で
   あって、 前記（ｃ）工程における前記マスクの前記露光部と遮光
   部の境界は、主に前記第２活性領域上にある第１の構
   成、前記第２ゲート電極の下部となる領域において前記
   素子分離領域上にある第２の構成、前記第２ゲート電極
   の周辺および下部となる領域において前記素子分離領域
   上にある第３の構成、前記第２ゲート電極の下部となる
   領域の一部についてのみ前記素子分離領域上にある第４
   の構成、の何れかの構成であることを特徴とする半導体
   装置の製造方法。
7. 【請求項７】 請求項５または６記載の半導体装置の製
   造方法であって、 前記第２活性領域と前記素子分離領域との境界部分に
   は、前記導電性被膜のエッチング残りが残存していない
   ことを特徴とする半導体装置の製造方法。