JP2000150665A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2000150665A JP2000150665A JP10328016A JP32801698A JP2000150665A JP 2000150665 A JP2000150665 A JP 2000150665A JP 10328016 A JP10328016 A JP 10328016A JP 32801698 A JP32801698 A JP 32801698A JP 2000150665 A JP2000150665 A JP 2000150665A
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Abstract
(57)【要約】
【課題】 薄いゲート絶縁膜によって構成されたMIS
FETと厚いゲート絶縁膜によって構成されたMISF
ETとを有する半導体集積回路装置において、薄いゲー
ト絶縁膜によって構成されたMISFETの信頼度を向
上する。 【解決手段】 1.8V系の領域に形成されたnチャネル
型MISFETQnおよびpチャネル型MISFETQ
pのゲート絶縁膜を、約8nm程度の厚さの第1の酸化
シリコン膜1aと約4nm程度の厚さの第2の酸化シリ
コン膜1bとによって構成し、素子分離領域に形成され
た浅溝アイソレーションSGIに接する活性領域9bの
端部に、膜厚の厚い上記第1の酸化シリコン膜1aを形
成することによって、1.8V系の領域に形成されたnチ
ャネル型MISFETQnおよびpチャネル型MISF
ETQpのリーク電流不良またはゲート絶縁膜の耐圧劣
化を防ぐ。
FETと厚いゲート絶縁膜によって構成されたMISF
ETとを有する半導体集積回路装置において、薄いゲー
ト絶縁膜によって構成されたMISFETの信頼度を向
上する。 【解決手段】 1.8V系の領域に形成されたnチャネル
型MISFETQnおよびpチャネル型MISFETQ
pのゲート絶縁膜を、約8nm程度の厚さの第1の酸化
シリコン膜1aと約4nm程度の厚さの第2の酸化シリ
コン膜1bとによって構成し、素子分離領域に形成され
た浅溝アイソレーションSGIに接する活性領域9bの
端部に、膜厚の厚い上記第1の酸化シリコン膜1aを形
成することによって、1.8V系の領域に形成されたnチ
ャネル型MISFETQnおよびpチャネル型MISF
ETQpのリーク電流不良またはゲート絶縁膜の耐圧劣
化を防ぐ。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、薄いゲート絶縁膜によって
構成されたMISFET(Metal Insulator Semiconduc
tor Field EffectTransistor )と厚いゲート絶縁膜に
よって構成されたMISFETとを有する半導体集積回
路装置に適用して有効な技術に関するものである。
置の製造技術に関し、特に、薄いゲート絶縁膜によって
構成されたMISFET(Metal Insulator Semiconduc
tor Field EffectTransistor )と厚いゲート絶縁膜に
よって構成されたMISFETとを有する半導体集積回
路装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】CMOS(Complementary Metal Oxide
Semiconductor )論理LSI(LargeScale Integrated
Circuit)、およびSRAM(Static Rand
om Access Memory)またはDRAM
(Dynamic Random Access Me
mory)を搭載したCMOS論理LSIにおいては、
内部回路と入出力回路との電源電圧が異なる場合があ
る。例えば、高速化を狙ったCMOS論理LSIでは、
内部回路のMISFETのゲート電極の長さ(ゲート
長)は入出力回路のMISFETのゲート長よりも短い
ので、内部回路のMISFETのソース、ドレインを構
成する半導体領域の耐圧を確保するために、内部回路の
電源電圧は入出力回路の電源電圧よりも低く設定され
る。
Semiconductor )論理LSI(LargeScale Integrated
Circuit)、およびSRAM(Static Rand
om Access Memory)またはDRAM
(Dynamic Random Access Me
mory)を搭載したCMOS論理LSIにおいては、
内部回路と入出力回路との電源電圧が異なる場合があ
る。例えば、高速化を狙ったCMOS論理LSIでは、
内部回路のMISFETのゲート電極の長さ(ゲート
長)は入出力回路のMISFETのゲート長よりも短い
ので、内部回路のMISFETのソース、ドレインを構
成する半導体領域の耐圧を確保するために、内部回路の
電源電圧は入出力回路の電源電圧よりも低く設定され
る。
【0003】さらに、電源電圧の高い入出力回路のMI
SFETのゲート絶縁膜の厚さを電源電圧の低い内部回
路のMISFETのゲート絶縁膜の厚さよりも厚くする
ことによって、ゲート絶縁膜の信頼度を確保している。
例えば、0.25μmの長さのゲート電極が設けられたC
MOSFETを内部回路に有するCMOS論理LSIで
は、内部回路の電源電圧は1.8V、入出力回路の電源電
圧は3.3Vであり、内部回路のMISFETのゲート絶
縁膜の厚さは約4nm、入出力回路のMISFETのゲ
ート絶縁膜の厚さは約8nmである。
SFETのゲート絶縁膜の厚さを電源電圧の低い内部回
路のMISFETのゲート絶縁膜の厚さよりも厚くする
ことによって、ゲート絶縁膜の信頼度を確保している。
例えば、0.25μmの長さのゲート電極が設けられたC
MOSFETを内部回路に有するCMOS論理LSIで
は、内部回路の電源電圧は1.8V、入出力回路の電源電
圧は3.3Vであり、内部回路のMISFETのゲート絶
縁膜の厚さは約4nm、入出力回路のMISFETのゲ
ート絶縁膜の厚さは約8nmである。
【0004】ところで、厚さの異なる2種類のゲート絶
縁膜をシリコン単結晶で構成される半導体基板上に形成
する方法としては、まず、半導体基板の主面上の素子間
分離領域にフィールド絶縁膜を形成した後、半導体基板
に1回目の熱酸化処理を施して半導体基板の表面に第1
の酸化シリコン膜を形成し、次いで、薄いゲート絶縁膜
が形成される活性領域の第1の酸化シリコン膜をウエッ
トエッチングによって除去し、次いで、半導体基板に2
回目の熱酸化処理を施して半導体基板の表面に第2の酸
化シリコン膜を形成する方法が採用されている。
縁膜をシリコン単結晶で構成される半導体基板上に形成
する方法としては、まず、半導体基板の主面上の素子間
分離領域にフィールド絶縁膜を形成した後、半導体基板
に1回目の熱酸化処理を施して半導体基板の表面に第1
の酸化シリコン膜を形成し、次いで、薄いゲート絶縁膜
が形成される活性領域の第1の酸化シリコン膜をウエッ
トエッチングによって除去し、次いで、半導体基板に2
回目の熱酸化処理を施して半導体基板の表面に第2の酸
化シリコン膜を形成する方法が採用されている。
【0005】すなわち、薄いゲート絶縁膜は2回目の熱
酸化処理で形成される第2の酸化シリコン膜によって構
成され、厚いゲート絶縁膜は1回目の熱酸化処理および
2回目の熱酸化処理で形成される第2の酸化シリコン膜
によって構成される。
酸化処理で形成される第2の酸化シリコン膜によって構
成され、厚いゲート絶縁膜は1回目の熱酸化処理および
2回目の熱酸化処理で形成される第2の酸化シリコン膜
によって構成される。
【0006】なお、薄いゲート絶縁膜によって構成され
るMISFETと厚いゲート絶縁膜によって構成される
MISFETとを有する半導体集積回路装置の例として
は、日経マグロウヒル社発行「日経マイクロデバイス」
1996年3月号、P54〜P59に記載されているD
RAM混載ロジックがある。
るMISFETと厚いゲート絶縁膜によって構成される
MISFETとを有する半導体集積回路装置の例として
は、日経マグロウヒル社発行「日経マイクロデバイス」
1996年3月号、P54〜P59に記載されているD
RAM混載ロジックがある。
【0007】
【発明が解決しようとする課題】しかしながら、厚さの
異なる2種類のゲート絶縁膜を半導体基板の表面に形成
する前記方法では、以下の問題があることを本発明者は
見いだした。
異なる2種類のゲート絶縁膜を半導体基板の表面に形成
する前記方法では、以下の問題があることを本発明者は
見いだした。
【0008】すなわち、薄いゲート絶縁膜が形成される
活性領域の第1の酸化シリコン膜をウエットエッチング
によって除去する際、素子間分離領域に形成されたフィ
ールド絶縁膜が削れて、素子分離領域の端部で上記フィ
ールド絶縁膜の上面が半導体基板の表面よりも下がると
いう現象が生じた。
活性領域の第1の酸化シリコン膜をウエットエッチング
によって除去する際、素子間分離領域に形成されたフィ
ールド絶縁膜が削れて、素子分離領域の端部で上記フィ
ールド絶縁膜の上面が半導体基板の表面よりも下がると
いう現象が生じた。
【0009】図14に示すように、半導体基板21の表
面には、MISFETのしきい値電圧を制御するための
約10nm程度の深さのしきい値電圧制御層22が形成
されているが、素子分離領域23の端部で削れるフィー
ルド絶縁膜24の深さは約12nm程度となり、しきい
値電圧制御層22が形成されていない半導体基板21の
側壁部が露出してしまう。このため、半導体基板21の
活性領域の端部に電界が集中し、さらに半導体基板21
の側壁部に寄生的なMIEFETが形成されて、薄いゲ
ート絶縁膜25によって構成されるMISFETのドレ
イン電流(Ids)−ゲート電圧(Vg )特性にキンク
(Kink)が生じてリーク電流不良が引き起こされること
が考えられた。また、薄いゲート絶縁膜25は電界が集
中する半導体基板21の活性領域の端部を被覆している
ので、薄いゲート絶縁膜25の耐圧不良が生じやすい。
面には、MISFETのしきい値電圧を制御するための
約10nm程度の深さのしきい値電圧制御層22が形成
されているが、素子分離領域23の端部で削れるフィー
ルド絶縁膜24の深さは約12nm程度となり、しきい
値電圧制御層22が形成されていない半導体基板21の
側壁部が露出してしまう。このため、半導体基板21の
活性領域の端部に電界が集中し、さらに半導体基板21
の側壁部に寄生的なMIEFETが形成されて、薄いゲ
ート絶縁膜25によって構成されるMISFETのドレ
イン電流(Ids)−ゲート電圧(Vg )特性にキンク
(Kink)が生じてリーク電流不良が引き起こされること
が考えられた。また、薄いゲート絶縁膜25は電界が集
中する半導体基板21の活性領域の端部を被覆している
ので、薄いゲート絶縁膜25の耐圧不良が生じやすい。
【0010】本発明の目的は、薄いゲート絶縁膜によっ
て構成されたMISFETと厚いゲート絶縁膜によって
構成されたMISFETとを有する半導体集積回路装置
において、薄いゲート絶縁膜によって構成されたMIS
FETの信頼度を向上することができる技術を提供する
ことにある。
て構成されたMISFETと厚いゲート絶縁膜によって
構成されたMISFETとを有する半導体集積回路装置
において、薄いゲート絶縁膜によって構成されたMIS
FETの信頼度を向上することができる技術を提供する
ことにある。
【0011】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0012】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 (1)本発明の半導体集積回路装置は、第1のゲート絶
縁膜によって構成された第1のMISFETと第2のゲ
ート絶縁膜によって構成された第2のMISFETとを
有しており、上記第1のゲート絶縁膜は、第1のMIS
FETが形成された第1の活性領域の端部に設けられた
第1の絶縁膜と第1の活性領域の端部以外に設けられた
第2の絶縁膜とによって構成されており、第1の絶縁膜
の膜厚は、第2の絶縁膜の膜厚よりも相対的に厚く、第
2のゲート絶縁膜を構成する第3の絶縁膜の膜厚と同じ
である。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 (1)本発明の半導体集積回路装置は、第1のゲート絶
縁膜によって構成された第1のMISFETと第2のゲ
ート絶縁膜によって構成された第2のMISFETとを
有しており、上記第1のゲート絶縁膜は、第1のMIS
FETが形成された第1の活性領域の端部に設けられた
第1の絶縁膜と第1の活性領域の端部以外に設けられた
第2の絶縁膜とによって構成されており、第1の絶縁膜
の膜厚は、第2の絶縁膜の膜厚よりも相対的に厚く、第
2のゲート絶縁膜を構成する第3の絶縁膜の膜厚と同じ
である。
【0013】(2)また、本発明の半導体集積回路装置
の製造方法は、前記(1)の半導体集積回路装置の製造
方法において、半導体基板上にフィールド絶縁膜によっ
て囲まれた第1のMISFETが形成される第1の活性
領域および第2のMISFETが形成される第2の活性
領域を形成する工程と、半導体基板に熱処理を施して、
第1の活性領域および第2の活性領域の表面に絶縁膜を
形成する工程と、第1の活性領域の周辺部の少なくとも
第1のMISFETを構成するゲート電極が形成される
領域および第2の活性領域をレジスト膜で覆う工程と、
レジスト膜をマスクとして、露出している上記絶縁膜を
除去する工程と、レジスト膜を除去した後、半導体基板
に熱処理を施して、絶縁膜が残存している第1の活性領
域に第1の絶縁膜を形成し、絶縁膜が残存していない第
1の活性領域に第2の絶縁膜を形成し、第2の活性領域
に第3の絶縁膜を形成する工程とを有するものである。
の製造方法は、前記(1)の半導体集積回路装置の製造
方法において、半導体基板上にフィールド絶縁膜によっ
て囲まれた第1のMISFETが形成される第1の活性
領域および第2のMISFETが形成される第2の活性
領域を形成する工程と、半導体基板に熱処理を施して、
第1の活性領域および第2の活性領域の表面に絶縁膜を
形成する工程と、第1の活性領域の周辺部の少なくとも
第1のMISFETを構成するゲート電極が形成される
領域および第2の活性領域をレジスト膜で覆う工程と、
レジスト膜をマスクとして、露出している上記絶縁膜を
除去する工程と、レジスト膜を除去した後、半導体基板
に熱処理を施して、絶縁膜が残存している第1の活性領
域に第1の絶縁膜を形成し、絶縁膜が残存していない第
1の活性領域に第2の絶縁膜を形成し、第2の活性領域
に第3の絶縁膜を形成する工程とを有するものである。
【0014】上記した手段によれば、第1のMISFE
Tの第1のゲート絶縁膜の一部を構成し、第1の活性領
域の端部に設けられた第1の絶縁膜は、第2のMISF
ETの第2のゲート絶縁膜を構成する第3の絶縁膜と同
じ製造工程で形成されるので、第1のMISFETのゲ
ート電極下の第1の活性領域と接するフィールド絶縁膜
の端部の削れ量は、第2のMISFETのゲート電極下
の第2の活性領域と接するフィールド絶縁膜の端部の削
れ量と同等であって、第1のMISFETのゲート電極
下の第1の活性領域の半導体基板の側壁部の露出量は、
第2のMISFETのゲート電極下の第2の活性領域の
半導体基板の側壁部の露出量と同じとなる。さらに上記
第1のゲート絶縁膜の一部を構成する第1の絶縁膜の膜
厚は第2のゲート絶縁膜を構成する第3の絶縁膜の膜厚
と同じである。従って、第1のMISFETの動作特性
は、第1の絶縁膜および第3の絶縁膜よりも相対的に膜
厚が薄く、第1のゲート絶縁膜の他の一部を構成する第
2の絶縁膜によって制御されるが、第1のMISFET
の寄生的なMISFETの特性は、第2のMISFET
の寄生的なMISFETの特性と等価となり、第1のM
ISFETには、リーク電流不良を引き起こすキンク特
性が現れにくくなる。また、第1のMISFETの第1
のゲート絶縁膜の他の一部を構成する第2の絶縁膜は、
電界が集中する第1の活性領域の半導体基板の端部を被
覆していないので、第1のゲート絶縁膜の耐圧不良が生
じにくくなる。
Tの第1のゲート絶縁膜の一部を構成し、第1の活性領
域の端部に設けられた第1の絶縁膜は、第2のMISF
ETの第2のゲート絶縁膜を構成する第3の絶縁膜と同
じ製造工程で形成されるので、第1のMISFETのゲ
ート電極下の第1の活性領域と接するフィールド絶縁膜
の端部の削れ量は、第2のMISFETのゲート電極下
の第2の活性領域と接するフィールド絶縁膜の端部の削
れ量と同等であって、第1のMISFETのゲート電極
下の第1の活性領域の半導体基板の側壁部の露出量は、
第2のMISFETのゲート電極下の第2の活性領域の
半導体基板の側壁部の露出量と同じとなる。さらに上記
第1のゲート絶縁膜の一部を構成する第1の絶縁膜の膜
厚は第2のゲート絶縁膜を構成する第3の絶縁膜の膜厚
と同じである。従って、第1のMISFETの動作特性
は、第1の絶縁膜および第3の絶縁膜よりも相対的に膜
厚が薄く、第1のゲート絶縁膜の他の一部を構成する第
2の絶縁膜によって制御されるが、第1のMISFET
の寄生的なMISFETの特性は、第2のMISFET
の寄生的なMISFETの特性と等価となり、第1のM
ISFETには、リーク電流不良を引き起こすキンク特
性が現れにくくなる。また、第1のMISFETの第1
のゲート絶縁膜の他の一部を構成する第2の絶縁膜は、
電界が集中する第1の活性領域の半導体基板の端部を被
覆していないので、第1のゲート絶縁膜の耐圧不良が生
じにくくなる。
【0015】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【0016】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【0017】図1は、本発明の一実施の形態であるCM
OS論理LSIのMISFETを示す半導体基板の要部
断面図であり、上記MISFETを構成するゲート電極
が延在する方向の断面図である。Qnはnチャネル型M
ISFET、Qpはpチャネル型MISFETを示す。
OS論理LSIのMISFETを示す半導体基板の要部
断面図であり、上記MISFETを構成するゲート電極
が延在する方向の断面図である。Qnはnチャネル型M
ISFET、Qpはpチャネル型MISFETを示す。
【0018】図1に示すように、1.8V系の領域に形成
されたnチャネル型MISFETQnおよびpチャネル
型MISFETQpのゲート絶縁膜は、約8nm程度の
厚さの第1の酸化シリコン膜1aと約4nm程度の厚さ
の第2の酸化シリコン膜1bとによって構成されてお
り、素子分離領域に形成された浅溝アイソレーションS
GIに接する活性領域の端部に、上記第1の酸化シリコ
ン膜1aが形成されている。
されたnチャネル型MISFETQnおよびpチャネル
型MISFETQpのゲート絶縁膜は、約8nm程度の
厚さの第1の酸化シリコン膜1aと約4nm程度の厚さ
の第2の酸化シリコン膜1bとによって構成されてお
り、素子分離領域に形成された浅溝アイソレーションS
GIに接する活性領域の端部に、上記第1の酸化シリコ
ン膜1aが形成されている。
【0019】一方、3.3V系の領域に形成されたnチャ
ネル型MISFETQnおよびpチャネル型MISFE
TQpのゲート絶縁膜は、約8nm程度の一様な厚さの
第1の酸化シリコン膜1aによって構成されている。
ネル型MISFETQnおよびpチャネル型MISFE
TQpのゲート絶縁膜は、約8nm程度の一様な厚さの
第1の酸化シリコン膜1aによって構成されている。
【0020】次に、本発明の一実施の形態であるCMO
S論理LSIを構成するMISFETの製造方法を図2
〜図13を用いて説明する。図2〜図5、図8〜11
は、上記MISFETのゲート電極が延在する方向の半
導体基板の要部断面図であり、図6および図7は、上記
MISFETの要部平面図であり、図12および図13
は、上記MISFETのゲート電極が延在する方向に対
して垂直な半導体基板の要部断面図である。
S論理LSIを構成するMISFETの製造方法を図2
〜図13を用いて説明する。図2〜図5、図8〜11
は、上記MISFETのゲート電極が延在する方向の半
導体基板の要部断面図であり、図6および図7は、上記
MISFETの要部平面図であり、図12および図13
は、上記MISFETのゲート電極が延在する方向に対
して垂直な半導体基板の要部断面図である。
【0021】まず、図2に示すように、p型で比抵抗が
10Ωcm程度の半導体基板2を用意し、この半導体基
板2の主面に浅溝3を形成する。浅溝3の深さは、例え
ば0.35μmである。その後半導体基板2に熱酸化処理
を施し、酸化シリコン膜(図示せず)を形成する。さら
に酸化シリコン膜4を堆積した後、これを化学的機械研
磨(Chemical Mechanical Polishing ;CMP)法によ
り研磨して浅溝3内にのみ酸化シリコン膜4を残し、浅
溝アイソレーションSGIを形成する。これによって、
3.3V系の領域に浅溝アイソレーションSGIで囲まれ
た活性領域9aが形成され、1.8V系の領域に浅溝アイ
ソレーションSGIで囲まれた活性領域9bが形成され
る。
10Ωcm程度の半導体基板2を用意し、この半導体基
板2の主面に浅溝3を形成する。浅溝3の深さは、例え
ば0.35μmである。その後半導体基板2に熱酸化処理
を施し、酸化シリコン膜(図示せず)を形成する。さら
に酸化シリコン膜4を堆積した後、これを化学的機械研
磨(Chemical Mechanical Polishing ;CMP)法によ
り研磨して浅溝3内にのみ酸化シリコン膜4を残し、浅
溝アイソレーションSGIを形成する。これによって、
3.3V系の領域に浅溝アイソレーションSGIで囲まれ
た活性領域9aが形成され、1.8V系の領域に浅溝アイ
ソレーションSGIで囲まれた活性領域9bが形成され
る。
【0022】次に、図3に示すように、nチャネル型M
ISFETQnを形成する領域にp型不純物、例えばB
(ホウ素)をイオン打ち込みしてp型ウエル5を形成
し、pチャネル型MISFETQpを形成する領域にn
型不純物、例えばP(リン)をイオン打ち込みしてn型
ウエル6を形成する。また、このイオン打ち込みに続い
て、MISFETのしきい値電圧を調整するための不純
物、例えばBF2 (フッ化ホウ素)をp型ウエル5およ
びn型ウエル6のそれぞれのチャネル領域にイオン打ち
込みして、しきい値電圧制御層7を形成する。しきい値
電圧制御層7の半導体基板2の表面からの深さは、例え
ば約10nm程度である。
ISFETQnを形成する領域にp型不純物、例えばB
(ホウ素)をイオン打ち込みしてp型ウエル5を形成
し、pチャネル型MISFETQpを形成する領域にn
型不純物、例えばP(リン)をイオン打ち込みしてn型
ウエル6を形成する。また、このイオン打ち込みに続い
て、MISFETのしきい値電圧を調整するための不純
物、例えばBF2 (フッ化ホウ素)をp型ウエル5およ
びn型ウエル6のそれぞれのチャネル領域にイオン打ち
込みして、しきい値電圧制御層7を形成する。しきい値
電圧制御層7の半導体基板2の表面からの深さは、例え
ば約10nm程度である。
【0023】次に、図4に示すように、p型ウエル5お
よびn型ウエル6の各表面をHF(フッ酸)系の水溶液
を用いて洗浄した後、半導体基板2を850℃程度でウ
エット酸化して、p型ウエル5およびn型ウエル6の各
表面に約8nm程度の厚さの清浄な酸化シリコン膜8を
形成する。上記HF系の水溶液を用いた洗浄によって浅
溝アイソレーションSGIを構成する酸化シリコン膜4
の表面がエッチングされ、特に浅溝アイソレーションS
GIの端部では約5〜10nm程度の酸化シリコン膜4
がエッチングされる。
よびn型ウエル6の各表面をHF(フッ酸)系の水溶液
を用いて洗浄した後、半導体基板2を850℃程度でウ
エット酸化して、p型ウエル5およびn型ウエル6の各
表面に約8nm程度の厚さの清浄な酸化シリコン膜8を
形成する。上記HF系の水溶液を用いた洗浄によって浅
溝アイソレーションSGIを構成する酸化シリコン膜4
の表面がエッチングされ、特に浅溝アイソレーションS
GIの端部では約5〜10nm程度の酸化シリコン膜4
がエッチングされる。
【0024】次に、図5に示すように、1.8V系の領域
の浅溝アイソレーションSGIに接する活性領域9bの
端部、および3.3V系の領域を覆ったレジスト膜10を
形成する。ここで、図6に示すように、上記レジスト膜
10は、1.8V系の領域の浅溝アイソレーションSGI
に接する活性領域9bの端部を全て覆ってもよく、また
は、図7に示すように、上記レジスト膜10は、1.8V
系の領域の浅溝アイソレーションSGIに接する活性領
域9bの端部のうち、後の工程でゲート電極が形成され
る領域のみを覆ってもよい。
の浅溝アイソレーションSGIに接する活性領域9bの
端部、および3.3V系の領域を覆ったレジスト膜10を
形成する。ここで、図6に示すように、上記レジスト膜
10は、1.8V系の領域の浅溝アイソレーションSGI
に接する活性領域9bの端部を全て覆ってもよく、また
は、図7に示すように、上記レジスト膜10は、1.8V
系の領域の浅溝アイソレーションSGIに接する活性領
域9bの端部のうち、後の工程でゲート電極が形成され
る領域のみを覆ってもよい。
【0025】次に、図8に示すように、上記レジスト膜
10をマスクにしてHFを含んだ水溶液で酸化シリコン
膜8をエッチングする。これによって3.3V系の領域の
活性領域9a、さらに1.8V系の領域の浅溝アイソレー
ションSGIに接する活性領域9bの端部に、約8nm
程度の厚さの酸化シリコン膜8を残存させる。
10をマスクにしてHFを含んだ水溶液で酸化シリコン
膜8をエッチングする。これによって3.3V系の領域の
活性領域9a、さらに1.8V系の領域の浅溝アイソレー
ションSGIに接する活性領域9bの端部に、約8nm
程度の厚さの酸化シリコン膜8を残存させる。
【0026】次いで、レジスト膜10を除去した後、図
9に示すように、半導体基板2に熱酸化処理を施して、
3.3Vの領域の活性領域9aの表面および1.8V系の領
域の活性領域9bの端部の表面に第1の酸化シリコン膜
1aを形成し、1.8V系の領域の活性領域9bの端部を
除いた表面に約4nm程度の厚さの第2の酸化シリコン
膜1bを形成する。上記第1の酸化シリコン膜1aの厚
さは、レジスト膜10の除去と上記熱酸化処理前の洗浄
によって酸化シリコン膜8の一部が削れるため、約8n
m程度となる。
9に示すように、半導体基板2に熱酸化処理を施して、
3.3Vの領域の活性領域9aの表面および1.8V系の領
域の活性領域9bの端部の表面に第1の酸化シリコン膜
1aを形成し、1.8V系の領域の活性領域9bの端部を
除いた表面に約4nm程度の厚さの第2の酸化シリコン
膜1bを形成する。上記第1の酸化シリコン膜1aの厚
さは、レジスト膜10の除去と上記熱酸化処理前の洗浄
によって酸化シリコン膜8の一部が削れるため、約8n
m程度となる。
【0027】図10に示すように、1.8V系の領域の活
性領域9bでは、膜厚が厚い第1の酸化シリコン膜1a
と膜厚の薄い第2の酸化シリコン膜1bとが形成されて
いるが、第1の酸化シリコン膜1aが形成された領域の
しきい値電圧は第2の酸化シリコン膜1bが形成された
領域のしきい値電圧よりも高いので、寄生的なMISF
ETが動作することはない。
性領域9bでは、膜厚が厚い第1の酸化シリコン膜1a
と膜厚の薄い第2の酸化シリコン膜1bとが形成されて
いるが、第1の酸化シリコン膜1aが形成された領域の
しきい値電圧は第2の酸化シリコン膜1bが形成された
領域のしきい値電圧よりも高いので、寄生的なMISF
ETが動作することはない。
【0028】次に、図11に示すように、半導体基板2
上に、例えばPなどのn型不純物がドープされた多結晶
シリコン膜をCVD(Chemical Vapor Deposition )法
で堆積した後、フォトレジスト膜をマスクにしてこの多
結晶シリコン膜をエッチングし、多結晶シリコン膜によ
って構成されるゲート電極11を形成する。
上に、例えばPなどのn型不純物がドープされた多結晶
シリコン膜をCVD(Chemical Vapor Deposition )法
で堆積した後、フォトレジスト膜をマスクにしてこの多
結晶シリコン膜をエッチングし、多結晶シリコン膜によ
って構成されるゲート電極11を形成する。
【0029】次に、図12に示すように、ゲート電極1
1をマスクにしてp型ウエル5にn型不純物(例えば、
P)を導入し、nチャネル型MISFETQnのソー
ス、ドレインの一部を構成する低濃度のn- 型半導体領
域12を形成する。同様に、ゲート電極11をマスクに
してn型ウエル6にp型不純物(例えば、BF2 )を導
入し、pチャネル型MISFETQpのソース、ドレイ
ンの一部を構成する低濃度のp- 型半導体領域13を形
成する。
1をマスクにしてp型ウエル5にn型不純物(例えば、
P)を導入し、nチャネル型MISFETQnのソー
ス、ドレインの一部を構成する低濃度のn- 型半導体領
域12を形成する。同様に、ゲート電極11をマスクに
してn型ウエル6にp型不純物(例えば、BF2 )を導
入し、pチャネル型MISFETQpのソース、ドレイ
ンの一部を構成する低濃度のp- 型半導体領域13を形
成する。
【0030】次いで、半導体基板2上にCVD法で堆積
した酸化シリコン膜をRIE(Reactive Ion Etching)
法でエッチンングして、ゲート電極11の側壁にサイド
ウォールスペーサ14を形成する。
した酸化シリコン膜をRIE(Reactive Ion Etching)
法でエッチンングして、ゲート電極11の側壁にサイド
ウォールスペーサ14を形成する。
【0031】次に、ゲート電極11およびサイドウォー
ルスペーサ14をマスクにして、p型ウエル5にn型不
純物(例えば、砒素(As))を導入し、nチャネル型
MISFETQnのソース、ドレインの他の一部を構成
する高濃度のn+ 型半導体領域15を形成する。同様
に、ゲート電極11およびサイドウォールスペーサ14
をマスクにして、n型ウエル6にp型不純物(例えば、
BF2 )を導入し、pチャネル型MISFETQpのソ
ース、ドレインの他の一部を構成する高濃度のp+ 型半
導体領域16を形成する。
ルスペーサ14をマスクにして、p型ウエル5にn型不
純物(例えば、砒素(As))を導入し、nチャネル型
MISFETQnのソース、ドレインの他の一部を構成
する高濃度のn+ 型半導体領域15を形成する。同様
に、ゲート電極11およびサイドウォールスペーサ14
をマスクにして、n型ウエル6にp型不純物(例えば、
BF2 )を導入し、pチャネル型MISFETQpのソ
ース、ドレインの他の一部を構成する高濃度のp+ 型半
導体領域16を形成する。
【0032】次に、自己整合法によって低抵抗のチタン
シリサイド膜17をnチャネル型MISFETQnのゲ
ート電極11の表面およびn+ 型半導体領域15の表
面、ならびにpチャネル型MISFETQpのゲート電
極11の表面およびp+ 型半導体領域16の表面に形成
する。
シリサイド膜17をnチャネル型MISFETQnのゲ
ート電極11の表面およびn+ 型半導体領域15の表
面、ならびにpチャネル型MISFETQpのゲート電
極11の表面およびp+ 型半導体領域16の表面に形成
する。
【0033】その後、図13に示すように、半導体基板
2上に層間絶縁膜18を形成した後、層間絶縁膜18を
エッチングしてコンタクトホール19を開孔した後、層
間絶縁膜18上に堆積した金属膜(図示せず)をエッチ
ングして配線層20を形成することにより、前記図1に
示したCMOS論理LSIが完成する。
2上に層間絶縁膜18を形成した後、層間絶縁膜18を
エッチングしてコンタクトホール19を開孔した後、層
間絶縁膜18上に堆積した金属膜(図示せず)をエッチ
ングして配線層20を形成することにより、前記図1に
示したCMOS論理LSIが完成する。
【0034】このように、本実施の形態によれば、1.8
V系の領域における浅溝アイソレーションSGIの端部
で削れる酸化シリコン膜4の深さは、3.3V系の領域と
同じ約10nm以下となる。半導体基板2の表面には、
MISFETのしきい値電圧を制御するための約10n
m程度の深さのしきい値電圧制御層7が形成されている
が、1.8V系の領域および3.3V系の領域ともにしきい
値電圧制御層7が形成されていない半導体基板2の側壁
部は極端に露出しない。このため、1.8V系の領域では
半導体基板2の端部に集中する電界が緩和され、さらに
1.8V系の領域の半導体基板2の側壁部に形成される寄
生的なMIEFETの特性は、3.3V系の領域の半導体
基板2の側壁部に形成される寄生的なMIEFETの特
性と等価となり、1.8V系の領域に形成されるMISF
ETのIds−Vg 特性には、MISFETのリーク電流
不良を引き起こすキンク特性は現れにくくなる。また、
膜厚が約4nm程度の薄い第2の酸化シリコン膜1bは
電界が集中する半導体基板2の端部を被覆していないの
で、第2の酸化シリコン膜1bの耐圧不良が生じにくく
なる。
V系の領域における浅溝アイソレーションSGIの端部
で削れる酸化シリコン膜4の深さは、3.3V系の領域と
同じ約10nm以下となる。半導体基板2の表面には、
MISFETのしきい値電圧を制御するための約10n
m程度の深さのしきい値電圧制御層7が形成されている
が、1.8V系の領域および3.3V系の領域ともにしきい
値電圧制御層7が形成されていない半導体基板2の側壁
部は極端に露出しない。このため、1.8V系の領域では
半導体基板2の端部に集中する電界が緩和され、さらに
1.8V系の領域の半導体基板2の側壁部に形成される寄
生的なMIEFETの特性は、3.3V系の領域の半導体
基板2の側壁部に形成される寄生的なMIEFETの特
性と等価となり、1.8V系の領域に形成されるMISF
ETのIds−Vg 特性には、MISFETのリーク電流
不良を引き起こすキンク特性は現れにくくなる。また、
膜厚が約4nm程度の薄い第2の酸化シリコン膜1bは
電界が集中する半導体基板2の端部を被覆していないの
で、第2の酸化シリコン膜1bの耐圧不良が生じにくく
なる。
【0035】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【0036】例えば、前記実施の形態では、浅溝アイソ
レーションによって構成された素子分離領域に適用した
場合について説明したが、LOCOSアイソレーション
または深溝アイソレーションなど他のアイソレーション
に適用可能であり、同様な効果が得られる。
レーションによって構成された素子分離領域に適用した
場合について説明したが、LOCOSアイソレーション
または深溝アイソレーションなど他のアイソレーション
に適用可能であり、同様な効果が得られる。
【0037】また、前記実施の形態では、CMOS論理
LSIに適用した場合について説明したが、SRAM、
DRAMまたはDRAMを搭載したCMOS論理LSI
などに適用可能であり、同様な効果が得られる。
LSIに適用した場合について説明したが、SRAM、
DRAMまたはDRAMを搭載したCMOS論理LSI
などに適用可能であり、同様な効果が得られる。
【0038】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0039】本発明によれば、薄いゲート絶縁膜によっ
て構成されたMISFETと厚いゲート絶縁膜によって
構成されたMISFETとを有する半導体集積回路装置
において、薄いゲート絶縁膜を設けたことによるMIS
FETのリーク電流不良またはゲート絶縁膜の耐圧劣化
などが生じにくくなり、薄いゲート絶縁膜によって構成
されたMISFETの信頼度を向上することができる。
て構成されたMISFETと厚いゲート絶縁膜によって
構成されたMISFETとを有する半導体集積回路装置
において、薄いゲート絶縁膜を設けたことによるMIS
FETのリーク電流不良またはゲート絶縁膜の耐圧劣化
などが生じにくくなり、薄いゲート絶縁膜によって構成
されたMISFETの信頼度を向上することができる。
【図1】本発明の一実施の形態であるCMOS論理LS
IのMISFETを示す半導体基板のゲート電極と平行
方向の要部断面図である。
IのMISFETを示す半導体基板のゲート電極と平行
方向の要部断面図である。
【図2】本発明の一実施の形態であるCMOS論理LS
IのMISFETの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
IのMISFETの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
【図3】本発明の一実施の形態であるCMOS論理LS
IのMISFETの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
IのMISFETの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
【図4】本発明の一実施の形態であるCMOS論理LS
IのMISFETの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
IのMISFETの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
【図5】本発明の一実施の形態であるCMOS論理LS
IのMISFETの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
IのMISFETの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
【図6】本発明の一実施の形態であるCMOS論理LS
IのMISFETの製造方法を示す半導体基板の要部平
面図である。
IのMISFETの製造方法を示す半導体基板の要部平
面図である。
【図7】本発明の一実施の形態であるCMOS論理LS
IのMISFETの製造方法を示す半導体基板の要部平
面図である。
IのMISFETの製造方法を示す半導体基板の要部平
面図である。
【図8】本発明の一実施の形態であるCMOS論理LS
IのMISFETの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
IのMISFETの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
【図9】本発明の一実施の形態であるCMOS論理LS
IのMISFETの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
IのMISFETの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
【図10】図9の一部(浅溝アイソレーションに接する
1.8V系の領域の活性領域の端部)の拡大断面図であ
る。
1.8V系の領域の活性領域の端部)の拡大断面図であ
る。
【図11】本発明の一実施の形態であるCMOS論理L
SIのMISFETの製造方法を示す半導体基板のゲー
ト電極と平行方向の要部断面図である。
SIのMISFETの製造方法を示す半導体基板のゲー
ト電極と平行方向の要部断面図である。
【図12】本発明の一実施の形態であるCMOS論理L
SIのMISFETの製造方法を示す半導体基板のゲー
ト電極と垂直方向の要部断面図である。
SIのMISFETの製造方法を示す半導体基板のゲー
ト電極と垂直方向の要部断面図である。
【図13】本発明の一実施の形態であるCMOS論理L
SIのMISFETの製造方法を示す半導体基板のゲー
ト電極と垂直方向の要部断面図である。
SIのMISFETの製造方法を示す半導体基板のゲー
ト電極と垂直方向の要部断面図である。
【図14】従来の浅溝アイソレーションに接する1.8V
系の領域の活性領域の端部の拡大断面図である。
系の領域の活性領域の端部の拡大断面図である。
1a 第1の酸化シリコン膜 1b 第2の酸化シリコン膜 2 半導体基板 3 浅溝 4 酸化シリコン膜 5 p型ウエル 6 n型ウエル 7 しきい値電圧制御層 8 酸化シリコン膜 9a 活性領域 9b 活性領域 10 レジスト膜 11 ゲート電極 12 n- 型半導体領域 13 p- 型半導体領域 14 サイドウォールスペーサ 15 n+ 型半導体領域 16 p+ 型半導体領域 17 チタンシリサイド膜 18 層間絶縁膜 19 コンタクトホール 20 配線層 21 半導体基板 22 しきい値電圧制御層 23 素子分離領域 24 フィールド絶縁膜 25 薄いゲート絶縁膜 SGI 浅溝アイソレーション Qn nチャネル型MISFET Qp pチャネル型MISFET
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F040 DA19 DB03 DC01 EC07 EC13 ED01 ED09 EF02 EK01 EK05 FA02 FB05 5F048 AA07 AB01 AC03 AC06 BA01 BB05 BB08 BB16 BC06 BC18 BD04 BE03 BG12 BG16 DA25
Claims (5)
- 【請求項1】 MISFETのゲート絶縁膜は、前記M
ISFETが形成された活性領域の端部に設けられた第
1の絶縁膜と前記活性領域の端部以外に設けられた第2
の絶縁膜とによって構成されており、前記第1の絶縁膜
の膜厚は、前記第2の絶縁膜の膜厚よりも相対的に厚い
ことを特徴とする半導体集積回路装置。 - 【請求項2】 第1のゲート絶縁膜によって構成された
第1のMISFETと第2のゲート絶縁膜によって構成
された第2のMISFETとを有する半導体集積回路装
置であって、前記第1のゲート絶縁膜は、前記第1のM
ISFETが形成された第1の活性領域の端部に設けら
れた第1の絶縁膜と前記第1の活性領域の端部以外に設
けられた第2の絶縁膜とによって構成されており、前記
第1の絶縁膜の膜厚は、前記第2の絶縁膜の膜厚よりも
相対的に厚く、前記第2のゲート絶縁膜を構成する第3
の絶縁膜の膜厚と同じであることを特徴とする半導体集
積回路装置。 - 【請求項3】 請求項2記載の半導体集積回路装置にお
いて、前記第1のゲート絶縁膜を構成する前記第1の絶
縁膜と、前記第2のゲート絶縁膜を構成する前記第3の
絶縁膜とは、同じ製造工程で形成された膜であることを
特徴とする半導体集積回路装置。 - 【請求項4】 (a).半導体基板上に素子分離領域および
活性領域を形成する工程と、(b).前記半導体基板に熱処
理を施して、前記活性領域の表面に絶縁膜を形成する工
程と、(c).前記活性領域の周辺部の少なくともMISF
ETを構成するゲート電極が形成される領域をレジスト
膜で覆う工程と、(d).前記レジスト膜をマスクとして、
露出している前記絶縁膜を除去する工程と、(e).前記レ
ジスト膜を除去した後、前記半導体基板に熱処理を施し
て、前記絶縁膜が残存している前記活性領域に第1の絶
縁膜を形成し、前記絶縁膜が残存していない前記活性領
域に第2の絶縁膜を形成する工程とを有することを特徴
とする半導体集積回路装置の製造方法。 - 【請求項5】 (a).半導体基板上に素子分離領域、第1
のMISFETが形成される第1の活性領域および第2
のMISFETが形成される第2の活性領域を形成する
工程と、(b).前記半導体基板に熱処理を施して、前記第
1の活性領域および前記第2の活性領域の表面に絶縁膜
を形成する工程と、(c).前記第1の活性領域の周辺部の
少なくとも前記第1のMISFETを構成するゲート電
極が形成される領域および前記第2の活性領域をレジス
ト膜で覆う工程と、(d).前記レジスト膜をマスクとし
て、露出している前記絶縁膜を除去する工程と、(e).前
記レジスト膜を除去した後、前記半導体基板に熱処理を
施して、前記絶縁膜が残存している前記第1の活性領域
に第1の絶縁膜を形成し、前記絶縁膜が残存していない
前記第1の活性領域に第2の絶縁膜を形成し、前記第2
の活性領域に第3の絶縁膜を形成する工程とを有するこ
とを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10328016A JP2000150665A (ja) | 1998-11-18 | 1998-11-18 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10328016A JP2000150665A (ja) | 1998-11-18 | 1998-11-18 | 半導体集積回路装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000150665A true JP2000150665A (ja) | 2000-05-30 |
Family
ID=18205583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10328016A Pending JP2000150665A (ja) | 1998-11-18 | 1998-11-18 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000150665A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002313941A (ja) * | 2001-04-12 | 2002-10-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
US7291534B2 (en) | 2005-03-15 | 2007-11-06 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device |
JP2008153621A (ja) * | 2006-11-22 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US7432163B2 (en) | 2005-03-11 | 2008-10-07 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device that includes forming adjacent field regions with a separating region therebetween |
US7585733B2 (en) | 2005-02-28 | 2009-09-08 | Oki Semiconductor Co., Ltd. | Method of manufacturing semiconductor device having multiple gate insulation films |
-
1998
- 1998-11-18 JP JP10328016A patent/JP2000150665A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002313941A (ja) * | 2001-04-12 | 2002-10-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
US7585733B2 (en) | 2005-02-28 | 2009-09-08 | Oki Semiconductor Co., Ltd. | Method of manufacturing semiconductor device having multiple gate insulation films |
US7432163B2 (en) | 2005-03-11 | 2008-10-07 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device that includes forming adjacent field regions with a separating region therebetween |
US7291534B2 (en) | 2005-03-15 | 2007-11-06 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device |
JP2008153621A (ja) * | 2006-11-22 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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