JP2000150665A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 薄いゲート絶縁膜によって構成されたＭＩＳ
ＦＥＴと厚いゲート絶縁膜によって構成されたＭＩＳＦ
ＥＴとを有する半導体集積回路装置において、薄いゲー
ト絶縁膜によって構成されたＭＩＳＦＥＴの信頼度を向
上する。 【解決手段】 1.８Ｖ系の領域に形成されたｎチャネル
型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱ
ｐのゲート絶縁膜を、約８ｎｍ程度の厚さの第１の酸化
シリコン膜１ａと約４ｎｍ程度の厚さの第２の酸化シリ
コン膜１ｂとによって構成し、素子分離領域に形成され
た浅溝アイソレーションＳＧＩに接する活性領域９ｂの
端部に、膜厚の厚い上記第１の酸化シリコン膜１ａを形
成することによって、1.８Ｖ系の領域に形成されたｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐのリーク電流不良またはゲート絶縁膜の耐圧劣
化を防ぐ。
ＦＥＴと厚いゲート絶縁膜によって構成されたＭＩＳＦ
ＥＴとを有する半導体集積回路装置において、薄いゲー
ト絶縁膜によって構成されたＭＩＳＦＥＴの信頼度を向
上する。 【解決手段】 1.８Ｖ系の領域に形成されたｎチャネル
型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱ
ｐのゲート絶縁膜を、約８ｎｍ程度の厚さの第１の酸化
シリコン膜１ａと約４ｎｍ程度の厚さの第２の酸化シリ
コン膜１ｂとによって構成し、素子分離領域に形成され
た浅溝アイソレーションＳＧＩに接する活性領域９ｂの
端部に、膜厚の厚い上記第１の酸化シリコン膜１ａを形
成することによって、1.８Ｖ系の領域に形成されたｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐのリーク電流不良またはゲート絶縁膜の耐圧劣
化を防ぐ。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、薄いゲート絶縁膜によって
構成されたＭＩＳＦＥＴ（Metal Insulator Semiconduc
tor Field EffectTransistor ）と厚いゲート絶縁膜に
よって構成されたＭＩＳＦＥＴとを有する半導体集積回
路装置に適用して有効な技術に関するものである。
置の製造技術に関し、特に、薄いゲート絶縁膜によって
構成されたＭＩＳＦＥＴ（Metal Insulator Semiconduc
tor Field EffectTransistor ）と厚いゲート絶縁膜に
よって構成されたＭＩＳＦＥＴとを有する半導体集積回
路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ（Complementary Metal Oxide
Semiconductor ）論理ＬＳＩ（LargeScale Integrated
Circuit）、およびＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）またはＤＲＡＭ
（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）を搭載したＣＭＯＳ論理ＬＳＩにおいては、
内部回路と入出力回路との電源電圧が異なる場合があ
る。例えば、高速化を狙ったＣＭＯＳ論理ＬＳＩでは、
内部回路のＭＩＳＦＥＴのゲート電極の長さ（ゲート
長）は入出力回路のＭＩＳＦＥＴのゲート長よりも短い
ので、内部回路のＭＩＳＦＥＴのソース、ドレインを構
成する半導体領域の耐圧を確保するために、内部回路の
電源電圧は入出力回路の電源電圧よりも低く設定され
る。
Semiconductor ）論理ＬＳＩ（LargeScale Integrated
Circuit）、およびＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）またはＤＲＡＭ
（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）を搭載したＣＭＯＳ論理ＬＳＩにおいては、
内部回路と入出力回路との電源電圧が異なる場合があ
る。例えば、高速化を狙ったＣＭＯＳ論理ＬＳＩでは、
内部回路のＭＩＳＦＥＴのゲート電極の長さ（ゲート
長）は入出力回路のＭＩＳＦＥＴのゲート長よりも短い
ので、内部回路のＭＩＳＦＥＴのソース、ドレインを構
成する半導体領域の耐圧を確保するために、内部回路の
電源電圧は入出力回路の電源電圧よりも低く設定され
る。
【０００３】さらに、電源電圧の高い入出力回路のＭＩ
ＳＦＥＴのゲート絶縁膜の厚さを電源電圧の低い内部回
路のＭＩＳＦＥＴのゲート絶縁膜の厚さよりも厚くする
ことによって、ゲート絶縁膜の信頼度を確保している。
例えば、0.２５μｍの長さのゲート電極が設けられたＣ
ＭＯＳＦＥＴを内部回路に有するＣＭＯＳ論理ＬＳＩで
は、内部回路の電源電圧は1.８Ｖ、入出力回路の電源電
圧は3.３Ｖであり、内部回路のＭＩＳＦＥＴのゲート絶
縁膜の厚さは約４ｎｍ、入出力回路のＭＩＳＦＥＴのゲ
ート絶縁膜の厚さは約８ｎｍである。
ＳＦＥＴのゲート絶縁膜の厚さを電源電圧の低い内部回
路のＭＩＳＦＥＴのゲート絶縁膜の厚さよりも厚くする
ことによって、ゲート絶縁膜の信頼度を確保している。
例えば、0.２５μｍの長さのゲート電極が設けられたＣ
ＭＯＳＦＥＴを内部回路に有するＣＭＯＳ論理ＬＳＩで
は、内部回路の電源電圧は1.８Ｖ、入出力回路の電源電
圧は3.３Ｖであり、内部回路のＭＩＳＦＥＴのゲート絶
縁膜の厚さは約４ｎｍ、入出力回路のＭＩＳＦＥＴのゲ
ート絶縁膜の厚さは約８ｎｍである。
【０００４】ところで、厚さの異なる２種類のゲート絶
縁膜をシリコン単結晶で構成される半導体基板上に形成
する方法としては、まず、半導体基板の主面上の素子間
分離領域にフィールド絶縁膜を形成した後、半導体基板
に１回目の熱酸化処理を施して半導体基板の表面に第１
の酸化シリコン膜を形成し、次いで、薄いゲート絶縁膜
が形成される活性領域の第１の酸化シリコン膜をウエッ
トエッチングによって除去し、次いで、半導体基板に２
回目の熱酸化処理を施して半導体基板の表面に第２の酸
化シリコン膜を形成する方法が採用されている。
縁膜をシリコン単結晶で構成される半導体基板上に形成
する方法としては、まず、半導体基板の主面上の素子間
分離領域にフィールド絶縁膜を形成した後、半導体基板
に１回目の熱酸化処理を施して半導体基板の表面に第１
の酸化シリコン膜を形成し、次いで、薄いゲート絶縁膜
が形成される活性領域の第１の酸化シリコン膜をウエッ
トエッチングによって除去し、次いで、半導体基板に２
回目の熱酸化処理を施して半導体基板の表面に第２の酸
化シリコン膜を形成する方法が採用されている。
【０００５】すなわち、薄いゲート絶縁膜は２回目の熱
酸化処理で形成される第２の酸化シリコン膜によって構
成され、厚いゲート絶縁膜は１回目の熱酸化処理および
２回目の熱酸化処理で形成される第２の酸化シリコン膜
によって構成される。
酸化処理で形成される第２の酸化シリコン膜によって構
成され、厚いゲート絶縁膜は１回目の熱酸化処理および
２回目の熱酸化処理で形成される第２の酸化シリコン膜
によって構成される。
【０００６】なお、薄いゲート絶縁膜によって構成され
るＭＩＳＦＥＴと厚いゲート絶縁膜によって構成される
ＭＩＳＦＥＴとを有する半導体集積回路装置の例として
は、日経マグロウヒル社発行「日経マイクロデバイス」
１９９６年３月号、Ｐ５４〜Ｐ５９に記載されているＤ
ＲＡＭ混載ロジックがある。
るＭＩＳＦＥＴと厚いゲート絶縁膜によって構成される
ＭＩＳＦＥＴとを有する半導体集積回路装置の例として
は、日経マグロウヒル社発行「日経マイクロデバイス」
１９９６年３月号、Ｐ５４〜Ｐ５９に記載されているＤ
ＲＡＭ混載ロジックがある。
【０００７】
【発明が解決しようとする課題】しかしながら、厚さの
異なる２種類のゲート絶縁膜を半導体基板の表面に形成
する前記方法では、以下の問題があることを本発明者は
見いだした。
異なる２種類のゲート絶縁膜を半導体基板の表面に形成
する前記方法では、以下の問題があることを本発明者は
見いだした。
【０００８】すなわち、薄いゲート絶縁膜が形成される
活性領域の第１の酸化シリコン膜をウエットエッチング
によって除去する際、素子間分離領域に形成されたフィ
ールド絶縁膜が削れて、素子分離領域の端部で上記フィ
ールド絶縁膜の上面が半導体基板の表面よりも下がると
いう現象が生じた。
活性領域の第１の酸化シリコン膜をウエットエッチング
によって除去する際、素子間分離領域に形成されたフィ
ールド絶縁膜が削れて、素子分離領域の端部で上記フィ
ールド絶縁膜の上面が半導体基板の表面よりも下がると
いう現象が生じた。
【０００９】図１４に示すように、半導体基板２１の表
面には、ＭＩＳＦＥＴのしきい値電圧を制御するための
約１０ｎｍ程度の深さのしきい値電圧制御層２２が形成
されているが、素子分離領域２３の端部で削れるフィー
ルド絶縁膜２４の深さは約１２ｎｍ程度となり、しきい
値電圧制御層２２が形成されていない半導体基板２１の
側壁部が露出してしまう。このため、半導体基板２１の
活性領域の端部に電界が集中し、さらに半導体基板２１
の側壁部に寄生的なＭＩＥＦＥＴが形成されて、薄いゲ
ート絶縁膜２５によって構成されるＭＩＳＦＥＴのドレ
イン電流（Ｉds）−ゲート電圧（Ｖg ）特性にキンク
（Kink）が生じてリーク電流不良が引き起こされること
が考えられた。また、薄いゲート絶縁膜２５は電界が集
中する半導体基板２１の活性領域の端部を被覆している
ので、薄いゲート絶縁膜２５の耐圧不良が生じやすい。
面には、ＭＩＳＦＥＴのしきい値電圧を制御するための
約１０ｎｍ程度の深さのしきい値電圧制御層２２が形成
されているが、素子分離領域２３の端部で削れるフィー
ルド絶縁膜２４の深さは約１２ｎｍ程度となり、しきい
値電圧制御層２２が形成されていない半導体基板２１の
側壁部が露出してしまう。このため、半導体基板２１の
活性領域の端部に電界が集中し、さらに半導体基板２１
の側壁部に寄生的なＭＩＥＦＥＴが形成されて、薄いゲ
ート絶縁膜２５によって構成されるＭＩＳＦＥＴのドレ
イン電流（Ｉds）−ゲート電圧（Ｖg ）特性にキンク
（Kink）が生じてリーク電流不良が引き起こされること
が考えられた。また、薄いゲート絶縁膜２５は電界が集
中する半導体基板２１の活性領域の端部を被覆している
ので、薄いゲート絶縁膜２５の耐圧不良が生じやすい。
【００１０】本発明の目的は、薄いゲート絶縁膜によっ
て構成されたＭＩＳＦＥＴと厚いゲート絶縁膜によって
構成されたＭＩＳＦＥＴとを有する半導体集積回路装置
において、薄いゲート絶縁膜によって構成されたＭＩＳ
ＦＥＴの信頼度を向上することができる技術を提供する
ことにある。
て構成されたＭＩＳＦＥＴと厚いゲート絶縁膜によって
構成されたＭＩＳＦＥＴとを有する半導体集積回路装置
において、薄いゲート絶縁膜によって構成されたＭＩＳ
ＦＥＴの信頼度を向上することができる技術を提供する
ことにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、第１のゲート絶
縁膜によって構成された第１のＭＩＳＦＥＴと第２のゲ
ート絶縁膜によって構成された第２のＭＩＳＦＥＴとを
有しており、上記第１のゲート絶縁膜は、第１のＭＩＳ
ＦＥＴが形成された第１の活性領域の端部に設けられた
第１の絶縁膜と第１の活性領域の端部以外に設けられた
第２の絶縁膜とによって構成されており、第１の絶縁膜
の膜厚は、第２の絶縁膜の膜厚よりも相対的に厚く、第
２のゲート絶縁膜を構成する第３の絶縁膜の膜厚と同じ
である。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、第１のゲート絶
縁膜によって構成された第１のＭＩＳＦＥＴと第２のゲ
ート絶縁膜によって構成された第２のＭＩＳＦＥＴとを
有しており、上記第１のゲート絶縁膜は、第１のＭＩＳ
ＦＥＴが形成された第１の活性領域の端部に設けられた
第１の絶縁膜と第１の活性領域の端部以外に設けられた
第２の絶縁膜とによって構成されており、第１の絶縁膜
の膜厚は、第２の絶縁膜の膜厚よりも相対的に厚く、第
２のゲート絶縁膜を構成する第３の絶縁膜の膜厚と同じ
である。
【００１３】（２）また、本発明の半導体集積回路装置
の製造方法は、前記（１）の半導体集積回路装置の製造
方法において、半導体基板上にフィールド絶縁膜によっ
て囲まれた第１のＭＩＳＦＥＴが形成される第１の活性
領域および第２のＭＩＳＦＥＴが形成される第２の活性
領域を形成する工程と、半導体基板に熱処理を施して、
第１の活性領域および第２の活性領域の表面に絶縁膜を
形成する工程と、第１の活性領域の周辺部の少なくとも
第１のＭＩＳＦＥＴを構成するゲート電極が形成される
領域および第２の活性領域をレジスト膜で覆う工程と、
レジスト膜をマスクとして、露出している上記絶縁膜を
除去する工程と、レジスト膜を除去した後、半導体基板
に熱処理を施して、絶縁膜が残存している第１の活性領
域に第１の絶縁膜を形成し、絶縁膜が残存していない第
１の活性領域に第２の絶縁膜を形成し、第２の活性領域
に第３の絶縁膜を形成する工程とを有するものである。
の製造方法は、前記（１）の半導体集積回路装置の製造
方法において、半導体基板上にフィールド絶縁膜によっ
て囲まれた第１のＭＩＳＦＥＴが形成される第１の活性
領域および第２のＭＩＳＦＥＴが形成される第２の活性
領域を形成する工程と、半導体基板に熱処理を施して、
第１の活性領域および第２の活性領域の表面に絶縁膜を
形成する工程と、第１の活性領域の周辺部の少なくとも
第１のＭＩＳＦＥＴを構成するゲート電極が形成される
領域および第２の活性領域をレジスト膜で覆う工程と、
レジスト膜をマスクとして、露出している上記絶縁膜を
除去する工程と、レジスト膜を除去した後、半導体基板
に熱処理を施して、絶縁膜が残存している第１の活性領
域に第１の絶縁膜を形成し、絶縁膜が残存していない第
１の活性領域に第２の絶縁膜を形成し、第２の活性領域
に第３の絶縁膜を形成する工程とを有するものである。
【００１４】上記した手段によれば、第１のＭＩＳＦＥ
Ｔの第１のゲート絶縁膜の一部を構成し、第１の活性領
域の端部に設けられた第１の絶縁膜は、第２のＭＩＳＦ
ＥＴの第２のゲート絶縁膜を構成する第３の絶縁膜と同
じ製造工程で形成されるので、第１のＭＩＳＦＥＴのゲ
ート電極下の第１の活性領域と接するフィールド絶縁膜
の端部の削れ量は、第２のＭＩＳＦＥＴのゲート電極下
の第２の活性領域と接するフィールド絶縁膜の端部の削
れ量と同等であって、第１のＭＩＳＦＥＴのゲート電極
下の第１の活性領域の半導体基板の側壁部の露出量は、
第２のＭＩＳＦＥＴのゲート電極下の第２の活性領域の
半導体基板の側壁部の露出量と同じとなる。さらに上記
第１のゲート絶縁膜の一部を構成する第１の絶縁膜の膜
厚は第２のゲート絶縁膜を構成する第３の絶縁膜の膜厚
と同じである。従って、第１のＭＩＳＦＥＴの動作特性
は、第１の絶縁膜および第３の絶縁膜よりも相対的に膜
厚が薄く、第１のゲート絶縁膜の他の一部を構成する第
２の絶縁膜によって制御されるが、第１のＭＩＳＦＥＴ
の寄生的なＭＩＳＦＥＴの特性は、第２のＭＩＳＦＥＴ
の寄生的なＭＩＳＦＥＴの特性と等価となり、第１のＭ
ＩＳＦＥＴには、リーク電流不良を引き起こすキンク特
性が現れにくくなる。また、第１のＭＩＳＦＥＴの第１
のゲート絶縁膜の他の一部を構成する第２の絶縁膜は、
電界が集中する第１の活性領域の半導体基板の端部を被
覆していないので、第１のゲート絶縁膜の耐圧不良が生
じにくくなる。
Ｔの第１のゲート絶縁膜の一部を構成し、第１の活性領
域の端部に設けられた第１の絶縁膜は、第２のＭＩＳＦ
ＥＴの第２のゲート絶縁膜を構成する第３の絶縁膜と同
じ製造工程で形成されるので、第１のＭＩＳＦＥＴのゲ
ート電極下の第１の活性領域と接するフィールド絶縁膜
の端部の削れ量は、第２のＭＩＳＦＥＴのゲート電極下
の第２の活性領域と接するフィールド絶縁膜の端部の削
れ量と同等であって、第１のＭＩＳＦＥＴのゲート電極
下の第１の活性領域の半導体基板の側壁部の露出量は、
第２のＭＩＳＦＥＴのゲート電極下の第２の活性領域の
半導体基板の側壁部の露出量と同じとなる。さらに上記
第１のゲート絶縁膜の一部を構成する第１の絶縁膜の膜
厚は第２のゲート絶縁膜を構成する第３の絶縁膜の膜厚
と同じである。従って、第１のＭＩＳＦＥＴの動作特性
は、第１の絶縁膜および第３の絶縁膜よりも相対的に膜
厚が薄く、第１のゲート絶縁膜の他の一部を構成する第
２の絶縁膜によって制御されるが、第１のＭＩＳＦＥＴ
の寄生的なＭＩＳＦＥＴの特性は、第２のＭＩＳＦＥＴ
の寄生的なＭＩＳＦＥＴの特性と等価となり、第１のＭ
ＩＳＦＥＴには、リーク電流不良を引き起こすキンク特
性が現れにくくなる。また、第１のＭＩＳＦＥＴの第１
のゲート絶縁膜の他の一部を構成する第２の絶縁膜は、
電界が集中する第１の活性領域の半導体基板の端部を被
覆していないので、第１のゲート絶縁膜の耐圧不良が生
じにくくなる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１６】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１７】図１は、本発明の一実施の形態であるＣＭ
ＯＳ論理ＬＳＩのＭＩＳＦＥＴを示す半導体基板の要部
断面図であり、上記ＭＩＳＦＥＴを構成するゲート電極
が延在する方向の断面図である。Ｑｎはｎチャネル型Ｍ
ＩＳＦＥＴ、Ｑｐはｐチャネル型ＭＩＳＦＥＴを示す。
ＯＳ論理ＬＳＩのＭＩＳＦＥＴを示す半導体基板の要部
断面図であり、上記ＭＩＳＦＥＴを構成するゲート電極
が延在する方向の断面図である。Ｑｎはｎチャネル型Ｍ
ＩＳＦＥＴ、Ｑｐはｐチャネル型ＭＩＳＦＥＴを示す。
【００１８】図１に示すように、1.８Ｖ系の領域に形成
されたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル
型ＭＩＳＦＥＴＱｐのゲート絶縁膜は、約８ｎｍ程度の
厚さの第１の酸化シリコン膜１ａと約４ｎｍ程度の厚さ
の第２の酸化シリコン膜１ｂとによって構成されてお
り、素子分離領域に形成された浅溝アイソレーションＳ
ＧＩに接する活性領域の端部に、上記第１の酸化シリコ
ン膜１ａが形成されている。
されたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル
型ＭＩＳＦＥＴＱｐのゲート絶縁膜は、約８ｎｍ程度の
厚さの第１の酸化シリコン膜１ａと約４ｎｍ程度の厚さ
の第２の酸化シリコン膜１ｂとによって構成されてお
り、素子分離領域に形成された浅溝アイソレーションＳ
ＧＩに接する活性領域の端部に、上記第１の酸化シリコ
ン膜１ａが形成されている。
【００１９】一方、3.３Ｖ系の領域に形成されたｎチャ
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐのゲート絶縁膜は、約８ｎｍ程度の一様な厚さの
第１の酸化シリコン膜１ａによって構成されている。
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐのゲート絶縁膜は、約８ｎｍ程度の一様な厚さの
第１の酸化シリコン膜１ａによって構成されている。
【００２０】次に、本発明の一実施の形態であるＣＭＯ
Ｓ論理ＬＳＩを構成するＭＩＳＦＥＴの製造方法を図２
〜図１３を用いて説明する。図２〜図５、図８〜１１
は、上記ＭＩＳＦＥＴのゲート電極が延在する方向の半
導体基板の要部断面図であり、図６および図７は、上記
ＭＩＳＦＥＴの要部平面図であり、図１２および図１３
は、上記ＭＩＳＦＥＴのゲート電極が延在する方向に対
して垂直な半導体基板の要部断面図である。
Ｓ論理ＬＳＩを構成するＭＩＳＦＥＴの製造方法を図２
〜図１３を用いて説明する。図２〜図５、図８〜１１
は、上記ＭＩＳＦＥＴのゲート電極が延在する方向の半
導体基板の要部断面図であり、図６および図７は、上記
ＭＩＳＦＥＴの要部平面図であり、図１２および図１３
は、上記ＭＩＳＦＥＴのゲート電極が延在する方向に対
して垂直な半導体基板の要部断面図である。
【００２１】まず、図２に示すように、ｐ型で比抵抗が
１０Ωｃｍ程度の半導体基板２を用意し、この半導体基
板２の主面に浅溝３を形成する。浅溝３の深さは、例え
ば0.３５μｍである。その後半導体基板２に熱酸化処理
を施し、酸化シリコン膜（図示せず）を形成する。さら
に酸化シリコン膜４を堆積した後、これを化学的機械研
磨（Chemical Mechanical Polishing ；ＣＭＰ）法によ
り研磨して浅溝３内にのみ酸化シリコン膜４を残し、浅
溝アイソレーションＳＧＩを形成する。これによって、
3.３Ｖ系の領域に浅溝アイソレーションＳＧＩで囲まれ
た活性領域９ａが形成され、1.８Ｖ系の領域に浅溝アイ
ソレーションＳＧＩで囲まれた活性領域９ｂが形成され
る。
１０Ωｃｍ程度の半導体基板２を用意し、この半導体基
板２の主面に浅溝３を形成する。浅溝３の深さは、例え
ば0.３５μｍである。その後半導体基板２に熱酸化処理
を施し、酸化シリコン膜（図示せず）を形成する。さら
に酸化シリコン膜４を堆積した後、これを化学的機械研
磨（Chemical Mechanical Polishing ；ＣＭＰ）法によ
り研磨して浅溝３内にのみ酸化シリコン膜４を残し、浅
溝アイソレーションＳＧＩを形成する。これによって、
3.３Ｖ系の領域に浅溝アイソレーションＳＧＩで囲まれ
た活性領域９ａが形成され、1.８Ｖ系の領域に浅溝アイ
ソレーションＳＧＩで囲まれた活性領域９ｂが形成され
る。
【００２２】次に、図３に示すように、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎを形成する領域にｐ型不純物、例えばＢ
（ホウ素）をイオン打ち込みしてｐ型ウエル５を形成
し、ｐチャネル型ＭＩＳＦＥＴＱｐを形成する領域にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型
ウエル６を形成する。また、このイオン打ち込みに続い
て、ＭＩＳＦＥＴのしきい値電圧を調整するための不純
物、例えばＢＦ2 （フッ化ホウ素）をｐ型ウエル５およ
びｎ型ウエル６のそれぞれのチャネル領域にイオン打ち
込みして、しきい値電圧制御層７を形成する。しきい値
電圧制御層７の半導体基板２の表面からの深さは、例え
ば約１０ｎｍ程度である。
ＩＳＦＥＴＱｎを形成する領域にｐ型不純物、例えばＢ
（ホウ素）をイオン打ち込みしてｐ型ウエル５を形成
し、ｐチャネル型ＭＩＳＦＥＴＱｐを形成する領域にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型
ウエル６を形成する。また、このイオン打ち込みに続い
て、ＭＩＳＦＥＴのしきい値電圧を調整するための不純
物、例えばＢＦ2 （フッ化ホウ素）をｐ型ウエル５およ
びｎ型ウエル６のそれぞれのチャネル領域にイオン打ち
込みして、しきい値電圧制御層７を形成する。しきい値
電圧制御層７の半導体基板２の表面からの深さは、例え
ば約１０ｎｍ程度である。
【００２３】次に、図４に示すように、ｐ型ウエル５お
よびｎ型ウエル６の各表面をＨＦ（フッ酸）系の水溶液
を用いて洗浄した後、半導体基板２を８５０℃程度でウ
エット酸化して、ｐ型ウエル５およびｎ型ウエル６の各
表面に約８ｎｍ程度の厚さの清浄な酸化シリコン膜８を
形成する。上記ＨＦ系の水溶液を用いた洗浄によって浅
溝アイソレーションＳＧＩを構成する酸化シリコン膜４
の表面がエッチングされ、特に浅溝アイソレーションＳ
ＧＩの端部では約５〜１０ｎｍ程度の酸化シリコン膜４
がエッチングされる。
よびｎ型ウエル６の各表面をＨＦ（フッ酸）系の水溶液
を用いて洗浄した後、半導体基板２を８５０℃程度でウ
エット酸化して、ｐ型ウエル５およびｎ型ウエル６の各
表面に約８ｎｍ程度の厚さの清浄な酸化シリコン膜８を
形成する。上記ＨＦ系の水溶液を用いた洗浄によって浅
溝アイソレーションＳＧＩを構成する酸化シリコン膜４
の表面がエッチングされ、特に浅溝アイソレーションＳ
ＧＩの端部では約５〜１０ｎｍ程度の酸化シリコン膜４
がエッチングされる。
【００２４】次に、図５に示すように、1.８Ｖ系の領域
の浅溝アイソレーションＳＧＩに接する活性領域９ｂの
端部、および3.３Ｖ系の領域を覆ったレジスト膜１０を
形成する。ここで、図６に示すように、上記レジスト膜
１０は、1.８Ｖ系の領域の浅溝アイソレーションＳＧＩ
に接する活性領域９ｂの端部を全て覆ってもよく、また
は、図７に示すように、上記レジスト膜１０は、1.８Ｖ
系の領域の浅溝アイソレーションＳＧＩに接する活性領
域９ｂの端部のうち、後の工程でゲート電極が形成され
る領域のみを覆ってもよい。
の浅溝アイソレーションＳＧＩに接する活性領域９ｂの
端部、および3.３Ｖ系の領域を覆ったレジスト膜１０を
形成する。ここで、図６に示すように、上記レジスト膜
１０は、1.８Ｖ系の領域の浅溝アイソレーションＳＧＩ
に接する活性領域９ｂの端部を全て覆ってもよく、また
は、図７に示すように、上記レジスト膜１０は、1.８Ｖ
系の領域の浅溝アイソレーションＳＧＩに接する活性領
域９ｂの端部のうち、後の工程でゲート電極が形成され
る領域のみを覆ってもよい。
【００２５】次に、図８に示すように、上記レジスト膜
１０をマスクにしてＨＦを含んだ水溶液で酸化シリコン
膜８をエッチングする。これによって3.３Ｖ系の領域の
活性領域９ａ、さらに1.８Ｖ系の領域の浅溝アイソレー
ションＳＧＩに接する活性領域９ｂの端部に、約８ｎｍ
程度の厚さの酸化シリコン膜８を残存させる。
１０をマスクにしてＨＦを含んだ水溶液で酸化シリコン
膜８をエッチングする。これによって3.３Ｖ系の領域の
活性領域９ａ、さらに1.８Ｖ系の領域の浅溝アイソレー
ションＳＧＩに接する活性領域９ｂの端部に、約８ｎｍ
程度の厚さの酸化シリコン膜８を残存させる。
【００２６】次いで、レジスト膜１０を除去した後、図
９に示すように、半導体基板２に熱酸化処理を施して、
3.３Ｖの領域の活性領域９ａの表面および1.８Ｖ系の領
域の活性領域９ｂの端部の表面に第１の酸化シリコン膜
１ａを形成し、1.８Ｖ系の領域の活性領域９ｂの端部を
除いた表面に約４ｎｍ程度の厚さの第２の酸化シリコン
膜１ｂを形成する。上記第１の酸化シリコン膜１ａの厚
さは、レジスト膜１０の除去と上記熱酸化処理前の洗浄
によって酸化シリコン膜８の一部が削れるため、約８ｎ
ｍ程度となる。
９に示すように、半導体基板２に熱酸化処理を施して、
3.３Ｖの領域の活性領域９ａの表面および1.８Ｖ系の領
域の活性領域９ｂの端部の表面に第１の酸化シリコン膜
１ａを形成し、1.８Ｖ系の領域の活性領域９ｂの端部を
除いた表面に約４ｎｍ程度の厚さの第２の酸化シリコン
膜１ｂを形成する。上記第１の酸化シリコン膜１ａの厚
さは、レジスト膜１０の除去と上記熱酸化処理前の洗浄
によって酸化シリコン膜８の一部が削れるため、約８ｎ
ｍ程度となる。
【００２７】図１０に示すように、1.８Ｖ系の領域の活
性領域９ｂでは、膜厚が厚い第１の酸化シリコン膜１ａ
と膜厚の薄い第２の酸化シリコン膜１ｂとが形成されて
いるが、第１の酸化シリコン膜１ａが形成された領域の
しきい値電圧は第２の酸化シリコン膜１ｂが形成された
領域のしきい値電圧よりも高いので、寄生的なＭＩＳＦ
ＥＴが動作することはない。
性領域９ｂでは、膜厚が厚い第１の酸化シリコン膜１ａ
と膜厚の薄い第２の酸化シリコン膜１ｂとが形成されて
いるが、第１の酸化シリコン膜１ａが形成された領域の
しきい値電圧は第２の酸化シリコン膜１ｂが形成された
領域のしきい値電圧よりも高いので、寄生的なＭＩＳＦ
ＥＴが動作することはない。
【００２８】次に、図１１に示すように、半導体基板２
上に、例えばＰなどのｎ型不純物がドープされた多結晶
シリコン膜をＣＶＤ（Chemical Vapor Deposition ）法
で堆積した後、フォトレジスト膜をマスクにしてこの多
結晶シリコン膜をエッチングし、多結晶シリコン膜によ
って構成されるゲート電極１１を形成する。
上に、例えばＰなどのｎ型不純物がドープされた多結晶
シリコン膜をＣＶＤ（Chemical Vapor Deposition ）法
で堆積した後、フォトレジスト膜をマスクにしてこの多
結晶シリコン膜をエッチングし、多結晶シリコン膜によ
って構成されるゲート電極１１を形成する。
【００２９】次に、図１２に示すように、ゲート電極１
１をマスクにしてｐ型ウエル５にｎ型不純物（例えば、
Ｐ）を導入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス、ドレインの一部を構成する低濃度のｎ- 型半導体領
域１２を形成する。同様に、ゲート電極１１をマスクに
してｎ型ウエル６にｐ型不純物（例えば、ＢＦ2 ）を導
入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイ
ンの一部を構成する低濃度のｐ- 型半導体領域１３を形
成する。
１をマスクにしてｐ型ウエル５にｎ型不純物（例えば、
Ｐ）を導入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス、ドレインの一部を構成する低濃度のｎ- 型半導体領
域１２を形成する。同様に、ゲート電極１１をマスクに
してｎ型ウエル６にｐ型不純物（例えば、ＢＦ2 ）を導
入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイ
ンの一部を構成する低濃度のｐ- 型半導体領域１３を形
成する。
【００３０】次いで、半導体基板２上にＣＶＤ法で堆積
した酸化シリコン膜をＲＩＥ（Reactive Ion Etching）
法でエッチンングして、ゲート電極１１の側壁にサイド
ウォールスペーサ１４を形成する。
した酸化シリコン膜をＲＩＥ（Reactive Ion Etching）
法でエッチンングして、ゲート電極１１の側壁にサイド
ウォールスペーサ１４を形成する。
【００３１】次に、ゲート電極１１およびサイドウォー
ルスペーサ１４をマスクにして、ｐ型ウエル５にｎ型不
純物（例えば、砒素（Ａｓ））を導入し、ｎチャネル型
ＭＩＳＦＥＴＱｎのソース、ドレインの他の一部を構成
する高濃度のｎ+ 型半導体領域１５を形成する。同様
に、ゲート電極１１およびサイドウォールスペーサ１４
をマスクにして、ｎ型ウエル６にｐ型不純物（例えば、
ＢＦ2 ）を導入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソ
ース、ドレインの他の一部を構成する高濃度のｐ+ 型半
導体領域１６を形成する。
ルスペーサ１４をマスクにして、ｐ型ウエル５にｎ型不
純物（例えば、砒素（Ａｓ））を導入し、ｎチャネル型
ＭＩＳＦＥＴＱｎのソース、ドレインの他の一部を構成
する高濃度のｎ+ 型半導体領域１５を形成する。同様
に、ゲート電極１１およびサイドウォールスペーサ１４
をマスクにして、ｎ型ウエル６にｐ型不純物（例えば、
ＢＦ2 ）を導入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソ
ース、ドレインの他の一部を構成する高濃度のｐ+ 型半
導体領域１６を形成する。
【００３２】次に、自己整合法によって低抵抗のチタン
シリサイド膜１７をｎチャネル型ＭＩＳＦＥＴＱｎのゲ
ート電極１１の表面およびｎ+ 型半導体領域１５の表
面、ならびにｐチャネル型ＭＩＳＦＥＴＱｐのゲート電
極１１の表面およびｐ+ 型半導体領域１６の表面に形成
する。
シリサイド膜１７をｎチャネル型ＭＩＳＦＥＴＱｎのゲ
ート電極１１の表面およびｎ+ 型半導体領域１５の表
面、ならびにｐチャネル型ＭＩＳＦＥＴＱｐのゲート電
極１１の表面およびｐ+ 型半導体領域１６の表面に形成
する。
【００３３】その後、図１３に示すように、半導体基板
２上に層間絶縁膜１８を形成した後、層間絶縁膜１８を
エッチングしてコンタクトホール１９を開孔した後、層
間絶縁膜１８上に堆積した金属膜（図示せず）をエッチ
ングして配線層２０を形成することにより、前記図１に
示したＣＭＯＳ論理ＬＳＩが完成する。
２上に層間絶縁膜１８を形成した後、層間絶縁膜１８を
エッチングしてコンタクトホール１９を開孔した後、層
間絶縁膜１８上に堆積した金属膜（図示せず）をエッチ
ングして配線層２０を形成することにより、前記図１に
示したＣＭＯＳ論理ＬＳＩが完成する。
【００３４】このように、本実施の形態によれば、1.８
Ｖ系の領域における浅溝アイソレーションＳＧＩの端部
で削れる酸化シリコン膜４の深さは、3.３Ｖ系の領域と
同じ約１０ｎｍ以下となる。半導体基板２の表面には、
ＭＩＳＦＥＴのしきい値電圧を制御するための約１０ｎ
ｍ程度の深さのしきい値電圧制御層７が形成されている
が、1.８Ｖ系の領域および3.３Ｖ系の領域ともにしきい
値電圧制御層７が形成されていない半導体基板２の側壁
部は極端に露出しない。このため、1.８Ｖ系の領域では
半導体基板２の端部に集中する電界が緩和され、さらに
1.８Ｖ系の領域の半導体基板２の側壁部に形成される寄
生的なＭＩＥＦＥＴの特性は、3.３Ｖ系の領域の半導体
基板２の側壁部に形成される寄生的なＭＩＥＦＥＴの特
性と等価となり、1.８Ｖ系の領域に形成されるＭＩＳＦ
ＥＴのＩds−Ｖg 特性には、ＭＩＳＦＥＴのリーク電流
不良を引き起こすキンク特性は現れにくくなる。また、
膜厚が約４ｎｍ程度の薄い第２の酸化シリコン膜１ｂは
電界が集中する半導体基板２の端部を被覆していないの
で、第２の酸化シリコン膜１ｂの耐圧不良が生じにくく
なる。
Ｖ系の領域における浅溝アイソレーションＳＧＩの端部
で削れる酸化シリコン膜４の深さは、3.３Ｖ系の領域と
同じ約１０ｎｍ以下となる。半導体基板２の表面には、
ＭＩＳＦＥＴのしきい値電圧を制御するための約１０ｎ
ｍ程度の深さのしきい値電圧制御層７が形成されている
が、1.８Ｖ系の領域および3.３Ｖ系の領域ともにしきい
値電圧制御層７が形成されていない半導体基板２の側壁
部は極端に露出しない。このため、1.８Ｖ系の領域では
半導体基板２の端部に集中する電界が緩和され、さらに
1.８Ｖ系の領域の半導体基板２の側壁部に形成される寄
生的なＭＩＥＦＥＴの特性は、3.３Ｖ系の領域の半導体
基板２の側壁部に形成される寄生的なＭＩＥＦＥＴの特
性と等価となり、1.８Ｖ系の領域に形成されるＭＩＳＦ
ＥＴのＩds−Ｖg 特性には、ＭＩＳＦＥＴのリーク電流
不良を引き起こすキンク特性は現れにくくなる。また、
膜厚が約４ｎｍ程度の薄い第２の酸化シリコン膜１ｂは
電界が集中する半導体基板２の端部を被覆していないの
で、第２の酸化シリコン膜１ｂの耐圧不良が生じにくく
なる。
【００３５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００３６】例えば、前記実施の形態では、浅溝アイソ
レーションによって構成された素子分離領域に適用した
場合について説明したが、ＬＯＣＯＳアイソレーション
または深溝アイソレーションなど他のアイソレーション
に適用可能であり、同様な効果が得られる。
レーションによって構成された素子分離領域に適用した
場合について説明したが、ＬＯＣＯＳアイソレーション
または深溝アイソレーションなど他のアイソレーション
に適用可能であり、同様な効果が得られる。
【００３７】また、前記実施の形態では、ＣＭＯＳ論理
ＬＳＩに適用した場合について説明したが、ＳＲＡＭ、
ＤＲＡＭまたはＤＲＡＭを搭載したＣＭＯＳ論理ＬＳＩ
などに適用可能であり、同様な効果が得られる。
ＬＳＩに適用した場合について説明したが、ＳＲＡＭ、
ＤＲＡＭまたはＤＲＡＭを搭載したＣＭＯＳ論理ＬＳＩ
などに適用可能であり、同様な効果が得られる。
【００３８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３９】本発明によれば、薄いゲート絶縁膜によっ
て構成されたＭＩＳＦＥＴと厚いゲート絶縁膜によって
構成されたＭＩＳＦＥＴとを有する半導体集積回路装置
において、薄いゲート絶縁膜を設けたことによるＭＩＳ
ＦＥＴのリーク電流不良またはゲート絶縁膜の耐圧劣化
などが生じにくくなり、薄いゲート絶縁膜によって構成
されたＭＩＳＦＥＴの信頼度を向上することができる。
て構成されたＭＩＳＦＥＴと厚いゲート絶縁膜によって
構成されたＭＩＳＦＥＴとを有する半導体集積回路装置
において、薄いゲート絶縁膜を設けたことによるＭＩＳ
ＦＥＴのリーク電流不良またはゲート絶縁膜の耐圧劣化
などが生じにくくなり、薄いゲート絶縁膜によって構成
されたＭＩＳＦＥＴの信頼度を向上することができる。
【図１】本発明の一実施の形態であるＣＭＯＳ論理ＬＳ
ＩのＭＩＳＦＥＴを示す半導体基板のゲート電極と平行
方向の要部断面図である。
ＩのＭＩＳＦＥＴを示す半導体基板のゲート電極と平行
方向の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳ論理ＬＳ
ＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
ＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳ論理ＬＳ
ＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
ＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳ論理ＬＳ
ＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
ＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳ論理ＬＳ
ＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
ＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳ論理ＬＳ
ＩのＭＩＳＦＥＴの製造方法を示す半導体基板の要部平
面図である。
ＩのＭＩＳＦＥＴの製造方法を示す半導体基板の要部平
面図である。
【図７】本発明の一実施の形態であるＣＭＯＳ論理ＬＳ
ＩのＭＩＳＦＥＴの製造方法を示す半導体基板の要部平
面図である。
ＩのＭＩＳＦＥＴの製造方法を示す半導体基板の要部平
面図である。
【図８】本発明の一実施の形態であるＣＭＯＳ論理ＬＳ
ＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
ＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
【図９】本発明の一実施の形態であるＣＭＯＳ論理ＬＳ
ＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
ＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲート
電極と平行方向の要部断面図である。
【図１０】図９の一部（浅溝アイソレーションに接する
1.８Ｖ系の領域の活性領域の端部）の拡大断面図であ
る。
1.８Ｖ系の領域の活性領域の端部）の拡大断面図であ
る。
【図１１】本発明の一実施の形態であるＣＭＯＳ論理Ｌ
ＳＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲー
ト電極と平行方向の要部断面図である。
ＳＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲー
ト電極と平行方向の要部断面図である。
【図１２】本発明の一実施の形態であるＣＭＯＳ論理Ｌ
ＳＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲー
ト電極と垂直方向の要部断面図である。
ＳＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲー
ト電極と垂直方向の要部断面図である。
【図１３】本発明の一実施の形態であるＣＭＯＳ論理Ｌ
ＳＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲー
ト電極と垂直方向の要部断面図である。
ＳＩのＭＩＳＦＥＴの製造方法を示す半導体基板のゲー
ト電極と垂直方向の要部断面図である。
【図１４】従来の浅溝アイソレーションに接する1.８Ｖ
系の領域の活性領域の端部の拡大断面図である。
系の領域の活性領域の端部の拡大断面図である。
１ａ 第１の酸化シリコン膜 １ｂ 第２の酸化シリコン膜 ２ 半導体基板 ３ 浅溝 ４ 酸化シリコン膜 ５ ｐ型ウエル ６ ｎ型ウエル ７ しきい値電圧制御層 ８ 酸化シリコン膜 ９ａ 活性領域 ９ｂ 活性領域 １０ レジスト膜 １１ ゲート電極 １２ ｎ- 型半導体領域 １３ ｐ- 型半導体領域 １４ サイドウォールスペーサ １５ ｎ+ 型半導体領域 １６ ｐ+ 型半導体領域 １７ チタンシリサイド膜 １８ 層間絶縁膜 １９ コンタクトホール ２０ 配線層 ２１ 半導体基板 ２２ しきい値電圧制御層 ２３ 素子分離領域 ２４ フィールド絶縁膜 ２５ 薄いゲート絶縁膜 ＳＧＩ 浅溝アイソレーション Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F040 DA19 DB03 DC01 EC07 EC13 ED01 ED09 EF02 EK01 EK05 FA02 FB05 5F048 AA07 AB01 AC03 AC06 BA01 BB05 BB08 BB16 BC06 BC18 BD04 BE03 BG12 BG16 DA25
Claims (5)
- 【請求項１】 ＭＩＳＦＥＴのゲート絶縁膜は、前記Ｍ
ＩＳＦＥＴが形成された活性領域の端部に設けられた第
１の絶縁膜と前記活性領域の端部以外に設けられた第２
の絶縁膜とによって構成されており、前記第１の絶縁膜
の膜厚は、前記第２の絶縁膜の膜厚よりも相対的に厚い
ことを特徴とする半導体集積回路装置。 - 【請求項２】 第１のゲート絶縁膜によって構成された
第１のＭＩＳＦＥＴと第２のゲート絶縁膜によって構成
された第２のＭＩＳＦＥＴとを有する半導体集積回路装
置であって、前記第１のゲート絶縁膜は、前記第１のＭ
ＩＳＦＥＴが形成された第１の活性領域の端部に設けら
れた第１の絶縁膜と前記第１の活性領域の端部以外に設
けられた第２の絶縁膜とによって構成されており、前記
第１の絶縁膜の膜厚は、前記第２の絶縁膜の膜厚よりも
相対的に厚く、前記第２のゲート絶縁膜を構成する第３
の絶縁膜の膜厚と同じであることを特徴とする半導体集
積回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置にお
いて、前記第１のゲート絶縁膜を構成する前記第１の絶
縁膜と、前記第２のゲート絶縁膜を構成する前記第３の
絶縁膜とは、同じ製造工程で形成された膜であることを
特徴とする半導体集積回路装置。 - 【請求項４】 (a).半導体基板上に素子分離領域および
活性領域を形成する工程と、(b).前記半導体基板に熱処
理を施して、前記活性領域の表面に絶縁膜を形成する工
程と、(c).前記活性領域の周辺部の少なくともＭＩＳＦ
ＥＴを構成するゲート電極が形成される領域をレジスト
膜で覆う工程と、(d).前記レジスト膜をマスクとして、
露出している前記絶縁膜を除去する工程と、(e).前記レ
ジスト膜を除去した後、前記半導体基板に熱処理を施し
て、前記絶縁膜が残存している前記活性領域に第１の絶
縁膜を形成し、前記絶縁膜が残存していない前記活性領
域に第２の絶縁膜を形成する工程とを有することを特徴
とする半導体集積回路装置の製造方法。 - 【請求項５】 (a).半導体基板上に素子分離領域、第１
のＭＩＳＦＥＴが形成される第１の活性領域および第２
のＭＩＳＦＥＴが形成される第２の活性領域を形成する
工程と、(b).前記半導体基板に熱処理を施して、前記第
１の活性領域および前記第２の活性領域の表面に絶縁膜
を形成する工程と、(c).前記第１の活性領域の周辺部の
少なくとも前記第１のＭＩＳＦＥＴを構成するゲート電
極が形成される領域および前記第２の活性領域をレジス
ト膜で覆う工程と、(d).前記レジスト膜をマスクとし
て、露出している前記絶縁膜を除去する工程と、(e).前
記レジスト膜を除去した後、前記半導体基板に熱処理を
施して、前記絶縁膜が残存している前記第１の活性領域
に第１の絶縁膜を形成し、前記絶縁膜が残存していない
前記第１の活性領域に第２の絶縁膜を形成し、前記第２
の活性領域に第３の絶縁膜を形成する工程とを有するこ
とを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10328016A JP2000150665A (ja) | 1998-11-18 | 1998-11-18 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10328016A JP2000150665A (ja) | 1998-11-18 | 1998-11-18 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150665A true JP2000150665A (ja) | 2000-05-30 |
Family
ID=18205583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10328016A Pending JP2000150665A (ja) | 1998-11-18 | 1998-11-18 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150665A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313941A (ja) * | 2001-04-12 | 2002-10-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7291534B2 (en) | 2005-03-15 | 2007-11-06 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device |
| JP2008153621A (ja) * | 2006-11-22 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7432163B2 (en) | 2005-03-11 | 2008-10-07 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device that includes forming adjacent field regions with a separating region therebetween |
| US7585733B2 (en) | 2005-02-28 | 2009-09-08 | Oki Semiconductor Co., Ltd. | Method of manufacturing semiconductor device having multiple gate insulation films |
-
1998
- 1998-11-18 JP JP10328016A patent/JP2000150665A/ja active Pending
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