JP2008021935A - 電子デバイス及びその製造方法 - Google Patents

Abstract

【課題】基板上で相異なる２種以上の領域が画定されており、各領域毎に絶縁膜を作り分けるに際して、High-k絶縁材料からなる第２の絶縁膜を用いるにも係わらず、シリコン酸化膜等である第１の絶縁膜の機能を損なうことなく、極めて信頼性の高い電子デバイスを実現する。
【解決手段】Ｉ／Ｏ用膜形成領域のゲート絶縁膜となるシリコン酸化膜４上にシリコン窒化膜５を形成しておき、この状態で低リーク用膜形成領域のゲート絶縁膜となるHigh-k絶縁材料、ここではＨｆＳｉＯ膜７を形成する。ここで、シリコン酸化膜４とＨｆＳｉＯ膜７とはシリコン窒化膜５を介して積層される。
【選択図】図４

Description

本発明は、電子デバイス及びその製造方法に関し、電子デバイスとして特に半導体素子であるトランジスタを主な対象とする。

電子デバイスとして、半導体集積回路に用いられる半導体素子の１つに、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）がある。
半導体集積回路を備えた半導体装置の内部では、その用途によりＭＯＳＦＥＴ等の素子に求められる性能が異なっている。

例えば、入出力（Ｉ／Ｏ）部に用いられるＭＯＳＦＥＴでは、高電圧が印加されるため、信頼性の十分な確保を考慮して、ある程度膜厚の厚いゲート絶縁膜が必要である。
低リーク（Low Leak）部に用いられるＭＯＳＦＥＴでは、低消費電力化のために、等価ＳｉＯ₂換算膜厚（ＣＥＴ）を抑えつつ、リーク電流を低減するために、従来ゲート絶縁膜として使用されているシリコン酸化膜と比較して誘電率が高い材料（高誘電率材料：High-k材料とも言う）の使用が検討されている。
ロジック部に用いられるＭＯＳＦＥＴでは、高速動作のためにゲート絶縁膜の薄膜化が進められている。

一般的に、１つの半導体装置内に異なる膜厚、材料のゲート絶縁膜を形成する場合には、以下のような手順で行われる。
先ず、シリコン基板上に第１のゲート絶縁膜を形成する。次いで、第１のゲート絶縁膜を用いてトランジスタを形成する領域にのみレジストパターンを形成し、このレジストパターンをマスクとして第１のゲート絶縁膜をドライエッチングし、第１のトランジスタを形成する領域のみに第１のゲート絶縁膜を残し、他の部分にある第１のゲート絶縁膜を除去する。そして、このレジストパターンを除去した後、再度シリコン基板上に第１のゲート絶縁膜と異なる膜厚、材料の第２のゲート絶縁膜を形成する。これを繰り返すことで１つの半導体装置内に複数の異なる膜厚、材料のゲート絶縁膜が形成される（例えば、特許文献１参照）。ゲート絶縁膜の一部、例えば第２のゲート絶縁膜に高誘電率（High-k）絶縁膜を使用する場合も同様である（例えば、特許文献２参照）。

特開２０００−３４９２８７号公報 特開２００５−５１１７８号公報

しかしながら、上記した手法を用いて、複数種のゲート絶縁膜（例えば、Ｉ／Ｏトランジスタ用に厚いシリコン酸化膜、低リークトランジスタ用にHigh-k絶縁膜、ロジックトランジスタ用に薄いシリコン酸化膜、の３数種のゲート絶縁膜）を作り分ける際に、形成途中に厚膜シリコン酸化膜とHigh-k膜の積層構造が形成されてしまう。

High-k絶縁材料は、Ｈｆ及びＳｉ、Ａｌ等の金属元素を含有している。各種のゲート絶縁膜を作り分ける際に、シリコン酸化膜上にHigh-k絶縁膜を積層すると、High-k絶縁膜の金属元素がシリコン酸化膜内に拡散し、シリコン酸化膜のゲート絶縁膜としての機能が損なわれるという問題がある。更に、シリコン酸化膜上のHigh-k絶縁膜をエッチング除去、例えばウェットエッチングにより除去する際に、High-k絶縁膜用のエッチング液によりシリコン酸化膜がダメージを受けるという問題もある。このダメージにより厚いシリコン酸化膜がＩ／Ｏトランジスタのゲート絶縁膜として十分な機能を果たすことができず、信頼性を確保することができなくなる。

本発明は上記の問題を解決するためになされたものであり、基板上で相異なる２種以上の領域が画定されており、各領域毎に絶縁膜を作り分けるに際して、High-k絶縁材料からなる第２の絶縁膜を用いるにも係わらず、シリコン酸化膜等である第１の絶縁膜の機能を損なうことなく、極めて信頼性の高い電子デバイス及びその製造方法を提供することを目的とする。

本発明の電子デバイスは、少なくとも第１の領域及び第２の領域とが画定されてなる基板と、前記第１の領域のみに形成された第１の絶縁膜と、前記第１の絶縁膜よりも誘電率の高い絶縁材料からなり、前記第２の領域のみに形成された第２の絶縁膜とを含み、前記第１の絶縁膜上を覆うように、前記第２の絶縁膜よりもエッチング速度の低い絶縁材料からなる上層絶縁膜が形成されている。

本発明の電子デバイスの製造方法は、基板上方の全面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上を覆うように全面に、上層絶縁膜を形成する工程と、前記第１の絶縁膜及び前記上層絶縁膜からなる積層膜をエッチング加工し、前記積層膜を前記基板の第１の領域のみに残す工程と、前記上層絶縁膜上を含む前記基板上方の全面に、前記第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜を形成する工程と、前記第２の絶縁膜をエッチング加工し、前記第２の絶縁膜を前記基板の第２の領域のみに残す工程とを含み、前記上層絶縁膜は、前記第２の絶縁膜よりもエッチング速度の低い絶縁材料からなり、前記第２の絶縁膜をエッチング加工する工程において、前記第１の領域では、前記上層絶縁膜をエッチングストッパーとして用い、前記上層絶縁膜上の前記第２の絶縁膜を除去する。

本発明によれば、基板上で相異なる２種以上の領域が画定されており、各領域毎に絶縁膜を作り分けるに際して、High-k絶縁材料からなる第２の絶縁膜を用いるにも係わらず、シリコン酸化膜等である第１の絶縁膜の機能を損なうことなく、極めて信頼性の高い電子デバイスを実現することができる。

−本発明の基本骨子−
基板上で相異なる２種以上の領域が画定されており、各領域毎に絶縁膜、例えばシリコン酸化物からなる第１のゲート絶縁膜とHigh-k絶縁材料からなる第２のゲート絶縁膜を作り分ける場合、製造プロセスの過程で第１のゲート絶縁膜と第２のゲート絶縁膜とが一部積層された状態となることは不可避である。

本発明では、上記の積層状態が生じることを見込み、第２の絶縁膜のエッチングにおいて、当該第２の絶縁膜よりもエッチング速度の低い絶縁材料からなる上層絶縁膜を第１の絶縁膜上に形成する。そして、上層絶縁膜及び第１の絶縁膜をパターニングした後、第２の絶縁膜を全面成膜する。このとき、第２の絶縁膜は第１の絶縁膜と重畳されるが、両者は上層絶縁膜を介した積層状態となる。そのため、High-k絶縁材料からなる第２の絶縁膜内の金属元素が上層絶縁膜でブロックされ、第１の絶縁膜内への金属元素の拡散が抑止される。

更にこの場合、第２の絶縁膜のパターニングにおいて、第１の絶縁膜上の第２の絶縁膜をエッチング除去する際に、上層絶縁膜がエッチングストッパーとして機能する。そのため、第１の絶縁膜は上層絶縁膜によりエッチングから保護され、当該エッチングによるダメージが抑止される。

−本発明を適用した好適な諸実施形態−
本実施形態では、各種のＭＯＳＦＥＴを備えた半導体装置を例に採り、その構成を製造方法と共に説明する。

（第１の実施形態）
図１〜図９は、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。

初めに、図１に示すように、シリコン基板１において、例えばＳＴＩ（Shallow Trench Isolation）法により素子分離を行う。その後、シリコン酸化膜４を形成する。
詳細には、先ず、シリコン基板１の素子分離領域に分離溝２を形成する。そして、分離溝２を埋め込む膜厚に絶縁膜、ここではシリコン酸化膜を例えばＣＶＤ法により堆積し、例えばシリコン基板１の表面を研磨ストッパーとして、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法によりシリコン酸化膜を研磨する。以上により、分離溝２をシリコン酸化物で充填してなる、ＳＴＩ素子分離構造３を形成する。

本実施形態では、各ＳＴＩ素子分離構造３を形成することにより、シリコン基板１上において、入出力（Ｉ／Ｏ）部のＭＯＳＦＥＴが形成される活性領域（以下、「Ｉ／Ｏ用膜形成領域」と称する）と、ロジック部のＭＯＳＦＥＴが形成される活性領域（以下、「ロジック用膜形成領域」と称する）と、低リーク部のＭＯＳＦＥＴが形成される活性領域（以下、「低リーク用膜形成領域」と称する）とがそれぞれ画定される。

次に、シリコン基板１の各活性領域を含む全面に、第１の絶縁膜、ここではシリコン酸化物を例えば熱酸化法により例えば膜厚２ｎｍ〜１０ｎｍ程度に成膜し、厚いシリコン酸化膜４を形成する。第１の絶縁膜としては、シリコン酸化膜の代わりに、例えばシリコン酸窒化膜を形成しても良い。

続いて、図２に示すように、シリコン窒化膜５を形成する。
詳細には、シリコン酸化膜４上を覆うように全面に、上層絶縁膜、ここではシリコン窒化物を例えばＣＶＤ法により例えば膜厚０．５ｎｍ〜２ｎｍ程度に堆積し、シリコン窒化膜５を形成する。上層絶縁膜は、後述する第２の絶縁膜のエッチングにおいて、第２の絶縁膜よりもエッチング速度の低い、換言すれば第２の絶縁膜のエッチングストッパーとして機能するものである。上層絶縁膜としては、シリコン窒化膜の代わりに、例えばＡｌＮ膜又はＡｌ₂Ｏ₃膜を形成しても良い。

続いて、図３に示すように、シリコン窒化膜５及びシリコン酸化膜４をパターニングする。
詳細には、シリコン窒化膜５上の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、シリコン基板１のＩ／Ｏ用膜形成領域のみを覆うレジストパターン６を形成する。そして、このレジストパターン６をマスクとしてシリコン窒化膜５及びシリコン酸化膜４をドライエッチングし、Ｉ／Ｏ用膜形成領域のみにシリコン酸化膜４及びシリコン窒化膜５の積層膜を残す。

続いて、図４に示すように、ＨｆＳｉＯ膜７を形成する。
詳細には、先ずレジストパターン６を灰化処理等により除去する。
次に、シリコン窒化膜５上を含むシリコン基板１の全面に、第２の絶縁膜、ここではHigh-k絶縁材料であるＨｆＳｉＯを例えばＣＶＤ法により例えば膜厚２ｎｍ〜５ｎｍ程度に堆積し、ＨｆＳｉＯ膜７を形成する。第２の絶縁膜としては、ＨｆＳｉＯ膜の代わりにＨｆＳｉＯＮ膜を形成しても良い。また、第２の絶縁膜として、ＨｆＳｉＯ膜の代わりにＨｆ，Ｓｉ，Ｇａ，Ａｌ，Ｌａ，Ｚｒ，Ｙ，Ｂｉ，Ｂａのうちの少なくとも１種を含む酸化物膜又は酸窒化物膜（但し、ＨｆＳｉＯ膜及びＨｆＳｉＯＮ膜を除く）を形成しても好適である。

ＨｆＳｉＯ膜７を形成した際に、ＨｆＳｉＯ膜７はシリコン酸化膜４と重畳されるが、両者は上層絶縁膜であるシリコン窒化膜５を介した積層状態となる。そのため、ＨｆＳｉＯ膜７内の金属元素であるＨｆ及びＳｉがシリコン窒化膜５でブロックされ、シリコン酸化膜４内へのＨｆ及びＳｉの拡散が抑止される。

続いて、図５に示すように、ＨｆＳｉＯ膜７をパターニングする。
詳細には、ＨｆＳｉＯ膜７上の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、シリコン基板１の低リーク用膜形成領域のみを覆うレジストパターン８を形成する。そして、このレジストパターン８をマスクとしてＨｆＳｉＯ膜７をエッチング、ここではＨｆＳｉＯ膜７がアモルファス膜であるために、シリコン基板１を、例えばエッチング液としてフッ酸（ＨＦ）を用いてウェットエッチングする。このウェットエッチングにより、Ｉ／Ｏ用膜形成領域及びロジック用形成領域で露出するＨｆＳｉＯ膜７が選択的に除去され、レジストパターン８で保護された低リーク用膜形成領域のみにＨｆＳｉＯ膜７が残存する。

このウェットエッチングにおいて、シリコン酸化膜４上のＨｆＳｉＯ膜７をエッチング除去する際に、シリコン窒化膜５がエッチングストッパーとして機能する。そのため、シリコン酸化膜４はシリコン窒化膜５によりエッチング液から保護され、当該エッチングによるダメージが抑止される。この事情は、例えばHigh-k絶縁材料からなる第２の絶縁膜がアモルファス膜でなく、当該ウェットエッチングの代わりにドライエッチングを行う場合でも同様である。

ここで、ＨｆＳｉＯ膜７を形成する際に、先ずシリコン酸化膜等の下地膜（不図示）を形成し、その後に下地膜上にＨｆＳｉＯ膜７を形成するようにしても良い。この場合、ＨｆＳｉＯ膜７をパターニングする際に、ＨｆＳｉＯ膜７と共に下地膜を加工し、低リーク用膜形成領域上のＨｆＳｉＯ膜７下のみに下地膜を残す。

続いて、図６に示すように、シリコン酸化膜９を形成する。
詳細には、先ずレジストパターン８を灰化処理等により除去する。
次に、第３の絶縁膜として、例えば熱酸化法によりシリコン基板１の表面を酸化する。このとき、シリコン基板１で表面が露出した状態の部分はロジック用膜形成領域のみであるため、このロジック用膜形成領域のみに例えば膜厚１ｎｍ〜２ｎｍ程度の薄いシリコン酸化膜９が形成される。第３の絶縁膜としては、シリコン酸化膜の代わりに、例えば熱酸窒化法により、薄いシリコン酸窒化膜を形成しても良い。

続いて、図７に示すように、ゲート電極１１，１２，１３、及びＬＤＤ領域１４を順次形成する。
詳細には、先ず、Ｉ／Ｏ用膜形成領域、低リーク用膜形成領域、及びロジック用膜形成領域を含むシリコン基板上の全面に、導電膜、ここでは多結晶シリコン膜（不図示）を例えばＣＶＤ法により堆積する。そして、リソグラフィー及びドライエッチングにより多結晶シリコン膜を電極形状にパターニングし、Ｉ／Ｏ用膜形成領域にはシリコン窒化膜５上にゲート電極１１を、低リーク用膜形成領域にはＨｆＳｉＯ膜７上にゲート電極１２を、ロジック用膜形成領域にはシリコン酸化膜９上にゲート電極１３をそれぞれパターン形成する。

次に、ゲート電極１１，１２，１３をマスクとして、Ｉ／Ｏ用膜形成領域におけるシリコン酸化膜４下のシリコン基板１の表層、低リーク用膜形成領域におけるＨｆＳｉＯ膜７下のシリコン基板１の表層、ロジック用膜形成領域におけるシリコン酸化膜９下のシリコン基板１の表層に、それぞれ不純物をイオン注入する。ここでは、例えばｎ型不純物である砒素（Ａｓ）を例えばドーズ量１×１０¹³／ｃｍ²、加速エネルギー１０ｋｅＶの条件でイオン注入し、ＬＤＤ領域１４を形成する。

続いて、図８に示すように、サイドウォール絶縁膜１５、ソース／ドレイン領域１６、及びシリサイド層１７を順次形成する。
詳細には、先ず、Ｉ／Ｏ用膜形成領域、低リーク用膜形成領域、及びロジック用膜形成領域を含むシリコン基板上の全面に、ゲート電極１１，１２，１３を覆うように絶縁膜、ここではシリコン酸化膜（不図示）を例えばＣＶＤ法により堆積する。そして、ゲート電極１１，１２，１３をマスクとして、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）する。このエッチバックにより、ゲート電極１１，１２，１３の各側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜１５を形成する。更にサイドウォール絶縁膜１５の形成に続いて、ゲート電極１１，１２，１３、及びサイドウォール絶縁膜１５をマスクとして、シリコン窒化膜５及びシリコン酸化膜４、ＨｆＳｉＯ膜７、及びシリコン酸化膜９をドライエッチングし、ゲート絶縁膜３４，３５，３６を形成する。

本実施形態では、Ｉ／Ｏ用膜形成領域において、シリコン酸化膜４上に上層絶縁膜であるシリコン窒化膜５が積層された状態として、ゲート絶縁膜３４をパターン形成する。シリコン窒化膜はシリコン酸化膜よりも誘電率が高いため、ゲート絶縁膜をシリコン酸化膜とシリコン窒化膜との２層構造とすることにより、言わば電気的には薄く、物理的には厚い信頼性の高いゲート絶縁膜が実現する。

次に、ゲート電極１１，１２，１３、及びサイドウォール絶縁膜１５をマスクとして、Ｉ／Ｏ用膜形成領域におけるゲート絶縁膜３４下のシリコン基板１の表層、低リーク用膜形成領域におけるゲート絶縁膜３５下のシリコン基板１の表層、ロジック用膜形成領域におけるゲート絶縁膜３６下のシリコン基板１の表層に、それぞれ不純物をイオン注入する。ここでは、例えばｎ型不純物であるリン（Ｐ）をＬＤＤ領域１４よりも高不純物濃度となるように、例えばドーズ量５×１０¹³／ｃｍ²、加速エネルギー１５ｋｅＶの条件でイオン注入し、ＬＤＤ領域１４の一部と重畳されてなるソース／ドレイン領域１６を形成する。

次に、Ｉ／Ｏ用膜形成領域、低リーク用膜形成領域、及びロジック用膜形成領域を含むシリコン基板１上の全面に、シリサイドを形成し得る金属、ここでは例えばＷをスパッタ法等により堆積した後、熱処理を行う。この熱処理により、ＷとＳｉとがシリサイド反応し、ゲート電極１１，１２，１３上、及び各ソース／ドレイン領域１４上にＷＳｉ₂であるシリサイド層１７が形成される。このように、シリサイド構造（ここではサリサイド構造）を形成することにより、ゲート電極やソース／ドレイン領域の低抵抗化を図ることができる。

なお、本実施形態では、Ｉ／Ｏ用膜形成領域、低リーク用膜形成領域、及びロジック用膜形成領域の各々に、同一のイオン注入によりＬＤＤ領域１４及びソース／ドレイン領域１６を形成する場合について例示したが、勿論、各形成領域毎に適合した不純物導入を行うべく、各形成領域毎に適合した不純物、ドーズ量及び加速エネルギーでイオン注入し、ＬＤＤ領域及びソース／ドレイン領域を形成するようにしても良い。

この場合、イオン注入する形成領域を除く部分をレジストマスクで覆い、所定のイオン注入を行う。このように、レジストマスクの形成、イオン注入、及びレジストマスクの除去を、Ｉ／Ｏ用膜形成領域、低リーク用膜形成領域、及びロジック用膜形成領域の各々に対して適宜繰り返し行うことにより、各形成領域毎に適合したＬＤＤ領域及びソース／ドレイン領域を形成する。

また、本実施形態では、Ｉ／Ｏ用膜形成領域、低リーク用膜形成領域、及びロジック用膜形成領域の各々にｎ型不純物をイオン注入する場合について例示したが、レジストマスクの形成位置・順序及びイオン注入条件を変更し、同一のシリコン基板１内でｎ型及びｐ型不純物を分けてイオン注入し、ｎ型及びｐ型ＭＯＳＦＥＴを作り分けるようにすることも可能である。

続いて、図９に示すように、層間絶縁膜１８、コンタクトプラグ２１、及び配線２２を順次形成する。
詳細には、先ず、Ｉ／Ｏ用膜形成領域、低リーク用膜形成領域、及びロジック用膜形成領域を含むシリコン基板１上の全面に、ゲート電極１１，１２，１３を埋め込むように絶縁膜、ここではシリコン酸化膜を例えばＣＶＤ法により堆積し、層間絶縁膜１８を形成する。

次に、層間絶縁膜１８のソース／ドレイン領域１６上に相当する部位をパターニングして、ソース／ドレイン領域１６上のシリサイド層１７表面の一部を露出させるコンタクト孔１９を形成する。そして、コンタクト孔１９を埋め込むように導電材料、ここではＷを堆積した後、層間絶縁膜１８の表面をストッパーとしてＣＭＰ法によりＷを研磨し、コンタクト孔１９をＷで充填するコンタクトプラグ２１を形成する。

次に、層間絶縁膜１８の全面に金属材料、ここではＡｌ（又はＡｌ合金）を堆積し、パターニングすることにより、コンタクトプラグ２１を介してソース／ドレイン領域１６と電気的に接続されてなる配線２２を形成する。

その後、ゲート電極１１，１２，１３を接続するためのパターニングや更なる層間絶縁膜・配線等の形成工程を経て、Ｉ／Ｏ用膜形成領域にはＩ／Ｏトランジスタ３１を、低リーク用膜形成領域には低リークトランジスタ３２を、ロジック用膜形成領域にはロジックトランジスタ３３をそれぞれ形成し、本実施形態の半導体装置を完成させる。

以上説明したように、本実施形態によれば、シリコン基板１上で相異なる２種以上、ここでは３種類の形成領域が画定されており、各形成領域毎にゲート絶縁膜３４，３５，３６を作り分けるに際して、High-k絶縁材料からなる第２の絶縁膜（ＨｆＳｉＯ膜７）を用いるにも係わらず、第１の絶縁膜（シリコン酸化膜４）の機能を損なうことなく、極めて信頼性の高いＭＯＳＦＥＴを実現することができる。

（第２の実施形態）
本実施形態では、第１の実施形態と同様に各種のＭＯＳＦＥＴを備えた半導体装置を開示するが、Ｉ／Ｏトランジスタのゲート絶縁膜が異なる点で相違する。
図１０〜図１４は、第２の実施形態による半導体装置の製造方法の主要工程を順に示す概略断面図である。

先ず、第１の実施形態と同様に、図１〜図５の各工程を経る。
続いて、レジストパターン８を灰化処理等により除去した後、図１０に示すように、シリコン窒化膜５を除去する。
詳細には、シリコン基板１を、例えばエッチング液としてリン酸を用いてウェットエッチングする。このウェットエッチングにより、Ｉ／Ｏ用膜形成領域においてシリコン酸化膜４上に積層されたシリコン窒化膜５が選択的に除去される。

続いて、図１１に示すように、シリコン酸化膜９を形成する。
詳細には、第３の絶縁膜として、例えば熱酸化法によりシリコン基板１の表面を酸化する。このとき、シリコン基板１で表面が露出した状態の部分はロジック用膜形成領域のみであるため、このロジック用膜形成領域のみに例えば膜厚（１〜２ｎｍ ）程度の薄いシリコン酸化膜９が形成される。第３の絶縁膜としては、シリコン酸化膜の代わりに、例えば熱酸窒化法により、薄いシリコン酸窒化膜を形成しても良い。

続いて、図１２に示すように、ゲート電極１１，１２，１３、及びＬＤＤ領域１４を順次形成する。
詳細には、先ず、Ｉ／Ｏ用膜形成領域、低リーク用膜形成領域、及びロジック用膜形成領域を含むシリコン基板上の全面に、導電膜、ここでは多結晶シリコン膜（不図示）を例えばＣＶＤ法により堆積する。そして、リソグラフィー及びドライエッチングにより多結晶シリコン膜を電極形状にパターニングし、Ｉ／Ｏ用膜形成領域にはシリコン酸化膜４上にゲート電極１１を、低リーク用膜形成領域にはＨｆＳｉＯ膜７上にゲート電極１２を、ロジック用膜形成領域にはシリコン酸化膜９上にゲート電極１３をそれぞれパターン形成する。

次に、ゲート電極１１，１２，１３をマスクとして、Ｉ／Ｏ用膜形成領域におけるシリコン酸化膜４下のシリコン基板１の表層、低リーク用膜形成領域におけるＨｆＳｉＯ膜７下のシリコン基板１の表層、ロジック用膜形成領域におけるシリコン酸化膜９下のシリコン基板１の表層に、それぞれ不純物をイオン注入する。ここでは、例えばｎ型不純物である砒素（Ａｓ）を例えばドーズ量１×１０¹³／ｃｍ²、加速エネルギー１０ｋｅＶの条件でイオン注入し、ＬＤＤ領域１４を形成する。

続いて、図１３に示すように、サイドウォール絶縁膜１５、ソース／ドレイン領域１６、及びシリサイド層１７を順次形成する。
詳細には、先ず、Ｉ／Ｏ用膜形成領域、低リーク用膜形成領域、及びロジック用膜形成領域を含むシリコン基板上の全面に、ゲート電極１１，１２，１３を覆うように絶縁膜、ここではシリコン酸化膜（不図示）を例えばＣＶＤ法により堆積する。そして、ゲート電極１１，１２，１３をマスクとして、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）する。このエッチバックにより、ゲート電極１１，１２，１３の各側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜１５を形成する。更にサイドウォール絶縁膜１５の形成に続いて、ゲート電極１１，１２，１３、及びサイドウォール絶縁膜１５をマスクとして、シリコン酸化膜４、ＨｆＳｉＯ膜７、及びシリコン酸化膜９をドライエッチングし、ゲート絶縁膜４１，３５，３６を形成する。

本実施形態では、Ｉ／Ｏ用膜形成領域において、シリコン酸化膜４上に形成された上層絶縁膜であるシリコン窒化膜５を除去した状態で、Ｉ／Ｏ用膜形成領域に存するシリコン酸化膜４をパターニングすることにより、ゲート絶縁膜４１をパターン形成する。ゲート絶縁膜４１として、比較的厚いシリコン酸化膜４のみの単層構造とすることにより、膜形成を精緻に行うことができ、上記したＨｆ及びＳｉの拡散やウェットエッチング等の影響のない、信頼性の高いゲート絶縁膜が実現する。

次に、ゲート電極１１，１２，１３、及びサイドウォール絶縁膜１５をマスクとして、Ｉ／Ｏ用膜形成領域におけるゲート絶縁膜４１下のシリコン基板１の表層、低リーク用膜形成領域におけるゲート絶縁膜３５下のシリコン基板１の表層、ロジック用膜形成領域におけるゲート絶縁膜３６下のシリコン基板１の表層に、それぞれ不純物をイオン注入する。ここでは、例えばｎ型不純物であるリン（Ｐ）をＬＤＤ領域１４よりも高不純物濃度となるように、例えばドーズ量５×１０¹³／ｃｍ²、加速エネルギー１５ｋｅＶの条件でイオン注入し、ＬＤＤ領域１４の一部と重畳されてなるソース／ドレイン領域１６を形成する。

次に、Ｉ／Ｏ用膜形成領域、低リーク用膜形成領域、及びロジック用膜形成領域を含むシリコン基板１上の全面に、シリサイドを形成し得る金属、ここでは例えばＷをスパッタ法等により堆積した後、熱処理を行う。この熱処理により、ＷとＳｉとがシリサイド反応し、ゲート電極１１，１２，１３上、及び各ソース／ドレイン領域１４上にＷＳｉ₂であるシリサイド層１７が形成される。このように、シリサイド構造（ここではサリサイド構造）を形成することにより、ゲート電極やソース／ドレイン領域の低抵抗化を図ることができる。

なお、本実施形態では、Ｉ／Ｏ用膜形成領域、低リーク用膜形成領域、及びロジック用膜形成領域の各々に、同一のイオン注入によりＬＤＤ領域１４及びソース／ドレイン領域１６を形成する場合について例示したが、勿論、各形成領域毎に適合した不純物導入を行うべく、各形成領域毎に適合した不純物、ドーズ量及び加速エネルギーでイオン注入し、ＬＤＤ領域及びソース／ドレイン領域を形成するようにしても良い。この場合、イオン注入する形成領域を除く部分をレジストマスクで覆い、イオン注入を行う。

また、本実施形態では、Ｉ／Ｏ用膜形成領域、低リーク用膜形成領域、及びロジック用膜形成領域の各々にｎ型不純物をイオン注入する場合について例示したが、レジストマスクの形成位置・順序及びイオン注入条件を変更し、同一のシリコン基板１内でｎ型及びｐ型不純物を分けてイオン注入し、ｎ型及びｐ型ＭＯＳＦＥＴを作り分けるようにすることも可能である。

続いて、図１４に示すように、層間絶縁膜１８、コンタクトプラグ２１、及び配線２２を順次形成する。
詳細には、先ず、Ｉ／Ｏ用膜形成領域、低リーク用膜形成領域、及びロジック用膜形成領域を含むシリコン基板１上の全面に、ゲート電極１１，１２，１３を埋め込むように絶縁膜、ここではシリコン酸化膜を例えばＣＶＤ法により堆積し、層間絶縁膜１８を形成する。

次に、層間絶縁膜１８のソース／ドレイン領域１６上に相当する部位をパターニングして、ソース／ドレイン領域１６上のシリサイド層１７表面の一部を露出させるコンタクト孔１９を形成する。そして、コンタクト孔１９を埋め込むように導電材料、ここではＷを堆積した後、層間絶縁膜１８の表面をストッパーとしてＣＭＰ法によりＷを研磨し、コンタクト孔１９をＷで充填するコンタクトプラグ２１を形成する。

次に、層間絶縁膜１８の全面に金属材料、ここではＡｌ（又はＡｌ合金）を堆積し、パターニングすることにより、コンタクトプラグ２１を介してソース／ドレイン領域１６と電気的に接続されてなる配線２２を形成する。

その後、ゲート電極１１，１２，１３を接続するためのパターニングや更なる層間絶縁膜・配線等の形成工程を経て、Ｉ／Ｏ用膜形成領域にはＩ／Ｏトランジスタ３１を、低リーク用膜形成領域には低リークトランジスタ３２を、ロジック用膜形成領域にはロジックトランジスタ３３をそれぞれ形成し、本実施形態の半導体装置を完成させる。

以上説明したように、本実施形態によれば、シリコン基板１上で相異なる２種以上、ここでは３種類の形成領域が画定されており、各形成領域毎にゲート絶縁膜４１，３５，３６を作り分けるに際して、High-k絶縁材料からなる第２の絶縁膜（ＨｆＳｉＯ膜７）を用いるにも係わらず、第１の絶縁膜（シリコン酸化膜４）の機能を損なうことなく、極めて信頼性の高いＭＯＳＦＥＴを実現することができる。

なお、第１及び第２の実施形態において、第１の絶縁膜としてシリコン酸化膜４（又はシリコン酸窒化膜）を形成する場合について例示したが、例えば以下の場合でも、本発明を適用することができる。例えば、第１の絶縁膜をシリコン窒化膜とし、第２の絶縁膜のエッチング時において、上層絶縁膜としてシリコン窒化膜よりもエッチング速度の低いＡｌＮ膜又はＡｌ₂Ｏ₃膜を材料として形成する。この場合、第２の絶縁膜としては、Ｈｆ，Ｓｉ，Ｇａ，Ａｌ，Ｌａ，Ｚｒ，Ｙ，Ｂｉ，Ｂａのうちの少なくとも１種を含む酸化物膜又は酸窒化物膜を材料として形成することが好ましい。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）少なくとも第１の領域及び第２の領域とが画定されてなる基板と、
前記第１の領域のみに形成された第１の絶縁膜と、
前記第１の絶縁膜よりも誘電率の高い絶縁材料からなり、前記第２の領域のみに形成された第２の絶縁膜と
を含み、
前記第１の絶縁膜上を覆うように、前記第２の絶縁膜よりもエッチング速度の低い絶縁材料からなる上層絶縁膜が形成されていることを特徴とする電子デバイス。

（付記２）前記上層絶縁膜は、シリコン窒化膜、ＡｌＮ膜及びＡｌ₂Ｏ₃膜のうちから選ばれた１種であることを特徴とする付記１に記載の電子デバイス。

（付記３）前記第１の絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜であることを特徴とする付記１又は２に記載の電子デバイス。

（付記４）前記第２の絶縁膜は、Ｈｆ，Ｓｉ，Ｇａ，Ａｌ，Ｌａ，Ｚｒ，Ｙ，Ｂｉ，Ｂａのうちの少なくとも１種を含む酸化物膜又は酸窒化物膜であることを特徴とする付記１〜３のいずれか１項に記載の電子デバイス。

（付記５）前記第１の絶縁膜及び前記上層絶縁膜の積層膜は、前記第１の領域に形成された第１のトランジスタのゲート絶縁膜であり、
前記第２の絶縁膜は、前記第２の領域に形成された第２のトランジスタのゲート絶縁膜であることを特徴とする付記１〜４のいずれか１項に記載の電子デバイス。

（付記６）前記基板には、更に第３の領域が画定されており、
前記第３の領域のみに形成され、前記第１の絶縁膜よりも薄い第３の絶縁膜を更に含むことを特徴とする付記１〜５のいずれか１項に記載の電子デバイス。

（付記７）前記第３の絶縁膜は、前記第３の領域に形成された第３のトランジスタのゲート絶縁膜であることを特徴とする付記６に記載の電子デバイス。

（付記８）基板上方の全面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上を覆うように全面に、上層絶縁膜を形成する工程と、
前記第１の絶縁膜及び前記上層絶縁膜からなる積層膜をエッチング加工し、前記積層膜を前記基板の第１の領域のみに残す工程と、
前記上層絶縁膜上を含む前記基板上方の全面に、前記第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をエッチング加工し、前記第２の絶縁膜を前記基板の第２の領域のみに残す工程と
を含み、
前記上層絶縁膜は、前記第２の絶縁膜よりもエッチング速度の低い絶縁材料からなり、
前記第２の絶縁膜をエッチング加工する工程において、前記第１の領域では、前記上層絶縁膜をエッチングストッパーとして用い、前記上層絶縁膜上の前記第２の絶縁膜を除去することを特徴とする電子デバイスの製造方法。

（付記９）前記上層絶縁膜は、シリコン窒化膜、ＡｌＮ膜及びＡｌ₂Ｏ₃膜のうちから選ばれた１種であることを特徴とする付記８に記載の電子デバイスの製造方法。

（付記１０）前記第１の絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜であることを特徴とする付記８又は９に記載の電子デバイスの製造方法。

（付記１１）前記第２の絶縁膜は、Ｈｆ，Ｓｉ，Ｇａ，Ａｌ，Ｌａ，Ｚｒ，Ｙ，Ｂｉ，Ｂａのうちの少なくとも１種を含む酸化物膜又は酸窒化物膜であることを特徴とする付記８〜１０のいずれか１項に記載の電子デバイスの製造方法。

（付記１２）前記第１の絶縁膜及び前記上層絶縁膜の積層膜は、前記第１の領域に形成された第１のトランジスタのゲート絶縁膜であり、
前記第２の絶縁膜は、前記第２の領域に形成された第２のトランジスタのゲート絶縁膜であることを特徴とする付記８〜１１のいずれか１項に記載の電子デバイスの製造方法。

（付記１３）前記第２の絶縁膜をエッチング加工する工程の後に、前記第１の絶縁膜上の前記上層絶縁膜を除去することを特徴とする付記８〜１１のいずれか１項に記載の電子デバイスの製造方法。

（付記１４）前記第１の絶縁膜は、前記第１の領域に形成された第１のトランジスタのゲート絶縁膜であり、
前記第２の絶縁膜は、前記第２の領域に形成された第２のトランジスタのゲート絶縁膜であることを特徴とする付記１３に記載の電子デバイスの製造方法。

（付記１５）前記第２の絶縁膜をエッチング加工する工程の後に、前記基板の第３の領域のみに、前記第１の絶縁膜よりも薄い第３の絶縁膜を形成する工程を更に含むことを特徴とする付記８〜１４のいずれか１項に記載の電子デバイスの製造方法。

（付記１６）前記第３の絶縁膜は、前記第３の領域に形成された第３のトランジスタのゲート絶縁膜であることを特徴とする付記１５に記載の電子デバイスの製造方法。

第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図３に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図４に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図５に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図６に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図７に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図８に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 第２の実施形態による半導体装置の製造方法の主要工程を順に示す概略断面図である。 図１０に引き続き、第２の実施形態による半導体装置の製造方法の主要工程を順に示す概略断面図である。 図１１に引き続き、第２の実施形態による半導体装置の製造方法の主要工程を順に示す概略断面図である。 図１２に引き続き、第２の実施形態による半導体装置の製造方法の主要工程を順に示す概略断面図である。 図１３に引き続き、第２の実施形態による半導体装置の製造方法の主要工程を順に示す概略断面図である。

符号の説明

１ シリコン基板
２ 分離溝
３ ＳＴＩ素子分離構造
４，９ シリコン酸化膜
５ シリコン窒化膜
６，８ レジストパターン
７ ＨｆＳｉＯ膜
１１，１２，１３ ゲート電極
１４ ＬＤＤ領域
１５ サイドウォール絶縁膜
１６ ソース／ドレイン領域
１７ シリサイド層
１８ 層間絶縁膜
１９ コンタクト孔
２１ コンタクトプラグ
２２ 配線
３１ Ｉ／Ｏトランジスタ
３２ 低リークトランジスタ
３３ ロジックトランジスタ
３４，３５，３６，４１ ゲート絶縁膜

Claims (5)

1. 少なくとも第１の領域及び第２の領域とが画定されてなる基板と、
   前記第１の領域のみに形成された第１の絶縁膜と、
   前記第１の絶縁膜よりも誘電率の高い絶縁材料からなり、前記第２の領域のみに形成された第２の絶縁膜と
   を含み、
   前記第１の絶縁膜上を覆うように、前記第２の絶縁膜よりもエッチング速度の低い絶縁材料からなる上層絶縁膜が形成されていることを特徴とする電子デバイス。
2. 前記第１の絶縁膜及び前記上層絶縁膜の積層膜は、前記第１の領域に形成された第１のトランジスタのゲート絶縁膜であり、
   前記第２の絶縁膜は、前記第２の領域に形成された第２のトランジスタのゲート絶縁膜であることを特徴とする請求項１に記載の電子デバイス。
3. 前記基板には、更に第３の領域が画定されており、
   前記第３の領域のみに形成され、前記第１の絶縁膜よりも薄い第３の絶縁膜を更に含むことを特徴とする請求項１又は２に記載の電子デバイス。
4. 基板上方の全面に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上を覆うように全面に、上層絶縁膜を形成する工程と、
   前記第１の絶縁膜及び前記上層絶縁膜からなる積層膜をエッチング加工し、前記積層膜を前記基板の第１の領域のみに残す工程と、
   前記上層絶縁膜上を含む前記基板上方の全面に、前記第１の絶縁膜よりも誘電率の高い絶縁材料からなる第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜をエッチング加工し、前記第２の絶縁膜を前記基板の第２の領域のみに残す工程と
   を含み、
   前記上層絶縁膜は、前記第２の絶縁膜よりもエッチング速度の低い絶縁材料からなり、
   前記第２の絶縁膜をエッチング加工する工程において、前記第１の領域では、前記上層絶縁膜をエッチングストッパーとして用い、前記上層絶縁膜上の前記第２の絶縁膜を除去することを特徴とする電子デバイスの製造方法。
5. 前記第２の絶縁膜をエッチング加工する工程の後に、前記第１の絶縁膜上の前記上層絶縁膜を除去することを特徴とする請求項４に記載の電子デバイスの製造方法。

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