KR100390240B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR100390240B1
KR100390240B1 KR10-2001-0035791A KR20010035791A KR100390240B1 KR 100390240 B1 KR100390240 B1 KR 100390240B1 KR 20010035791 A KR20010035791 A KR 20010035791A KR 100390240 B1 KR100390240 B1 KR 100390240B1
Authority
KR
South Korea
Prior art keywords
insulating film
device isolation
region
isolation insulating
forming
Prior art date
Application number
KR10-2001-0035791A
Other languages
English (en)
Other versions
KR20030000131A (ko
Inventor
최명규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0035791A priority Critical patent/KR100390240B1/ko
Publication of KR20030000131A publication Critical patent/KR20030000131A/ko
Application granted granted Critical
Publication of KR100390240B1 publication Critical patent/KR100390240B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 트렌치를 이용하여 소자분리절연막을 형성한 다음, 반도체기판의 NMOS영역 및 PMOS영역에 p웰 및 n웰을 형성한 후 상기 NMOS영역 내의 소자분리절연막을 소정 두께 제거하여 PMOS영역과 NMOS영역 내의 소자분리절연막 두께 차이를 제거함으로써 PMOS영역에서 기생 누설전류(parasitic leakage current)가 발생하는 것을 방지하고, 게이트 절연막 보전(gate oxide integrity, GOI) 특성을 향상시키는 동시에 인버스 내로우 위드쓰 효과(inverse narrow width effect) 및 서브쓰레셜드 험프(subthreshold hump)현상을 방지하며 NMOS영역에서 게이트전극 형성 후 식각잔류물이 발생하는 것을 방지하여 소자의 동작 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 PMOS영역과 NMOS영역 내에 형성되는 소자분리절연막의 두께 차이를 제거하는 반도체소자의 제조방법에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디멘젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
일반적으로 소자분리 기술에서 디자인 룰이 감소함에 따라 작은 버즈빅 길이와 큰 체적비를 요구하고 있다.
그러나, 종래의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 공정방법은 소자분리막이 얇아지는 문제와 버즈빅현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있다.
그리고, 트렌치 소자분리 공정도 공정의 복잡성뿐만 아니라 디자인 룰이 감소할수록 트렌치 영역을 매립하는 것이 어려워지므로 실제로 디자인 룰이 0.1 ㎛ 에 접근하면 트렌치 소자분리 공정도 적용하기가 어려워 질 것이다.
이하, 도시되어 있지는 않지만 종래기술에 대하여 설명한다.
먼저, 반도체기판 상부에 패드산화막과 질화막을 형성한다.
다음, 상기 질화막 상부에 소자분리영역으로 예정되는 부분을 노출시키는 감광막패턴을 형성한다.
그 다음, 상기 감광막패턴을 식각마스크로 상기 질화막과 패드산화막 및 소정 두께의 반도체기판을 식각하여 질화막패턴과 패드산화막패턴을 형성하는 동시에 트렌치를 형성한다.
다음, 상기 감광막패턴을 제거한다.
그 다음, 상기 구조를 열산화시켜 상기 트렌치의 표면에 열산화막을 형성하고 다시 제거한다. 이때, 상기 열산화공정은 상기 트렌치를 형성하기 위한 식각공정 시 트렌치 표면에 발생된 결함(damage)을 제거하기 위해 실시된다.
다음, 상기 트렌치의 표면에 열산화막을 다시 형성한다.
그 다음, 전체표면 상부에 매립절연막을 형성하여 상기 트렌치를 매립시킨 후 상기 매립절연막을 평탄화시켜 소자분리절연막을 형성한다. 이때, 상기 평탄화공정은 상기 질화막패턴을 식각장벽으로 이용한 화학적 기계적 연마공정(chemical mechanical polishing, 이하 CMP 라 함)으로 실시된다.
그 다음, 상기 질화막패턴 및 패드산화막패턴을 제거한다.
그 후, n 웰 및 p 웰을 형성하기 위한 이온주입공정을 실시하고, 세정공정을 실시한 후 게이트절연막을 형성한다.
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 소자분리절연막을 형성한 후 게이트절연막이 형성되는 동안 수 차례의 식각공정 및 세정공정이 실시된다. 이는 반도체기판의 PMOS영역과 NMOS영역의 소자분리절연막의 두께 차이를 유발하고, 이로 한하여 소자분리절연막의 손실이 많은 PMOS영역에서는 기생 누설전류(parasitic leakage current)가 발생하고, 게이트 절연막 보전(gate oxide integrity, GOI) 특성을 열화시키는 동시에 인버스 내로우 위드쓰 효과(inverse narrow width effect) 및 서브쓰레셜드 험프(subthreshold hump)현상을 일으키며, NMOS영역에서는 게이트전극 형성 후 식각잔류물이 발생하여 소자간에 단락을 일으키는 등 소자의 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 소자분리절연막을 형성하고, PMOS영역과 NMOS영역에 n 웰 및 p 웰을 형성하기 위한 이온주입공정을 실시한 후 소자분리절연막의 손실이 비교적 적은 NMOS영역의 소자분리절연막을 소정 두께 제거하여 PMOS영역과 NMOS영역 내의 소자분리절연막 두께 차이를 제거하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 11 은 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 반도체기판 11 : p웰
12 : n 웰 13 : 패드산화막
14 : 패드산화막패턴 15 : 질화막
16 : 질화막패턴 17 : 제1감광막패턴
19 : 트렌치 21 : 열산화막
23 : 매립절연막 24 : 소자분리절연막
25 : 제2감광막패턴 27 : 제3감광막패턴
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 소자분리마스크를 식각마스크로 상기 적층구조와 소정 두께의 반도체기판을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성하는 공정과,
상기 트렌치의 표면에 소정 두께의 열산화막을 형성하는 공정과,
전체표면 상부에 매립절연막을 형성하는 공정과,
상기 매립절연막을 평탄화시켜 상기 트렌치에 매립되는 소자분리절연막을 형성하는 공정과,
상기 질화막패턴을 제거하는 공정과,
상기 반도체기판에서 PMOS영역으로 예정되는 부분에 n형 불순물을 이온주입하여 n웰을 형성하는 공정과,
상기 반도체기판에서 NMOS영역으로 예정되는 부분에 p형 불순물을 이온주입하여 p웰을 형성하는 공정과,
상기 NMOS영역 내에 형성되어 있는 패드산화막패턴과 소자분리절연막의 소정 두께를 제거하여 상기 PMOS영역 내에 형성되어 있는 소자분리절연막과의 두께 차이를 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 대하여 설명한다.
도 1 내지 도 11 은 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(10) 상부에 패드산화막(13)과 질화막(15)을 형성한다. 이때, 상기 패드산화막(13)은 50 ∼ 200Å 두께로 형성되고, 상기 질화막(15)은 1200 ∼ 3000Å 두께로 형성된다. (도 1 참조)
다음, 상기 질화막(15) 상부에 소자분리영역으로 예정되는 부분을 노출시키는 제1감광막패턴(17)을 형성한다.
그 다음, 상기 제1감광막패턴(17)을 식각마스크로 상기 질화막(15)을 식각하여 질화막패턴(16)을 형성한다. (도 2 참조)
다음, 상기 제1감광막패턴(17)을 식각마스크로 상기 패드산화막(13) 및 소정 두께의 반도체기판(11)을 식각하여 패드산화막패턴(14)을 형성하는 동시에 트렌치(19)를 형성한다. 상기 트렌치(19)는 3000 ∼ 4000Å 깊이로 형성된다.
그 다음, 상기 제1감광막패턴을 제거한다. (도 3 참조)
다음, 상기 구조를 세정한다. 상기 세정공정은 NH4OH, H2O2및 H2O가 1 : 5 : 50으로 혼합된 50℃의 SC-1용액을 이용하여 5 ∼ 15분간 세정공정을 실시한 다음,HF : H2O가 99 : 1로 혼합된 용액을 이용하여 150 ∼ 220초간 세정공정을 실시한다.
그 다음, 상기 구조를 열산화시켜 상기 트렌치(19)의 표면에 열산화막(21)을 형성한다. 이때, 상기 열산화공정은 1050℃의 온도에서 실시되는 건식산화공정으로 50 ∼ 150Å 두께의 열산화막(21)이 형성되도록 실시된다. (도 4 참조)
다음, 전체표면 상부에 매립절연막(23)을 형성한다. 상기 매립절연막(23)은 HDP CVD(high density plasma chemical vapor deposition)방법으로 형성되는 산화막으로 4000 ∼ 7000Å 두께로 형성된다.
그 다음, 800 ∼ 1200℃의 질소분위기에서 20 ∼ 40분간 열처리하여 상기 매립절연막(23)을 치밀화시킨다. (도 5 참조)
다음, 상기 매립절연막(23)을 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 평탄화시켜 상기 트렌치(19)를 매립시키는 소자분리절연막(24)을 형성한다. 상기 CMP공정은 상기 질화막패턴(16)을 식각장벽으로 사용하여 실시되며, 상기 CMP공정 후 750 ∼ 2000Å의 상기 질화막패턴(16)이 잔류되도록 실시한다. 이로 인하여 상기 소자분리절연막(24)은 반도체기판(10)보다 750Å이상 높게 형성된다. (도 6 참조)
다음, 상기 질화막패턴(16)을 제거한다. (도 7 참조)
그 다음, 전체표면 상부에 PMOS영역으로 예정되는 부분을 노출시키는 제2감광막패턴(25)을 형성한다.
다음, 상기 제2감광막패턴(25)을 이온주입마스크로 사용하여 n형 불순물을이온주입하여 n웰(12)을 형성한다. 이때, 상기 n형 불순물은 포스포러스(phosphorus) 또는 아즈닉(arsenic)이 사용된다. (도 8 참조)
그 다음, 상기 제2감광막패턴(25)을 제거한다.
다음, 전체표면 상부에 NMOS영역으로 예정되는 부분을 노출시키는 제3감광막패턴(27)을 형성한다.
그 다음, 상기 제3감광막패턴(27)을 이온주입마스크로 사용하여 p형 불순물을 이온주입하여 p웰(11)을 형성한다. 이때, 상기 p형 불순물은 보론(boron)이 사용된다. (도 9 참조)
다음, 상기 제3감광막패턴(27)을 식각마스크로 사용하는 전면식각공정으로 상기 NMOS영역 내에 형성되어 있는 소자분리절연막(24)을 소정 두께 제거한다. 이때, 상기 패드산화막패턴(14)도 같이 제거된다. 상기 NMOS영역 내에 형성되어 있는 소자분리절연막(24)을 소정 두께 제거함으로써 후속 세정공정 및 식각공정에서 PMOS영역 내의 소자분리절연막(24)이 손실되더라도 PMOS영역과 NMOS영역 내의 소자분리절연막(24)의 두께 차이가 발생하는 것을 방지할 수 있다. (도 10 참조)
그 다음, 상기 제3감광막패턴(27)을 제거한다. (도 11 참조)
그 후, 후속공정으로 세정공정을 실시한 다음, 게이트절연막을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 트렌치를 이용하여 소자분리절연막을 형성한 다음, 반도체기판의 NMOS영역 및 PMOS영역에 p웰 및 n웰을 형성한 후 상기 NMOS영역 내의 소자분리절연막을 소정 두께 제거하여 PMOS영역과 NMOS영역 내의 소자분리절연막 두께 차이를 제거함으로써 PMOS영역에서 기생 누설전류가 발생하는 것을 방지하고, 게이트 절연막 보전 특성을 향상시키는 동시에 인버스 내로우 위드쓰 효과 및 서브쓰레셜드 험프현상을 방지하며 NMOS영역에서 게이트전극 형성 후 식각잔류물이 발생하는 것을 방지하여 소자의 동작 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (5)

  1. 반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 소자분리마스크를 식각마스크로 상기 적층구조와 소정 두께의 반도체기판을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성하는 공정과,
    상기 트렌치의 표면에 소정 두께의 열산화막을 형성하는 공정과,
    전체표면 상부에 매립절연막을 형성하는 공정과,
    상기 매립절연막을 평탄화시켜 상기 트렌치에 매립되는 소자분리절연막을 형성하는 공정과,
    상기 질화막패턴을 제거하는 공정과,
    상기 반도체기판에서 PMOS영역으로 예정되는 부분에 n형 불순물을 이온주입하여 n웰을 형성하는 공정과,
    상기 반도체기판에서 NMOS영역으로 예정되는 부분에 p형 불순물을 이온주입하여 p웰을 형성하는 공정과,
    상기 NMOS영역 내에 형성되어 있는 패드산화막패턴과 소자분리절연막의 소정 두께를 제거하여 상기 PMOS영역 내에 형성되어 있는 소자분리절연막과의 두께 차이를 제거하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 질화막은 1200 ∼ 3000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 매립절연막의 평탄화공정은 상기 질화막패턴을 식각장벽으로 사용하되, 상기 평탄화공정은 상기 질화막패턴은 750 ∼ 2000Å 두께가 잔류하도록 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 n형 불순물은 포스포러스(phosphorus) 또는 아즈닉(arsenic)이고, p형 불순물은 보론(boron)인 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 NMOS영역 내의 소자분리절연막은 전면식각공정으로 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
KR10-2001-0035791A 2001-06-22 2001-06-22 반도체소자의 제조방법 KR100390240B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0035791A KR100390240B1 (ko) 2001-06-22 2001-06-22 반도체소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0035791A KR100390240B1 (ko) 2001-06-22 2001-06-22 반도체소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20030000131A KR20030000131A (ko) 2003-01-06
KR100390240B1 true KR100390240B1 (ko) 2003-07-07

Family

ID=27710603

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0035791A KR100390240B1 (ko) 2001-06-22 2001-06-22 반도체소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100390240B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990061023A (ko) * 1997-12-31 1999-07-26 김영환 반도체소자의 제조방법
US5960276A (en) * 1998-09-28 1999-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Using an extra boron implant to improve the NMOS reverse narrow width effect in shallow trench isolation process
US6150235A (en) * 2000-01-24 2000-11-21 Worldwide Semiconductor Manufacturing Corp. Method of forming shallow trench isolation structures
US6228726B1 (en) * 2000-03-06 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to suppress CMOS device latchup and improve interwell isolation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990061023A (ko) * 1997-12-31 1999-07-26 김영환 반도체소자의 제조방법
US5960276A (en) * 1998-09-28 1999-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Using an extra boron implant to improve the NMOS reverse narrow width effect in shallow trench isolation process
US6150235A (en) * 2000-01-24 2000-11-21 Worldwide Semiconductor Manufacturing Corp. Method of forming shallow trench isolation structures
US6228726B1 (en) * 2000-03-06 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to suppress CMOS device latchup and improve interwell isolation

Also Published As

Publication number Publication date
KR20030000131A (ko) 2003-01-06

Similar Documents

Publication Publication Date Title
US7118986B2 (en) STI formation in semiconductor device including SOI and bulk silicon regions
US6221735B1 (en) Method for eliminating stress induced dislocations in CMOS devices
US20040021197A1 (en) Integrated circuits having adjacent P-type doped regions having shallow trench isolation structures without liner layers therein therebetween
KR100473731B1 (ko) 반도체 소자의 제조 방법
US6737315B2 (en) Method of manufacturing semiconductor device including steps of forming both insulating film and epitaxial semiconductor on substrate
US7151022B2 (en) Methods for forming shallow trench isolation
US6258697B1 (en) Method of etching contacts with reduced oxide stress
JP2007019191A (ja) 半導体装置とその製造方法
KR20040045051A (ko) 반도체 장치의 제조방법
US6211021B1 (en) Method for forming a borderless contact
US6333218B1 (en) Method of etching contacts with reduced oxide stress
KR100390240B1 (ko) 반도체소자의 제조방법
KR20010068644A (ko) 반도체장치의 소자격리방법
KR100420701B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100268907B1 (ko) 반도체소자의격리막및이의형성방법
KR100466207B1 (ko) 반도체 소자의 제조 방법
KR100305026B1 (ko) 반도체소자의 제조방법
KR100707593B1 (ko) 반도체 소자의 이중 소자분리 구조 및 그 형성 방법
KR100639182B1 (ko) 반도체장치의 소자격리방법
JP5672055B2 (ja) 半導体装置の製造方法
KR100770455B1 (ko) 반도체소자의 제조방법
KR100386446B1 (ko) 반도체장치의소자격리막형성방법
KR100801733B1 (ko) 서로 다른 두께의 측벽산화막을 갖는 트랜치 소자분리막형성방법
JPH113974A (ja) 半導体集積回路装置およびその製造方法
KR20010019185A (ko) 트렌치 격리 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130524

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140519

Year of fee payment: 12

FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160518

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20170529

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20180517

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20190516

Year of fee payment: 17