JPWO2003049188A1 - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法 Download PDF

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Abstract

シリコン酸化膜（９）を半導体基板（１）の表面に形成した後、実効膜厚が薄いゲート絶縁膜が形成される領域のシリコン酸化膜（９）をフッ酸水溶液を用いて除去し、その後半導体基板（１）上に高誘電率絶縁膜（１０）を形成することにより、高誘電率絶縁膜（１０）とシリコン酸化膜（９）との積層膜からなるゲート絶縁膜（１２）、および高誘電率絶縁膜（１０）からなるゲート絶縁膜（１１）の２種類のゲート絶縁膜を半導体基板（１）上に形成する。

Description

技術分野
本発明は、半導体集積回路装置の製造技術に関し、特に、たとえばゲート絶縁膜の厚さが互いに異なる複数種類のＭＩＳ（ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを内蔵する半導体集積回路装置に適用して有効な技術に関するものである。
背景技術
半導体集積回路装置の高集積化、低電力化を図るために半導体デバイスの動作電圧は世代毎に減少しており、その際、デバイス性能を維持、向上させるためにＭＩＳトランジスタはスケーリング則に従い微細化され、ゲート絶縁膜も縮小されてきた。しかし、一方で、たとえば消費電力の低減、記憶情報の保持、または外部電源電圧への対応などから、ゲート絶縁膜の厚さが相対的に厚いＭＩＳトランジスタも必要とされている。たとえばメモリＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）またはＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）論理ＬＳＩなどでは、内部回路と入出力回路とで動作電圧が異なることから、ゲート絶縁膜の厚さが互いに異なる複数種類のＭＩＳトランジスタが同一基板上に形成されている。
特開２００１−１５６１２号公報などには、厚さが互いに異なる２種類のシリコン酸化膜を同一基板上に形成し、これらをＭＩＳトランジスタのゲート絶縁膜とする技術が記載されている。
ところで、ゲート電極の幅（以下、ゲート長と記す）が０．１μｍ以下のＭＩＳトランジスタにおいては、ゲート絶縁膜の厚さは、１．２ｎｍ以下になると予想される。しかし、ゲート絶縁膜として従来から用いられているシリコン酸化膜を１．２ｎｍ以下にするとリーク電流が１０Ａ／ｃｍ２を越えて、たとえばスタンバイ電流が増加するという問題などが生ずる。
そこで、比誘電率が相対的に高い絶縁膜（以下、高誘電率絶縁膜と記す）、たとえば比誘電率が７程度のアルミナ膜（Ａｌ２Ｏ３）をゲート絶縁膜として用い、物理膜厚を２ｎｍ以上に保ったまま実効膜厚を縮小する試みがなされている。実効膜厚とは、比誘電率を考慮したシリコン酸化（ＳｉＯ２）換算膜厚のことである。
本発明者は、厚さが互いに異なる２種類のゲート絶縁膜に高誘電率絶縁膜を適用し、それぞれのゲート絶縁膜で構成された２種類のＭＩＳトランジスタの形成技術について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
まず、基板上に第１高誘電率絶縁膜を形成し、その後レジスト膜をマスクとして第１領域の上記第１高誘電率絶縁膜を除去する。次いでレジスト膜を除去した後、基板に洗浄処理を施し、さらに基板上に第２高誘電率絶縁膜を形成する。これにより、第１領域には第２高誘電率絶縁膜からなる薄いゲート絶縁膜が形成され、第１領域とは異なる第２領域には第１および第２高誘電率絶縁膜からなる厚いゲート絶縁膜が形成される。その後、ゲート、ソース・ドレイン、さらに配線を形成することにより第１領域に薄いゲート絶縁膜を有するＭＩＳトランジスタ、第２領域に厚いゲート絶縁膜を有するＭＩＳトランジスタが形成される。
しかしながら、前記ＭＩＳトランジスタの形成方法では、以下の問題点が生ずることが明らかとなった。
（１）第１領域と第２領域とでゲート絶縁膜の厚さの違いから約２０ｎｍ以上の段差が生じた場合、後のゲートの形成工程または配線を通す開口の形成工程などにおいて不具合が生ずる。
（２）基板およびレジスト膜に対して高い選択比を有し、かつ基板へのエッチングダメージまたは汚染のない高誘電率絶縁膜のエッチング技術の新たな開発が必要である。
本発明の目的は、ゲート絶縁膜の厚さが互いに異なる複数種類のＭＩＳトランジスタを内蔵する半導体集積回路装置において、信頼度の高いゲート絶縁膜を形成すると同時に、ＭＩＳトランジスタの製造を容易とすることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体集積回路装置は、半導体基板内に形成された一対の第１半導体領域と、一対の第１半導体領域の間の領域であって、半導体基板上に第１ゲート絶縁膜を介して形成された第１導体片とを有する第１ＭＩＳトランジスタと、半導体基板内に形成された一対の第２半導体領域と、一対の第２半導体領域の間の領域であって、半導体基板上に第２ゲート絶縁膜を介して形成された第２導体片とを有する第２ＭＩＳトランジスタとを有し、第１ゲート絶縁膜の厚さは第２ゲート絶縁膜の厚さよりも大であり、第１ゲート絶縁膜は半導体基板上に位置する第１絶縁膜と、第１絶縁膜上に位置する第２絶縁膜とからなり、第２ゲート絶縁膜は半導体基板上に位置する第３絶縁膜からなり、第２および第３絶縁膜の比誘電率を第１絶縁膜の比誘電率よりも大とするものである。
本発明の半導体集積回路装置の製造方法は、半導体基板の第１領域、および第１領域とは異なる第２領域において、半導体基板の表面に第１絶縁膜を形成する工程と、第１領域の第１絶縁膜は残した状態で、第２領域の第１絶縁膜を選択的に除去する工程と、第１領域の第１絶縁膜上および第２領域の半導体基板上に第２絶縁膜を形成する工程と、第２絶縁膜上に第１導体層を形成する工程と、第１導体層をパターニングすることにより、第１領域に第１導体片を、第２領域に第２導体片を形成する工程と、第１および第２導体片の両側の半導体基板の表面に第１半導体領域を形成するために第１導電型の第１不純物を導入する工程と、第１および第２導体片の上および側壁に第３絶縁膜を形成する工程と、第３絶縁膜に異方性エッチングを施し、第１導体片の側壁に第１側壁絶縁膜を、第２導体片の側壁に第２側壁絶縁膜を形成する工程と、第１および第２側壁絶縁膜の両側の半導体基板の表面に第２半導体領域を形成するために第１導電型の第２不純物を導入する工程とを有するものである。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
本発明の一実施の形態である半導体集積回路装置の製造方法の一例を図１〜図４０に示した半導体基板の要部断面図を用いて工程順に説明する。図中、領域Ａは、実効膜厚が厚いゲート絶縁膜が形成される領域、領域Ｂは、実効膜厚が薄いゲート絶縁膜が形成される領域である。また、領域Ａ，Ｂには、それぞれしきい値電圧（以下、Ｖｔｈと記す）が低いｎチャネルＭＩＳトランジスタ（以下、低ＶｔｈＮＭＯＳと記す）、Ｖｔｈが低いｐチャネルＭＩＳトランジスタ（以下、低ＶｔｈＰＭＯＳと記す）、Ｖｔｈが高いｎチャネルＭＩＳトランジスタ（以下、高ＶｔｈＮＭＯＳと記す）、Ｖｔｈが高いｐチャネルＭＩＳトランジスタ（以下、高ＶｔｈＰＭＯＳと記す）が形成され、すなわち同一基板上には８種類のＭＩＳトランジスタが形成される。
まず、図１に示すように、たとえばｐ型のシリコン単結晶からなる半導体基板１を用意する。次に、この半導体基板１を熱酸化してその表面に厚さ０．０１μｍ程度の薄いシリコン酸化膜２を形成し、次いでその上層にＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で厚さ０．１μｍ程度のシリコン窒化膜３を堆積する。
この後、図２に示すように、シリコン窒化膜３上にレジストパターンＲＰ１を形成する。このレジストパターンＲＰ１は通常のフォトリソグラフィ技術によって形成することができる。すなわち、レジストパターンＲＰ１は、フォトレジスト膜を半導体基板１上に塗布した後、そのフォトレジスト膜に対して露光および現像処理を施すことにより形成されている。
次に、図３に示すように、レジストパターンＲＰ１をマスクとしてシリコン窒化膜３をエッチングした後、レジストパターンＲＰ１を除去する。次いで図４に示すように、パターニングされたシリコン窒化膜３をマスクとしてシリコン酸化膜２および半導体基板１を順次ドライエッチングすることにより、素子分離領域の半導体基板１に深さ０．３５μｍ程度の素子分離溝４ａを形成する。
次に、半導体基板１に熱酸化処理を施してシリコン酸化膜（図示せず）を形成した後、図５に示すように、半導体基板１上にＣＶＤ法でシリコン酸化膜４ｂを堆積する。
次に、図６に示すように、シリコン酸化膜４ｂをＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法で研磨して、素子分離溝４ａの内部にシリコン酸化膜４ｂを残すことにより素子分離領域を形成する。その後、半導体基板１に約１０００℃の熱処理を施して、素子分離溝４ａに埋め込んだシリコン酸化膜４ｂを焼き締めする。次いで熱リン酸を用いてシリコン窒化膜３を除去し、続いてフッ酸系の水溶液を用いて半導体基板１の表面のシリコン酸化膜２を除去した後、半導体基板１を熱酸化して、半導体基板１の表面に保護膜５を形成する。
次に、図７に示すように、レジストパターンＲＰ２をマスクとして半導体基板１にｎ型不純物、たとえばリンをイオン注入してディープウェル６を形成する。上記リンは、たとえば注入エネルギー１〜３ＭｅＶ、ドーズ量１×１０１２〜５×１０１２ｃｍ−２で注入される。
次に、レジストパターンＲＰ２を除去した後、図８に示すように、領域Ａ，ＢのＮＭＯＳ形成領域をレジストパターンＲＰ３で覆い、領域Ａ，ＢのＰＭＯＳ形成領域にｎ型不純物、たとえばリンをイオン注入してｎウェル７を形成する。上記リンは、たとえば注入エネルギー５００〜１００ｋｅｖ、ドーズ量５×１０１１〜５×１０１２ｃｍ−２で注入され、エネルギーを変えて２、３回程度連続してイオン注入することにより、レトログレードウェルが形成される。
次に、レジストパターンＲＰ３を除去した後、図９に示すように、領域Ａ，ＢのＰＭＯＳ形成領域をレジストパターンＲＰ４で覆い、領域Ａ，ＢのＮＭＯＳ形成領域にｐ型不純物、たとえばボロンまたはフッ化ボロンをイオン注入してｎウェル８を形成する。上記ボロンまたはフッ化ボロンは、たとえば注入エネルギー５００〜１００ｋｅｖ、ドーズ量５×１０１１〜５×１０１２ｃｍ−２で注入され、エネルギーを変えて２、３回連続してイオン注入することにより、レトログレードウェルが形成される。
次に、レジストパターンＲＰ４を除去した後、ＭＩＳトランジスタのＶｔｈを調整するための不純物をｎウェル７およびｐウェル８のそれぞれのチャネル領域へイオン注入する。チャネル領域へのイオン注入は、たとえば以下のように行う。
まず、図１０に示すように、レジストパターンＲＰ５をマスクとして領域Ｂの高ＶｔｈＮＭＯＳ形成領域のチャネル領域にｐ型不純物、たとえばフッ化ボロンをイオン注入する。上記フッ化ボロンは、たとえば注入エネルギー２５ｋｅＶ、ドーズ量２．５×１０１３ｃｍ−２で注入される。
続いてレジストパターンＲＰ５を除去した後、図１１に示すように、レジストパターンＲＰ６をマスクとして領域Ｂの高ＶｔｈＰＭＯＳ形成領域のチャネル領域にｎ型不純物、たとえばリンをイオン注入する。上記リンは、たとえば注入エネルギー２０ｋｅＶ、ドーズ量１．１×１０１３ｃｍ−２で注入される。
続いてレジストパターンＲＰ６を除去した後、図１２に示すように、レジストパターンＲＰ７をマスクとして領域Ａの高ＶｔｈＮＭＯＳ形成領域のチャネル領域にｐ型不純物、たとえばフッ化ボロンをイオン注入する。上記フッ化ボロンは、たとえば注入エネルギー２５ｋｅＶ、ドーズ量８×１０１２ｃｍ−２で注入される。
続いてレジストパターンＲＰ７を除去した後、図１３に示すように、レジストパターンＲＰ８をマスクとして領域Ａの高ＶｔｈＰＭＯＳ形成領域のチャネル領域にｎ型不純物、たとえばリンをイオン注入する。上記リンは、たとえば注入エネルギー２０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入される。
続いてレジストパターンＲＰ８を除去した後、図１４に示すように、レジストパターンＲＰ９をマスクとして領域Ａの低ＶｔｈＮＭＯＳ形成領域のチャネル領域にｐ型不純物、たとえばフッ化ボロンをイオン注入する。上記フッ化ボロンは、たとえば注入エネルギー２５ｋｅＶ、ドーズ量２×１０１２ｃｍ−２で注入される。
続いてレジストパターンＲＰ９を除去した後、図１５に示すように、レジストパターンＲＰ１０をマスクとして領域Ａの低ＶｔｈＰＭＯＳ形成領域のチャネル領域にｎ型不純物、たとえばリンをイオン注入する。上記リンは、たとえば注入エネルギー２０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２で注入される。
次に、レジストパターンＲＰ１０を除去した後、図１６に示すように、保護膜５を除去し、半導体基板１の表面にシリコン酸化膜９を、たとえば４〜５ｎｍ程度の厚さで形成する。シリコン酸化膜９は、たとえば熱ＣＶＤ法または熱酸化法により形成することができる。なお、半導体基板１に熱窒化処理を施して、上記シリコン酸化膜９をシリコン酸窒化膜としてもよい。上記熱窒化処理は、たとえばプラズマ放電によってラジカル化した窒素を含む減圧雰囲気中に９００℃程度に加熱した半導体基板１を保持することによって行われる。
次に、図１７に示すように、領域ＡをレジストパターンＲＰ１１で覆った後、図１８に示すように、レジストパターンＲＰ１１をマスクとして、たとえばフッ酸系の水溶液を用いて領域Ｂのシリコン酸化膜９を除去する。その後、図１９に示すように、レジストパターンＲＰ１１を除去する。
次に、図２０に示すように、半導体基板１上に高誘電率絶縁膜１０、たとえばアルミナ膜を形成する。高誘電率絶縁膜１０は、たとえばスパッタ法により堆積することができる。半導体基板１上に形成された高誘電率絶縁膜１０の厚さは実効膜厚で５ｎｍ程度となるように設定され、たとえばアルミナ膜の場合は、比誘電率を考慮して１０ｎｍ程度堆積される。これにより、領域Ｂには、高誘電率絶縁膜１０からなる実効膜厚が５ｎｍ程度のゲート絶縁膜１１が形成され、領域Ａには、高誘電率絶縁膜１０とシリコン酸化膜９との積層膜からなる実効膜厚が９〜１０ｎｍ程度のゲート絶縁膜１２が形成される。
なお、上記高誘電率絶縁膜１０を半導体基板１上に形成する前に、半導体基板１との界面安定化のため、１ｎｍ以下のシリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜を形成してもよい。
次に、図２１に示すように、半導体基板１上に、たとえば２００ｎｍ程度の厚さのシリコン膜１３をＣＶＤ法で堆積する。
次に、図２２に示すように、領域Ａ，ＢのＮＭＯＳ形成領域にレジストパターンＲＰ１２を形成した後、このレジストパターンＲＰ１２をマスクとして領域Ａ，ＢのＰＭＯＳ形成領域のシリコン膜１３にｐ型不純物、たとえばボロンをイオン注入する。
次に、レジストパターンＲＰ１２を除去し、続いて図２３に示すように、領域Ａ，ＢのＰＭＯＳ形成領域にレジストパターンＲＰ１３を形成した後、このレジストパターンＲＰ１３をマスクとして領域Ａ，ＢのＮＭＯＳ形成領域のシリコン膜１３にｎ型不純物、たとえばリンをイオン注入する。
次いでレジストパターンＲＰ１３を除去した後、半導体基板１に、たとえば９５０℃、６０秒程度の熱処理を施して、シリコン膜１３に注入された上記ｎ型不純物およびｐ型不純物を活性化させ、さらに領域Ａ，ＢのＮＭＯＳ形成領域のシリコン膜１３をｎ型シリコン多結晶膜に、領域Ａ，ＢのＰＭＯＳ形成領域のシリコン膜１３をｐ型シリコン多結晶膜に変える。
次に、図２４に示すように、半導体基板１上にシリコン酸化膜１４をＣＶＤ法で堆積した後、図２５に示すように、ｎチャネルおよびｐチャネルＭＩＳトランジスタのゲート電極を形成するためのレジストパターンＲＰ１４を形成する。
次に、図２６に示すように、レジストパターンＲＰ１４をマスクとしてシリコン酸化膜１４をエッチングした後、レジストパターンＲＰ１４を除去する。続いて、図２７に示すように、パターニングされたシリコン酸化膜１４をマスクとしてシリコン膜１３をエッチングして、領域Ａ，ＢのＮＭＯＳ形成領域にｎ型シリコン多結晶膜からなるゲート電極（導体片）１５ｎ、領域Ａ，ＢのＰＭＯＳ形成領域にｐ型シリコン多結晶膜からなるゲート電極（導体片）１５ｐを形成する。
次に、図２８に示すように、シリコン酸化膜１４を除去した後、半導体基板１に、たとえば８００℃程度のドライ酸化処理を施す。
次に、図２９に示すように、レジストパターンＲＰ１５をマスクとして領域ＡのＰＭＯＳ形成領域のｎウェル７にｐ型不純物、たとえばフッ化ボロンをイオン注入し、ゲート電極１５ｐの両側のｎウェル７にｐ型拡張領域１６ａを形成し、続いてｎ型不純物、たとえばリンをイオン注入し、パンチスルーストッパ層として機能するハロー（Ｈａｌｏ）層を形成する。上記フッ化ボロンは、たとえば注入エネルギー２〜３ｋｅＶ、ドーズ量１×１０１５ｃｍ−２、上記リンは、たとえば注入エネルギー５５ｋｅＶ、ドーズ量４×１０１２ｃｍ−２で注入される。
次に、レジストパターンＲＰ１５を除去した後、図３０に示すように、レジストパターンＲＰ１６をマスクとして領域ＡのＮＭＯＳ形成領域のｐウェル８にｎ型不純物、たとえばヒ素をイオン注入して、ゲート電極１５ｎの両側のｐウェル８にｎ型拡張領域１７ａを形成し、続いてｐ型不純物、たとえばボロンをイオン注入してハロー層を形成する。上記ヒ素は、たとえば注入エネルギー５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２、上記ボロンは、たとえば注入エネルギー２０ｋｅＶ、ドーズ量６×１０１２ｃｍ−２で注入される。
次に、レジストパターンＲＰ１６を除去した後、図３１に示すように、レジストパターンＲＰ１７をマスクとして領域ＢのＰＭＯＳ形成領域のｎウェル７にｐ型不純物、たとえばフッ化ボロンをイオン注入して、ゲート電極１５ｐの両側のｎウェル７にｐ型拡張領域１６ｂを形成し、続いてｎ型不純物、たとえばリンをイオン注入しハロー層を形成する。上記フッ化ボロンは、たとえば注入エネルギー２〜３ｋｅＶ、ドーズ量１×１０１５ｃｍ−２、上記リンは、たとえば注入エネルギー５５ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入される。
次に、レジストパターンＲＰ１７を除去した後、図３２に示すように、レジストパターンＲＰ１８をマスクとして領域ＢのＮＭＯＳ形成領域のｐウェル８にｎ型不純物、たとえばヒ素をイオン注入して、ゲート電極１５ｎの両側のｐウェル８にｎ型拡張領域１７ｂを形成し、続いてｐ型不純物、たとえばボロンをイオン注入しハロー層を形成する。上記ヒ素は、たとえば注入エネルギー３ｋｅＶ、ドーズ量２×１０１５ｃｍ−２、上記ボロンは、たとえば注入エネルギー５５ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入される。
次に、レジストパターンＲＰ１８を除去した後、図３３に示すように、半導体基板１上にシリコン酸化膜をＣＶＤ法で堆積し、続いてそのシリコン酸化膜を異方性エッチングすることにより、ゲート電極１５ｎ，１５ｐの側壁にサイドウォール（側壁絶縁膜）１８を形成する。上記異方性エッチングでは、高誘電率絶縁膜１０をエッチングストッパ層として機能させることにより、半導体基板１へのダメージを防止することができる。
次に、図３４に示すように、サイドウォール１８と素子分離領域とに挟まれた領域の露出した高誘電率絶縁膜１０を、たとえばスパッタエッチングで除去する。続いて図３５に示すように、領域Ａにおいて、サイドウォール１８と素子分離領域とに挟まれた領域の露出したシリコン酸化膜９を、たとえばウェットエッチングで除去する。
次に、図３６に示すように、レジストパターンＲＰ１９をマスクとして領域Ａ，ＢのＮＭＯＳ形成領域のｐウェル８にｎ型不純物、たとえばヒ素をイオン注入し、ゲート電極１５ｎの両側のｐウェル８にｎ型拡散領域１９を形成する。ｎ型拡散領域１９は、ゲート電極１５ｎおよびサイドウォール１８に対して自己整合的に形成され、ｎチャネルＭＩＳトランジスタのソース、ドレインとして機能する。
次に、レジストパターンＲＰ１９を除去した後、図３７に示すように、レジストパターンＲＰ２０をマスクとして領域Ａ，ＢのＰＭＯＳ形成領域のｎウェル７にｐ型不純物、たとえばフッ化ボロンをイオン注入し、ゲート電極１５ｐの両側のｎウェル９にｐ型拡散領域２０を形成する。ｐ型拡散領域２０は、ゲート電極１５ｐおよびサイドウォール１８に対して自己整合的に形成され、ｐチャネルＭＩＳトランジスタのソース、ドレインとして機能する。
次に、レジストパターンＲＰ２０を除去した後、図３８に示すように、高融点金属膜、たとえば厚さ１０〜２０ｎｍ程度のコバルト膜を、たとえばスパッタ法で半導体基板１上に堆積する。次いで５００〜６００℃程度の熱処理を半導体基板１に施してｎチャネルＭＩＳトランジスタのゲート電極１５ｎの表面とｎ型拡散領域１９の表面、およびｐチャネルＭＩＳトランジスタのゲート電極１５ｐの表面とｐ型拡散領域２０の表面に選択的に厚さ３０ｎｍ程度、比抵抗４Ωｃｍ程度のシリサイド層２１を形成する。この後、未反応のコバルト膜をウェットエッチングで除去し、次いでシリサイド層２１の低抵抗化のため７００〜８００℃程度の熱処理を半導体基板１に施す。
次に、図３９に示すように、半導体基板１上にシリコン酸化膜２２を形成した後、そのシリコン酸化膜２２を、たとえばＣＭＰ法で研磨することにより表面を平坦化する。シリコン酸化膜２２は、たとえばＴＥＯＳ（ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ：Ｓｉ（ＯＣ２Ｈ５））とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化膜で構成される。
次に、図４０に示すように、レジストパターンをマスクとしたエッチングによってシリコン酸化膜２２に接続孔２３を形成する。この接続孔２３は、ｎ型拡散領域１９またはｐ型拡散領域２０上などの必要部分に形成する。
次いで接続孔２３の内部を含む半導体基板１の全面にチタン窒化膜を、たとえばＣＶＤ法で堆積し、さらに接続孔２３を埋め込むタングステン膜を、たとえばＣＶＤ法で堆積する。その後、接続孔２３以外の領域のチタン窒化膜およびタングステン膜を、たとえばＣＭＰ法により除去して接続孔２３の内部にプラグ２４を形成する。
続いて、半導体基板１上に、たとえばタングステン膜を堆積した後、レジストパターンをマスクとしたドライエッチングによってタングステン膜を加工し、第１配線層の配線２５を形成する。タングステン膜は、ＣＶＤ法またはスパッタ法により形成できる。
その後、さらに上層の配線を形成した後、パッシベーション膜で半導体基板１の全面を覆うことにより、本発明の一実施の形態である半導体集積回路装置が略完成する。
このように、本実施の形態によれば、シリコン酸化膜９を半導体基板１の表面に形成した後、フッ酸水溶液を用いて領域Ｂ（実効膜厚が薄いゲート絶縁膜が形成される領域）のシリコン酸化膜９を除去し、その後半導体基板１上に高誘電率絶縁膜１０を形成することにより、半導体基板１の表面に与えるダメージまたは汚染を抑えて、高誘電率絶縁膜１０とシリコン酸化膜９との積層膜からなるゲート絶縁膜１２、および高誘電率絶縁膜１０からなるゲート絶縁膜１１の２種類のゲート絶縁膜を同一半導体基板１上に形成することができる。
また、領域Ａのゲート絶縁膜１２は、高誘電率絶縁膜１０とシリコン酸化膜９との積層膜からなるので、高誘電率絶縁膜を２層重ねた積層膜よりも、領域Ａと領域Ｂとの段差を小さくすることができる。
また、領域Ａのゲート絶縁膜１２をシリコン酸化膜のみで構成した場合と比べて、シリコン酸化膜９の厚さを薄くできることから、素子分離溝４ａの内部の酸化を低減できて、素子分離溝４ａの端部における応力を低減することができる。
次に、本発明の一実施の形態を適用したインバータ回路の一例を図４１に示す。
図中、点線で囲まれた領域はＣＭＯＳインバータであり、ＴｋｐおよびＴｎｐはｐチャネルＭＩＳトランジスタ、ＴｋｎおよびＴｎｎはｎチャネルＭＩＳトランジスタである。また、ＣＭＯＳインバータを構成するＭＩＳトランジスタＴｎｐ，Ｔｎｎのゲート絶縁膜の厚さは、ＭＩＳトランジスタＴｋｐ，Ｔｋｎのゲート絶縁膜の厚さよりも薄い。たとえばＣＭＯＳインバータを構成するＭＩＳトランジスタＴｎｐ，Ｔｎｎのゲート絶縁膜は高誘電率絶縁膜で構成され、その実効膜厚は、たとえば３．５ｎｍ程度、ＭＩＳトランジスタＴｋｐ，Ｔｋｎのゲート絶縁膜は高誘電率絶縁膜とシリコン酸化膜とからなる積層膜で構成され、その実効膜厚は、たとえば６ｎｍ程度である。
ＣＭＯＳインバータと第１電源Ｖｄｄ、第２電源Ｖｓｓの間にゲート絶縁膜の厚さの厚いＭＩＳトランジスタＴｋｐ，Ｔｋｎが挿入されている。この回路を使用して信号を処理する際（定常時）には、制御信号ＣＳを‘Ｈ’とする。この信号により、ＭＩＳトランジスタＴｋｐ，ＴｋｎはＯＮし、第１電源Ｖｄｄおよび第２電源Ｖｓｓは直接ＣＭＯＳインバータに接続される。
この回路を使用しない時、すなわち待機時には、制御信号ＣＳを‘Ｌ’とする。この時、ＭＩＳトランジスタＴｋｐ，ＴｋｎはＯＦＦし、第１電源Ｖｄｄ、第２電源ＶｓｓとＣＭＯＳインバータは分離される。ＣＭＯＳインバータを構成するＭＩＳトランジスタＴｎｐ，Ｔｎｎのゲート・ソース間およびゲート・ドレイン間のリーク電流は、ＭＩＳトランジスタＴｋｐ，ＴｋｎがＯＦＦであるため第１電源Ｖｄｄと第２電源Ｖｓｓとの間に流れることはない。また、第１電源Ｖｄｄおよび第２電源Ｖｓｓが供給されないので、ＣＭＯＳインバータはインバータとして機能しないが、ＭＩＳトランジスタＴｋｐ，Ｔｋｎによってリーク電流による消費電力の増加を防ぐことができる。
次に、本発明の一実施の形態を適用した集積回路装置の一例を図４２に示した回路ブロックを用いて説明する。この集積回路として、メモリ回路と論理回路とが同一基板上に設けられたロジック混載形メモリを例示しており、主回路、Ｉ／Ｏ（入出力インターフェイス）回路、メモリ直接周辺回路、メモリセルアレイおよび電源制御回路に大別される。
主回路（図中、回路ブロックを実線で囲んで示す）は、ＭＩＳトランジスタの活性領域の面積比率で主に薄いゲート絶縁膜を使用したＭＩＳトランジスタで構成され、Ｉ／Ｏ回路、メモリ直接周辺回路および電源制御回路（図中、回路ブロックを実線と破線とで囲んで示す）は、薄いゲート絶縁膜を使用したＭＩＳトランジスタおよび厚いゲート絶縁膜を使用したＭＩＳトランジスタで構成され、メモリセルアレイ（図中、回路ブロックを破線で囲んで示す）は、主に厚いゲート絶縁膜を使用したＭＩＳトランジスタで構成される。ここで、薄いゲート絶縁膜とは、高誘電率絶縁膜からなる絶縁膜（前記ゲート絶縁膜１１と同じ構造）、厚いゲート絶縁膜とは、高誘電率絶縁膜とシリコン酸化膜とからなる積層絶縁膜（前記ゲート絶縁膜１２と同じ構造）である。
主回路は、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ：中央演算処理装置）コアなどからなり、たとえばＩ／Ｏ回路を介して外部と入出力信号の授受を行い、さらにメモリ直接周辺回路を介してメモリセルと信号の授受を行う。主回路は、論理素子を多く含み高速動作が要求されるため薄いゲート絶縁膜を使用したＭＩＳトランジスタの割合が多い。
図４３に、主回路における薄いゲート絶縁膜を使用したインバータの等価回路の一例を示す。主回路には相対的に電圧の低い電源Ｖｄｄ１が接続されている。
Ｉ／Ｏ回路、メモリ直接周辺回路および電源制御回路は、薄いゲート絶縁膜を使用したＭＩＳトランジスタが主に用いられるが、消費電力低減のため、電源に対するスイッチＭＩＳトランジスタとして厚いゲート絶縁膜を使用したＭＩＳトランジスタも用いられる。また、Ｉ／Ｏ回路の外部からの大きな信号が直接かかる部分にも厚いゲート絶縁膜を使用したＭＩＳトランジスタが用いられる。
図４４に、Ｉ／Ｏ回路における厚いゲート絶縁膜を使用したインバータの等価回路の一例を示す。Ｉ／Ｏ回路には相対的に電圧の高い電源Ｖｄｄ２が接続されている。
メモリセルアレイは、リーク電流が大きいと記憶情報が消えてしまうため、メモリセルに厚いゲート絶縁膜を使用したＭＩＳトランジスタが用いられる。
図４５に、メモリセルアレイを構成するメモリセルの等価回路の一例を示す。例示したメモリセルは、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）セルであって、スイッチの役割をする選択用ＭＩＳトランジスタＱと情報電荷を蓄積するキャパシタＣとから構成され、選択用ＭＩＳトランジスタＱに厚いゲート絶縁膜を使用したＭＩＳトランジスタが用いられる。
このように、高速動作が要求される回路などでは、ＭＩＳトランジスタの高速化トレンドに則した性能を要求されるため、ＭＩＳトランジスタに薄いゲート絶縁膜が用いられる。一方、電源との整合性が要求される回路またはリーク電流低減が要求されるメモリセルなどでは、ＭＩＳトランジスタに厚いゲート絶縁膜が用いられる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
たとえば、前記実施の形態では、高誘電率絶縁膜をアルミナ膜としたが、これに限定されるものではなく、チタン酸化膜（ＴｉＯｘ）、ジルコニウム酸化膜（ＺｒＯｘ）、ハフニウム酸化膜（ＨｆＯｘ）、タンタル酸化膜（ＴａＯｘ）またはルテニウム酸化膜（ＲｕＯｘ）などで高誘電率絶縁膜を構成してもよい。
産業上の利用可能性
半導体基板の表面に与えるダメージまたは汚染を抑えて、高誘電率絶縁膜とシリコン酸化膜との積層膜からなるゲート絶縁膜、および高誘電率絶縁膜からなるゲート絶縁膜を同一半導体基板上に形成することができるので、互いに厚さの異なる信頼性の高い複数のゲート絶縁膜を形成することができる。また、実効膜厚が厚いゲート絶縁膜は、高誘電率絶縁膜とシリコン酸化膜との積層膜からなるので、高誘電率絶縁膜を２層重ねた積層膜よりも、実効膜厚が厚いゲート絶縁膜が形成される領域と実効膜厚が薄いゲート絶縁膜が形成される領域との段差が小さくなり、その後のＭＩＳトランジスタの製造を容易とすることができる。
【図面の簡単な説明】
図１は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図２は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図３は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図４は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図５は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図６は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図７は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図８は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図９は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図１０は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図１１は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図１２は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図１３は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図１４は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図１５は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図１６は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図１７は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図１８は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図１９は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図２０は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図２１は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図２２は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図２３は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図２４は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図２５は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図２６は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図２７は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図２８は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図２９は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図３０は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図３１は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図３２は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図３３は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図３４は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図３５は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図３６は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図３７は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図３８は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図３９は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図４０は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図４１は、本発明の一実施の形態を適用したＣＭＯＳインバータの一例を示す等価回路図である。
図４２は、本発明の一実施の形態を適用した集積回路装置の一例を示す回路ブロック図である。
図４３は、Ｉ／Ｏ回路における厚いゲート絶縁膜を使用したインバータの一例を示す等価回路図である。
図４４は、主回路における薄いゲート絶縁膜を使用したインバータの一例を示す等価回路図である。
図４５は、メモリセルアレイを構成するメモリセルの一例を示す等価回路図である。

Claims (19)

  1. 半導体基板と、
    前記半導体基板内に形成された一対の第１半導体領域と、前記一対の第１半導体領域の間の領域であって、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１導体片とを有する第１ＭＩＳトランジスタと、
    前記半導体基板内に形成された一対の第２半導体領域と、前記一対の第２半導体領域の間の領域であって、前記半導体基板上に第２ゲート絶縁膜を介して形成された第２導体片とを有する第２ＭＩＳトランジスタとを有し、
    前記第１ゲート絶縁膜の厚さは、前記第２ゲート絶縁膜の厚さよりも大であり、
    前記第１ゲート絶縁膜は、前記半導体基板上に位置する第１絶縁膜と、前記第１絶縁膜上に位置する第２絶縁膜とからなり、
    前記第２ゲート絶縁膜は、前記半導体基板上に位置する第３絶縁膜からなり、
    前記第２および第３絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも大であることを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、前記第２絶縁膜の厚さと前記第３絶縁膜の厚さとは等しいことを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、前記第２絶縁膜の厚さは、前記第１絶縁膜の厚さよりも大であることを特徴とする半導体集積回路装置。
  4. 請求項１記載の半導体集積回路装置において、前記第１絶縁膜は、シリコン酸化膜からなることを特徴とする半導体集積回路装置。
  5. 請求項１記載の半導体集積回路装置において、前記第２および第３絶縁膜は、アルミナ膜、チタン酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜、タンタル酸化膜またはルテニウム酸化膜からなることを特徴とする半導体集積回路装置。
  6. 請求項１記載の半導体集積回路装置において、前記第１絶縁膜は、シリコン酸窒化膜からなることを特徴とする半導体集積回路装置。
  7. 半導体基板内に形成された第１ソース、ドレイン領域と、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極とを有する第１ＭＩＳトランジスタと、
    半導体基板内に形成された第２ソース、ドレイン領域と、前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極とを有する第２ＭＩＳトランジスタとを有する半導体集積回路装置であって、
    前記第１ゲート絶縁膜の厚さは、前記第２ゲート絶縁膜の厚さよりも大であり、
    前記第１ゲート絶縁膜は、前記半導体基板上に位置する第１絶縁膜と、前記第１絶縁膜上に位置する第２絶縁膜とからなり、
    前記第２ゲート絶縁膜は、前記半導体基板上に位置する第３絶縁膜と、前記第３絶縁膜上に位置する第４絶縁膜とからなり、
    前記第２および第４絶縁膜の比誘電率は前記第１絶縁膜の比誘電率よりも大であり、
    前記第１絶縁膜の厚さは、前記第３絶縁膜の厚さよりも大であることを特徴とする半導体集積回路装置。
  8. 請求項７記載の半導体集積回路装置において、前記第２絶縁膜の厚さと前記第４絶縁膜の厚さとは等しいことを特徴とする半導体集積回路装置。
  9. 請求項７記載の半導体集積回路装置において、前記第２および第４絶縁膜の厚さは、前記第１絶縁膜の厚さよりも大であることを特徴とする半導体集積回路装置。
  10. 請求項７記載の半導体集積回路装置において、前記第１絶縁膜は、シリコン酸化膜からなることを特徴とする半導体集積回路装置。
  11. 請求項７記載の半導体集積回路装置において、前記第３絶縁膜は、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜からなることを特徴とする半導体集積回路装置。
  12. （ａ）半導体基板の第１領域、および前記第１領域とは異なる第２領域において、前記半導体基板の表面に第１絶縁膜を形成する工程と、
    （ｂ）前記第１領域の前記第１絶縁膜は残した状態で、前記第２領域の前記第１絶縁膜を選択的に除去する工程と、
    （ｃ）前記第１領域の前記第１絶縁膜上および前記第２領域の前記半導体基板上に第２絶縁膜を形成する工程と、
    （ｄ）前記第２絶縁膜上に第１導体層を形成する工程と、
    （ｅ）前記第１導体層をパターニングすることにより、前記第１領域に第１導体片を、前記第２領域に第２導体片を形成する工程と、
    （ｆ）前記第１および第２領域において、前記第１および第２導体片の両側の前記半導体基板の表面に第１半導体領域を形成するために第１導電型の第１不純物を導入する工程とを有することを特徴とする半導体集積回路装置の製造方法。
  13. 請求項１２記載の半導体集積回路装置の製造方法において、工程（ｆ）に続いて、さらに
    （ｇ）前記第１および第２導体片の上および側壁に第３絶縁膜を形成する工程と、
    （ｈ）前記第３絶縁膜に異方性エッチングを施し、前記第１導体片の側壁に第１側壁絶縁膜を、前記第２導体片の側壁に第２側壁絶縁膜を形成する工程と、
    （ｉ）前記第１および第２領域において、前記第１および第２側壁絶縁膜の両側の前記半導体基板の表面に第２半導体領域を形成するために第１導電型の第２不純物を導入する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
  14. 請求項１３記載の半導体集積回路装置の製造方法において、工程（ｉ）に続いて、さらに
    （ｊ）前記第２半導体領域に接するように前記半導体基板上に高融点金属膜を形成する工程と、
    （ｋ）前記半導体基板に熱処理を施し、前記第２半導体領域の表面にシリサイド層を形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
  15. 請求項１３記載の半導体集積回路装置の製造方法において、前記第２絶縁膜の厚さは、前記第１絶縁膜の厚さよりも大であることを特徴とする半導体集積回路装置の製造方法。
  16. 請求項１３記載の半導体集積回路装置の製造方法において、工程（ａ）の後に、さらに
    （ｌ）前記第１絶縁膜に、窒素を含む雰囲気で熱処理を施す工程を含むことを特徴とする半導体集積回路装置の製造方法。
  17. 請求項１３記載の半導体集積回路装置の製造方法において、工程（ａ）の前に、さらに
    （ｍ）半導体基板の表面に複数の溝を形成する工程と、
    （ｎ）前記溝内を第４絶縁膜で埋める工程とを含むことを特徴とする半導体集積回路装置の製造方法。
  18. 請求項１３記載の半導体集積回路装置の製造方法において、工程（ｂ）の後に、さらに
    前記第２領域において、前記半導体基板の表面に前記第１絶縁膜よりも厚さが小である第５絶縁膜を形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
  19. （ａ）半導体基板の第１領域、および前記第１領域とは異なる第２領域において、前記半導体基板の表面に第１絶縁膜を形成する工程と、
    （ｂ）前記第１領域の前記第１絶縁膜は残した状態で、前記第２領域の前記第１絶縁膜を選択的に除去する工程と、
    （ｃ）前記第１領域の前記第１絶縁膜上および前記第２領域の前記半導体基板上に第２絶縁膜を形成する工程と、
    （ｄ）前記第２絶縁膜上に第１導体層を形成する工程と、
    （ｅ）前記第１導体層をパターニングすることにより、前記第１領域に第１および第２導体片を、前記第２領域に第３および第４導体片を形成する工程と、
    （ｆ）前記第１および第２領域において、前記第１、第２、第３および第４導体片の両側の前記半導体基板の表面に第１半導体領域を形成するために第１導電型の第１不純物を導入する工程とを有し、
    工程（ａ）の前に、さらに
    前記第１導体片の下に位置する前記半導体基板に第１チャネル領域を形成するための第２不純物を導入し、
    前記第２導体片の下に位置する前記半導体基板に第２チャネル領域を形成するための第３不純物を導入し、
    前記第３導体片の下に位置する前記半導体基板に第３チャネル領域を形成するための第４不純物を導入し、
    前記第４導体片の下に位置する前記半導体基板に第４チャネル領域を形成するための第５不純物を導入する工程を含むことを特徴とする半導体集積回路装置の製造方法。
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