JPWO2003049188A1 - 半導体集積回路装置およびその製造方法 - Google Patents
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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Abstract
Description
本発明は、半導体集積回路装置の製造技術に関し、特に、たとえばゲート絶縁膜の厚さが互いに異なる複数種類のMIS(metal insulator semiconductor)トランジスタを内蔵する半導体集積回路装置に適用して有効な技術に関するものである。
背景技術
半導体集積回路装置の高集積化、低電力化を図るために半導体デバイスの動作電圧は世代毎に減少しており、その際、デバイス性能を維持、向上させるためにMISトランジスタはスケーリング則に従い微細化され、ゲート絶縁膜も縮小されてきた。しかし、一方で、たとえば消費電力の低減、記憶情報の保持、または外部電源電圧への対応などから、ゲート絶縁膜の厚さが相対的に厚いMISトランジスタも必要とされている。たとえばメモリLSI(large scale integrated circuit)またはCMOS(complementary metal oxide semiconductor)論理LSIなどでは、内部回路と入出力回路とで動作電圧が異なることから、ゲート絶縁膜の厚さが互いに異なる複数種類のMISトランジスタが同一基板上に形成されている。
特開2001−15612号公報などには、厚さが互いに異なる2種類のシリコン酸化膜を同一基板上に形成し、これらをMISトランジスタのゲート絶縁膜とする技術が記載されている。
ところで、ゲート電極の幅(以下、ゲート長と記す)が0.1μm以下のMISトランジスタにおいては、ゲート絶縁膜の厚さは、1.2nm以下になると予想される。しかし、ゲート絶縁膜として従来から用いられているシリコン酸化膜を1.2nm以下にするとリーク電流が10A/cm2を越えて、たとえばスタンバイ電流が増加するという問題などが生ずる。
そこで、比誘電率が相対的に高い絶縁膜(以下、高誘電率絶縁膜と記す)、たとえば比誘電率が7程度のアルミナ膜(Al2O3)をゲート絶縁膜として用い、物理膜厚を2nm以上に保ったまま実効膜厚を縮小する試みがなされている。実効膜厚とは、比誘電率を考慮したシリコン酸化(SiO2)換算膜厚のことである。
本発明者は、厚さが互いに異なる2種類のゲート絶縁膜に高誘電率絶縁膜を適用し、それぞれのゲート絶縁膜で構成された2種類のMISトランジスタの形成技術について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
まず、基板上に第1高誘電率絶縁膜を形成し、その後レジスト膜をマスクとして第1領域の上記第1高誘電率絶縁膜を除去する。次いでレジスト膜を除去した後、基板に洗浄処理を施し、さらに基板上に第2高誘電率絶縁膜を形成する。これにより、第1領域には第2高誘電率絶縁膜からなる薄いゲート絶縁膜が形成され、第1領域とは異なる第2領域には第1および第2高誘電率絶縁膜からなる厚いゲート絶縁膜が形成される。その後、ゲート、ソース・ドレイン、さらに配線を形成することにより第1領域に薄いゲート絶縁膜を有するMISトランジスタ、第2領域に厚いゲート絶縁膜を有するMISトランジスタが形成される。
しかしながら、前記MISトランジスタの形成方法では、以下の問題点が生ずることが明らかとなった。
(1)第1領域と第2領域とでゲート絶縁膜の厚さの違いから約20nm以上の段差が生じた場合、後のゲートの形成工程または配線を通す開口の形成工程などにおいて不具合が生ずる。
(2)基板およびレジスト膜に対して高い選択比を有し、かつ基板へのエッチングダメージまたは汚染のない高誘電率絶縁膜のエッチング技術の新たな開発が必要である。
本発明の目的は、ゲート絶縁膜の厚さが互いに異なる複数種類のMISトランジスタを内蔵する半導体集積回路装置において、信頼度の高いゲート絶縁膜を形成すると同時に、MISトランジスタの製造を容易とすることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体集積回路装置は、半導体基板内に形成された一対の第1半導体領域と、一対の第1半導体領域の間の領域であって、半導体基板上に第1ゲート絶縁膜を介して形成された第1導体片とを有する第1MISトランジスタと、半導体基板内に形成された一対の第2半導体領域と、一対の第2半導体領域の間の領域であって、半導体基板上に第2ゲート絶縁膜を介して形成された第2導体片とを有する第2MISトランジスタとを有し、第1ゲート絶縁膜の厚さは第2ゲート絶縁膜の厚さよりも大であり、第1ゲート絶縁膜は半導体基板上に位置する第1絶縁膜と、第1絶縁膜上に位置する第2絶縁膜とからなり、第2ゲート絶縁膜は半導体基板上に位置する第3絶縁膜からなり、第2および第3絶縁膜の比誘電率を第1絶縁膜の比誘電率よりも大とするものである。
本発明の半導体集積回路装置の製造方法は、半導体基板の第1領域、および第1領域とは異なる第2領域において、半導体基板の表面に第1絶縁膜を形成する工程と、第1領域の第1絶縁膜は残した状態で、第2領域の第1絶縁膜を選択的に除去する工程と、第1領域の第1絶縁膜上および第2領域の半導体基板上に第2絶縁膜を形成する工程と、第2絶縁膜上に第1導体層を形成する工程と、第1導体層をパターニングすることにより、第1領域に第1導体片を、第2領域に第2導体片を形成する工程と、第1および第2導体片の両側の半導体基板の表面に第1半導体領域を形成するために第1導電型の第1不純物を導入する工程と、第1および第2導体片の上および側壁に第3絶縁膜を形成する工程と、第3絶縁膜に異方性エッチングを施し、第1導体片の側壁に第1側壁絶縁膜を、第2導体片の側壁に第2側壁絶縁膜を形成する工程と、第1および第2側壁絶縁膜の両側の半導体基板の表面に第2半導体領域を形成するために第1導電型の第2不純物を導入する工程とを有するものである。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
本発明の一実施の形態である半導体集積回路装置の製造方法の一例を図1〜図40に示した半導体基板の要部断面図を用いて工程順に説明する。図中、領域Aは、実効膜厚が厚いゲート絶縁膜が形成される領域、領域Bは、実効膜厚が薄いゲート絶縁膜が形成される領域である。また、領域A,Bには、それぞれしきい値電圧(以下、Vthと記す)が低いnチャネルMISトランジスタ(以下、低VthNMOSと記す)、Vthが低いpチャネルMISトランジスタ(以下、低VthPMOSと記す)、Vthが高いnチャネルMISトランジスタ(以下、高VthNMOSと記す)、Vthが高いpチャネルMISトランジスタ(以下、高VthPMOSと記す)が形成され、すなわち同一基板上には8種類のMISトランジスタが形成される。
まず、図1に示すように、たとえばp型のシリコン単結晶からなる半導体基板1を用意する。次に、この半導体基板1を熱酸化してその表面に厚さ0.01μm程度の薄いシリコン酸化膜2を形成し、次いでその上層にCVD(chemical vapor deposition)法で厚さ0.1μm程度のシリコン窒化膜3を堆積する。
この後、図2に示すように、シリコン窒化膜3上にレジストパターンRP1を形成する。このレジストパターンRP1は通常のフォトリソグラフィ技術によって形成することができる。すなわち、レジストパターンRP1は、フォトレジスト膜を半導体基板1上に塗布した後、そのフォトレジスト膜に対して露光および現像処理を施すことにより形成されている。
次に、図3に示すように、レジストパターンRP1をマスクとしてシリコン窒化膜3をエッチングした後、レジストパターンRP1を除去する。次いで図4に示すように、パターニングされたシリコン窒化膜3をマスクとしてシリコン酸化膜2および半導体基板1を順次ドライエッチングすることにより、素子分離領域の半導体基板1に深さ0.35μm程度の素子分離溝4aを形成する。
次に、半導体基板1に熱酸化処理を施してシリコン酸化膜(図示せず)を形成した後、図5に示すように、半導体基板1上にCVD法でシリコン酸化膜4bを堆積する。
次に、図6に示すように、シリコン酸化膜4bをCMP(chemical mechanical polishing)法で研磨して、素子分離溝4aの内部にシリコン酸化膜4bを残すことにより素子分離領域を形成する。その後、半導体基板1に約1000℃の熱処理を施して、素子分離溝4aに埋め込んだシリコン酸化膜4bを焼き締めする。次いで熱リン酸を用いてシリコン窒化膜3を除去し、続いてフッ酸系の水溶液を用いて半導体基板1の表面のシリコン酸化膜2を除去した後、半導体基板1を熱酸化して、半導体基板1の表面に保護膜5を形成する。
次に、図7に示すように、レジストパターンRP2をマスクとして半導体基板1にn型不純物、たとえばリンをイオン注入してディープウェル6を形成する。上記リンは、たとえば注入エネルギー1〜3MeV、ドーズ量1×1012〜5×1012cm−2で注入される。
次に、レジストパターンRP2を除去した後、図8に示すように、領域A,BのNMOS形成領域をレジストパターンRP3で覆い、領域A,BのPMOS形成領域にn型不純物、たとえばリンをイオン注入してnウェル7を形成する。上記リンは、たとえば注入エネルギー500〜100kev、ドーズ量5×1011〜5×1012cm−2で注入され、エネルギーを変えて2、3回程度連続してイオン注入することにより、レトログレードウェルが形成される。
次に、レジストパターンRP3を除去した後、図9に示すように、領域A,BのPMOS形成領域をレジストパターンRP4で覆い、領域A,BのNMOS形成領域にp型不純物、たとえばボロンまたはフッ化ボロンをイオン注入してnウェル8を形成する。上記ボロンまたはフッ化ボロンは、たとえば注入エネルギー500〜100kev、ドーズ量5×1011〜5×1012cm−2で注入され、エネルギーを変えて2、3回連続してイオン注入することにより、レトログレードウェルが形成される。
次に、レジストパターンRP4を除去した後、MISトランジスタのVthを調整するための不純物をnウェル7およびpウェル8のそれぞれのチャネル領域へイオン注入する。チャネル領域へのイオン注入は、たとえば以下のように行う。
まず、図10に示すように、レジストパターンRP5をマスクとして領域Bの高VthNMOS形成領域のチャネル領域にp型不純物、たとえばフッ化ボロンをイオン注入する。上記フッ化ボロンは、たとえば注入エネルギー25keV、ドーズ量2.5×1013cm−2で注入される。
続いてレジストパターンRP5を除去した後、図11に示すように、レジストパターンRP6をマスクとして領域Bの高VthPMOS形成領域のチャネル領域にn型不純物、たとえばリンをイオン注入する。上記リンは、たとえば注入エネルギー20keV、ドーズ量1.1×1013cm−2で注入される。
続いてレジストパターンRP6を除去した後、図12に示すように、レジストパターンRP7をマスクとして領域Aの高VthNMOS形成領域のチャネル領域にp型不純物、たとえばフッ化ボロンをイオン注入する。上記フッ化ボロンは、たとえば注入エネルギー25keV、ドーズ量8×1012cm−2で注入される。
続いてレジストパターンRP7を除去した後、図13に示すように、レジストパターンRP8をマスクとして領域Aの高VthPMOS形成領域のチャネル領域にn型不純物、たとえばリンをイオン注入する。上記リンは、たとえば注入エネルギー20keV、ドーズ量1×1013cm−2で注入される。
続いてレジストパターンRP8を除去した後、図14に示すように、レジストパターンRP9をマスクとして領域Aの低VthNMOS形成領域のチャネル領域にp型不純物、たとえばフッ化ボロンをイオン注入する。上記フッ化ボロンは、たとえば注入エネルギー25keV、ドーズ量2×1012cm−2で注入される。
続いてレジストパターンRP9を除去した後、図15に示すように、レジストパターンRP10をマスクとして領域Aの低VthPMOS形成領域のチャネル領域にn型不純物、たとえばリンをイオン注入する。上記リンは、たとえば注入エネルギー20keV、ドーズ量5×1012cm−2で注入される。
次に、レジストパターンRP10を除去した後、図16に示すように、保護膜5を除去し、半導体基板1の表面にシリコン酸化膜9を、たとえば4〜5nm程度の厚さで形成する。シリコン酸化膜9は、たとえば熱CVD法または熱酸化法により形成することができる。なお、半導体基板1に熱窒化処理を施して、上記シリコン酸化膜9をシリコン酸窒化膜としてもよい。上記熱窒化処理は、たとえばプラズマ放電によってラジカル化した窒素を含む減圧雰囲気中に900℃程度に加熱した半導体基板1を保持することによって行われる。
次に、図17に示すように、領域AをレジストパターンRP11で覆った後、図18に示すように、レジストパターンRP11をマスクとして、たとえばフッ酸系の水溶液を用いて領域Bのシリコン酸化膜9を除去する。その後、図19に示すように、レジストパターンRP11を除去する。
次に、図20に示すように、半導体基板1上に高誘電率絶縁膜10、たとえばアルミナ膜を形成する。高誘電率絶縁膜10は、たとえばスパッタ法により堆積することができる。半導体基板1上に形成された高誘電率絶縁膜10の厚さは実効膜厚で5nm程度となるように設定され、たとえばアルミナ膜の場合は、比誘電率を考慮して10nm程度堆積される。これにより、領域Bには、高誘電率絶縁膜10からなる実効膜厚が5nm程度のゲート絶縁膜11が形成され、領域Aには、高誘電率絶縁膜10とシリコン酸化膜9との積層膜からなる実効膜厚が9〜10nm程度のゲート絶縁膜12が形成される。
なお、上記高誘電率絶縁膜10を半導体基板1上に形成する前に、半導体基板1との界面安定化のため、1nm以下のシリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜を形成してもよい。
次に、図21に示すように、半導体基板1上に、たとえば200nm程度の厚さのシリコン膜13をCVD法で堆積する。
次に、図22に示すように、領域A,BのNMOS形成領域にレジストパターンRP12を形成した後、このレジストパターンRP12をマスクとして領域A,BのPMOS形成領域のシリコン膜13にp型不純物、たとえばボロンをイオン注入する。
次に、レジストパターンRP12を除去し、続いて図23に示すように、領域A,BのPMOS形成領域にレジストパターンRP13を形成した後、このレジストパターンRP13をマスクとして領域A,BのNMOS形成領域のシリコン膜13にn型不純物、たとえばリンをイオン注入する。
次いでレジストパターンRP13を除去した後、半導体基板1に、たとえば950℃、60秒程度の熱処理を施して、シリコン膜13に注入された上記n型不純物およびp型不純物を活性化させ、さらに領域A,BのNMOS形成領域のシリコン膜13をn型シリコン多結晶膜に、領域A,BのPMOS形成領域のシリコン膜13をp型シリコン多結晶膜に変える。
次に、図24に示すように、半導体基板1上にシリコン酸化膜14をCVD法で堆積した後、図25に示すように、nチャネルおよびpチャネルMISトランジスタのゲート電極を形成するためのレジストパターンRP14を形成する。
次に、図26に示すように、レジストパターンRP14をマスクとしてシリコン酸化膜14をエッチングした後、レジストパターンRP14を除去する。続いて、図27に示すように、パターニングされたシリコン酸化膜14をマスクとしてシリコン膜13をエッチングして、領域A,BのNMOS形成領域にn型シリコン多結晶膜からなるゲート電極(導体片)15n、領域A,BのPMOS形成領域にp型シリコン多結晶膜からなるゲート電極(導体片)15pを形成する。
次に、図28に示すように、シリコン酸化膜14を除去した後、半導体基板1に、たとえば800℃程度のドライ酸化処理を施す。
次に、図29に示すように、レジストパターンRP15をマスクとして領域AのPMOS形成領域のnウェル7にp型不純物、たとえばフッ化ボロンをイオン注入し、ゲート電極15pの両側のnウェル7にp型拡張領域16aを形成し、続いてn型不純物、たとえばリンをイオン注入し、パンチスルーストッパ層として機能するハロー(Halo)層を形成する。上記フッ化ボロンは、たとえば注入エネルギー2〜3keV、ドーズ量1×1015cm−2、上記リンは、たとえば注入エネルギー55keV、ドーズ量4×1012cm−2で注入される。
次に、レジストパターンRP15を除去した後、図30に示すように、レジストパターンRP16をマスクとして領域AのNMOS形成領域のpウェル8にn型不純物、たとえばヒ素をイオン注入して、ゲート電極15nの両側のpウェル8にn型拡張領域17aを形成し、続いてp型不純物、たとえばボロンをイオン注入してハロー層を形成する。上記ヒ素は、たとえば注入エネルギー5keV、ドーズ量2×1015cm−2、上記ボロンは、たとえば注入エネルギー20keV、ドーズ量6×1012cm−2で注入される。
次に、レジストパターンRP16を除去した後、図31に示すように、レジストパターンRP17をマスクとして領域BのPMOS形成領域のnウェル7にp型不純物、たとえばフッ化ボロンをイオン注入して、ゲート電極15pの両側のnウェル7にp型拡張領域16bを形成し、続いてn型不純物、たとえばリンをイオン注入しハロー層を形成する。上記フッ化ボロンは、たとえば注入エネルギー2〜3keV、ドーズ量1×1015cm−2、上記リンは、たとえば注入エネルギー55keV、ドーズ量1×1013cm−2で注入される。
次に、レジストパターンRP17を除去した後、図32に示すように、レジストパターンRP18をマスクとして領域BのNMOS形成領域のpウェル8にn型不純物、たとえばヒ素をイオン注入して、ゲート電極15nの両側のpウェル8にn型拡張領域17bを形成し、続いてp型不純物、たとえばボロンをイオン注入しハロー層を形成する。上記ヒ素は、たとえば注入エネルギー3keV、ドーズ量2×1015cm−2、上記ボロンは、たとえば注入エネルギー55keV、ドーズ量1×1013cm−2で注入される。
次に、レジストパターンRP18を除去した後、図33に示すように、半導体基板1上にシリコン酸化膜をCVD法で堆積し、続いてそのシリコン酸化膜を異方性エッチングすることにより、ゲート電極15n,15pの側壁にサイドウォール(側壁絶縁膜)18を形成する。上記異方性エッチングでは、高誘電率絶縁膜10をエッチングストッパ層として機能させることにより、半導体基板1へのダメージを防止することができる。
次に、図34に示すように、サイドウォール18と素子分離領域とに挟まれた領域の露出した高誘電率絶縁膜10を、たとえばスパッタエッチングで除去する。続いて図35に示すように、領域Aにおいて、サイドウォール18と素子分離領域とに挟まれた領域の露出したシリコン酸化膜9を、たとえばウェットエッチングで除去する。
次に、図36に示すように、レジストパターンRP19をマスクとして領域A,BのNMOS形成領域のpウェル8にn型不純物、たとえばヒ素をイオン注入し、ゲート電極15nの両側のpウェル8にn型拡散領域19を形成する。n型拡散領域19は、ゲート電極15nおよびサイドウォール18に対して自己整合的に形成され、nチャネルMISトランジスタのソース、ドレインとして機能する。
次に、レジストパターンRP19を除去した後、図37に示すように、レジストパターンRP20をマスクとして領域A,BのPMOS形成領域のnウェル7にp型不純物、たとえばフッ化ボロンをイオン注入し、ゲート電極15pの両側のnウェル9にp型拡散領域20を形成する。p型拡散領域20は、ゲート電極15pおよびサイドウォール18に対して自己整合的に形成され、pチャネルMISトランジスタのソース、ドレインとして機能する。
次に、レジストパターンRP20を除去した後、図38に示すように、高融点金属膜、たとえば厚さ10〜20nm程度のコバルト膜を、たとえばスパッタ法で半導体基板1上に堆積する。次いで500〜600℃程度の熱処理を半導体基板1に施してnチャネルMISトランジスタのゲート電極15nの表面とn型拡散領域19の表面、およびpチャネルMISトランジスタのゲート電極15pの表面とp型拡散領域20の表面に選択的に厚さ30nm程度、比抵抗4Ωcm程度のシリサイド層21を形成する。この後、未反応のコバルト膜をウェットエッチングで除去し、次いでシリサイド層21の低抵抗化のため700〜800℃程度の熱処理を半導体基板1に施す。
次に、図39に示すように、半導体基板1上にシリコン酸化膜22を形成した後、そのシリコン酸化膜22を、たとえばCMP法で研磨することにより表面を平坦化する。シリコン酸化膜22は、たとえばTEOS(tetra ethyl ortho silicate:Si(OC2H5))とオゾン(O3)とをソースガスに用いたプラズマCVD法で堆積されたTEOS酸化膜で構成される。
次に、図40に示すように、レジストパターンをマスクとしたエッチングによってシリコン酸化膜22に接続孔23を形成する。この接続孔23は、n型拡散領域19またはp型拡散領域20上などの必要部分に形成する。
次いで接続孔23の内部を含む半導体基板1の全面にチタン窒化膜を、たとえばCVD法で堆積し、さらに接続孔23を埋め込むタングステン膜を、たとえばCVD法で堆積する。その後、接続孔23以外の領域のチタン窒化膜およびタングステン膜を、たとえばCMP法により除去して接続孔23の内部にプラグ24を形成する。
続いて、半導体基板1上に、たとえばタングステン膜を堆積した後、レジストパターンをマスクとしたドライエッチングによってタングステン膜を加工し、第1配線層の配線25を形成する。タングステン膜は、CVD法またはスパッタ法により形成できる。
その後、さらに上層の配線を形成した後、パッシベーション膜で半導体基板1の全面を覆うことにより、本発明の一実施の形態である半導体集積回路装置が略完成する。
このように、本実施の形態によれば、シリコン酸化膜9を半導体基板1の表面に形成した後、フッ酸水溶液を用いて領域B(実効膜厚が薄いゲート絶縁膜が形成される領域)のシリコン酸化膜9を除去し、その後半導体基板1上に高誘電率絶縁膜10を形成することにより、半導体基板1の表面に与えるダメージまたは汚染を抑えて、高誘電率絶縁膜10とシリコン酸化膜9との積層膜からなるゲート絶縁膜12、および高誘電率絶縁膜10からなるゲート絶縁膜11の2種類のゲート絶縁膜を同一半導体基板1上に形成することができる。
また、領域Aのゲート絶縁膜12は、高誘電率絶縁膜10とシリコン酸化膜9との積層膜からなるので、高誘電率絶縁膜を2層重ねた積層膜よりも、領域Aと領域Bとの段差を小さくすることができる。
また、領域Aのゲート絶縁膜12をシリコン酸化膜のみで構成した場合と比べて、シリコン酸化膜9の厚さを薄くできることから、素子分離溝4aの内部の酸化を低減できて、素子分離溝4aの端部における応力を低減することができる。
次に、本発明の一実施の形態を適用したインバータ回路の一例を図41に示す。
図中、点線で囲まれた領域はCMOSインバータであり、TkpおよびTnpはpチャネルMISトランジスタ、TknおよびTnnはnチャネルMISトランジスタである。また、CMOSインバータを構成するMISトランジスタTnp,Tnnのゲート絶縁膜の厚さは、MISトランジスタTkp,Tknのゲート絶縁膜の厚さよりも薄い。たとえばCMOSインバータを構成するMISトランジスタTnp,Tnnのゲート絶縁膜は高誘電率絶縁膜で構成され、その実効膜厚は、たとえば3.5nm程度、MISトランジスタTkp,Tknのゲート絶縁膜は高誘電率絶縁膜とシリコン酸化膜とからなる積層膜で構成され、その実効膜厚は、たとえば6nm程度である。
CMOSインバータと第1電源Vdd、第2電源Vssの間にゲート絶縁膜の厚さの厚いMISトランジスタTkp,Tknが挿入されている。この回路を使用して信号を処理する際(定常時)には、制御信号CSを‘H’とする。この信号により、MISトランジスタTkp,TknはONし、第1電源Vddおよび第2電源Vssは直接CMOSインバータに接続される。
この回路を使用しない時、すなわち待機時には、制御信号CSを‘L’とする。この時、MISトランジスタTkp,TknはOFFし、第1電源Vdd、第2電源VssとCMOSインバータは分離される。CMOSインバータを構成するMISトランジスタTnp,Tnnのゲート・ソース間およびゲート・ドレイン間のリーク電流は、MISトランジスタTkp,TknがOFFであるため第1電源Vddと第2電源Vssとの間に流れることはない。また、第1電源Vddおよび第2電源Vssが供給されないので、CMOSインバータはインバータとして機能しないが、MISトランジスタTkp,Tknによってリーク電流による消費電力の増加を防ぐことができる。
次に、本発明の一実施の形態を適用した集積回路装置の一例を図42に示した回路ブロックを用いて説明する。この集積回路として、メモリ回路と論理回路とが同一基板上に設けられたロジック混載形メモリを例示しており、主回路、I/O(入出力インターフェイス)回路、メモリ直接周辺回路、メモリセルアレイおよび電源制御回路に大別される。
主回路(図中、回路ブロックを実線で囲んで示す)は、MISトランジスタの活性領域の面積比率で主に薄いゲート絶縁膜を使用したMISトランジスタで構成され、I/O回路、メモリ直接周辺回路および電源制御回路(図中、回路ブロックを実線と破線とで囲んで示す)は、薄いゲート絶縁膜を使用したMISトランジスタおよび厚いゲート絶縁膜を使用したMISトランジスタで構成され、メモリセルアレイ(図中、回路ブロックを破線で囲んで示す)は、主に厚いゲート絶縁膜を使用したMISトランジスタで構成される。ここで、薄いゲート絶縁膜とは、高誘電率絶縁膜からなる絶縁膜(前記ゲート絶縁膜11と同じ構造)、厚いゲート絶縁膜とは、高誘電率絶縁膜とシリコン酸化膜とからなる積層絶縁膜(前記ゲート絶縁膜12と同じ構造)である。
主回路は、CPU(central processing unit:中央演算処理装置)コアなどからなり、たとえばI/O回路を介して外部と入出力信号の授受を行い、さらにメモリ直接周辺回路を介してメモリセルと信号の授受を行う。主回路は、論理素子を多く含み高速動作が要求されるため薄いゲート絶縁膜を使用したMISトランジスタの割合が多い。
図43に、主回路における薄いゲート絶縁膜を使用したインバータの等価回路の一例を示す。主回路には相対的に電圧の低い電源Vdd1が接続されている。
I/O回路、メモリ直接周辺回路および電源制御回路は、薄いゲート絶縁膜を使用したMISトランジスタが主に用いられるが、消費電力低減のため、電源に対するスイッチMISトランジスタとして厚いゲート絶縁膜を使用したMISトランジスタも用いられる。また、I/O回路の外部からの大きな信号が直接かかる部分にも厚いゲート絶縁膜を使用したMISトランジスタが用いられる。
図44に、I/O回路における厚いゲート絶縁膜を使用したインバータの等価回路の一例を示す。I/O回路には相対的に電圧の高い電源Vdd2が接続されている。
メモリセルアレイは、リーク電流が大きいと記憶情報が消えてしまうため、メモリセルに厚いゲート絶縁膜を使用したMISトランジスタが用いられる。
図45に、メモリセルアレイを構成するメモリセルの等価回路の一例を示す。例示したメモリセルは、DRAM(dynamic random access memory)セルであって、スイッチの役割をする選択用MISトランジスタQと情報電荷を蓄積するキャパシタCとから構成され、選択用MISトランジスタQに厚いゲート絶縁膜を使用したMISトランジスタが用いられる。
このように、高速動作が要求される回路などでは、MISトランジスタの高速化トレンドに則した性能を要求されるため、MISトランジスタに薄いゲート絶縁膜が用いられる。一方、電源との整合性が要求される回路またはリーク電流低減が要求されるメモリセルなどでは、MISトランジスタに厚いゲート絶縁膜が用いられる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
たとえば、前記実施の形態では、高誘電率絶縁膜をアルミナ膜としたが、これに限定されるものではなく、チタン酸化膜(TiOx)、ジルコニウム酸化膜(ZrOx)、ハフニウム酸化膜(HfOx)、タンタル酸化膜(TaOx)またはルテニウム酸化膜(RuOx)などで高誘電率絶縁膜を構成してもよい。
産業上の利用可能性
半導体基板の表面に与えるダメージまたは汚染を抑えて、高誘電率絶縁膜とシリコン酸化膜との積層膜からなるゲート絶縁膜、および高誘電率絶縁膜からなるゲート絶縁膜を同一半導体基板上に形成することができるので、互いに厚さの異なる信頼性の高い複数のゲート絶縁膜を形成することができる。また、実効膜厚が厚いゲート絶縁膜は、高誘電率絶縁膜とシリコン酸化膜との積層膜からなるので、高誘電率絶縁膜を2層重ねた積層膜よりも、実効膜厚が厚いゲート絶縁膜が形成される領域と実効膜厚が薄いゲート絶縁膜が形成される領域との段差が小さくなり、その後のMISトランジスタの製造を容易とすることができる。
【図面の簡単な説明】
図1は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図2は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図3は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図4は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図5は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図6は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図7は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図8は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図9は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図10は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図11は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図12は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図13は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図14は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図15は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図16は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図17は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図18は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図19は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図20は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図21は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図22は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図23は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図24は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図25は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図26は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図27は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図28は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図29は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図30は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図31は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図32は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図33は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図34は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図35は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図36は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図37は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図38は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図39は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図40は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
図41は、本発明の一実施の形態を適用したCMOSインバータの一例を示す等価回路図である。
図42は、本発明の一実施の形態を適用した集積回路装置の一例を示す回路ブロック図である。
図43は、I/O回路における厚いゲート絶縁膜を使用したインバータの一例を示す等価回路図である。
図44は、主回路における薄いゲート絶縁膜を使用したインバータの一例を示す等価回路図である。
図45は、メモリセルアレイを構成するメモリセルの一例を示す等価回路図である。
Claims (19)
- 半導体基板と、
前記半導体基板内に形成された一対の第1半導体領域と、前記一対の第1半導体領域の間の領域であって、前記半導体基板上に第1ゲート絶縁膜を介して形成された第1導体片とを有する第1MISトランジスタと、
前記半導体基板内に形成された一対の第2半導体領域と、前記一対の第2半導体領域の間の領域であって、前記半導体基板上に第2ゲート絶縁膜を介して形成された第2導体片とを有する第2MISトランジスタとを有し、
前記第1ゲート絶縁膜の厚さは、前記第2ゲート絶縁膜の厚さよりも大であり、
前記第1ゲート絶縁膜は、前記半導体基板上に位置する第1絶縁膜と、前記第1絶縁膜上に位置する第2絶縁膜とからなり、
前記第2ゲート絶縁膜は、前記半導体基板上に位置する第3絶縁膜からなり、
前記第2および第3絶縁膜の比誘電率は、前記第1絶縁膜の比誘電率よりも大であることを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、前記第2絶縁膜の厚さと前記第3絶縁膜の厚さとは等しいことを特徴とする半導体集積回路装置。
- 請求項1記載の半導体集積回路装置において、前記第2絶縁膜の厚さは、前記第1絶縁膜の厚さよりも大であることを特徴とする半導体集積回路装置。
- 請求項1記載の半導体集積回路装置において、前記第1絶縁膜は、シリコン酸化膜からなることを特徴とする半導体集積回路装置。
- 請求項1記載の半導体集積回路装置において、前記第2および第3絶縁膜は、アルミナ膜、チタン酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜、タンタル酸化膜またはルテニウム酸化膜からなることを特徴とする半導体集積回路装置。
- 請求項1記載の半導体集積回路装置において、前記第1絶縁膜は、シリコン酸窒化膜からなることを特徴とする半導体集積回路装置。
- 半導体基板内に形成された第1ソース、ドレイン領域と、前記半導体基板上に第1ゲート絶縁膜を介して形成された第1ゲート電極とを有する第1MISトランジスタと、
半導体基板内に形成された第2ソース、ドレイン領域と、前記半導体基板上に第2ゲート絶縁膜を介して形成された第2ゲート電極とを有する第2MISトランジスタとを有する半導体集積回路装置であって、
前記第1ゲート絶縁膜の厚さは、前記第2ゲート絶縁膜の厚さよりも大であり、
前記第1ゲート絶縁膜は、前記半導体基板上に位置する第1絶縁膜と、前記第1絶縁膜上に位置する第2絶縁膜とからなり、
前記第2ゲート絶縁膜は、前記半導体基板上に位置する第3絶縁膜と、前記第3絶縁膜上に位置する第4絶縁膜とからなり、
前記第2および第4絶縁膜の比誘電率は前記第1絶縁膜の比誘電率よりも大であり、
前記第1絶縁膜の厚さは、前記第3絶縁膜の厚さよりも大であることを特徴とする半導体集積回路装置。 - 請求項7記載の半導体集積回路装置において、前記第2絶縁膜の厚さと前記第4絶縁膜の厚さとは等しいことを特徴とする半導体集積回路装置。
- 請求項7記載の半導体集積回路装置において、前記第2および第4絶縁膜の厚さは、前記第1絶縁膜の厚さよりも大であることを特徴とする半導体集積回路装置。
- 請求項7記載の半導体集積回路装置において、前記第1絶縁膜は、シリコン酸化膜からなることを特徴とする半導体集積回路装置。
- 請求項7記載の半導体集積回路装置において、前記第3絶縁膜は、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜からなることを特徴とする半導体集積回路装置。
- (a)半導体基板の第1領域、および前記第1領域とは異なる第2領域において、前記半導体基板の表面に第1絶縁膜を形成する工程と、
(b)前記第1領域の前記第1絶縁膜は残した状態で、前記第2領域の前記第1絶縁膜を選択的に除去する工程と、
(c)前記第1領域の前記第1絶縁膜上および前記第2領域の前記半導体基板上に第2絶縁膜を形成する工程と、
(d)前記第2絶縁膜上に第1導体層を形成する工程と、
(e)前記第1導体層をパターニングすることにより、前記第1領域に第1導体片を、前記第2領域に第2導体片を形成する工程と、
(f)前記第1および第2領域において、前記第1および第2導体片の両側の前記半導体基板の表面に第1半導体領域を形成するために第1導電型の第1不純物を導入する工程とを有することを特徴とする半導体集積回路装置の製造方法。 - 請求項12記載の半導体集積回路装置の製造方法において、工程(f)に続いて、さらに
(g)前記第1および第2導体片の上および側壁に第3絶縁膜を形成する工程と、
(h)前記第3絶縁膜に異方性エッチングを施し、前記第1導体片の側壁に第1側壁絶縁膜を、前記第2導体片の側壁に第2側壁絶縁膜を形成する工程と、
(i)前記第1および第2領域において、前記第1および第2側壁絶縁膜の両側の前記半導体基板の表面に第2半導体領域を形成するために第1導電型の第2不純物を導入する工程とを含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項13記載の半導体集積回路装置の製造方法において、工程(i)に続いて、さらに
(j)前記第2半導体領域に接するように前記半導体基板上に高融点金属膜を形成する工程と、
(k)前記半導体基板に熱処理を施し、前記第2半導体領域の表面にシリサイド層を形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項13記載の半導体集積回路装置の製造方法において、前記第2絶縁膜の厚さは、前記第1絶縁膜の厚さよりも大であることを特徴とする半導体集積回路装置の製造方法。
- 請求項13記載の半導体集積回路装置の製造方法において、工程(a)の後に、さらに
(l)前記第1絶縁膜に、窒素を含む雰囲気で熱処理を施す工程を含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項13記載の半導体集積回路装置の製造方法において、工程(a)の前に、さらに
(m)半導体基板の表面に複数の溝を形成する工程と、
(n)前記溝内を第4絶縁膜で埋める工程とを含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項13記載の半導体集積回路装置の製造方法において、工程(b)の後に、さらに
前記第2領域において、前記半導体基板の表面に前記第1絶縁膜よりも厚さが小である第5絶縁膜を形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。 - (a)半導体基板の第1領域、および前記第1領域とは異なる第2領域において、前記半導体基板の表面に第1絶縁膜を形成する工程と、
(b)前記第1領域の前記第1絶縁膜は残した状態で、前記第2領域の前記第1絶縁膜を選択的に除去する工程と、
(c)前記第1領域の前記第1絶縁膜上および前記第2領域の前記半導体基板上に第2絶縁膜を形成する工程と、
(d)前記第2絶縁膜上に第1導体層を形成する工程と、
(e)前記第1導体層をパターニングすることにより、前記第1領域に第1および第2導体片を、前記第2領域に第3および第4導体片を形成する工程と、
(f)前記第1および第2領域において、前記第1、第2、第3および第4導体片の両側の前記半導体基板の表面に第1半導体領域を形成するために第1導電型の第1不純物を導入する工程とを有し、
工程(a)の前に、さらに
前記第1導体片の下に位置する前記半導体基板に第1チャネル領域を形成するための第2不純物を導入し、
前記第2導体片の下に位置する前記半導体基板に第2チャネル領域を形成するための第3不純物を導入し、
前記第3導体片の下に位置する前記半導体基板に第3チャネル領域を形成するための第4不純物を導入し、
前記第4導体片の下に位置する前記半導体基板に第4チャネル領域を形成するための第5不純物を導入する工程を含むことを特徴とする半導体集積回路装置の製造方法。
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