JPH11345887A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH11345887A
JPH11345887A JP11054375A JP5437599A JPH11345887A JP H11345887 A JPH11345887 A JP H11345887A JP 11054375 A JP11054375 A JP 11054375A JP 5437599 A JP5437599 A JP 5437599A JP H11345887 A JPH11345887 A JP H11345887A
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wiring layer
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wiring
insulating layer
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Kazuo Tanaka
和雄 田中
Takashi Kumagai
敬 熊谷
Junichi Karasawa
純一 唐澤
Kunio Watanabe
邦雄 渡辺
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Abstract

(57)【要約】 （修正有） 【課題】 配線密度を高め微細化を達成できるＣＭＯＳ
を有する半導体装置とその製造方法を提供する。 【解決手段】 半導体基板１０上に第１，第２及び第３
配線層４０、６０、５０を形成し、各配線層表面を覆う
第１，第２及び第３被覆絶縁層４６，５６，６６を形成
する。第１配線層が通過する活性領域にＰ型の第１不純
物拡散層２８ＰとＮ型の第２不純物拡散層２８Ｎを形成
し、第２配線層が通る活性領域にＰ型の第３不純物拡散
層とＮ型の第４不純物拡散層を形成する。第１拡散層と
第２配線層６０とを接続する第１局所配線層３０、及び
第４拡散層２８Ｎと第３配線層５０とを接続する第２局
所配線層を自己整合的に形成する。層間絶縁層１００に
第１及び第３被覆絶縁層４６，５６をマスクとして第１
接続孔ＣＨ１を、また第２被覆絶縁層６６をマスクとし
て第２接続孔を形成し、さらに前記接続孔内に第４配線
層７０Ａ及び第５配線層を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、相補型ＭＯＳ（ＣＭＯＳ）
を有する半導体装置およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】半導体
集積回路装置の大規模化に伴い、高速論理回路と大容量
メモリとが同一半導体チップの上に搭載されたＬＳＩが
一般的に使用されている。半導体集積回路の高速動作の
ためには、ＭＯＳトランジスタを微細化して集積度を高
めることが有効である。また、配線密度を高めることに
より、集積度を増やし、平均配線長を短縮することも有
効である。
【０００３】特に、６個のトランジスタを用いたＣＭＯ
Ｓ型セルは、その動作マージンの大きいことや、データ
保持電流の小さいことから、現在でも多くのＣＭＯＳ
ＳＲＡＭで使用されている。しかし、ＣＭＯＳ ＳＲＡ
Ｍセルは、メモリセル面積が大きくなるため、デバイス
の微細化にとってセル面積の縮小が要求されている。
【０００４】本発明の目的は、特にＣＭＯＳを有する半
導体装置において配線密度を高め微細化を達成すること
ができる半導体装置およびその製造方法を提供すること
にある。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、以下の工程（ａ）〜（ｈ）を含む。 （ａ）半導体基板の所定領域に活性領域および素子分離
領域を形成する工程、（ｂ）前記半導体基板の活性領域
および素子分離領域の上に、絶縁層を介して第１配線
層、第２配線層、および第３配線層を形成する工程であ
って、前記第１配線層は、第１負荷トランジスタのゲー
ト電極と第１駆動トランジスタのゲート電極とを接続
し、前記第２配線層は、第２負荷トランジスタのゲート
電極と第２駆動トランジスタのゲート電極とを接続し、
かつ、前記第３配線層は、前記第１配線層と前記第２駆
動トランジスタの不純物拡散層とを接続し、（ｃ）前記
第１配線層、前記第２配線層および前記第３配線層のそ
れぞれの上面および側面を連続して覆う第１カバー絶縁
層、第２カバー絶縁層および第３カバー絶縁層を形成す
る工程、（ｄ）前記第１配線層が通過する活性領域に第
１導電型の第１不純物拡散層および第２導電型の第２不
純物拡散層を形成し、かつ、前記第２配線層が通過する
活性領域に第１導電型の第３不純物拡散層および第２導
電型の第４不純物拡散層を形成する工程、（ｅ）前記第
１不純物拡散層と前記第２配線層とを接続する第１局所
配線層を自己整合的に形成し、かつ前記第４不純物拡散
層と前記第３配線層とを接続する第２局所配線層を自己
整合的に形成する工程、（ｆ）層間絶縁層を形成する工
程、（ｇ）前記層間絶縁層の所定領域に、少なくとも前
記第１カバー絶縁層および前記第３カバー絶縁層をマス
クとして、前記第１不純物拡散層、前記第３カバー絶縁
層、前記素子分離領域および前記第２不純物拡散層のそ
れぞれの一部が露出するように、前記半導体基板の主面
に沿って連続する第１コンタクトホールを自己整合的に
形成し、かつ、少なくとも前記第２カバー絶縁層をマス
クとして、前記第３不純物拡散層、前記素子分離領域お
よび前記第４不純物拡散層のそれぞれの一部が露出する
ように、前記半導体基板の主面に沿って連続する第２コ
ンタクトホールを自己整合的に形成する工程、および
（ｈ）前記第１コンタクトホール内に第４配線層を形成
し、かつ、前記第２コンタクトホール内に第５配線層を
形成する工程。
【０００６】この製造方法においては、前記工程（ｇ）
において、少なくとも第１配線層を覆う第１カバー絶縁
層および第３配線層を覆う第３カバー絶縁層をマスクと
して、第１層目の層間絶縁層に自己整合的に第１コンタ
クトホールを形成し、同時に、少なくとも第２配線層を
覆う第２カバー絶縁層をマスクとして、層間絶縁層に自
己整合的に第２コンタクトホールを形成することができ
る。そのため、コンタクトホールを形成する際のリソグ
ラフィにおけるアライメント誤差を考慮する必要がな
く、配線密度を向上させることができる。
【０００７】また、前記工程（ｅ）において、第１不純
物拡散層と第２配線層とをコンタクトホールを介さない
で、かつ自己整合的に形成される第１局所配線層によっ
て接続し、同時に第４不純物拡散層と第３配線層とを自
己整合的に形成される第２局所配線層によって接続する
ことにより、この点でも素子の微細化を達成することが
できる。
【０００８】この半導体装置の製造方法においては、好
ましくは、前記工程（ｂ）で形成される第１，第２およ
び第３配線層は少なくともシリコンを含む。これらの配
線層は、ドープトポリシリコンの単層、あるいはドープ
トポリシリコンの層とシリサイド層とが積層されたポリ
サイド構造のいずれであっても良い。
【０００９】また、前記局所配線層は、サリサイド技術
によって形成された金属シリサイド層からなることが望
ましい。具体的には、前記第１局所配線層は、前記第２
カバー絶縁層の一部を除去して前記第２配線層の一部を
露出させた後、前記第１不純物拡散層および前記第２配
線層の露出面に自己整合的に形成された金属シリサイド
層からなることが望ましい。また、前記第２局所配線層
は、前記第３カバー絶縁層の一部を除去して前記第３配
線層の一部を露出させた後、前記第４不純物拡散層およ
び前記第３配線層の露出面に自己整合的に形成された金
属シリサイド層からなることが望ましい。
【００１０】本発明の製造方法により得られる半導体装
置は、２つの負荷トランジスタ、２つの駆動トランジス
タおよび２つの転送トランジスタを含むメモリセルを含
む半導体装置であって、半導体基板の活性領域および素
子分離領域の上に絶縁層を介して形成された、第１負荷
トランジスタのゲート電極と第１駆動トランジスタのゲ
ート電極とを接続する第１配線層、前記第１配線層の側
面および上面を連続して覆う第１カバー絶縁層、前記第
１配線層が通過する活性領域に形成された、前記第１負
荷トランジスタを構成する第１導電型の第１不純物拡散
層、および前記第１駆動トランジスタを構成する第２導
電型の第２不純物拡散層、前記第１配線層と離間し、か
つ、前記半導体基板の活性領域および素子分離領域の上
に絶縁層を介して形成された、第２負荷トランジスタの
ゲート電極と第２駆動トランジスタのゲート電極とを接
続する第２配線層、前記第２配線層の側面および上面を
連続して覆う第２カバー絶縁層、前記第２配線層が通過
する活性領域に形成された、前記第２負荷トランジスタ
を構成する第１導電型の第３不純物拡散層、および前記
第２駆動トランジスタを構成する第２導電型の第４不純
物拡散層、前記第１配線層と前記第４不純物拡散層とを
接続し、かつ、少なくとも一部が素子分離領域上に存在
する第３配線層、前記第３配線層の側面および上面を連
続して覆う第３カバー絶縁層、前記第１不純物拡散層と
前記第２配線層とを接続する第１局所配線層、前記第４
不純物拡散層と前記第３配線層とを接続する第２局所配
線層、少なくとも、前記第１不純物拡散層、前記第３カ
バー絶縁層、前記素子分離領域および前記第２不純物拡
散層のそれぞれの一部が露出するように、前記半導体基
板の主面に沿って連続する第１コンタクトホール、およ
び、少なくとも、前記第３不純物拡散層、前記素子分離
領域および前記第４不純物拡散層のそれぞれの一部が露
出するように、前記半導体基板の主面に沿って連続する
第２コンタクトホールを有する層間絶縁層、前記第１コ
ンタクトホール内に形成された、前記第１不純物拡散層
と前記第２不純物拡散層とを接続する第４配線層、およ
び前記第２コンタクトホール内に形成された、前記第３
不純物拡散層と前記第４不純物拡散層とを接続する第５
配線層、を含む。
【００１１】この半導体装置は、６個のトランジスタを
有するフル ＣＭＯＳ ＳＲＡＭに適用される。この場
合、前記第１配線層および第２配線層は、フル ＣＭＯ
ＳＳＲＡＭのＣＭＯＳを構成するゲート配線層として機
能する。このゲート配線層が通過する活性領域には、そ
れぞれ第１負荷トランジスタと第１駆動トランジスタが
形成されている。前記第３配線層は、第１ゲート配線層
と第２駆動トランジスタの不純物拡散層（第４不純物拡
散層）とを接続している。そして、前記第４配線層は、
第１負荷トランジスタの不純物拡散層（第１不純物拡散
層）と第１駆動トランジスタの不純物拡散層（第２不純
物拡散層）とを接続している。前記第５配線層は、第２
負荷トランジスタの不純物拡散層（第３不純物拡散層）
と第２駆動トランジスタの不純物拡散層（第４不純物拡
散層）とを接続している。このフルＣＭＯＳ ＳＲＡＭ
では、前述したように、自己整合的に形成される局所配
線層並びに自己整合的に形成されるコンタクトホールを
有し、セル面積を縮小することができる。
【００１２】前記第３配線層は、前記第１配線層と一体
的に連続した層であることが望ましい。前記第１および
第３配線層からなる配線層は、その平面形状がほぼ
「ｈ」状をなし、前記第２配線層は、その平面形状がほ
ぼ「７」状をなすことが望ましい。
【００１３】
【発明の実施の形態】図１は、本発明の実施の形態に係
るフル ＣＭＯＳ ＳＲＡＭセル（以下、「ＳＲＡＭセ
ル」という）の一例を示す平面図、図２は、ＳＲＡＭセ
ルの等価回路図、図３〜図９はＳＲＡＭセルの形成工程
を示す部分断面図である。なお、図１においては層間絶
縁層が省略されている。
【００１４】本実施の形態のＳＲＡＭセルは、図１およ
び図２に示すように、１つのメモリセル内に６個のトラ
ンジスタが設けられている。そして、一対のＮＭＯＳト
ランジスタ（駆動トランジスタ）Ｎ１，Ｎ２と、一対の
ＰＭＯＳトランジスタ（負荷トランジスタ）Ｐ１，Ｐ２
とが相互に接続されてフリップフロップ回路を構成して
いる。
【００１５】Ｎウェル１４内に形成された一対の負荷ト
ランジスタＰ１，Ｐ２のソース領域は電源ＶDDに接続さ
れている。Ｐウェル１２内に形成された一対の駆動トラ
ンジスタＮ１，Ｎ２のソース領域は電源（グランド）Ｖ
SSに接続されている。また、一対のＮＭＯＳトランジス
タ（転送トランジスタ）Ｎ３，Ｎ４は、それぞれノード
Ｎ１０，Ｎ２０に接続されている。これらの転送トラン
ジスタＮ３，Ｎ４のソース／ドレイン領域の一方はビッ
ト線ＢＬ，ＢＬに接続され、また、転送トランジスタＮ
３，Ｎ４のゲート電極は、それぞれワード線ＷＬに接続
されている。
【００１６】本実施の形態のＳＲＡＭセルは、図１に示
すように、第１負荷トランジスタ１００ＰＡ（Ｐ１）と
第１駆動トランジスタ３００ＮＡ（Ｎ１）とは、ポリシ
リコンを構成要素とする共通の第１ゲート電極層（第１
配線層）４０を有している。第２負荷トランジスタ２０
０ＰＢ（Ｐ２）と、第２駆動トランジスタ４００ＮＢ
（Ｎ２）とは、ポリシリコンを構成要素とする共通の第
２ゲート電極層（第２配線層）６０を有している。ま
た、第１転送トランジスタ５００ＮＣ（Ｎ３）および第
２転送トランジスタ６００ＮＤ（Ｎ４）は、ポリシリコ
ンを構成要素とする共通の第３ゲート電極層８０を有し
ている。
【００１７】第１負荷トランジスタ１００ＰＡ（Ｐ１）
は、第１ゲート電極層４０の両サイドにソース／ドレイ
ン領域（活性領域）を構成する不純物拡散層１２ａ，１
２ｂを有しており、不純物拡散層（ソース領域）１２ａ
はコンタクト部Ｃ１を介して電源ＶDDに接続されてい
る。第２負荷トランジスタ２００ＰＢ（Ｐ２）は、第２
ゲート電極層６０の両サイドにソース／ドレイン領域を
構成する不純物拡散層１２ｃ，１２ｄを有し、不純物拡
散層（ソース領域）１２ｄはコンタクト部Ｃ２を介して
電源ＶDDに接続されている。
【００１８】第１駆動トランジスタ３００ＮＡ（Ｎ１）
は、第１ゲート電極層４０の両サイドにソース／ドレイ
ン領域を構成する不純物拡散層１２ｅ，１２ｆを有し、
不純物拡散層（ソース領域）１２ｅはコンタクト部Ｃ３
を介して電源ＶSSに接続されている。第２駆動トランジ
スタ４００ＮＢ（Ｎ２）は、第２ゲート電極層６０の両
サイドにソース／ドレイン領域を構成する不純物拡散層
１２ｇ，１２ｈを有し、不純物拡散層（ソース領域）１
２ｈはコンタクト部Ｃ４を介して電源ＶSSに接続されて
いる。
【００１９】アクセス用の第１転送トランジスタ５００
ＮＣ（Ｎ３）は、第３ゲート電極層８０の両サイドにソ
ース／ドレイン領域を構成する不純物拡散層１２ｋ，１
２ｌを有し、不純物拡散層１２ｌはコンタクト部Ｃ６を
介してビット線ＢＬに接続されている。同様に、第２転
送トランジスタ６００ＮＤ（Ｎ４）は、第３ゲート電極
層８０の両サイドにソース／ドレイン領域を構成する不
純物拡散層１２ｉ，１２ｊを有し、不純物拡散層１２ｊ
はコンタクト部Ｃ５を介してビット線ＢＬに接続されて
いる。
【００２０】図１において、ゲート電極層４０，６０，
８０と活性領域が交差する部分は、それぞれゲート電極
２２ＰＡ，２２ＰＢ，２２ＮＡ，２２ＮＢ，２２ＮＣお
よび２２ＮＤを構成する。
【００２１】本実施の形態においては、第３配線層５０
は、第１ゲート電極層４０と第２駆動トランジスタ４０
０ＮＢ（Ｎ２）のドレイン領域１２ｇとを接続する。ま
た、第２ゲート電極層６０は、第２駆動トランジスタ４
００ＮＢ（Ｎ２）のゲート電極２２ＮＢと第２負荷トラ
ンジスタ２００ＰＢ（Ｐ２）のゲート電極２２ＰＢおよ
び第１負荷トランジスタ１００ＰＡ（Ｐ１）のドレイン
領域１２ｂとを接続している。
【００２２】第４配線層７０Ａおよび第５配線層７０Ｂ
は、各ＣＭＯＳのドレイン領域同士を接続している。す
なわち、第４配線層７０Ａは、コンタクト部Ｃ７および
Ｃ８を介して第１負荷トランジスタ１００ＰＡ（Ｐ１）
のドレイン領域１２ｂと第１駆動トランジスタ３００Ｎ
Ａ（Ｎ１）のドレイン領域１２ｆとを接続している。第
５配線層７０Ｂは、コンタクト部Ｃ９およびＣ１０を介
して第２負荷トランジスタ２００ＰＢ（Ｐ２）のドレイ
ン領域１２ｃと第２駆動トランジスタ４００ＮＢ（Ｎ
２）のドレイン領域１２ｇとを接続している。
【００２３】そして、第３配線層５０と第４配線層７０
Ａとがレイアウト上クロスしており、両者は図１に図示
しないカバー絶縁層によって電気的に分離されている。
また、第４配線層７０Ａは、コンタクト部Ｃ７およびコ
ンタクト部Ｃ１１を介して第２ゲート電極層６０に接続
されている。第５配線層７０Ｂは、コンタクト部Ｃ１０
およびコンタクト部Ｃ１２を介して第３配線層５０に接
続されている。
【００２４】図１には図示しないが、第１，第２および
第３ゲート電極層４０，６０，８０、第３配線層５０、
第４配線層７０Ａおよび第５配線層７０Ｂの表面には、
それぞれカバー絶縁層が形成されている。
【００２５】次に、本実施の形態において特徴的な部分
を図８および図９に示す。図８は、図１におけるＡ−Ａ
線に沿った断面図であり、図９は、図１におけるＢ−Ｂ
線に沿った断面図である。
【００２６】図１，図８および図９に示す構造の半導体
装置においては、半導体基板１０内にＰウェル１２およ
びＮウェル１４が形成され、両ウェル表面部はフィール
ド酸化層１６によって電気的に分離されている。また、
ＭＯＳトランジスタの活性領域の周囲にもフィールド酸
化層１６が形成されている。
【００２７】Ｐウェル１２内には、第１駆動トランジス
タ３００ＮＡおよび第２駆動トランジスタ４００ＮＢが
形成されている。第１駆動トランジスタ３００ＮＡは、
図８に示すように、ＬＤＤ構造のＮ型ソース／ドレイン
領域２８Ｎ（図１では１２ｅ，１２ｆ）が形成され、こ
のソース／ドレイン領域２８Ｎの表面には金属シリサイ
ド層３２Ｎが形成されている。ソース／ドレイン領域２
８Ｎ，２８Ｎの間には、Ｐウェル１２の主面上に、ゲー
ト絶縁層２０Ｎを介してゲート電極２２ＮＡが形成され
ている。このゲート電極２２ＮＡを含む第１ゲート電極
層４０の側面および上面には第１カバー絶縁層４６が連
続して形成されている。
【００２８】第２駆動トランジスタ４００ＮＢは、図９
に示すように、ＬＤＤ構造のＮ型ソース／ドレイン領域
２８Ｎ（図１では１２ｇ，１２ｈ）が形成され、このソ
ース／ドレイン領域２８Ｎの表面には金属シリサイド層
３２Ｎが形成されている。ソース／ドレイン領域２８
Ｎ，２８Ｎの間には、Ｐウエル１２の主面上に、ゲート
絶縁層２０Ｎを介してゲート電極２２ＮＢが形成されて
いる。このゲート電極２２ＮＢを含む第２ゲート電極層
６０の側面および上面には、第２カバー絶縁層６６が連
続して形成されている。
【００２９】一方、Ｎウェル１４内には、第１負荷トラ
ンジスタ１００ＰＡおよび第２負荷トランジスタ２００
ＰＢが形成されている。第１負荷トランジスタ１００Ｐ
Ａは、図８に示すように、ＬＤＤ構造のＰ型ソース／ド
レイン領域２８Ｐ（図１では１２ｂ）が形成され、この
ソース／ドレイン領域２８Ｐの表面には金属シリサイド
層３２Ｐが形成されている。ソース／ドレイン領域２８
Ｐ，２８Ｐの間には、ゲート絶縁層を介してゲート電極
（図１では２２ＰＡ）が形成されている。
【００３０】また、図８に示すように、フィールド酸化
層１６および絶縁層２０Ｐの表面には、第２ゲート電極
層６０が形成されている。この第２ゲート電極層６０の
一部の側面およびこの側面に連続する上面の一部には、
前記金属シリサイド層３２Ｐに連続する金属シリサイド
層３２Ｃからなる第１局所配線層３０（図１のコンタク
ト部Ｃ１１に相当）が形成されている。第１局所配線層
３０が形成された領域以外の第２ゲート電極層６０の側
面および上面には、第２カバー絶縁層６６が形成されて
いる。
【００３１】図８および図９に示すように、Ｐウェル１
２とＮウェル１４との境界を含むフィールド酸化層１６
の上面には、第３配線層５０が形成されている。この第
３配線層５０の側面および上面には第３カバー絶縁層５
６が形成されている。
【００３２】そして、１層目の層間絶縁層１００には、
図８に示すように、ソース／ドレイン領域（ドレイン領
域１２ｆ）２８Ｎ、第３カバー絶縁層５６の一部、並び
にソース／ドレイン領域（ドレイン領域１２ｂ）２８Ｐ
の少なくとも一部が露出する状態で、第１コンタクトホ
ールＣＨ１が形成される。このコンタクトホールＣＨ１
内には、バリア層７２および金属などの導電体層７４か
らなる第４配線層７０Ａが形成されている。本実施の形
態では、第４配線層７０Ａは、図１に示すコンタクト部
Ｃ７およびＣ８に相当する部分を含んで形成される。
【００３３】同様に、１層目の層間絶縁層１００には、
図９に示すように、ソース／ドレイン領域（ドレイン領
域１２ｇ）２８Ｎおよびソース／ドレイン領域（ドレイ
ン領域１２ｃ）２８Ｐの少なくとも一部が露出する状態
で、第２コンタクトホールＣＨ２が形成される。このコ
ンタクトホールＣＨ２内には、バリア層７２および金属
などの導電体層７４からなる第５配線層７０Ｂが形成さ
れている。第５配線層７０Ｂは、図１に示すコンタクト
部Ｃ９およびＣ１０に相当する部分を含んで形成され
る。
【００３４】この構造のデバイスにおいては、図８に示
すように、第１負荷トランジスタ１００ＰＡのソース／
ドレイン領域２８Ｐ（１２ｂ）と第２ゲート電極層６０
とが、自己整合的に形成される金属シリサイド層３２Ｃ
からなる第１局所配線層３０（図１のコンタクト部Ｃ１
１に相当）によってコンタクトホールを介せず直接接続
されているため、配線パターンの微細化が達成される。
また、第３配線層５０と第４配線層７０Ａとは、第３配
線層５０の周囲に形成された第３カバー絶縁層５６によ
って電気的に分離されている。
【００３５】また、図９に示すように、第２駆動トラン
ジスタ４００ＮＢ（Ｎ２）のドレイン領域１２ｇと第３
配線層５０とは、コンタクト部Ｃ１１と同様に、自己整
合的に形成される金属シリサイド層３２Ｃからなる第２
局所配線層３４（図１においてコンタクト部Ｃ１２に相
当）によって直接接続されているため、配線パターンの
微細化が達成される。
【００３６】（製造プロセス）次に、本実施の形態に係
るＳＲＡＭセルの製造方法について、図３〜図９を参照
して説明する。図３〜図８は、図１におけるＡ−Ａ線に
対応した部分断面図である。
【００３７】（ａ）まず、Ｐ型シリコン基板１０内に、
Ｎウェル１４およびＰウェル１２を形成し、ついで、各
トランジスタが形成される活性領域を囲むフィールド酸
化層１６を形成する。次に、活性領域において露出した
Ｎウェル１４およびＰウェル１２の表面を熱酸化して絶
縁層を形成する。
【００３８】ついで、前記絶縁層の上にＣＶＤ法，イオ
ン注入法および熱拡散法などを用いて、Ｎ型またはＰ型
の不純物がドープされたポリシリコン層を形成する。さ
らにこのポリシリコン層の上にＣＶＤ法などによって酸
化シリコンあるいは窒化シリコンなどの上部絶縁層を堆
積させる。その後これらの絶縁層、ドープトポリシリコ
ン層および上部絶縁層をフォトリソグラフィ法によりパ
ターニングして、ゲート絶縁層２０Ｎ，２０Ｐ、第１配
線層（第１ゲート電極層）４０、第３配線層５０、第２
配線層（第２ゲート電極層）６０、図示しない第３ゲー
ト電極層（８０）を形成する（図１参照）。さらに、こ
れらの配線層４０，５０，６０の上面にも上部絶縁層４
４，５４，６４が形成される。配線層８０の上面にも同
様に上部絶縁層（図示せず）が形成される。
【００３９】ついで、ＬＤＤ構造のための低濃度不純物
拡散層２４Ｎ，２４Ｐを形成するために、リンあるいは
ホウ素などをイオン打ち込みによってドープして拡散領
域を形成する。ついで、酸化シリコンあるいは窒化シリ
コンなどの絶縁層をＣＶＤ法で堆積させた後、ＲＩＥな
どのドライエッチングにより前記絶縁層を全面的にエッ
チングすることにより、各配線層４０，５０，６０の側
壁にサイドウォール絶縁層４２，５２，６２を形成す
る。このサイドウォール絶縁層４２，５２，６２および
前述した上部絶縁層４４，５４，６４によって、それぞ
れ各配線層４０，５０，６０の周囲を連続的に覆う第１
カバー絶縁層４６、第３カバー絶縁層５６、および第２
カバー絶縁層６６が形成される。同様に、第３ゲート電
極層８０の表面に、第４カバー絶縁層（図示せず）が形
成される。
【００４０】そして、少なくとも第１カバー絶縁層４６
および第３カバー絶縁層５６は、後述する第４配線層７
０Ａのパターニングに際してマスクとして機能する。ま
た、少なくとも第２カバー絶縁層６６は、後述する第５
配線層７０Ｂのパターニングに際してマスクとして機能
する。
【００４１】（ｂ）ついで、図４に示すように、Ｐ型不
純物拡散層２４Ｐに近接する側の第２配線層６０の側面
および上面に存在する第２カバー絶縁層６６の一部を除
去するために、この領域に開口部（図１においてコンタ
クト部Ｃ１１の形成領域に相当）を有するレジスト層Ｒ
Ｅを形成する。その後、ＲＩＥなどのドライエッチング
によって第２配線層６０の所定の側面および上面の絶縁
層を除去する。また、このとき、図示しないが、レジス
ト層ＲＥにおいて、図１においてコンタクト部Ｃ１２に
相当する領域に開口が形成されており、第３配線層５０
の所定の側面および上面のカバー絶縁層も除去される。
【００４２】（ｃ）ついで、図５に示すように、各配線
層４０，５０，６０の表面に形成された絶縁層４６，５
６，６６および図示しない第３ゲート電極層の絶縁層、
並びにフィールド酸化層１６をマスクとして、Ｐウェル
１２の活性領域にリンあるいはヒ素などの高濃度のＮ型
不純物を導入し、またＮウェル１４の活性領域に高濃度
のホウ素などのＰ型不純物を導入して、ＬＤＤ構造を有
するソース／ドレイン領域２８Ｎ（図１における１２
ｅ，１２ｆを図示する）および２８Ｐ（図１における１
２ｂを図示する）を形成する。
【００４３】（ｄ）ついで、図６に示すように、サリサ
イド技術によって、ソース／ドレイン領域２８Ｎ，２８
Ｐ、および第２配線層６０の露出部分の表面に金属シリ
サイド層３２Ｎ，３２Ｐ，３２Ｃを形成する。第２配線
層６０の露出部分に形成された金属シリサイド層３２Ｃ
は、第２配線層６０とソース／ドレイン領域２８Ｐ（１
２ｂ）とを接続する第１局所配線層３０として機能す
る。同時に、図９に示すように、第２駆動トランジスタ
４００ＮＢのソース／ドレイン領域２８Ｎ（１２ｇ）と
第３配線層５０とは、金属シリサイド層３２Ｃ（図１に
おいてコンタクト部Ｃ１２に相当）によって構成される
第２局所配線層３４で接続される。
【００４４】金属シリサイド層を形成するためには、ま
ず、シリサイドを形成し得る金属、例えばチタン，コバ
ルト，タングステンおよびニッケルなどから選択される
金属膜をスパッタリングで５〜１００ｎｍの厚さに形成
し、ついで、７００〜７３０℃の温度で高速アニーリン
グ処理（ＲＴＡ）を行い、前記金属膜と、シリコンを含
むソース／ドレイン領域２８Ｎ，２８Ｐ、第２配線層６
０および第３配線層５０の露出部分とにおいて、前記金
属膜の金属とシリコンとが合金化して金属シリサイド層
が形成される。
【００４５】その後、例えばアンモニア−過酸化水素を
主成分とするエッチャントにより例えば５０〜７０℃で
５〜６０分程度のエッチングを行い、未反応の金属膜を
除去する。その結果、ソース／ドレイン領域２８Ｎ，２
８Ｐ、第２配線層６０および第３配線層５０の露出部分
の表面に、金属シリサイド層３２Ｎ，３２Ｐおよび３２
Ｃが形成される。なお、エッチャントとしては、上記エ
ッチャントの他に、未反応金属の材質等により、硫酸や
塩酸に過酸化水素水を加えたものなどを適用できる。つ
いで、金属シリサイド層を安定化させるために、さらに
熱処理を行う。この場合の熱処理は、例えば７５０〜８
５０℃で５〜６０秒程度行われる。
【００４６】（ｅ）ついで、図７に示すように、基板表
面に、例えばＰＳＧなどの絶縁層をＣＶＤ法などによっ
て形成し、必要に応じ化学機械的研磨（ＣＭＰ）法で層
を平坦化し、膜厚０．１〜０．５μｍの層間絶縁層１０
０を形成する。ついで所定の領域にコンタクトホールを
形成するためにフォトリソグラフィによりパターニング
されたレジスト層ＲＥを形成する。特に、図７に示す部
分においては、第１コンタクトホールＣＨ１は、少なく
とも、ソース／ドレイン領域２８Ｎ（１２ｆ）、第３配
線層５０およびソース／ドレイン領域２８Ｐ（１２ｂ）
が露出する状態で形成される。そして、第１配線層４０
および第３配線層５０の表面には第１カバー絶縁層４６
および第３カバー絶縁層５６が形成されているため、少
なくともこれらのカバー絶縁層４６，５６をマスクとし
て第４配線層７０Ａのための第１コンタクトホールＣＨ
１を形成することができる。そのため、コンタクトホー
ルのアライメント誤差を考慮する必要がなく、自己整合
的にコンタクトホールを形成することができる。従っ
て、アライメント誤差を考慮する必要がない分だけ、配
線密度を高めることができる。同様に、図９に示すよう
に、少なくとも第２カバー絶縁層６６をマスクとして第
５配線層７０Ｂのための第２コンタクトホールＣＨ２を
自己整合的に形成することができる。
【００４７】（ｆ）ついで、図８に示すように、コンタ
クトホールＣＨ１，ＣＨ２内に、バリア層７２および導
電体層７４がスパッタリングによりそれぞれ形成され
る。その後、エッチバックあるいはＣＭＰ法によって、
コンタクトホールＣＨ１，ＣＨ２内のバリア層７２およ
び導電体層７４からなる第４配線層７０Ａおよび第５配
線層７０Ｂの表面を平坦化する。前記バリア層７２とし
ては、例えば、チタン，タングステン，コバルトおよび
ニッケルなどから選択される金属あるいはその窒化物、
またそれらの膜の積層体であることが望ましい。また、
前記導電体層７４としては、前記バリア層７２より電気
的抵抗が小さく、かつ高温の熱処理においても安定な金
属、例えばタングステン，モリブデンなどの高融点金属
あるいはこれらの金属のシリサイド、アルミニウム，
銅，白金，金などの金属、シリコンを主成分とする導電
体であることが望ましい。
【００４８】以降の工程は、一般的に用いられている方
法によって行うことができる。
【００４９】以上述べたように、本発明に係る製造方法
によれば、図６に示すサリサイド技術を用いた第１局所
配線層３０（図１のコンタクト部Ｃ１１に相当）および
第２局所配線層３４（図１のコンタクト部Ｃ１２に相
当）の形成、並びに図７および図８に示す第４配線層７
０Ａのための第１コンタクトホールＣＨ１および図９に
示す第５配線層７０Ｂのための第２コンタクトホールＣ
Ｈ２の形成を、いずれも自己整合的に行うことができる
ため、マスク形成時のアライメント誤差を考慮する必要
がなく、かつ配線密度を高めることができる。そしてこ
のようにして得られた半導体装置は、配線密度が小さく
できることから、さらに微細化が可能となる。
【図面の簡単な説明】
【図１】本発明が適用されたフル ＣＭＯＳ ＳＲＡＭ
セルのレイアウトを示す平面図である。
【図２】図１に示すＳＲＡＭセルの等価回路である。
【図３】図１に示すＳＲＡＭセルの製造工程を示す部分
断面図である。
【図４】図１に示すＳＲＡＭセルの製造工程を示す部分
断面図である。
【図５】図１に示すＳＲＡＭセルの製造工程を示す部分
断面図である。
【図６】図１に示すＳＲＡＭセルの製造工程を示す部分
断面図である。
【図７】図１に示すＳＲＡＭセルの製造工程を示す部分
断面図である。
【図８】図１に示すＳＲＡＭセルの製造工程および図１
におけるＡ−Ａ線に沿った部分を示す部分断面図であ
る。
【図９】図１に示すＳＲＡＭセルの製造工程および図１
におけるＢ−Ｂ線に沿った部分を示す部分断面図であ
る。
【符号の説明】
１０ シリコン基板 １２ Ｐウェル １４ Ｎウェル １６ フィールド酸化層 ２０Ｎ，２０Ｐ ゲート絶縁層 ２２ＰＡ，２２ＰＢ，２２ＮＡ，２２ＮＢ，２２ＮＣ，
２２ＮＤ ゲート電極 ２８Ｎ，２８Ｐ ソース／ドレイン領域 １２ａ〜１２ｌ 不純物拡散層（ソース／ドレイン領
域） ３０，３４ 局所配線層 ３２Ｎ，３２Ｐ，３２Ｃ 金属シリサイド層 ４０ 第１配線層（第１ゲート電極層） ４２ サイドウォール絶縁層 ４４ 上部絶縁層 ４６ 第１カバー絶縁層 ５０ 第３配線層 ５６ 第３カバー絶縁層 ６０ 第２配線層（第２ゲート電極層） ６６ 第２カバー絶縁層 ７０Ａ 第４配線層 ７０Ｂ 第５配線層 ７２ バリア層 ７４ 導電体層 ８０ 第３ゲート電極層 １００ 層間絶縁層 ＣＨ１，ＣＨ２ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/092 (72)発明者 渡辺 邦雄 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 ２つの負荷トランジスタ、２つの駆動ト
    ランジスタおよび２つの転送トランジスタを含むメモリ
    セルを含む半導体装置であって、 半導体基板の活性領域および素子分離領域の上に絶縁層
    を介して形成された、第１負荷トランジスタのゲート電
    極と第１駆動トランジスタのゲート電極とを接続する第
    １配線層、 前記第１配線層の側面および上面を連続して覆う第１カ
    バー絶縁層、 前記第１配線層が通過する活性領域に形成された、前記
    第１負荷トランジスタを構成する第１導電型の第１不純
    物拡散層、および前記第１駆動トランジスタを構成する
    第２導電型の第２不純物拡散層、 前記第１配線層と離間し、かつ、前記半導体基板の活性
    領域および素子分離領域の上に絶縁層を介して形成され
    た、第２負荷トランジスタのゲート電極と第２駆動トラ
    ンジスタのゲート電極とを接続する第２配線層、 前記第２配線層の側面および上面を連続して覆う第２カ
    バー絶縁層、 前記第２配線層が通過する活性領域に形成された、前記
    第２負荷トランジスタを構成する第１導電型の第３不純
    物拡散層、および前記第２駆動トランジスタを構成する
    第２導電型の第４不純物拡散層、 前記第１配線層と前記第４不純物拡散層とを接続し、か
    つ、少なくとも一部が素子分離領域上に存在する第３配
    線層、 前記第３配線層の側面および上面を連続して覆う第３カ
    バー絶縁層、 前記第１不純物拡散層と前記第２配線層とを接続する第
    １局所配線層、 前記第４不純物拡散層と前記第３配線層とを接続する第
    ２局所配線層、 少なくとも、前記第１不純物拡散層、前記第３カバー絶
    縁層、前記素子分離領域および前記第２不純物拡散層の
    それぞれの一部が露出するように、前記半導体基板の主
    面に沿って連続する第１コンタクトホール、および、少
    なくとも、前記第３不純物拡散層、前記素子分離領域お
    よび前記第４不純物拡散層のそれぞれの一部が露出する
    ように、前記半導体基板の主面に沿って連続する第２コ
    ンタクトホールを有する層間絶縁層、 前記第１コンタクトホール内に形成された、前記第１不
    純物拡散層と前記第２不純物拡散層とを接続する第４配
    線層、および前記第２コンタクトホール内に形成され
    た、前記第３不純物拡散層と前記第４不純物拡散層とを
    接続する第５配線層、を含む半導体装置。
  2. 【請求項２】 請求項１において、 前記第１，第２および第３配線層は、シリコンを含む半
    導体装置。
  3. 【請求項３】 請求項１または２において、 前記第１局所配線層は、前記第１不純物拡散層および前
    記第２配線層の一部の表面に形成された金属シリサイド
    層からなる半導体装置。
  4. 【請求項４】 請求項１または２において、 前記第２局所配線層は、前記第４不純物拡散層および前
    記第３配線層の一部の表面に形成された金属シリサイド
    層からなる半導体装置。
  5. 【請求項５】 請求項１〜４のいずれかにおいて、 前記第１配線層および前記第２配線層は、それぞれＣＭ
    ＯＳを構成するゲート配線層である半導体装置。
  6. 【請求項６】 請求項１〜５のいずれかにおいて、 前記第３配線層は、前記第１配線層と一体的に連続した
    層である半導体装置。
  7. 【請求項７】 請求項１〜６のいずれかにおいて、 前記第１および第３配線層からなる配線層は、その平面
    形状がほぼ「ｈ」状をなし、前記第２配線層は、その平
    面形状がほぼ「７」状をなす半導体装置。
  8. 【請求項８】 以下の工程（ａ）〜（ｈ）を含む半導体
    装置の製造方法。（ａ）半導体基板の所定領域に活性領
    域および素子分離領域を形成する工程、（ｂ）前記半導
    体基板の活性領域および素子分離領域の上に、絶縁層を
    介して第１配線層、第２配線層、および第３配線層を形
    成する工程であって、前記第１配線層は、第１負荷トラ
    ンジスタのゲート電極と第１駆動トランジスタのゲート
    電極とを接続し、前記第２配線層は、第２負荷トランジ
    スタのゲート電極と第２駆動トランジスタのゲート電極
    とを接続し、かつ、前記第３配線層は、前記第１配線層
    と前記第２駆動トランジスタの不純物拡散層とを接続
    し、（ｃ）前記第１配線層、前記第２配線層および前記
    第３配線層のそれぞれの上面および側面を連続して覆う
    第１カバー絶縁層、第２カバー絶縁層および第３カバー
    絶縁層を形成する工程、（ｄ）前記第１配線層が通過す
    る活性領域に第１導電型の第１不純物拡散層および第２
    導電型の第２不純物拡散層を形成し、かつ、前記第２配
    線層が通過する活性領域に第１導電型の第３不純物拡散
    層および第２導電型の第４不純物拡散層を形成する工
    程、（ｅ）前記第１不純物拡散層と前記第２配線層とを
    接続する第１局所配線層を自己整合的に形成し、かつ前
    記第４不純物拡散層と前記第３配線層とを接続する第２
    局所配線層を自己整合的に形成する工程、（ｆ）層間絶
    縁層を形成する工程、（ｇ）前記層間絶縁層の所定領域
    に、少なくとも前記第１カバー絶縁層および前記第３カ
    バー絶縁層をマスクとして、前記第１不純物拡散層、前
    記第３カバー絶縁層、前記素子分離領域および前記第２
    不純物拡散層のそれぞれの一部が露出するように、前記
    半導体基板の主面に沿って連続する第１コンタクトホー
    ルを自己整合的に形成し、かつ、少なくとも前記第２カ
    バー絶縁層をマスクとして、前記第３不純物拡散層、前
    記素子分離領域および前記第４不純物拡散層のそれぞれ
    の一部が露出するように、前記半導体基板の主面に沿っ
    て連続する第２コンタクトホールを自己整合的に形成す
    る工程、および（ｈ）前記第１コンタクトホール内に第
    ４配線層を形成し、かつ、前記第２コンタクトホール内
    に第５配線層を形成する工程。
  9. 【請求項９】 請求項８において、 前記第１，第２および第３配線層は、少なくともシリコ
    ンを含む半導体装置の製造方法。
  10. 【請求項１０】 請求項８または９において、 前記工程（ｃ）において形成される第１，第２および第
    ３カバー絶縁層は、それぞれ第１，第２および第３配線
    層の上面の絶縁層が各配線層のパターニング時に同時に
    形成され、その後、各配線層の側面の絶縁層が形成され
    る半導体装置の製造方法。
  11. 【請求項１１】 請求項８〜１０のいずれかにおいて、 前記第１局所配線層は、前記第２カバー絶縁層の一部を
    除去して前記第２配線層の一部を露出させた後、前記第
    １不純物拡散層および前記第２配線層の露出面に自己整
    合的に形成された金属シリサイド層からなる半導体装置
    の製造方法。
  12. 【請求項１２】 請求項８〜１０のいずれかにおいて、 前記第２局所配線層は、前記第３カバー絶縁層の一部を
    除去して前記第３配線層の一部を露出させた後、前記第
    ４不純物拡散層および前記第３配線層の露出面に自己整
    合的に形成された金属シリサイド層からなる半導体装置
    の製造方法。
  13. 【請求項１３】 請求項８〜１２のいずれかにおいて、 前記第１配線層および前記第２配線層は、それぞれＣＭ
    ＯＳを構成するゲート配線層である半導体装置の製造方
    法。
  14. 【請求項１４】 請求項８〜１３のいずれかにおいて、 前記第３配線層は、前記第１配線層と一体的に形成され
    る半導体装置の製造方法。
  15. 【請求項１５】 請求項８〜１４のいずれかにおいて、 前記第１および第３配線層からなる配線層は、その平面
    形状がほぼ「ｈ」状をなし、前記第２配線層は、その平
    面形状がほぼ「７」状をなす半導体装置の製造方法。
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