JP3534093B2 - 半導体装置の設計方法並びに設計プログラム - Google Patents
半導体装置の設計方法並びに設計プログラムInfo
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- JP3534093B2 JP3534093B2 JP2001232400A JP2001232400A JP3534093B2 JP 3534093 B2 JP3534093 B2 JP 3534093B2 JP 2001232400 A JP2001232400 A JP 2001232400A JP 2001232400 A JP2001232400 A JP 2001232400A JP 3534093 B2 JP3534093 B2 JP 3534093B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体装置
に関し、特に、受注先の仕様に合わせて種々のセルを用
いて設計されるロジック回路部分を含むスタンダードセ
ル等の半導体装置に関する。更に、本発明は、そのよう
な半導体装置の設計方法及び設計プログラムに関する。
に関し、特に、受注先の仕様に合わせて種々のセルを用
いて設計されるロジック回路部分を含むスタンダードセ
ル等の半導体装置に関する。更に、本発明は、そのよう
な半導体装置の設計方法及び設計プログラムに関する。
【０００２】
【従来の技術】一般に、半導体装置においては、半導体
基板内に形成されたトランジスタ等に接続される配線パ
ターンを、半導体基板上に層間絶縁膜を介して積層され
た何層かのメタル配線層によって形成している。メタル
配線層に形成される配線パターンをゲート電極や不純物
拡散領域に接続したり、複数のメタル層に形成される配
線パターン同士を接続するためには、層間絶縁膜に開口
（スルーホール又はビアホールとも呼ばれる）を設け、
上層のメタルを層間絶縁膜の開口内にも充填して、下層
のゲート電極や不純物拡散領域やメタル配線に接触させ
る。層間絶縁膜の開口内に充填されるメタルは、入出力
ピン又は中継ピンと呼ばれている。ここで、１つの開口
と他の開口とをあまり近付けて配置することはできず、
開口を形成するピッチは、デザインルールによって規定
される最小ピッチ以上にする必要がある。
基板内に形成されたトランジスタ等に接続される配線パ
ターンを、半導体基板上に層間絶縁膜を介して積層され
た何層かのメタル配線層によって形成している。メタル
配線層に形成される配線パターンをゲート電極や不純物
拡散領域に接続したり、複数のメタル層に形成される配
線パターン同士を接続するためには、層間絶縁膜に開口
（スルーホール又はビアホールとも呼ばれる）を設け、
上層のメタルを層間絶縁膜の開口内にも充填して、下層
のゲート電極や不純物拡散領域やメタル配線に接触させ
る。層間絶縁膜の開口内に充填されるメタルは、入出力
ピン又は中継ピンと呼ばれている。ここで、１つの開口
と他の開口とをあまり近付けて配置することはできず、
開口を形成するピッチは、デザインルールによって規定
される最小ピッチ以上にする必要がある。
【０００３】また、スタンダードセルを用いる半導体装
置においては、所定の回路ブロックに含まれるトランジ
スタ等の配置や配線パターンを規定した何種類かのセル
を配線グリッド上で組合せて、半導体装置の設計を行
う。その場合に、各セル内における開口のピッチを事前
にチェックすることは容易であるが、セルとセルとの組
合せにおいては、組合せが何通りも考えられるため、実
際にレイアウトを行わなければ、開口のピッチをチェッ
クすることは困難であった。
置においては、所定の回路ブロックに含まれるトランジ
スタ等の配置や配線パターンを規定した何種類かのセル
を配線グリッド上で組合せて、半導体装置の設計を行
う。その場合に、各セル内における開口のピッチを事前
にチェックすることは容易であるが、セルとセルとの組
合せにおいては、組合せが何通りも考えられるため、実
際にレイアウトを行わなければ、開口のピッチをチェッ
クすることは困難であった。
【０００４】半導体装置における開口の配置について、
図５を参照しつつ説明する。図５において、実線で示す
格子は配線グリッドを示しており、破線で示す領域は、
Ｘ方向に互いに隣接する２つのセルを示している。
図５を参照しつつ説明する。図５において、実線で示す
格子は配線グリッドを示しており、破線で示す領域は、
Ｘ方向に互いに隣接する２つのセルを示している。
【０００５】図５の（ａ）においては、Ｘ方向のグリッ
ド間隔ＤXとして、デザインルールによって規定される
適切な開口ピッチが設定されているので、開口５１と開
口５２とをＸ方向に互いに隣接して配置することができ
る。
ド間隔ＤXとして、デザインルールによって規定される
適切な開口ピッチが設定されているので、開口５１と開
口５２とをＸ方向に互いに隣接して配置することができ
る。
【０００６】図５の（ｂ）においては、Ｘ方向のグリッ
ド間隔ＤXが、デザインルールによって規定される適切
な開口ピッチよりも狭く設定されているが、開口５１と
開口５２とはＹ方向にずらして配置されているので、適
切な開口ピッチの条件を満たしている。
ド間隔ＤXが、デザインルールによって規定される適切
な開口ピッチよりも狭く設定されているが、開口５１と
開口５２とはＹ方向にずらして配置されているので、適
切な開口ピッチの条件を満たしている。
【０００７】図５の（ｃ）においては、Ｘ方向のグリッ
ド間隔ＤXが、デザインルールによって規定される適切
な開口ピッチよりも狭く設定されており、開口５１と開
口５２とはＸ方向に互いに隣接して配置されているの
で、適切な開口ピッチの条件を満たすことができない。
ド間隔ＤXが、デザインルールによって規定される適切
な開口ピッチよりも狭く設定されており、開口５１と開
口５２とはＸ方向に互いに隣接して配置されているの
で、適切な開口ピッチの条件を満たすことができない。
【０００８】そのため、従来は、２つのセルの開口がＸ
方向又はＹ方向に隣接して配置されてもデザインルール
違反とならないようにグリッド間隔を広く設定するか、
又は、セル周辺部の配線グリッドに開口を配置しないよ
うにしていた。
方向又はＹ方向に隣接して配置されてもデザインルール
違反とならないようにグリッド間隔を広く設定するか、
又は、セル周辺部の配線グリッドに開口を配置しないよ
うにしていた。
【０００９】
【発明が解決しようとする課題】しかしながら、近年に
おいては半導体装置の高密度化が要求されており、上記
のような従来の設計アルゴリズムによれば、半導体装置
のさらなる高密度化を図ることができないという問題が
あった。
おいては半導体装置の高密度化が要求されており、上記
のような従来の設計アルゴリズムによれば、半導体装置
のさらなる高密度化を図ることができないという問題が
あった。
【００１０】そこで、上記の点に鑑み、本発明は、デザ
インルールによって規定される適切な開口ピッチの条件
を満たしながら、グリッド間隔を狭く設定して配線密度
を向上させることを目的とする。
インルールによって規定される適切な開口ピッチの条件
を満たしながら、グリッド間隔を狭く設定して配線密度
を向上させることを目的とする。
【００１１】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る半導体装置は、所定の回路ブロックを
含む複数のセルを配置することによりレイアウトが設計
された半導体装置であって、半導体基板と、半導体基板
内に形成された複数のトランジスタと、半導体基板上に
積層された配線層において第１の方向に隣接する第１の
セル及び第２のセルにそれぞれ形成された第１の配線パ
ターン及び第２の配線パターンであって、第１の方向と
直交する第２の方向に平行して延在する部分を有する第
１の配線パターン及び第２の配線パターンと、配線層の
下層として形成された層間絶縁膜であって、第１の配線
パターンの第１の位置及び該第１の位置と第１の方向及
び第２の方向においてずれている第２の配線パターンの
第２の位置とに対応して開口が形成された層間絶縁膜と
を具備する。
め、本発明に係る半導体装置は、所定の回路ブロックを
含む複数のセルを配置することによりレイアウトが設計
された半導体装置であって、半導体基板と、半導体基板
内に形成された複数のトランジスタと、半導体基板上に
積層された配線層において第１の方向に隣接する第１の
セル及び第２のセルにそれぞれ形成された第１の配線パ
ターン及び第２の配線パターンであって、第１の方向と
直交する第２の方向に平行して延在する部分を有する第
１の配線パターン及び第２の配線パターンと、配線層の
下層として形成された層間絶縁膜であって、第１の配線
パターンの第１の位置及び該第１の位置と第１の方向及
び第２の方向においてずれている第２の配線パターンの
第２の位置とに対応して開口が形成された層間絶縁膜と
を具備する。
【００１２】また、本発明に係る半導体装置の設計方法
は、所定の回路ブロックを含む複数のセルを配置するこ
とにより半導体装置のレイアウトを設計する方法であっ
て、複数のトランジスタを配線グリッド上に配置するス
テップと、層間絶縁膜を介して積層される配線層におい
て配線グリッドの第１の方向に隣接する第１のセル及び
第２のセルに第１の配線パターン及び第２の配線パター
ンをそれぞれ配置するステップであって、第１の方向と
直交する配線グリッドの第２の方向に平行して延在する
部分を有するように第１の配線パターン及び第２の配線
パターンを配置するステップと、第１の配線パターンの
第１の位置及び該第１の位置と第１の方向及び第２の方
向においてずれている第２の配線パターンの第２の位置
とに対応して、層間絶縁膜の開口を配置するステップと
を具備する。
は、所定の回路ブロックを含む複数のセルを配置するこ
とにより半導体装置のレイアウトを設計する方法であっ
て、複数のトランジスタを配線グリッド上に配置するス
テップと、層間絶縁膜を介して積層される配線層におい
て配線グリッドの第１の方向に隣接する第１のセル及び
第２のセルに第１の配線パターン及び第２の配線パター
ンをそれぞれ配置するステップであって、第１の方向と
直交する配線グリッドの第２の方向に平行して延在する
部分を有するように第１の配線パターン及び第２の配線
パターンを配置するステップと、第１の配線パターンの
第１の位置及び該第１の位置と第１の方向及び第２の方
向においてずれている第２の配線パターンの第２の位置
とに対応して、層間絶縁膜の開口を配置するステップと
を具備する。
【００１３】さらに、本発明に係る半導体装置の設計プ
ログラムは、所定の回路ブロックを含む複数のセルを配
置することにより半導体装置のレイアウトを設計するた
めに用いるプログラムであって、複数のトランジスタを
配線グリッド上に配置する手順と、層間絶縁膜を介して
積層される配線層において配線グリッドの第１の方向に
隣接する第１のセル及び第２のセルに第１の配線パター
ン及び第２の配線パターンをそれぞれ配置するステップ
であって、第１の方向と直交する配線グリッドの第２の
方向に平行して延在する部分を有するように第１の配線
パターン及び第２の配線パターンを配置する手順と、第
１の配線パターンの第１の位置及び該第１の位置と第１
の方向及び第２の方向においてずれている第２の配線パ
ターンの第２の位置とに対応して、層間絶縁膜の開口を
配置する手順とをＣＰＵに実行させる。
ログラムは、所定の回路ブロックを含む複数のセルを配
置することにより半導体装置のレイアウトを設計するた
めに用いるプログラムであって、複数のトランジスタを
配線グリッド上に配置する手順と、層間絶縁膜を介して
積層される配線層において配線グリッドの第１の方向に
隣接する第１のセル及び第２のセルに第１の配線パター
ン及び第２の配線パターンをそれぞれ配置するステップ
であって、第１の方向と直交する配線グリッドの第２の
方向に平行して延在する部分を有するように第１の配線
パターン及び第２の配線パターンを配置する手順と、第
１の配線パターンの第１の位置及び該第１の位置と第１
の方向及び第２の方向においてずれている第２の配線パ
ターンの第２の位置とに対応して、層間絶縁膜の開口を
配置する手順とをＣＰＵに実行させる。
【００１４】以上の様に構成した本発明によれば、第１
の方向に隣接する第１のセル及び第２のセルにおいて、
第１の方向と直交する第２の方向に平行して延在する部
分を有するように第１の配線パターン及び第２の配線パ
ターンを配置すると共に、層間絶縁膜の開口を第２の方
向にずらすことにより、デザインルールによって規定さ
れる適切な開口ピッチの条件を満たしながら、グリッド
間隔を狭く設定して配線密度を向上させることができ
る。
の方向に隣接する第１のセル及び第２のセルにおいて、
第１の方向と直交する第２の方向に平行して延在する部
分を有するように第１の配線パターン及び第２の配線パ
ターンを配置すると共に、層間絶縁膜の開口を第２の方
向にずらすことにより、デザインルールによって規定さ
れる適切な開口ピッチの条件を満たしながら、グリッド
間隔を狭く設定して配線密度を向上させることができ
る。
【００１５】
【発明の実施の形態】以下、図面に基づいて、本発明の
実施の形態について説明する。図１と図２に、本発明の
一実施形態に係る半導体装置におけるレイアウトの一部
を示す。図１は平面図であり、図２の（ａ）は図１のＡ
−Ａ’における断面図であり、図２の（ｂ）は図１のＢ
−Ｂ’における断面図である。なお、図１においては、
層間絶縁膜を省略している。
実施の形態について説明する。図１と図２に、本発明の
一実施形態に係る半導体装置におけるレイアウトの一部
を示す。図１は平面図であり、図２の（ａ）は図１のＡ
−Ａ’における断面図であり、図２の（ｂ）は図１のＢ
−Ｂ’における断面図である。なお、図１においては、
層間絶縁膜を省略している。
【００１６】図１及び図２に示すように、シリコン等の
半導体基板１上には、ゲート絶縁膜２を介してゲート電
極３が形成される。ゲート絶縁膜２は、例えば、シリコ
ン酸化膜又はシリコン窒化膜を含んでいる。また、ゲー
ト電極３は、例えば、ポリシリコンに不純物を含有させ
て形成される。次に、ゲート電極３の両側の半導体基板
１内に、ソース／ドレインとなる不純物拡散領域４が形
成される。これにより、図２の（ａ）に示すように、第
１のセル内のトランジスタＱ１と、第２のセル内のトラ
ンジスタＱ２とが構成される。
半導体基板１上には、ゲート絶縁膜２を介してゲート電
極３が形成される。ゲート絶縁膜２は、例えば、シリコ
ン酸化膜又はシリコン窒化膜を含んでいる。また、ゲー
ト電極３は、例えば、ポリシリコンに不純物を含有させ
て形成される。次に、ゲート電極３の両側の半導体基板
１内に、ソース／ドレインとなる不純物拡散領域４が形
成される。これにより、図２の（ａ）に示すように、第
１のセル内のトランジスタＱ１と、第２のセル内のトラ
ンジスタＱ２とが構成される。
【００１７】これらのトランジスタが形成された半導体
基板１の上には、第１の層間絶縁膜５が形成され、第１
の層間絶縁膜５の所定の部分に開口が設けられる。続い
て、第１の層間絶縁膜５の上に第１の配線層が設けら
れ、エッチングにより所望の配線６ａ〜６ｄがパターン
形成される。配線層としては、アルミニウム等のメタル
を用いるのが一般的である。第１の配線層における配線
パターンの一部は、第１の層間絶縁膜５の開口を介し
て、ゲート電極３や不純物拡散領域４に接続される。
基板１の上には、第１の層間絶縁膜５が形成され、第１
の層間絶縁膜５の所定の部分に開口が設けられる。続い
て、第１の層間絶縁膜５の上に第１の配線層が設けら
れ、エッチングにより所望の配線６ａ〜６ｄがパターン
形成される。配線層としては、アルミニウム等のメタル
を用いるのが一般的である。第１の配線層における配線
パターンの一部は、第１の層間絶縁膜５の開口を介し
て、ゲート電極３や不純物拡散領域４に接続される。
【００１８】次に、第１の配線層が形成された半導体基
板１の上に第２の層間絶縁膜７が形成され、第２の層間
絶縁膜７の所定の部分に開口が設けられる。続いて、第
２の層間絶縁膜７の上に第２の配線層８が設けられ、エ
ッチングにより所望の配線がパターン形成される。第２
の配線層８における配線パターンの一部は、第２の層間
絶縁膜７の開口を介して、第１の配線層における配線パ
ターンの一部に接続される。
板１の上に第２の層間絶縁膜７が形成され、第２の層間
絶縁膜７の所定の部分に開口が設けられる。続いて、第
２の層間絶縁膜７の上に第２の配線層８が設けられ、エ
ッチングにより所望の配線がパターン形成される。第２
の配線層８における配線パターンの一部は、第２の層間
絶縁膜７の開口を介して、第１の配線層における配線パ
ターンの一部に接続される。
【００１９】図１及び図２の（ｂ）に示すように、Ｘ方
向において互いに隣接する第１のセルと第２のセルにお
いて、第１の配線層の配線６ａと配線６ｂは、Ｙ方向に
平行して延在する部分を有するように形成されている。
そして、第１のセルにおいては、配線６ａが、図１のＢ
−Ｂ’において第１の層間絶縁膜５の開口を介してゲー
ト電極３に接続されている。一方、第２のセルにおいて
は、配線６ｂが、図１のＢ−Ｂ’とＹ方向にずれた位置
において第１の層間絶縁膜５の開口を介してゲート電極
３に接続されている。このように、Ｙ方向に平行して延
在する部分を有するように配線パターンを形成すると共
に、開口の位置をＹ方向にずらすことによって、Ｘ方向
の配置配線間隔をデザインルールによって規定される適
切な開口ピッチよりも狭く設定することができる。
向において互いに隣接する第１のセルと第２のセルにお
いて、第１の配線層の配線６ａと配線６ｂは、Ｙ方向に
平行して延在する部分を有するように形成されている。
そして、第１のセルにおいては、配線６ａが、図１のＢ
−Ｂ’において第１の層間絶縁膜５の開口を介してゲー
ト電極３に接続されている。一方、第２のセルにおいて
は、配線６ｂが、図１のＢ−Ｂ’とＹ方向にずれた位置
において第１の層間絶縁膜５の開口を介してゲート電極
３に接続されている。このように、Ｙ方向に平行して延
在する部分を有するように配線パターンを形成すると共
に、開口の位置をＹ方向にずらすことによって、Ｘ方向
の配置配線間隔をデザインルールによって規定される適
切な開口ピッチよりも狭く設定することができる。
【００２０】以上においては、第１の配線層をゲート電
極に接続する場合の開口の形成位置について説明した
が、本発明はこれに限定されず、任意の層間配線に適用
できる。また、配線層は、一層配線、２層配線、又は、
３層以上の多層配線でもかまわない。
極に接続する場合の開口の形成位置について説明した
が、本発明はこれに限定されず、任意の層間配線に適用
できる。また、配線層は、一層配線、２層配線、又は、
３層以上の多層配線でもかまわない。
【００２１】図３に、本発明の一実施形態に係る半導体
装置におけるレイアウトを模式化して示す。図３におい
て、実線で示す格子は配線グリッドを示しており、破線
で示す領域は、Ｘ方向において互いに隣接する２つのセ
ルを示している。図３（ａ）は、配線パターンのみを示
す図であり、図３（ｂ）は、配線パターンと開口の位置
関係の第１の例を示す図であり、図３（ｃ）は、配線パ
ターンと開口の位置関係の第２の例を示す図である。
装置におけるレイアウトを模式化して示す。図３におい
て、実線で示す格子は配線グリッドを示しており、破線
で示す領域は、Ｘ方向において互いに隣接する２つのセ
ルを示している。図３（ａ）は、配線パターンのみを示
す図であり、図３（ｂ）は、配線パターンと開口の位置
関係の第１の例を示す図であり、図３（ｃ）は、配線パ
ターンと開口の位置関係の第２の例を示す図である。
【００２２】図３の（ａ）に示すように、第１のセルの
配線パターン１００と第２のセルの配線パターン２００
は、配線グリッドのＹ方向に平行して延在する部分を有
している。また、配線パターン１００における点１１と
１２は、層間絶縁膜に開口を設けるための候補となる点
である。
配線パターン１００と第２のセルの配線パターン２００
は、配線グリッドのＹ方向に平行して延在する部分を有
している。また、配線パターン１００における点１１と
１２は、層間絶縁膜に開口を設けるための候補となる点
である。
【００２３】本実施形態においては、Ｘ方向のグリッド
間隔ＤXが、デザインルールによって規定される最小の
開口ピッチよりも狭く設定されている。従って、配線パ
ターン１００と２００においては、Ｘ方向において隣接
しＹ座標が等しい２つの点に開口を設けることはできな
い。しかしながら、配線パターン１００について２つの
候補点を設け、配線パターン２００についても２つの候
補点を設けておけば、図３の（ｂ）又は（ｃ）に示すよ
うに、一方の開口に合わせて他方の開口をずらすことが
可能である。
間隔ＤXが、デザインルールによって規定される最小の
開口ピッチよりも狭く設定されている。従って、配線パ
ターン１００と２００においては、Ｘ方向において隣接
しＹ座標が等しい２つの点に開口を設けることはできな
い。しかしながら、配線パターン１００について２つの
候補点を設け、配線パターン２００についても２つの候
補点を設けておけば、図３の（ｂ）又は（ｃ）に示すよ
うに、一方の開口に合わせて他方の開口をずらすことが
可能である。
【００２４】図３の（ｂ）においては、配線パターン１
００における点１１と配線パターン２００における点２
２に対応して、層間絶縁膜に開口が設けられる。また、
図３の（ｃ）においては、配線パターン１００における
点１２と配線パターン２００における点２１に対応し
て、層間絶縁膜に開口が設けられる。いずれにしても、
２つの開口の間の距離は、デザインルールによって規定
される最小の開口ピッチ以上とされている。
００における点１１と配線パターン２００における点２
２に対応して、層間絶縁膜に開口が設けられる。また、
図３の（ｃ）においては、配線パターン１００における
点１２と配線パターン２００における点２１に対応し
て、層間絶縁膜に開口が設けられる。いずれにしても、
２つの開口の間の距離は、デザインルールによって規定
される最小の開口ピッチ以上とされている。
【００２５】次に、以上述べたような半導体装置のレイ
アウトを、コンピュータとソフトウエア（設計プログラ
ム）を用いて設計する方法について説明する。図４は、
本発明の一実施形態に係る半導体装置の設計方法を示す
フローチャートである。この設計プログラムは、所定の
回路ブロックを含む複数のセルを配置することにより半
導体装置のレイアウトを設計するためのものであり、フ
レキシブルディスク、ハードディスク、ＭＯ、ＭＴ、Ｒ
ＡＭ、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ等の記録媒体に記
録して保存される。
アウトを、コンピュータとソフトウエア（設計プログラ
ム）を用いて設計する方法について説明する。図４は、
本発明の一実施形態に係る半導体装置の設計方法を示す
フローチャートである。この設計プログラムは、所定の
回路ブロックを含む複数のセルを配置することにより半
導体装置のレイアウトを設計するためのものであり、フ
レキシブルディスク、ハードディスク、ＭＯ、ＭＴ、Ｒ
ＡＭ、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ等の記録媒体に記
録して保存される。
【００２６】図４に示すように、まず、ステップ１にお
いて、複数のトランジスタを配線グリッド上に配置す
る。次に、ステップ２において、層間絶縁膜を介して積
層される配線層において、配線グリッドの第１の方向に
隣接する第１のセル及び第２のセルに第１の配線パター
ン及び第２の配線パターンをそれぞれ配置する。ここ
で、第１の方向と直交する第２の方向に平行して延在す
る部分を有するように、第１の配線パターン及び第２の
配線パターンを配置する。
いて、複数のトランジスタを配線グリッド上に配置す
る。次に、ステップ２において、層間絶縁膜を介して積
層される配線層において、配線グリッドの第１の方向に
隣接する第１のセル及び第２のセルに第１の配線パター
ン及び第２の配線パターンをそれぞれ配置する。ここ
で、第１の方向と直交する第２の方向に平行して延在す
る部分を有するように、第１の配線パターン及び第２の
配線パターンを配置する。
【００２７】次に、ステップ３において、第１の配線パ
ターンの第１の位置及び該第１の位置と配線グリッドの
第１の方向及び第２の方向においてずれている第２の配
線パターンの第２の位置とに対応して、層間絶縁膜の開
口を配置する。このようにして、図３の（ｂ）又は
（ｃ）に示すような配線パターン及び層間絶縁膜の配置
を得ることができる。
ターンの第１の位置及び該第１の位置と配線グリッドの
第１の方向及び第２の方向においてずれている第２の配
線パターンの第２の位置とに対応して、層間絶縁膜の開
口を配置する。このようにして、図３の（ｂ）又は
（ｃ）に示すような配線パターン及び層間絶縁膜の配置
を得ることができる。
【００２８】
【発明の効果】以上述べたように、本発明によれば、デ
ザインルールによって規定される適切な開口ピッチの条
件を満たしながら、グリッド間隔を狭く設定して配線密
度を向上させることができる。また、配置配線の設計に
おける接続の検証を、検証用仮想チップを用いて全ての
場合について行う必要がなく、回路ブロック内の検証の
みで済ませることが可能である。
ザインルールによって規定される適切な開口ピッチの条
件を満たしながら、グリッド間隔を狭く設定して配線密
度を向上させることができる。また、配置配線の設計に
おける接続の検証を、検証用仮想チップを用いて全ての
場合について行う必要がなく、回路ブロック内の検証の
みで済ませることが可能である。
【図１】本発明の一実施形態に係る半導体装置における
レイアウトの一部を示す平面図である。
レイアウトの一部を示す平面図である。
【図２】本発明の一実施形態に係る半導体装置における
レイアウトの一部を示す図であり、（ａ）は図１のＡ−
Ａ’における断面図、（ｂ）は図１のＢ−Ｂ’における
断面図である。
レイアウトの一部を示す図であり、（ａ）は図１のＡ−
Ａ’における断面図、（ｂ）は図１のＢ−Ｂ’における
断面図である。
【図３】本発明の一実施形態に係る半導体装置における
レイアウトを模式化して示す図である。
レイアウトを模式化して示す図である。
【図４】本発明の一実施形態に係る半導体装置の設計方
法を示すフローチャートである。
法を示すフローチャートである。
【図５】半導体装置における開口の配置について説明す
るための図である。
るための図である。
１ 半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ 不純物拡散領域
５ 第１の層間絶縁膜
６ａ〜６ｄ 第１の配線層の配線
７ 第２の層間絶縁膜
８ 第２の配線層
Ｑ１、Ｑ２ トランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/82
H01L 21/822
H01L 27/04
G06F 17/50
Claims (2)
- 【請求項１】所定の回路ブロックを含む複数のセルを配
置することにより半導体装置のレイアウトを設計する方
法であって、 複数のトランジスタを配線グリッド上に配置するステッ
プと、 層間絶縁膜を介して積層される配線層において配線グリ
ッドの第１の方向に隣接する第１のセル及び第２のセル
に第１の配線パターン及び第２の配線パターンをそれぞ
れ配置するステップであって、第１の方向と直交する配
線グリッドの第２の方向に平行して延在する部分を有
し、その延在部分が２つ以上の配線グリッドを確保する
ように前記第１の配線パターン及び前記第２の配線パタ
ーンを配置するステップと、 前記第１の配線パターンの第１の位置及び該第１の位置
と第１の方向及び第２の方向においてずれている前記第
２の配線パターンの第２の位置とに対応して、前記層間
絶縁膜の開口を配置するステップと、 を具備する半導体装置の設計方法。 - 【請求項２】 所定の回路ブロックを含む複数のセルを
配置することにより半導体装置のレイアウトを設計する
ために用いるプログラムであって、 複数のトランジスタを配線グリッド上に配置する手順
と、 層間絶縁膜を介して積層される配線層において配線グリ
ッドの第１の方向に隣接する第１のセル及び第２のセル
に第１の配線パターン及び第２の配線パターンをそれぞ
れ配置するステップであって、第１の方向と直交する配
線グリッドの第２の方向に平行して延在する部分を有
し、その延在部分が２つ以上の配線グリッドを確保する
ように前記第１の配線パターン及び前記第２の配線パタ
ーンを配置する手順と、 前記第１の配線パターンの第１の位置及び該第１の位置
と第１の方向及び第２の方向においてずれている前記第
２の配線パターンの第２の位置とに対応して、前記層間
絶縁膜の開口を配置する手順と、 をＣＰＵに実行させる半導体装置の設計プログラム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001232400A JP3534093B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体装置の設計方法並びに設計プログラム |
| US10/208,257 US6795956B2 (en) | 2001-07-31 | 2002-07-30 | Semiconductor device, and method and program for designing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001232400A JP3534093B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体装置の設計方法並びに設計プログラム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003045973A JP2003045973A (ja) | 2003-02-14 |
| JP3534093B2 true JP3534093B2 (ja) | 2004-06-07 |
Family
ID=19064330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001232400A Expired - Lifetime JP3534093B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体装置の設計方法並びに設計プログラム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6795956B2 (ja) |
| JP (1) | JP3534093B2 (ja) |
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| JP4585197B2 (ja) * | 2003-12-22 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | レイアウト設計方法およびフォトマスク |
| JP2007035663A (ja) * | 2005-07-22 | 2007-02-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| EP2982399B1 (en) | 2006-03-30 | 2017-12-06 | Valeritas, Inc. | Multi-cartridge fluid delivery device |
| JP5603768B2 (ja) * | 2010-12-28 | 2014-10-08 | 株式会社東芝 | 半導体集積回路の配線方法、半導体回路配線装置および半導体集積回路 |
| JP5554303B2 (ja) | 2011-09-08 | 2014-07-23 | 株式会社東芝 | 半導体集積回路および半導体集積回路の設計方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2879855B2 (ja) | 1990-10-04 | 1999-04-05 | 富士通株式会社 | 半導体集積回路とその設計方法 |
| JPH06318685A (ja) | 1993-05-10 | 1994-11-15 | Ricoh Co Ltd | 半導体集積回路装置 |
| JPH1056162A (ja) * | 1996-05-24 | 1998-02-24 | Toshiba Corp | 半導体集積回路およびその設計方法 |
| JP3687204B2 (ja) * | 1996-07-22 | 2005-08-24 | 松下電器産業株式会社 | 多層配線パターン形成方法 |
| JPH11345887A (ja) * | 1998-03-31 | 1999-12-14 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2000077609A (ja) * | 1998-08-28 | 2000-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| US6525350B1 (en) * | 1999-07-16 | 2003-02-25 | Kawasaki Steel Corporation | Semiconductor integrated circuit basic cell semiconductor integrated circuit using the same |
| JP2002008399A (ja) * | 2000-06-23 | 2002-01-11 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP3575448B2 (ja) * | 2001-08-23 | 2004-10-13 | セイコーエプソン株式会社 | 半導体装置 |
-
2001
- 2001-07-31 JP JP2001232400A patent/JP3534093B2/ja not_active Expired - Lifetime
-
2002
- 2002-07-30 US US10/208,257 patent/US6795956B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003045973A (ja) | 2003-02-14 |
| US6795956B2 (en) | 2004-09-21 |
| US20030034562A1 (en) | 2003-02-20 |
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