JP4024495B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP4024495B2 JP4024495B2 JP2001205346A JP2001205346A JP4024495B2 JP 4024495 B2 JP4024495 B2 JP 4024495B2 JP 2001205346 A JP2001205346 A JP 2001205346A JP 2001205346 A JP2001205346 A JP 2001205346A JP 4024495 B2 JP4024495 B2 JP 4024495B2
- Authority
- JP
- Japan
- Prior art keywords
- misfet
- load
- local wiring
- driving
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、SRAM(Static Random Access Memory)を有する半導体集積回路装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】
半導体記憶装置としてのSRAMは、ワード線と一対の相補性データ線との交差部に、フリップフロップ回路と2個の転送用MISFET(Metal Insulator Semiconductor Field Effect Transistor)とで構成されたメモリセルを備えている。
【0003】
SRAMのメモリセルのフリップフロップ回路は、情報蓄積部として構成され、1ビットの情報を記憶する。このメモリセルのフリップフロップ回路は、一例として一対のCMOS(Complementary Metal Oxide Semiconductor)インバータで構成される。CMOSインバータのそれぞれは、nチャネル型の駆動用MISFETとpチャネル型の負荷用MISFETとで構成される。また、転送用MISFETはnチャネル型で構成される。すなわち、このメモリセルは、6個のMISFETを使用した、いわゆる完全CMOS(Full Complementary Metal Oxide Semiconductor)型で構成される。
【0004】
フリップフロップ回路を構成する一対のCMOSインバータの相互の入出力端子間は、一対の配線(以下、局所配線という)を介して交差結合される。一方のCMOSインバータの入出力端子には、一方の転送用MISFETのソース領域が接続され、他方のCMOSインバータの入出力端子には、他方の転送用MISFETのソース領域が接続される。一方の転送用MISFETのドレイン領域には相補性データ線の一方が接続され、他方の転送用MISFETのドレイン領域には相補性データ線の他方が接続される。一対の転送用MISFETのそれぞれのゲート電極にはワード線が接続され、このワード線によって転送用MISFETの導通、非導通が制御される。
【0005】
ところで、近年の半導体記憶装置の大容量化に伴い、上述した完全CMOS型SRAMのメモリセルの占有面積も縮小の一途を辿っている。しかし、メモリセルの占有面積が小さくなると、メモリセルの蓄積ノード容量(前記蓄積ノードA,Bに寄生するpn接合容量やゲート容量)も小さくなり、蓄積電荷量が減少する。
【0006】
この結果、半導体チップの表面に照射されたα線に起因するメモリセルの情報反転(いわゆるα線ソフトエラー)に対する耐性が低下し、メモリセルの安定動作を確保することが困難となる。従って、メモリセルの安定動作を低下させることなく微細化を促進するためには、蓄積電荷量を確保するための対策が不可欠となる。
【0007】
特開昭61−128557号公報は、メモリセルのフリップフロップ回路をnチャネル型の駆動用MISFETと負荷抵抗素子とで構成したSRAMに関するものであるが、この公報に開示されたSRAMは、メモリセルの上部に電源電圧(VCC)または基準電圧(VSS)に接続された多結晶シリコンの電極を配置し、この電極と蓄積ノードとこれらを挟む絶縁膜とで容量を形成することによって、蓄積ノード容量の増加を図っている。
【0008】
【発明が解決しようとする課題】
しかしながら、SRAMのメモリセルをさらに微細化するためには、メモリセルの蓄積電荷量をより確実に確保するための新たな対策が不可欠である。
【0009】
本発明の目的は、SRAMのメモリセルの蓄積ノード容量を増やしてソフトエラー耐性を向上させることのできる技術を提供することにある。
【0010】
本発明の他の目的は、SRAMのメモリセルを微細化することのできる技術を提供することにある。
【0011】
本発明の他の目的は、SRAMのメモリセルの高速動作、低電圧動作を実現することのできる技術を提供することにある。
【0012】
本発明の他の目的は、SRAMのメモリセルの製造歩留り、信頼性を向上させることのできる技術を提供することにある。
【0013】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0014】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を説明すれば、以下の通りである。
(1)本発明の半導体集積回路装置は、駆動用MISFETおよび負荷用MISFETからなる一対のCMOSインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続された一対の転送用MISFETとでメモリセルを構成したSRAMにおいて、半導体基板の主面上に形成した第1導電層で前記駆動用MISFET、前記負荷用MISFETおよび前記転送用MISFETのそれぞれのゲート電極を形成し、前記第1導電層の上層に形成した第2導電層で前記一対のCMOSインバータの相互の入出力端子間を接続する一対の局所配線を形成し、前記第2導電層の上層に形成した第3導電層で前記駆動用MISFETのソース領域に接続される基準電圧線を形成し、前記基準電圧線を前記一対の局所配線と重なるように配置するものである。
(2)本発明の半導体集積回路装置は、前記SRAMにおいて、前記局所配線の一部を、前記駆動用MISFET、前記負荷用MISFETまたは前記転送用MISFETのいずれかのゲート電極上に延在させるものである。
(3)本発明の半導体集積回路装置は、前記SRAMにおいて、前記局所配線の一部を、前記CMOSインバータの入出力端子を構成する半導体領域上に延在するものである。
(4)本発明の半導体集積回路装置は、前記SRAMにおいて、前記基準電圧線の上層に、前記基準電圧線を構成する前記第3導電層よりも低抵抗の導電材で構成された基準電圧供給用の第4導電層を形成し、それぞれのメモリセルに少なくとも1個以上設けた接続孔を通じて前記第4導電層と前記基準電圧線とを電気的に接続するものである。
(5)本発明の半導体集積回路装置は、前記SRAMにおいて、前記第4導電層と前記基準電圧線とを接続する前記接続孔と、前記基準電圧線と前記駆動用MISFETのソース領域とを接続する接続孔とを離間して配置するものである。
(6)本発明の半導体集積回路装置は、前記SRAMにおいて、前記局所配線を高融点金属シリサイド膜で構成するものである。
(7)本発明の半導体集積回路装置は、前記SRAMにおいて、前記転送用MISFETのドレイン領域上に前記第2導電層の高融点金属シリサイド層を形成すると共に、前記高融点金属シリサイド層上に前記第3導電層のパッド層を形成し、前記パッド層および前記高融点金属シリサイド層を介して前記ドレイン領域にデータ線を接続するものである。
(8)本発明の半導体集積回路装置は、前記SRAMにおいて、前記負荷用MISFETのソース領域上に前記第2導電層の高融点金属シリサイド層を形成すると共に、前記高融点金属シリサイド層上に前記第3導電層のパッド層を形成し、前記パッド層および前記高融点金属シリサイド層を介して前記ソース領域に基準電圧を供給するものである。
(9)本発明の半導体集積回路装置は、前記SRAMにおいて、前記負荷用MISFETのソース領域に隣接する半導体基板の主面に前記ソース領域と異なる導電型のウエル給電用半導体領域を形成し、前記パッド層および前記高融点金属シリサイド層を介して前記ソース領域および前記ウエル給電用半導体領域に電源電圧を供給するものである。
(10)本発明の半導体集積回路装置は、前記SRAMにおいて、前記転送用MISFETのゲート電極を前記第1導電層で構成する手段に代えて、前記第1導電層よりも上層の導電層で構成するものである。
(11)本発明の半導体集積回路装置は、駆動用MISFETおよび負荷用MISFETからなる一対のCMOSインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続された一対の転送用MISFETとでメモリセルを構成したSRAMにおいて、半導体基板の主面上に形成した第1導電層で前記駆動用MISFET、前記負荷用MISFETおよび前記転送用MISFETのそれぞれのゲート電極を構成し、前記第1導電層の上層に形成した第2導電層で前記一対のCMOSインバータの相互の入出力端子間を接続する一対の局所配線を構成し、前記第2導電層の上層に形成した第3導電層で前記負荷用MISFETのソース領域に接続される電源電圧線を構成し、前記電源電圧線を前記一対の局所配線と重なるように配置するものである。
(12)本発明の半導体集積回路装置の製造方法は、半導体基板上に互いに離間して形成された第1導電型の第1半導体領域と第2導電型の第2半導体領域とを接続する配線を形成する際、次の工程(a)〜(d)を有するものである。
(a)前記第1半導体領域と前記第2半導体領域のそれぞれの表面に第1のシリコン層を選択的に形成する工程、
(b)前記第1のシリコン層の上を含む半導体基板の全面に高融点金属膜を形成する工程、
(c)前記高融点金属膜の上に第2のシリコン層を形成した後、前記第2のシリコン層を配線の形状にパターニングする工程、
(d)前記半導体基板を熱処理して、前記第1のシリコン層、前記高融点金属膜および前記第2のシリコン層をシリサイド化した後、前記半導体基板上に残った未反応の前記高融点金属膜を除去する工程。
(13)本発明の半導体集積回路装置の製造方法は、駆動用MISFETおよび負荷用MISFETからなる一対のCMOSインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続された一対の転送用MISFETとでメモリセルを構成したSRAMの製造方法において、前記一対のCMOSインバータの相互の入出力端子間を接続する一対の局所配線を次の工程(a)〜(d)で形成するものである。
(a)前記CMOSインバータの入出力端子を構成する第1導電型の第1半導体領域と第2導電型の第2半導体領域のそれぞれの表面と、駆動用MISFETおよび負荷用MISFETのそれぞれのゲート電極の一部の表面とに第1のシリコン層を選択的に形成する工程、
(b)前記第1のシリコン層の上を含む半導体基板の全面に高融点金属膜を形成する工程、
(c)前記高融点金属膜の上に第2のシリコン層を形成した後、前記第2のシリコン層を局所配線の形状にパターニングする工程、
(d)前記半導体基板を熱処理して、前記第1のシリコン層、前記高融点金属膜および前記第2のシリコン層をシリサイド化した後、前記半導体基板上に残った未反応の前記高融点金属膜を除去する工程。
(14)本発明の半導体集積回路装置の製造方法は、前記SRAMの製造方法において、前記(a)工程に先立ち、フォトレジストをマスクにしたドライエッチングで前記駆動用MISFET、前記負荷用MISFETのそれぞれのゲート電極の一部の表面を覆う厚い絶縁膜を除去する工程と、前記半導体基板の全面をエッチバックして前記第1半導体領域、前記第2半導体領域のそれぞれの表面を覆う薄い絶縁膜を除去すると共に、前記ゲート電極の側壁に前記薄い絶縁膜を残す工程とを有するものである。
(15)本発明の半導体集積回路装置の製造方法は、前記SRAMの製造方法において、前記第1半導体領域、前記第2半導体領域のそれぞれの表面に形成される高融点金属シリサイド層の底面の高さを、前記駆動用MISFETおよび負荷用MISFETのゲート絶縁膜の上面よりも高くするものである。
(16)本発明の半導体集積回路装置の製造方法は、前記SRAMの製造方法において、前記(c)工程で前記第2のシリコン層を局所配線の形状にパターニングする際、前記駆動用MISFET、前記負荷用MISFETのそれぞれの半導体領域のうち、前記CMOSインバータの入出力端子を構成しない半導体領域上の少なくとも一部には、前記第2のシリコン層を残さないようにするものである。
(17)本発明の半導体集積回路装置の製造方法は、前記SRAMの製造方法において、前記(d)工程の後、前記局所配線の上層に基準電圧線または電源電圧線を形成し、前記局所配線と前記基準電圧線または前記電源電圧線との間に容量を形成するものである。
(18)本発明の半導体集積回路装置の製造方法は、前記SRAMの製造方法において、前記(c)工程で前記高融点金属膜の上に形成する第2のシリコン層の膜厚を、前記シリサイド化に必要な膜厚よりも厚くするものである。
(19)本発明の半導体集積回路装置の製造方法は、前記SRAMの製造方法において、前記(c)工程で前記高融点金属膜の上に第2のシリコン層を形成した後、前記第2のシリコン層の上に第2の高融点金属膜またはそのシリサイド膜を形成するものである。
(20)本発明の半導体集積回路装置の製造方法は、前記SRAMの製造方法において、前記駆動用MISFET、前記転送用MISFET、前記負荷用MISFETのそれぞれの半導体領域のうち、データ線、電源電圧線、基準電圧線のいずれかが接続される半導体領域の表面には、前記局所配線を形成する工程で同時に高融点金属シリサイド層を形成するものである。
【0015】
上記した手段によれば、局所配線の上層に形成される基準電圧線をこの局所配線と重なるように配置することにより、基準電圧線と局所配線との間に容量が形成されるので、局所配線に接続された蓄積ノードの容量を増大させることができ、メモリセルのα線ソフトエラー耐性を向上させることができる。
【0016】
上記した手段によれば、局所配線の一部を駆動用MISFET、負荷用MISFETあるいは転送用MISFETのいずれかのゲート電極と重なるように配置することにより、蓄積ノード容量のゲート容量成分を増やすことができるので、メモリセルの蓄積ノード容量を増やしてα線ソフトエラー耐性を向上させることができる。
【0017】
上記した手段によれば、局所配線の一部をメモリセルの蓄積ノードと重なるように配置することにより、蓄積ノード容量の拡散層容量成分を増やすことができるので、メモリセルの蓄積ノード容量を増やしてα線ソフトエラー耐性を向上させることができる。
【0018】
上記した手段によれば、基準電圧線の上層に、それよりも低抵抗配線を配置し、それぞれのメモリセルに少なくとも1個以上設けた接続孔を通じて低抵抗配線から基準電圧線に給電を行うことにより、メモリセルごとに基準電圧の給電が可能となるので、基準電圧を安定化することができる。この結果、電源電圧の最小値(Vcc.min)が向上し、メモリセルのα線ソフトエラー耐性を向上させることができる。
【0019】
上記した手段によれば、低抵抗配線と基準電圧線とを接続する接続孔と、基準電圧線と駆動用MISFETのソース領域とを接続する接続孔とを離間して配置することにより、これらの接続孔の重なりによる段差が回避され、接続孔形成領域を平坦化することができるので、これらの接続孔のコンタクト抵抗を低減してメモリセルの高速動作、低電圧動作を実現することができる。
【0020】
上記した手段によれば、多結晶シリコン膜とその上に堆積した高融点金属膜とさらにその上に堆積した第2の多結晶シリコン膜との間でシリサイド化反応を生起させて局所配線を形成することにより、メモリセルの蓄積ノードを構成する半導体領域のシリコンが上記シリサイド反応に関与するのを防ぐことができるので、この半導体領域の接合リーク電流を低減してメモリセルの動作信頼性を向上させることができる。
【0021】
上記した手段によれば、ゲート電極の一部に接続孔を形成する工程と、半導体領域を露出させる工程とを別けて行うことにより、接続孔と半導体領域とのマスク合わせ余裕が不要となるので、接続孔面積を縮小してメモリセルを高集積化することができる。また、局所配線と半導体領域との接続を側壁絶縁膜に対して自己整合で行うことにより、マスク合わせ余裕が不要となるので、メモリセルサイズを縮小して高集積化を実現することができる。
【0022】
上記した手段によれば、メモリセルの蓄積ノード間を接続する一対の局所配線を高融点金属シリサイドで構成することにより、負荷用MISFETの半導体領域中のp型不純物や、駆動用MISFETの半導体領域中あるいはゲート電極中のn型不純物が局所配線を通じて相互拡散するのを防止することができるので、導電型の異なる半導体領域間および半導体領域とゲート電極との間をオーミックに、かつ低抵抗で接続することができ、メモリセルの高速動作、低電圧動作を実現することができる。
【0023】
上記した手段によれば、上層の多結晶シリコン膜をエッチングする際のマスクとなるフォトレジストに合わせずれが生じた場合でも、下層の多結晶シリコン膜の削れを防ぐことができるので、上記フォトレジストの合わせ余裕を不要とすることができ、半導体領域の面積を縮小してメモリセルを高集積化することができる。
【0024】
上記した手段によれば、メモリセルを構成する転送用MISFET、駆動用MISFET、負荷用MISFETのそれぞれのソース領域、ドレイン領域の少なくとも一部の表面に低抵抗の高融点金属シリサイド層を形成することにより、ソース領域、ドレイン領域を低抵抗化することができるので、メモリセルの高速動作、低電圧動作を実現することができる。
【0025】
上記した手段によれば、高融点金属シリサイド層の上に形成される多結晶シリコンのパッド層の導電型を考慮することなく、負荷用MISFETのソース領域およびウエル給電用ドレイン領域と電源電圧線とをオーミックに接続することができるので、1つの接続孔を通じてこの負荷用MISFETのソース領域およびウエル給電用ドレイン領域に同時に電源電圧を供給することができ、これにより、負荷用MISFETのソース領域とウエル給電用ドレイン領域とを隣接して配置することができると共に、それらの面積を縮小することができるので、メモリセルを高集積化することができる。
【0026】
上記した手段によれば、シリサイド化反応によって局所配線を形成する際、高融点金属シリサイド層の上に堆積する多結晶シリコン膜の膜厚をこのシリサイド化反応に必要な膜厚よりも厚く堆積することにより、局所配線の膜厚が厚くなり、その表面積が大きくなるので、局所配線とその上層の基準電圧線との間に形成される容量が大きくなり、これによって、メモリセルの蓄積ノード容量をさらに増やしてα線ソフトエラー耐性を向上させることができる。
【0027】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一の機能を有するものは同一の符号を付け、その繰り返しの説明は省略する。
【0028】
図3は本実施の形態のSRAMのメモリセルの等価回路図である。図示のように、本実施の形態のSRAMのメモリセルは、一対の相補性データ線(データ線DL,データ線バーDL)とワード線WLとの交差部に配置された一対の駆動用MISFETQd1,Qd2、一対の負荷用MISFETQp1,Qp2および一対の転送用MISFETQt1,Qt2で構成されている。駆動用MISFETQd1,Qd2および転送用MISFETQt1,Qt2はnチャネル型で構成され、負荷用MISFETQp1,Qp2はpチャネル型で構成されている。すなわち、このメモリセルは、4個のnチャネル型MISFETと2個のpチャネル型MISFETとを使った完全CMOS型で構成されている。
【0029】
上記メモリセルを構成する6個のMISFETのうち、駆動用MISFETQd1と負荷用MISFETQp1とはCMOSインバータ(INV1)を構成し、駆動用MISFETQd2と負荷用MISFETQp2とはCMOSインバータ(INV2)を構成している。この一対のCMOSインバータ(INV1,INV2)の相互の入出力端子(蓄積ノードA,B)間は、一対の局所配線L1,L2を介して交差結合し、1ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【0030】
上記フリップフロップ回路の一方の入出力端子(蓄積ノードA)は転送用MISFETQt1のソース領域に接続され、他方の入出力端子(蓄積ノードB)は転送用MISFETQt2のソース領域に接続されている。転送用MISFETQt1のドレイン領域はデータ線DLに接続され、転送用MISFETQt2のドレイン領域はデータ線バーDLに接続されている。
【0031】
また、フリップフロップ回路の一端(負荷用MISFETQp1,Qp2のソース領域)は電源電圧(VCC)に接続され、他端(駆動用MISFETQd1,Qd2のソース領域)は基準電圧(VSS)に接続されている。電源電圧(VCC)は、例えば5Vであり、基準電圧(VSS)は、例えば0V(GND電位)である。
【0032】
上記回路の動作を説明すると、一方のCMOSインバータ(INV1)の蓄積ノードAが高電位(“H”)であるときは、駆動用MISFETQd2がONになるので、他方のCMOSインバータ(INV2)の蓄積ノードBが低電位(“L”)になる。従って、駆動用MISFETQd1がOFFになり、蓄積ノードAの高電位(“H”)が保持される。すなわち、一対のCMOSインバータ(INV1,INV2)を交差結合させたラッチ回路によって相互の蓄積ノードA,Bの状態が保持され、電源電圧が印加されている間、情報が保存される。
【0033】
転送用MISFETQt1,Qt2のそれぞれのゲート電極にはワード線WLが接続され、このワード線WLによって転送用MISFETQt1,Qt2の導通、非導通が制御される。すなわち、ワード線WLが高電位(“H”)であるときは、転送用MISFETQt1,Qt2がONになり、ラッチ回路と相補性データ線(データ線DL,バーDL)とが電気的に接続されるので、蓄積ノードA,Bの電位状態(“H”または“L”)がデータ線DL,バーDLに現れ、メモリセルの情報として読み出される。
【0034】
メモリセルに情報を書き込むには、ワード線WLを“H”電位レベル、転送用MISFETQt1,Qt2をON状態にしてデータ線DL,バーDLの情報を蓄積ノードA,Bに伝達する。また、メモリセルの情報を読み出すには、同じくワード線WLを“H”電位レベル、転送用MISFETQt1,Qt2をON状態にして蓄積ノードA,Bの情報をデータ線DL,バーDLに伝達する。
【0035】
次に、上記メモリセルの具体的な構成を図1(メモリセルの略1個分を示す半導体基板の平面図)、図2(図1のII−II’線における半導体基板の断面図)および図3〜図7を用いて説明する。なお、図1および図4〜図7にはメモリセルの導電層のみを図示し、素子分離用絶縁膜や層間絶縁膜などの絶縁膜は図示しない。
【0036】
メモリセルを構成する6個のMISFETは、p-型半導体基板1のフィールド絶縁膜2で周囲を囲まれた活性領域に形成されている。nチャネル型で構成される駆動用MISFETQd1,Qd2および転送用MISFETQt1,Qt2のそれぞれはp型ウエル3の活性領域に形成され、pチャネル型で構成される負荷用MISFETQp1,Qp2はn型ウエル4の活性領域に形成されている。p型ウエル3、n型ウエル4のそれぞれは、半導体基板1上に形成されたp型エピタキシャルシリコン層5の主面に形成されている。
【0037】
転送用MISFETQt1,Qt2は、ワード線WLと一体に構成されたゲート電極6を有している。このゲート電極6(ワード線WL)は、多結晶シリコン膜(または多結晶シリコン膜と高融点金属シリサイド膜とを積層したポリサイド膜)で構成され、酸化シリコン膜で構成されたゲート絶縁膜7の上に形成されている。
【0038】
上記転送用MISFETQt1,Qt2のそれぞれのソース領域、ドレイン領域は、p型ウエル3の活性領域に形成された低不純物濃度のn-型半導体領域8および高不純物濃度のn+型半導体領域9で構成されている。すなわち、転送用MISFETQt1,Qt2のそれぞれのソース領域、ドレイン領域は、LDD(Lightly Doped Drain)構造で構成されている。
【0039】
フリップフロップ回路の一方のCMOSインバータ(INV1)を構成する駆動用MISFETQd1および負荷用MISFETQp1は、共通のゲート電極10aを有しており、他方のCMOSインバータ(INV2)を構成する駆動用MISFETQd2および負荷用MISFETQp2は、共通のゲート電極10bを有している。これらのゲート電極10a,10bは、前記転送用MISFETQt1,Qt2のゲート電極6(ワード線WL)と同じ多結晶シリコン膜で構成され、ゲート絶縁膜7の上に形成されている。ゲート電極6(ワード線WL)およびゲート電極10a,10bを構成する多結晶シリコン膜には、n型の不純物(例えばリン(P))が導入されている。
【0040】
駆動用MISFETQd1,Qd2のそれぞれのソース領域、ドレイン領域は、p型ウエル3の活性領域に形成された低不純物濃度のn-型半導体領域8および高不純物濃度のn+型半導体領域9で構成されている。すなわち、駆動用MISFETQd1,Qd2のそれぞれのソース領域、ドレイン領域は、LDD構造で構成されている。また、負荷用MISFETQp1,Qp2のそれぞれのソース領域、ドレイン領域は、n型ウエル4の活性領域に形成された低不純物濃度のp-型半導体領域11および高不純物濃度のp+型半導体領域12で構成されている。すなわち、負荷用MISFETQp1,Qp2のそれぞれのソース領域、ドレイン領域は、LDD構造で構成されている。
【0041】
メモリセルを構成する上記6個のMISFETの上層には、ゲート電極(6,10a,10b)の上部および側壁を覆う酸化シリコンの絶縁膜13および側壁絶縁膜(サイドウォールスペーサ)14を介して一対の局所配線L1,L2が形成されている。この一対の局所配線L1,L2は、多結晶シリコン膜と高融点金属膜とを半導体基板1上で反応させて形成した高融点金属シリサイド膜、例えばコバルトシリサイド(CoSiX)膜で構成されている。後述するように、一対の局所配線L1,L2は、側壁絶縁膜14に対して自己整合的に形成される。また、側壁絶縁膜14は、ゲート電極(6,10a,10b)に対して自己整合的に形成される。
【0042】
一方の局所配線L1は、負荷用MISFETQp1のドレイン領域(p+型半導体領域12)および駆動用MISFETQd1のドレイン領域(n+型半導体領域9)に接続され、かつ絶縁膜13に開孔された接続孔15を通じて駆動用MISFETQd2および負荷用MISFETQp2のゲート電極10bに接続されている。他方の局所配線L2は、負荷用MISFETQp2のドレイン領域(p+型半導体領域12)および駆動用MISFETQd2のドレイン領域(n+型半導体領域9)に接続され、かつ絶縁膜13に開孔された接続孔15を通じて駆動用MISFETQd1および負荷用MISFETQp1のゲート電極10aに接続されている。
【0043】
転送用MISFETQt1のドレイン領域(n+型半導体領域9)の表面には、高融点金属シリサイド層、例えばコバルトシリサイド層16が形成され、転送用MISFETQt2のドレイン領域(n+型半導体領域9)の表面にはこれと同じコバルトシリサイド層16が形成されている。転送用MISFETQt1,Qt2のドレイン領域には、このコバルトシリサイド層16を介してデータ線DL,バーDLが接続される。コバルトシリサイド層16は、後述するように局所配線L1,L2と同一の工程で形成される。
【0044】
負荷用MISFETQp1のソース領域(p+型半導体領域12)およびこのソース領域に隣接して形成されたn+型半導体領域18の表面には、高融点金属シリサイド層、例えばコバルトシリサイド層17が形成され、負荷用MISFETQp2のソース領域(p+型半導体領域12)およびこのソース領域に隣接して形成されたn+型半導体領域18の表面にもこれと同じコバルトシリサイド層17が形成されている。負荷用MISFETQp1,Qp2のソース領域およびn+型半導体領域18のそれぞれには、後述する電源電圧線を通じて電源電圧(Vcc)が供給される。コバルトシリサイド層17は、後述するように局所配線L1,L2およびコバルトシリサイド層16と同一の工程で形成される。
【0045】
図4および図5は、上記一対の局所配線L1,L2およびその下層のゲート電極10a,10bのレイアウトを示す平面図である。
【0046】
図4に示すように、一方の局所配線L1は、その一部がゲート電極10aと重なるように延在し、他方の局所配線L2は、その一部がゲート電極10bと重なるように延在している。図には示さないが、局所配線L1,L2は、その一部をゲート電極6(ワード線WL)と重なるように延在させてもよい。
【0047】
このように、本実施の形態のSRAMのメモリセルは、局所配線L1,L2の一部をレイアウトが許容する範囲で可能な限り、(駆動用MISFETQd1、負荷用MISFETQp1の)ゲート電極10a、(駆動用MISFETQd2、負荷用MISFETQp2の)ゲート電極10bあるいは(転送用MISFETQt1,Qt2の)ゲート電極6(ワード線WL)と重なるように配置する。この構成により、蓄積ノード容量のゲート容量成分(C1)(図3参照)を増やすことができるので、メモリセルの蓄積ノード容量を増やしてα線ソフトエラー耐性を向上させることができる。
【0048】
また、図5の網掛けパターンで示すように、一方の局所配線L1は、その一部がメモリセルの蓄積ノードAを構成する半導体領域(駆動用MISFETQd1のn+型半導体領域9および負荷用MISFETQp1のp+型半導体領域12)と重なるように延在し、他方の局所配線L2は、その一部がメモリセルの蓄積ノードBを構成する半導体領域(駆動用MISFETQd2のn+型半導体領域9および負荷用MISFETQp2のp+型半導体領域12)と重なるように延在している。
【0049】
すなわち、本実施の形態のSRAMのメモリセルは、局所配線L1,L2の一部をメモリセルの蓄積ノードA,Bと重なるように配置する。この構成により、蓄積ノード容量の拡散層容量成分を増やすことができるので、メモリセルの蓄積ノード容量を増やしてα線ソフトエラー耐性を向上させることができる。
【0050】
上記局所配線L1,L2の上層には、酸化シリコン膜と窒化シリコン膜との積層膜で構成された薄い絶縁膜19を介して基準電圧線20が形成されている。この基準電圧線20は、局所配線L1,L2の上部を覆うように配置されている。基準電圧線20は、n型の不純物(例えばP)を導入した多結晶シリコン膜で構成され、絶縁膜19および絶縁膜(ゲート絶縁膜7と同層の絶縁膜)に開孔された接続孔21(図1参照)を通じて駆動用MISFETQd1,Qd2のそれぞれのソース領域(n+型半導体領域9)に接続されている。
【0051】
転送用MISFETQt1,Qt2のドレイン領域(n+型半導体領域9)の上層には、上記基準電圧線20と同じ多結晶シリコン膜で構成されたパッド層22が形成されている。このパッド層22は、絶縁膜19に開孔された接続孔23を通じて前記高融点金属シリサイド層16と電気的に接続されている。また、負荷用MISFETQp1,Qp2のそれぞれのソース領域(p+型半導体領域12)の上層には、上記基準電圧線20と同じ多結晶シリコン膜で構成されたパッド層24が形成されている。このパッド層24は、絶縁膜19に開孔された接続孔25を通じて前記高融点金属シリサイド層17と電気的に接続されている。
【0052】
図6は、上記基準電圧線20およびその下層の局所配線L1,L2のレイアウトを示す平面図、図7は同じく斜視図である。
【0053】
図示のように、基準電圧線20は、局所配線L1,L2の上層のほぼ全域を覆うように形成されている。すなわち、本実施の形態のSRAMのメモリセルは、局所配線L1,L2の上層に形成される基準電圧線20をこの局所配線L1,L2と重なるように配置する。この構成により、基準電圧線20、局所配線L1,L2およびそれらを挟む薄い絶縁膜19で容量(C2)(図3参照)が形成されるので、局所配線L1,L2に接続された蓄積ノードA,Bの容量を増大させることができ、メモリセルのα線ソフトエラー耐性を向上させることができる。
【0054】
上記基準電圧線20の上層には、層間絶縁膜26を介して第1層目のメタル配線が形成されている。層間絶縁膜26は、例えば酸化シリコン膜とBPSG(Boro Phospho Silicate Glass)膜との積層膜で構成されている。第1層目のメタル配線は、例えばアルミニウム(Al)合金で構成され、電源電圧線27、サブ基準電圧線28、サブワード線(またはデバイデッドワード線)29およびパッド層30などを構成している。
【0055】
電源電圧線27は、層間絶縁膜26に開孔された接続孔31を通じて前記パッド層24と電気的に接続されている。サブ基準電圧線28は、層間絶縁膜26に開孔された接続孔32(図1参照)を通じて基準電圧線20と電気的に接続されている。サブワード線29は、層間絶縁膜26、絶縁膜19,13に開孔された接続孔(図示せず)を通じて前記ワード線WLと電気的に接続されている。パッド層30は、層間絶縁膜26に開孔された接続孔33を通じて前記パッド層22と電気的に接続されている。
【0056】
このように、本実施の形態のSRAMのメモリセルは、多結晶シリコン膜で構成された基準電圧線20の上層に、多結晶シリコンよりも低抵抗のAlで構成されたサブ基準電圧線28を配置し、それぞれのメモリセルに少なくとも1個以上設けた接続孔32を通じてサブ基準電圧線28から基準電圧線20に給電を行う。この構成により、メモリセルごとに基準電圧(Vss)の給電が可能となるので、基準電圧(Vss)を安定化することができる。この結果、電源電圧(Vcc)の最小値(Vcc.min)が向上し、メモリセルのα線ソフトエラー耐性を向上させることができる。
【0057】
また、本実施の形態のSRAMのメモリセルは、図1に示すように、サブ基準電圧線28と基準電圧線20とを接続する前記接続孔32と、基準電圧線20と駆動用MISFETQd1,Qd2のソース領域(n+型半導体領域9)とを接続する前記接続孔21とを離間して配置する。この構成により、接続孔21,32の重なりによる段差が回避され、接続孔形成領域を平坦化することができるので、接続孔21,32のコンタクト抵抗を低減してメモリセルの高速動作、低電圧動作を実現することができる。
【0058】
上記第1層目のメタル配線の上層には、層間絶縁膜34を介して第2層目のメタル配線が形成されている。層間絶縁膜34は、下層から順に酸化シリコン膜34a、スピンオングラス(Spin On Glass)膜34b、酸化シリコン膜34cを積層した3層膜で構成されている。第2層目のメタル配線は、例えばアルミニウム合金で構成され、前記データ線DL,バーDLを構成している。このデータ線DL,バーDLは、層間絶縁膜34に開孔された接続孔35を通じて前記パッド層30と電気的に接続されている。
【0059】
次に、上記のように構成された本実施の形態のSRAMのメモリセルの製造方法を説明する。なお、このメモリセルの製造方法を示す各図(図8〜図39)のうち、断面図は前記図1のII−II’線に対応している。また、平面図にはメモリセルの導電層のみを図示し、各導電層間の絶縁膜の図示は省略する。
【0060】
まず、図8に示すように、p-型単結晶シリコンからなる半導体基板1の上にp型のエピタキシャルシリコン層5を成長させた後、窒化シリコン膜を熱酸化のマスクに用いた周知のLOCOS法でエピタキシャルシリコン層5の表面に厚い酸化シリコン膜で構成されたフィールド絶縁膜2を形成する。続いて、フォトレジストをマスクにしたイオン注入法でエピタキシャルシリコン層5にn型不純物(P)およびp型不純物(BF2)を導入した後、これらの不純物を引延し拡散してp型ウエル3およびn型ウエル4を形成する。次に、フィールド絶縁膜2で囲まれたp型ウエル3およびn型ウエル4のそれぞれの主面に膜厚9nm程度の薄い酸化シリコン膜で構成されたゲート絶縁膜7を形成する。
【0061】
図9は上記フィールド絶縁膜2で囲まれた活性領域AR(メモリセル1個分)の平面パターンである。メモリセルは、同図に示す4個の+印で囲まれた矩形の領域内に形成される。このメモリセルの大きさは、一例として4.0(μm)×2.8(μm)程度である。また、このメモリセル16個分の活性領域ARのパターンを図10に示す。
【0062】
次に、図11、図12に示すように、転送用MISFETQt1,Qt2のゲート電極6(ワード線WL)と、駆動用MISFETQd1,Qd2および負荷用MISFETQp1,Qp2のゲート電極10a,10bとを形成する。ゲート電極6(ワード線WL)およびゲート電極10a,10bは、半導体基板1の全面にCVD(Chemical Vapor Deposition)法で膜厚100nm適度の多結晶シリコン膜を堆積した後、その上にCVD法で酸化シリコン(膜厚120nm程度)の絶縁膜13を堆積し、フォトレジストをマスクにしたドライエッチングでこの絶縁膜13および多結晶シリコン膜をパターニングして形成する。図13は、このゲート電極6(ワード線WL)およびゲート電極10a,10bのメモリセル16個分のパターンである。
【0063】
次に、図14に示すように、フォトレジストをマスクにしたイオン注入法でp型ウエル3とn型ウエル4の一部とにn型不純物(リン(P),ヒ素(As))を導入する。次に、上記フォトレジストを除去した後、図15に示すように、フォトレジストをマスクにしたイオン注入法でn型ウエル4にp型不純物(フッ化ボロン(BF2))を導入する。次に、上記フォトレジストを除去した後、半導体基板1の全面にCVD法で堆積した酸化シリコン膜をRIE(Reactive Ion Etching)法でパターニングして、図16に示すように、ゲート電極6(ワード線WL)およびゲート電極10a,10bのそれぞれの側壁にそれらに対して自己整合的に側壁絶縁膜(サイドウォールスペーサ)14を形成する。
【0064】
次に、図17に示すように、フォトレジストをマスクにしたイオン注入法でp型ウエル3とn型ウエル4の一部とにn型不純物(P,As)を導入する。次に、上記フォトレジストを除去した後、図18に示すように、フォトレジストをマスクにしたイオン注入法でn型ウエル4にp型不純物(BF2)を導入する。
【0065】
次に、上記フォトレジストを除去した後、上記n型不純物およびp型不純物を熱拡散して、図19に示すように、p型ウエル3の主面に転送用MISFETQt1,Qt2、駆動用MISFETQd1,Qd2のそれぞれのソース領域、ドレイン領域(n-型半導体領域8、n+型半導体領域9)を形成し、n型ウエル4の主面に負荷用MISFETQp1,Qp2のソース領域、ドレイン領域(p-型半導体領域11、p+型半導体領域12)を形成する。また、負荷用MISFETQp1,Qp2のソース領域(p+型半導体領域12)に隣接したn型ウエル4の主面にウエル給電用のn+型半導体領域18を形成する。
【0066】
次に、図20に示すように、フォトレジストをマスクにしたドライエッチングで、駆動用MISFETQd1,Qd2のゲート電極10a,10bの上を覆う前記絶縁膜13に接続孔15を形成し、ゲート電極10a,10bのそれぞれの一部を露出させる。
【0067】
次に、上記フォトレジストを除去した後、図21に示すように、半導体基板1の全面をエッチバックして、駆動用MISFETQd1,Qd2、転送用MISFETQt1,Qt2のそれぞれのソース領域、ドレイン領域(n+型半導体領域9)、負荷用MISFETQp1,Qp2のソース領域、ドレイン領域(p+型半導体領域12)、ウエル給電用のn+型半導体領域18のそれぞれの表面を覆う薄い絶縁膜(ゲート絶縁膜7と同層の絶縁膜)を除去し、n+型半導体領域9、p+型半導体領域12およびn+型半導体領域18を露出させる。
【0068】
このように、本実施の形態の製造方法は、まずフォトレジストをマスクにしたドライエッチングでゲート電極10a,10b上の絶縁膜13に接続孔15を形成し、次いで半導体基板1の全面をエッチバックしてn+型半導体領域9、p+型半導体領域12、n+型半導体領域18のそれぞれの表面を覆う絶縁膜を除去する。
【0069】
すなわち、ゲート電極10a,10bの一部を露出させる工程と、n+型半導体領域9、p+型半導体領域12およびn+型半導体領域18を露出させる工程とを別けて行い、n+型半導体領域9、p+型半導体領域12およびn+型半導体領域18を側壁絶縁膜14に対して自己整合的に露出させる。この構成により、接続孔15とn+型半導体領域9、p+型半導体領域12、n+型半導体領域18とのマスク合わせ余裕が不要となるので、接続孔15、n+型半導体領域9、p+型半導体領域12およびn+型半導体領域18の面積を縮小してメモリセルを高集積化することができる。
【0070】
なお、マスク合わせに余裕がある場合には、上記手段に代えて、フォトレジストをマスクにしたドライエッチングでゲート電極10a,10bの一部、n+型半導体領域9、p+型半導体領域12およびn+型半導体領域18を同時に露出させてもよい。この場合は、前記エッチバック工程が不要となるので、メモリセルの製造工程を短縮することができる。
【0071】
次に、図22、図23に示すように、上記工程で露出したゲート電極10a,10bの一部、n+型半導体領域9、p+型半導体領域12およびn+型半導体領域18のそれぞれの表面に選択CVD法で膜厚40nm程度の薄い多結晶シリコン膜36を選択的に堆積する。すなわち、ゲート電極10a,10b、n+型半導体領域9、p+型半導体領域12およびn+型半導体領域18の上にのみ多結晶シリコン膜36を堆積し、酸化シリコン膜からなる絶縁膜13,14の上には堆積させないようにする。あるいは、半導体基板1の全面にCVD法で多結晶シリコン膜36を堆積し、フォトレジストをマスクにしたドライエッチングでこの多結晶シリコン膜36をパターニングすることにより、ゲート電極10a,10bの一部、n+型半導体領域9、p+型半導体領域12およびn+型半導体領域18のそれぞれの表面に多結晶シリコン膜36を残すようにしてもよい。
【0072】
次に、図24に示すように、半導体基板1の全面にスパッタ法で膜厚20nm程度の薄いCo膜37を堆積した後、図25に示すように、半導体基板1の全面にCVD法またはスパッタ法で膜厚40nm程度の薄い多結晶シリコン膜38を堆積する。このように、本実施の形態の製造方法は、ゲート電極10a,10bの一部、n+型半導体領域9、p+型半導体領域12およびn+型半導体領域18のそれぞれの表面に多結晶シリコン膜36、Co膜37、多結晶シリコン膜38を堆積し、その他の領域(絶縁膜上)にはCo膜37、多結晶シリコン膜38を堆積する。なお、上記Co膜37に代えて他の高融点金属膜、例えばW、Mo、Ti、Taなどの薄膜を堆積してもよい。
【0073】
次に、図26に示すように、フォトレジスト39をマスクにしたドライエッチングで上層の多結晶シリコン膜38をパターニングし、局所配線L1,L2を形成する領域、転送用MISFETQt1,Qt2のドレイン領域(n+型半導体領域9)、負荷用MISFETQp1,Qp2のソース領域(p+型半導体領域12)およびこれに隣接するn+型半導体領域9のそれぞれの表面に多結晶シリコン膜38を残す。
【0074】
上記多結晶シリコン膜38のエッチングマスクとなるフォトレジスト39は、駆動用MISFETQd1,Qd2のドレイン領域(n+型半導体領域9)や負荷用MISFETQp1,Qp2のドレイン領域(p+型半導体領域12)の上部を完全に覆っていなくともよい。すなわち、図26に示すように、フォトレジスト39のマスク合わせずれによってn+型半導体領域9上の多結晶シリコン膜38の一部(図の矢印で示す箇所)がエッチングされてしまっても支障はない。これは、多結晶シリコン膜38の一部がエッチングされても、その下層のCo膜37がエッチングのストッパとなるので、n+型半導体領域9やp+型半導体領域12の表面の多結晶シリコン膜36がエッチングされることはないからである。
【0075】
特に限定はされないが、本実施の形態では、上記多結晶シリコン膜38をエッチングする際、駆動用MISFETQd1,Qd2のn+型半導体領域9(ソース領域、ドレイン領域)のうち、メモリセルの蓄積ノードA,Bを構成するn+型半導体領域9(ドレイン領域)上には多結晶シリコン膜38を残すが、蓄積ノードA,Bを構成しないn+型半導体領域9(ソース領域)上には多結晶シリコン膜38を残さない。このn+型半導体領域9(ソース領域)上の多結晶シリコン膜38は、その全部を完全に除去する必要はなく、フォトレジスト39のマスク合わせずれによって、その一部がエッチングされずに残っていても支障はない。
【0076】
次に、上記フォトレジスト39を除去した後、700℃程度の不活性ガス雰囲気中で半導体基板1を熱処理し、多結晶シリコン膜38とCo膜37と多結晶シリコン膜36との間でシリサイド化反応を生じさせる。次に、多結晶シリコン膜36,38を堆積しなかった領域上に残った未反応のCo膜37をウェットエッチングで除去することにより、図27、図28に示すように、コバルトシリサイド膜で構成される局所配線L1,L2およびコバルトシリサイド層16,17,36’が形成される。図29は、この局所配線L1,L2、コバルトシリサイド層16,17,36’のメモリセル16個分のパターンである。
【0077】
このように、本実施の形態の製造方法は、メモリセルの蓄積ノードA,B間を接続する一対の局所配線L1,L2をコバルトシリサイドで構成する。このコバルトシリサイドは、多結晶シリコンに比べて電気抵抗の小さい材料であると共に、P(リン)やB(ホウ素)などの不純物原子の拡散に対する有効な障壁となる材料である。従って、この構成により、負荷用MISFETQp1,Qp2のドレイン領域(p+型半導体領域12)中のp型不純物や、駆動用MISFETQd1,Qd2のドレイン領域(n+型半導体領域9)あるいはゲート電極10a,10b中のn型不純物がこの局所配線L1,L2を通じて相互拡散するのを防止することができるので、導電型の異なるp+型半導体領域12と、n+型半導体領域9およびゲート電極10a,10bとをオーミックに、かつ低抵抗で接続することができ、メモリセルの高速動作、低電圧動作を実現することができる。
【0078】
また、本実施の形態の製造方法は、局所配線L1,L2を形成する際、メモリセルの蓄積ノードA,Bを構成する駆動用MISFETQd1,Qd2のドレイン領域(n+型半導体領域9)および負荷用MISFETQp1,Qp2のドレイン領域(p+型半導体領域12)のそれぞれの表面に選択的に多結晶シリコン膜36を形成し、さらのその上にCo膜37および多結晶シリコン膜38を形成してこの3層の間でシリサイド化反応を生じさせる。この構成により、メモリセルの蓄積ノードA,Bを構成する上記n+型半導体領域9およびp+型半導体領域12のシリコンが上記シリサイド化反応に関与するのを防ぐことができるので、コバルトシリサイド層16,17を浅く形成することができ、n+型半導体領域9およびp+型半導体領域12の接合リーク電流を低減してメモリセルの動作信頼性を向上させることができる。
【0079】
これに対し、多結晶シリコン膜36を設けることなく、Co膜37を直接n+型半導体領域9およびp+型半導体領域12に接触させた場合は、n+型半導体領域9およびp+型半導体領域12のシリコンがシリサイド化反応に関与するため、コバルトシリサイド層16,17が基板(p型ウエル3、n型ウエル4)中に深く形成されることとなり、n+型半導体領域9、p+型半導体領域12から基板へリークする接合リーク電流が増大してしまう。
【0080】
なお、上記n+型半導体領域9およびp+型半導体領域12のシリコンがシリサイド反応に関与しないようにするには、シリサイド化反応によって局所配線L1,L2を形成した後も、局所配線L1,L2とその下層のn+型半導体領域9、p+型半導体領域12との間に、少なくともゲート絶縁膜7の膜厚以上の多結晶シリコン膜36が残るようにその膜厚を制御するとよい。
【0081】
また、上記の構成によれば、上層の多結晶シリコン膜38をエッチングする際のマスクとなるフォトレジスト39に合わせずれが生じた場合でも、メモリセルの蓄積ノードA,Bを構成するn+型半導体領域9およびp+型半導体領域12上の多結晶シリコン膜36の削れを防ぐことができる。従って、フォトレジスト39の合わせ余裕が不要となるので、n+型半導体領域9およびp+型半導体領域12の面積を縮小してメモリセルを高集積化することができる。
【0082】
また、本実施の形態の製造方法は、メモリセルを構成する6個のMISFET(転送用MISFETQt1,Qt2、駆動用MISFETQd1,Qd2、負荷用MISFETQp1,Qp2)のそれぞれのソース領域、ドレイン領域の少なくとも一部の表面に低抵抗のコバルトシリサイド層16(または17)を形成する。この構成により、コバルトシリサイド層16(または17)を形成したソース領域、ドレイン領域を低抵抗化することができるので、メモリセルの高速動作、低電圧動作を実現することができる。
【0083】
また、本実施の形態の製造方法は、上記多結晶シリコン膜38をエッチングする際、駆動用MISFETQd1,Qd2のn+型半導体領域9(ソース領域、ドレイン領域)のうち、メモリセルの蓄積ノードA,Bを構成しないn+型半導体領域9(ソース領域)上には多結晶シリコン膜38を残さないようにする。この構成により、駆動用MISFETQd1,Qd2のソース領域、ドレイン領域間が多結晶シリコン膜38および局所配線L1,L2を通じて短絡する不具合を防止することができるので、SRAMの製造歩留り、信頼性を向上させることができる。
【0084】
また、本実施の形態の製造方法は、局所配線L1,L2をゲート電極(6,10a,10b)の側壁絶縁膜14に対して自己整合的に形成する。この構成により、局所配線L1,L2と、蓄積ノードA,Bを構成するn+型半導体領域9およびp+型半導体領域12とを接続する際、それらの間のマスク合わせ余裕が不要となるので、図28に示すように、ワード線WLの延在する方向に沿った間隔Z1,Z2を縮小することができ、メモリセルサイズを縮小してメモリセルの高集積化を実現することができる。
【0085】
次に、図30に示すように、半導体基板1の全面にCVD法で絶縁膜19を堆積する。この絶縁膜19は、膜厚10nm程度の酸化シリコン膜の上に膜厚10nm程度の窒化シリコン膜を積層して形成する。
【0086】
次に、図31に示すように、フォトレジストをマスクにしたドライエッチングで、転送用MISFETQt1,Qt2のドレイン領域(n+型半導体領域9)上の上記絶縁膜19を除去して接続孔23を形成し、負荷用MISFETQp1,Qp2のソース領域(p+型半導体領域12)およびこのソース領域に隣接するウエル給電用のn+型半導体領域18のそれぞれの上の絶縁膜19を除去して接続孔25を形成する。また同図には示さないが、駆動用MISFETQd1,Qd2のソース領域(n+型半導体領域9)上の絶縁膜19を除去して接続孔21を形成する。
【0087】
次に、半導体基板1の全面にCVD法で膜厚70nm程度の多結晶シリコン膜を堆積した後、フォトレジストをマスクにしたドライエッチングでこの多結晶シリコン膜をパターニングして、図32、図33に示すように、基準電圧線20、パッド層22およびパッド層24を形成する。基準電圧線20は局所配線L1,L2の上部を覆うように配置され、接続孔21を通じて駆動用MISFETQd1,Qd2のソース領域(n+型半導体領域9)に接続される。パッド層22は接続孔23を通じてコバルトシリサイド層16に接続され、パッド層24は接続孔25を通じてコバルトシリサイド層17に接続される。図34は、この基準電圧線20、パッド層22,24のメモリセル16個分のパターンである。
【0088】
次に、図35に示すように、半導体基板1の全面にCVD法で層間絶縁膜26を堆積する。この層間絶縁膜26は、膜厚150nm程度の酸化シリコン膜の上に膜厚300nm程度のBPSG膜を積層し、次いでこのBPSG膜をリフローにより平坦化して形成する。
【0089】
次に、フォトレジストをマスクにしたドライエッチングで層間絶縁膜26に接続孔31,33を形成した後、半導体基板1の全面にスパッタ法で膜厚300nm程度のAl合金膜を堆積し、フォトレジストをマスクにしたドライエッチングでこのAl合金膜をパターニングして、図36、図37に示すように、層間絶縁膜26上に電源電圧線27、サブ基準電圧線28、サブワード線29およびパッド層30を形成する。
【0090】
このように、本実施の形態の製造方法は、層間絶縁膜26に開孔した接続孔31を通じて負荷用MISFETQp1,Qp2のソース領域(p+型半導体領域12)およびこのソース領域に隣接するウエル給電用のn+型半導体領域18に電源電圧線27を接続する際、あらかじめこのp+型半導体領域12およびn+型半導体領域18の上に多結晶シリコンのパッド層24を設けておく。また、層間絶縁膜26に開孔した接続孔33を通じて転送用MISFETQt1,Qt2のドレイン領域(n+型半導体領域6)にパッド層30を接続する際、あらかじめこのn+型半導体領域6の上に多結晶シリコンのパッド層22を設けておく。
【0091】
この構成により、層間絶縁膜26をエッチングして接続孔31,33を形成する際に、接続孔31,33の底部にコバルトシリサイド層16,17が露出することがないので、このコバルトシリサイド層16,17の削れを防止することができる。
【0092】
また、本実施の形態の製造方法は、負荷用MISFETQp1,Qp2のソース領域(p+型半導体領域12)およびこのソース領域に隣接するウエル給電用のn+型半導体領域18と電源電圧線27とを接続する際、あらかじめこのp+型半導体領域12およびn+型半導体領域18の表面にコバルトシリサイド層16を形成する。この構成により、コバルトシリサイド層16の上に形成される多結晶シリコンのパッド層24の導電型を考慮することなく、p+型半導体領域12およびn+型半導体領域18と電源電圧線27とをオーミックに接続することができるので、1つの接続孔31を通じてこのp+型半導体領域12とn+型半導体領域18とに同時に電源電圧(Vcc)を供給することができる。従って、p+型半導体領域12とn+型半導体領域18とを隣接して配置することができると共に、それらの面積を縮小することができるので、メモリセルを高集積化することができる。
【0093】
次に、図38に示すように、半導体基板1の全面に層間絶縁膜34を堆積する。この層間絶縁膜34は、CVD法で堆積した膜厚500nm程度の酸化シリコン膜34aの上に膜厚250nm程度のスピンオングラス膜34bを回転塗布し、次いでこのスピンオングラス膜34bの表面をエッチバックで平坦化した後、その上に膜厚400nm程度の酸化シリコン膜34cをCVD法で堆積して形成する。
【0094】
その後、フォトレジストをマスクにしたドライエッチングで層間絶縁膜34に接続孔35を形成した後、半導体基板1の全面にスパッタ法でAl合金膜を堆積し、フォトレジストをマスクにしたドライエッチングでこのAl合金膜をパターニングして、データ線DL,データ線バーDLを形成することにより、本実施の形態のSRAMのメモリセルが完成する。図39は、このデータ線DL,データ線バーDLのメモリセル16個分のパターンである。
【0095】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0096】
前記実施の形態では、局所配線L1,L2を形成する際、メモリセルの蓄積ノードA,Bを構成する駆動用MISFETQd1,Qd2のドレイン領域(n+型半導体領域9)および負荷用MISFETQp1,Qp2のドレイン領域(p+型半導体領域12)のそれぞれの表面に多結晶シリコン膜36、Co膜37および多結晶シリコン膜38を形成してこの3層の間でシリサイド化反応を生じさせたが、下層の多結晶シリコン膜36は必ずしも必要ではなく、Co膜37とその上に堆積した多結晶シリコン膜38との間でシリサイド化反応を生じさせて局所配線L1,L2を形成することもできる。
【0097】
この場合は、上記ドレイン領域(n+型半導体領域9,p+型半導体領域12)の表面に多結晶シリコン膜36を選択的に堆積する工程が不要となるので、メモリセルの製造工程を少なくすることができる。ただし、この場合は、上記ドレイン領域(n+型半導体領域9,p+型半導体領域12)の表面にCo膜37が直接堆積されることになるので、このドレイン領域のシリコンとCo膜37との間でシリサイド化反応が進行しないよう、上層の多結晶シリコン膜38の膜厚を充分に厚く形成し、シリサイド化反応に必要なシリコンを多結晶シリコン膜38から供給するようにしなければならない。
【0098】
また、フォトレジストをマスクにしたドライエッチングで上層の多結晶シリコン膜38をパターニングする際、上記ドレイン領域(n+型半導体領域9,p+型半導体領域12)上の多結晶シリコン膜38の一部がエッチングされると、ドレイン領域のシリコンとCo膜37との間でシリサイド化反応が進行してしまうため、マスク合わせ余裕を充分に確保し、多結晶シリコン膜38がドレイン領域(n+型半導体領域9,p+型半導体領域12)と充分重なるようにしてその削れを防ぐ必要がある。
【0099】
また、シリサイド化反応によって局所配線L1,L2を形成する際、Co膜37の上に堆積する上記多結晶シリコン膜38の膜厚をこのシリサイド化反応に必要な膜厚よりも厚く堆積し、コバルトシリサイド層の上に未反応の多結晶シリコン膜を残すようにしてもよい。あるいは、多結晶シリコン膜38の上にさらに高融点金属膜や高融点金属シリサイド膜を堆積してもよい。このようにすると、図40に示すように、局所配線L1,L2の膜厚がコバルトシリサイド層単独の場合よりも厚くなるので、その表面積が大きくなる。この結果、局所配線L1,L2とその上層の基準電圧線20との間に形成される容量(C2)を大きくすることができるので、メモリセルの蓄積ノード容量をさらに増やしてα線ソフトエラー耐性を向上させることができる。
【0100】
またこの場合は、図40に示すように、転送用MISFETQt1,Qt2のドレイン領域(n+型半導体領域9)の表面に形成されるコバルトシリサイド層16や、負荷用MISFETQp1,Qp2のソース領域(p+型半導体領域12)の表面に形成されるコバルトシリサイド層17の上にも未反応の多結晶シリコン膜が残る。この結果、コバルトシリサイド層16,17の上に基準電圧線20と同層の多結晶シリコン膜でパッド層22,24を形成する必要がなくなり、この多結晶シリコン膜をパターニングして基準電圧線20を形成する際のマスク合わせ余裕が不要となるので、メモリセルの面積を縮小することができる。また、基準電圧線20と同層のパッド層22,24が不要になると、図41に示すように、基準電圧線20の占有面積を大きくすることができるので、メモリセルの蓄積ノード容量をさらに増やしてα線ソフトエラー耐性を向上させることができる。
【0101】
前記実施の形態では、局所配線L1,L2とその上層の基準電圧線20との間で容量(C)を形成したが、図42に示すように、基準電圧線20と同層の多結晶シリコン膜で形成される電源電圧供給用のパッド層24の面積を拡大して局所配線L1,L2上を覆うように配置し、このパッド層24と局所配線L1,L2との間で容量を形成してもよい。この場合、基準電圧線20は駆動用MISFETQd1,Qd2のソース領域(n+型半導体領域9)の上層のみに残すようにする。
【0102】
前記実施の形態のSRAMのメモリセルは、転送用MISFETQt1,Qt2のゲート電極6(ワード線WL)を駆動用MISFETQd1,Qd2や負荷用MISFETQp1,Qp2のゲート電極10a,10bと同層の多結晶シリコン膜で構成したが、ゲート電極6(ワード線WL)は、ゲート電極10a,10bよりも上層の多結晶シリコン膜(例えば基準電圧線20と同層の多結晶シリコン膜)で構成してもよい。この場合は、図43に示すように、ゲート電極6(ワード線WL)とゲート電極10a,10bとを互いの一部が重なるように配置することができるので、メモリセルの面積を縮小してSRAMを高集積化することができる。
【0103】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0104】
本発明によれば、局所配線の上層に形成される基準電圧線をこの局所配線と重なるように配置することにより、基準電圧線と局所配線との間に容量が形成されるので、局所配線に接続された蓄積ノードの容量を増大させることができ、メモリセルのα線ソフトエラー耐性を向上させることができる。
【0105】
本発明によれば、局所配線の一部を駆動用MISFET、負荷用MISFETあるいは転送用MISFETのいずれかのゲート電極と重なるように配置することにより、蓄積ノード容量のゲート容量成分を増やすことができるので、メモリセルの蓄積ノード容量を増やしてα線ソフトエラー耐性を向上させることができる。
【0106】
本発明によれば、局所配線の一部をメモリセルの蓄積ノードと重なるように配置することにより、蓄積ノード容量の拡散層容量成分を増やすことができるので、メモリセルの蓄積ノード容量を増やしてα線ソフトエラー耐性を向上させることができる。
【0107】
本発明によれば、基準電圧線の上層に、それよりも低抵抗配線を配置し、それぞれのメモリセルに少なくとも1個以上設けた接続孔を通じて低抵抗配線から基準電圧線に給電を行うことにより、メモリセルごとに基準電圧の給電が可能となるので、基準電圧を安定化することができる。この結果、電源電圧の最小値(Vcc.min)が向上し、メモリセルのα線ソフトエラー耐性を向上させることができる。
【0108】
本発明によれば、低抵抗配線と基準電圧線とを接続する接続孔と、基準電圧線と駆動用MISFETのソース領域とを接続する接続孔とを離間して配置することにより、これらの接続孔の重なりによる段差が回避され、接続孔形成領域を平坦化することができるので、これらの接続孔のコンタクト抵抗を低減してメモリセルの高速動作、低電圧動作を実現することができる。
【0109】
本発明によれば、多結晶シリコン膜とその上に堆積した高融点金属膜とさらにその上に堆積した第2の多結晶シリコン膜との間でシリサイド化反応を生起させて局所配線を形成することにより、メモリセルの蓄積ノードを構成する半導体領域のシリコンが上記シリサイド反応に関与するのを防ぐことができるので、この半導体領域の接合リーク電流を低減してメモリセルの動作信頼性を向上させることができる。
【0110】
本発明によれば、ゲート電極の一部に接続孔を形成する工程と、半導体領域を露出させる工程とを別けて行うことにより、接続孔と半導体領域とのマスク合わせ余裕が不要となるので、接続孔面積を縮小してメモリセルを高集積化することができる。また、局所配線と半導体領域とを自己整合的に接続することにより、両者のマスク合わせ余裕が不要となるので、メモリセルサイズを縮小してメモリセルの高集積化を実現することができる。
【0111】
本発明によれば、メモリセルの蓄積ノード間を接続する一対の局所配線を高融点金属シリサイドで構成することにより、負荷用MISFETの半導体領域中のp型不純物や、駆動用MISFETの半導体領域中あるいはゲート電極中のn型不純物が局所配線を通じて相互拡散するのを防止することができるので、導電型の異なる半導体領域間および半導体領域とゲート電極との間をオーミックに、かつ低抵抗で接続することができ、メモリセルの高速動作、低電圧動作を実現することができる。
【0112】
本発明によれば、上層の多結晶シリコン膜をエッチングする際のマスクとなるフォトレジストに合わせずれが生じた場合でも、下層の多結晶シリコン膜の削れを防ぐことができるので、上記フォトレジストの合わせ余裕を不要とすることができ、半導体領域の面積を縮小してメモリセルを高集積化することができる。
【0113】
本発明によれば、メモリセルを構成する転送用MISFET、駆動用MISFET、負荷用MISFETのそれぞれのソース領域、ドレイン領域の少なくとも一部の表面に低抵抗の高融点金属シリサイド層を形成することにより、ソース領域、ドレイン領域を低抵抗化することができるので、メモリセルの高速動作、低電圧動作を実現することができる。
【0114】
本発明によれば、高融点金属シリサイド層の上に形成される多結晶シリコンのパッド層の導電型を考慮することなく、負荷用MISFETのソース領域およびウエル給電用ドレイン領域と電源電圧線とをオーミックに接続することができるので、1つの接続孔を通じてこの負荷用MISFETのソース領域およびウエル給電用ドレイン領域に同時に電源電圧を供給することができる。これにより、負荷用MISFETのソース領域とウエル給電用ドレイン領域とを隣接して配置することができると共に、それらの面積を縮小することができるので、メモリセルを高集積化することができる。
【0115】
本発明によれば、シリサイド化反応によって局所配線を形成する際、高融点金属シリサイド層の上に堆積する多結晶シリコン膜の膜厚をこのシリサイド化反応に必要な膜厚よりも厚く堆積することにより、局所配線の膜厚が厚くなり、その表面積が大きくなるので、局所配線とその上層の基準電圧線との間に形成される容量が大きくなる。これにより、メモリセルの蓄積ノード容量をさらに増やしてα線ソフトエラー耐性を向上させることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態であるSRAMのメモリセルを示す平面図である。
【図2】図1のII−II' 線における半導体基板の要部断面図である。
【図3】本発明のSRAMのメモリセルの等価回路図である。
【図4】本発明のSRAMのメモリセルの局所配線とゲート電極との重なりを示す平面図である。
【図5】本発明のSRAMのメモリセルの局所配線と蓄積ノードとの重なりを示す平面図である。
【図6】本発明のSRAMのメモリセルの局所配線と基準電圧線との重なりを示す平面図である。
【図7】本発明のSRAMのメモリセルの局所配線と基準電圧線との重なりを示す斜視図である。
【図8】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図9】本発明のSRAMのメモリセルの活性領域を示す平面図である。
【図10】本発明のSRAMのメモリセル16個分の活性領域パターンを示す平面図である。
【図11】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図12】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図13】本発明のSRAMのメモリセル16個分のゲート電極(ワード線)パターンを示す平面図である。
【図14】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図15】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図16】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図17】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図18】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図19】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図20】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図21】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図22】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図23】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図24】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図25】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図26】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図27】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図28】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図29】本発明のSRAMのメモリセル16個分の局所配線パターンを示す平面図である。
【図30】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図31】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図32】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図33】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図34】本発明のSRAMのメモリセル16個分の基準電圧線パターンを示す平面図である。
【図35】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図36】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図37】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図38】本発明のSRAMのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図39】本発明のSRAMのメモリセル16個分のデータ線パターンを示す平面図である。
【図40】本発明のSRAMのメモリセルの他の製造方法を示す半導体基板の要部断面図である。
【図41】本発明のSRAMのメモリセルの他の構成を示す半導体基板の要部平面図である。
【図42】本発明のSRAMのメモリセルの他の構成を示す半導体基板の要部平面図である。
【図43】本発明のSRAMのメモリセルの他の構成を示す半導体基板の要部平面図である。
【符号の説明】
1 半導体基板
2 フィールド絶縁膜
3 p型ウエル
4 n型ウエル
5 エピタキシャルシリコン層
6a,6b ゲート電極
7 ゲート絶縁膜
8 n-型半導体領域
9 n+型半導体領域
10a,10b ゲート電極
11 p-型半導体領域
12 p+型半導体領域
13 絶縁膜
14 側壁絶縁膜(サイドウォールスペーサ)
15 接続孔
16 コバルトシリサイド層
17 コバルトシリサイド層
18 n+型半導体領域
19 絶縁膜
20 基準電圧線
21 接続孔
22 パッド層
23 接続孔
24 パッド層
25 接続孔
26 層間絶縁膜
27 電源電圧線
28 サブ基準電圧線
29 サブワード線
30 パッド層
31 接続孔
32 接続孔
33 接続孔
34 層間絶縁膜
34a 酸化シリコン膜
34b スピンオングラス膜
34c 酸化シリコン膜
35 接続孔
36 多結晶シリコン膜
36’コバルトシリサイド層
37 Co膜
38 多結晶シリコン膜
39 フォトレジスト
AR 活性領域
DL データ線
バーDL データ線
Qd1駆動用MISFET
Qd2駆動用MISFET
Qp1負荷用MISFET
Qp2負荷用MISFET
Qt1転送用MISFET
Qt2転送用MISFET
WL ワード線
Claims (9)
- 主面を有する半導体基板と、
第1の駆動用MISFET、第2の駆動用MISFET、第1の負荷用MISFETおよび第2の負荷用MISFETを有するメモリセルと、
前記第1および第2の駆動用MISFETと前記第1および第2の負荷用MISFETとを覆うように、第1および第2の導電層上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第1および第2の局所配線と、
前記第1および第2の局所配線上に形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成され、前記第1および第2の駆動用MISFETのソース領域に電気的に接続される第3の導電層と、
前記第1の局所配線、前記第2の絶縁膜および前記第3の導電層を備える第1の容量素子と、
前記第2の局所配線、前記第2の絶縁膜および前記第3の導電層を備える第2の容量素子とを含み、
前記第1の駆動用MISFETと前記第1の負荷用MISFET、および、前記第2の駆動用MISFETと前記第2の負荷用MISFETは、それぞれ離間して第1の方向に配列され、
前記第1の駆動用MISFETのゲート電極と前記第1の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第1の導電層により一体に設けられ、
前記第2の駆動用MISFETのゲート電極と前記第2の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第2の導電層により一体に設けられ、
前記第1および第2の駆動用MISFETのそれぞれのソース領域、チャネル形成領域およびドレイン領域と、前記第1および第2の負荷用MISFETのそれぞれのソース領域、チャネル形成領域およびドレイン領域とは、前記半導体基板に設けられ、
前記第1の局所配線は、前記第1の方向に延在し、前記第1の駆動用MISFETのドレイン領域と前記第1の負荷用MISFETのドレイン領域との間を電気的に接続し、
前記第2の局所配線は、前記第1の方向に延在し、前記第2の駆動用MISFETのドレイン領域と前記第2の負荷用MISFETのドレイン領域との間を電気的に接続し、
前記第3の導電層は、前記第1の方向と直交する第2の方向に延在し、前記第1および第2の局所配線のほぼ全域を覆うように構成されていることを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、前記第3の導電層は、
前記第1および第2の駆動用MISFETのそれぞれのチャネル形成領域上およびドレイン領域上に設けられていることを特徴とする半導体集積回路装置。 - 主面を有する半導体基板と、
第1の駆動用MISFET、第2の駆動用MISFET、第1の負荷用MISFETおよび第2の負荷用MISFETを有するメモリセルと、
前記第1および第2の駆動用MISFETと前記第1および第2の負荷用MISFETとを覆うように、第1および第2の導電層上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第1および第2の局所配線と、
前記第1および第2の局所配線上に形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成され、前記第1および第2の駆動用MISFETのソース領域に電気的に接続される第3の導電層と、
前記第1の局所配線、前記第2の絶縁膜および前記第3の導電層を備える第1の容量素子と、
前記第2の局所配線、前記第2の絶縁膜および前記第3の導電層を備える第2の容量素子とを含み、
前記第1の駆動用MISFETと前記第1の負荷用MISFET、および、前記第2の 駆動用MISFETと前記第2の負荷用MISFETは、それぞれ離間して第1の方向に配列され、
前記第1の駆動用MISFETのゲート電極と前記第1の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第1の導電層により一体に設けられ、
前記第2の駆動用MISFETのゲート電極と前記第2の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第2の導電層により一体に設けられ、
前記第1および第2の駆動用MISFETのそれぞれのソース領域、チャネル形成領域およびドレイン領域と、前記第1および第2の負荷用MISFETのそれぞれのソース領域、チャネル形成領域およびドレイン領域とは、前記半導体基板に設けられ、
前記第1の局所配線は、前記第1の方向に延在し、前記第1の駆動用MISFETのドレイン領域と前記第1の負荷用MISFETのドレイン領域との間を電気的に接続し、
前記第2の局所配線は、前記第1の方向に延在し、前記第2の駆動用MISFETのドレイン領域と前記第2の負荷用MISFETのドレイン領域との間を電気的に接続し、
前記第3の導電層は、前記第1の方向と直交する第2の方向に延在し、前記第1の局所配線と前記第2の局所配線とを覆うように構成され、
前記第3の導電層は、前記第1および第2の駆動用MISFETのチャネル形成領域上と、前記第1および第2の負荷用MISFETのチャネル形成領域上とに設けられ、かつ前記第1および第2の駆動用MISFETのドレイン領域と、前記第1および第2の負荷用MISFETのドレイン領域とを覆うように設けられていることを特徴とする半導体集積回路装置。 - 主面を有する半導体基板と、
第1の駆動用MISFET、第2の駆動用MISFET、第1の負荷用MISFETおよび第2の負荷用MISFETを有するメモリセルと、
前記第1および第2の駆動用MISFETと前記第1および第2の負荷用MISFETとを覆うように、第1および第2の導電層上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第1および第2の局所配線と、
前記第1および第2の局所配線上に形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成され、前記第1および第2の駆動用MISFETのソース領域、または、前記第1および第2の負荷用MISFETのソース領域に電気的に接続される第3の導電層と、
前記第1の局所配線、前記第2の絶縁膜および前記第3の導電層を備える第1の容量素子と、
前記第2の局所配線、前記第2の絶縁膜および前記第3の導電層を備える第2の容量素子とを含み、
前記第1の駆動用MISFETと前記第1の負荷用MISFET、および、前記第2の駆動用MISFETと前記第2の負荷用MISFETは、それぞれ離間して第1の方向に配列され、
前記第1の駆動用MISFETのゲート電極と前記第1の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第1の導電層により一体に設けられ、
前記第2の駆動用MISFETのゲート電極と前記第2の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第2の導電層により一体に設けられ、
前記第1および第2の駆動用MISFETのそれぞれのソース領域、チャネル形成領域およびドレイン領域と、前記第1および第2の負荷用MISFETのそれぞれのソース領域、チャネル形成領域およびドレイン領域とは、前記半導体基板に設けられ、
前記第1の局所配線は、前記第1の方向に延在し、前記第1の駆動用MISFETのドレイン領域と前記第1の負荷用MISFETのドレイン領域との間を電気的に接続し、
前記第2の局所配線は、前記第1の方向に延在し、前記第2の駆動用MISFETのドレイン領域と前記第2の負荷用MISFETのドレイン領域との間を電気的に接続し、
前記第3の導電層は、前記第1の局所配線と前記第2の局所配線とを覆い、
前記第1の容量素子は、前記第1の局所配線の上面および側壁を用いて構成され、前記第2の容量素子は、前記第2の局所配線の上面および側壁を用いて構成されることを特徴とする半導体集積回路装置。 - 主面を有する半導体基板と、
第1の駆動用MISFET、第2の駆動用MISFET、第1の負荷用MISFETおよび第2の負荷用MISFETを有するメモリセルと、
前記第1および第2の駆動用MISFETと前記第1および第2の負荷用MISFETとを覆うように、第1の導電層および第2の導電層上に形成される第1の絶縁膜と、
前記第1の絶縁膜上に形成される第1の局所配線および第2の局所配線と、
前記第1の局所配線と第2の局所配線上に形成される第2の絶縁膜と、
前記第2の絶縁膜上に形成され、前記第1および第2の駆動用MISFETのソース領域、または、前記第1および第2の負荷用MISFETのソース領域に電気的に接続される第3の導電層と、
前記第1の局所配線、前記第2の絶縁膜および前記第3の導電層を備える第1の容量素子と、
前記第2の局所配線、前記第2の絶縁膜および前記第3の導電層を備える第2の容量素子とを含み、
前記第1の駆動用MISFETと前記第1の負荷用MISFET、および、前記第2の駆動用MISFETと前記第2の負荷用MISFETは、それぞれ離間して第1の方向に配列され、
前記第1の駆動用MISFETのゲート電極と前記第1の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第1の導電層により一体に設けられ、
前記第2の駆動用MISFETのゲート電極と前記第2の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第2の導電層により一体に設けられ、
前記第1および第2の駆動用MISFETおよび前記第1および第2の負荷用MISFETのソース領域、チャネル形成領域およびドレイン領域は、前記半導体基板に設けられ、
前記第1の局所配線は、前記第1の方向に延在し、前記第1の駆動用MISFETのドレイン領域と、前記第1の負荷用MISFETのドレイン領域と、前記第2の駆動用MISFETのゲート電極と、前記第2の負荷用MISFETのゲート電極との間を電気的に接続し、
前記第2の局所配線は、前記第1の方向に延在し、前記第2の駆動用MISFETのドレイン領域と、前記第2の負荷用MISFETのドレイン領域と、前記第1の駆動用MISFETのゲート電極と、前記第1の負荷用MISFETのゲート電極との間を電気的に接続し、
前記第3の導電層は、前記第1の方向と直交する第2の方向に延在し、前記第1の局所配線と前記第2の局所配線とを覆うことを特徴とする半導体集積回路装置。 - 請求項1〜5のいずれか一項に記載の半導体集積回路装置において、
前記第3の導電層は、前記第1の方向に隣接するメモリセルの前記第1の局所配線および前記第2の局所配線を覆うように構成されていることを特徴とする半導体集積回路装置。 - 請求項1〜3の何れか一項に記載の半導体集積回路装置において、前記第3の導電層は、前記第1方向と直交する第2方向に隣接するメモリセルの前記第1の局所配線および前記第2の局所配線のほぼ全域を覆うように構成されていることを特徴とする半導体集積回路装置。
- 請求項1〜5のいずれか一項に記載の半導体集積回路装置において、
前記第1の駆動用MISFETおよび前記第1の負荷用MISFETは、第1のインバータ回路を形成し、
前記第2の駆動用MISFETおよび前記第2の負荷用MISFETは、第2のインバータ回路を形成し、
前記第1および第2のインバータ回路は、互いに結合されてSRAMのフリップフロップ回路を構成し、
前記第1の駆動用MISFETと前記第2の駆動用MISFETとは、nチャネルMISFETであり、
前記第1の負荷用MISFETと前記第2の負荷用MISFETとは、pチャネルMISFETであることを特徴とする半導体集積回路装置。 - 請求項1〜3のいずれか一項に記載の半導体集積回路装置において、
前記第1の局所配線および前記第2の局所配線は、高融点金属膜または高融点金属シリサイド膜を含み、
前記第3の導電層は、前記第1の方向と直交する第2の方向に隣接するメモリセルの前記第1の局所配線および前記第2の局所配線のほぼ全域を覆うように構成されていることを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001205346A JP4024495B2 (ja) | 2001-07-05 | 2001-07-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001205346A JP4024495B2 (ja) | 2001-07-05 | 2001-07-05 | 半導体集積回路装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15316394A Division JP3426711B2 (ja) | 1994-05-27 | 1994-07-05 | 半導体集積回路装置およびその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006038775A Division JP4024813B2 (ja) | 2006-02-16 | 2006-02-16 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002083882A JP2002083882A (ja) | 2002-03-22 |
JP4024495B2 true JP4024495B2 (ja) | 2007-12-19 |
Family
ID=19041671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001205346A Expired - Lifetime JP4024495B2 (ja) | 2001-07-05 | 2001-07-05 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4024495B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4753534B2 (ja) | 2003-12-26 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
US7110281B1 (en) | 2004-06-08 | 2006-09-19 | Xilinx, Inc. | Memory cells utilizing metal-to-metal capacitors to reduce susceptibility to single event upsets |
US7684232B1 (en) | 2007-09-11 | 2010-03-23 | Xilinx, Inc. | Memory cell for storing a data bit value despite atomic radiation |
-
2001
- 2001-07-05 JP JP2001205346A patent/JP4024495B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2002083882A (ja) | 2002-03-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100344488B1 (ko) | 반도체집적회로장치 | |
US7214572B2 (en) | Semiconductor memory device and manufacturing method thereof | |
JPH0936252A (ja) | 半導体集積回路装置およびその製造方法 | |
JP2002329798A (ja) | 半導体装置 | |
JP2000058675A (ja) | 半導体集積回路装置およびその製造方法 | |
JP2003068883A (ja) | 半導体記憶装置 | |
JP2004096065A (ja) | 半導体記憶装置およびその製造方法 | |
JP2002289703A (ja) | 半導体記憶装置およびその製造方法 | |
JP3813638B2 (ja) | 半導体集積回路装置およびその製造方法 | |
JPH09260510A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH11345887A (ja) | 半導体装置およびその製造方法 | |
JP2998679B2 (ja) | 半導体記憶装置及びその製造方法 | |
JP2004103851A (ja) | スタティック型半導体記憶装置 | |
KR100377082B1 (ko) | 반도체 장치 | |
US20050230716A1 (en) | Semiconductor integrated circuit equipment and its manufacture method | |
JP3426711B2 (ja) | 半導体集積回路装置およびその製造方法 | |
JP2001358232A (ja) | 半導体記憶装置 | |
JP2658844B2 (ja) | 半導体記憶装置 | |
JP4024495B2 (ja) | 半導体集積回路装置 | |
JP3039432B2 (ja) | 半導体装置の製造方法 | |
JP3363750B2 (ja) | 半導体集積回路装置の製造方法 | |
JP4024813B2 (ja) | 半導体集積回路装置 | |
JP2000036542A (ja) | 半導体集積回路装置およびその製造方法 | |
KR20050069366A (ko) | 에스램 소자 및 그 제조방법 | |
JP2877069B2 (ja) | スタティック型半導体メモリ装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051220 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070320 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070521 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070612 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070810 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070904 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071003 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111012 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111012 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111012 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111012 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121012 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121012 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131012 Year of fee payment: 6 |
|
EXPY | Cancellation because of completion of term |