JPH11345255A - 半導体装置のレイアウト方法及び半導体装置 - Google Patents
半導体装置のレイアウト方法及び半導体装置Info
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- JPH11345255A JPH11345255A JP10150293A JP15029398A JPH11345255A JP H11345255 A JPH11345255 A JP H11345255A JP 10150293 A JP10150293 A JP 10150293A JP 15029398 A JP15029398 A JP 15029398A JP H11345255 A JPH11345255 A JP H11345255A
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Abstract
(57)【要約】
【課題】製造コストを低減できるとともに、開発・作成
期間を短縮することができる半導体装置のレイアウト方
法及び半導体装置を提供する。 【解決手段】２ピンＩ／Ｏバッファ３b1，３b2の二つの
Ｉ／Ｏ端子８ａ，８ｂは、Ｉ／Ｏバッファ３b1，３b2の
パッド６に対向する辺に沿って延設される水平側端子８
a1，８b1と、Ｉ／Ｏバッファの側辺に沿って水平側端子
８a1，８b1と直交する方向に延設される垂直側端子８a
2，８b2とから構成される。Ｉ／Ｏ−パッド間配線９ａ
は、接続されるパッド６の間隔に対応して、水平側端子
８a1，８b1と垂直側端子８a2，８b2とのいずれか一方か
らパッド６に向かって延設される。
期間を短縮することができる半導体装置のレイアウト方
法及び半導体装置を提供する。 【解決手段】２ピンＩ／Ｏバッファ３b1，３b2の二つの
Ｉ／Ｏ端子８ａ，８ｂは、Ｉ／Ｏバッファ３b1，３b2の
パッド６に対向する辺に沿って延設される水平側端子８
a1，８b1と、Ｉ／Ｏバッファの側辺に沿って水平側端子
８a1，８b1と直交する方向に延設される垂直側端子８a
2，８b2とから構成される。Ｉ／Ｏ−パッド間配線９ａ
は、接続されるパッド６の間隔に対応して、水平側端子
８a1，８b1と垂直側端子８a2，８b2とのいずれか一方か
らパッド６に向かって延設される。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｅ／Ａ（Enbedded
Array ）やＧ／Ａ（Gate Array ）等のＡＳＩＣ（Ap
plication Specific IC ）におけるＩ／Ｏ（入出力）バ
ッファ及びＩ／Ｏバッファとパッドのレイアウトに関す
るものである。
Array ）やＧ／Ａ（Gate Array ）等のＡＳＩＣ（Ap
plication Specific IC ）におけるＩ／Ｏ（入出力）バ
ッファ及びＩ／Ｏバッファとパッドのレイアウトに関す
るものである。
【０００２】近年、半導体装置においては、大規模化・
高集積化が進められるとともに、開発期間の短縮化が要
求されている。ＡＳＩＣにおいては、既成のチップフレ
ームを使用して設計を行うことにより、多様な仕様に適
合する製品を短期間に開発することが必要となってい
る。
高集積化が進められるとともに、開発期間の短縮化が要
求されている。ＡＳＩＣにおいては、既成のチップフレ
ームを使用して設計を行うことにより、多様な仕様に適
合する製品を短期間に開発することが必要となってい
る。
【０００３】
【従来の技術】Ｅ／Ａや、Ｇ／Ａ等のＡＳＩＣ（セミカ
スタムＩＣ）を用いた従来の半導体装置（以下、ＬＳ
Ｉ）１を図５及び図６に従って説明する。
スタムＩＣ）を用いた従来の半導体装置（以下、ＬＳ
Ｉ）１を図５及び図６に従って説明する。
【０００４】図５に示すように、ＬＳＩ１の既成（固定
又は汎用）チップフレーム２では、入出力（以下、Ｉ／
Ｏ）バッファ３を配置するためにチップ辺１ａと平行に
延びるＩ／Ｏ領域４と、そのＩ／Ｏ領域４に配置可能な
Ｉ／Ｏバッファ３の個数とがＩ／Ｏフレーム情報により
固定化又は汎用化されている。
又は汎用）チップフレーム２では、入出力（以下、Ｉ／
Ｏ）バッファ３を配置するためにチップ辺１ａと平行に
延びるＩ／Ｏ領域４と、そのＩ／Ｏ領域４に配置可能な
Ｉ／Ｏバッファ３の個数とがＩ／Ｏフレーム情報により
固定化又は汎用化されている。
【０００５】既成チップフレーム２では、ＬＳＩ入出力
端子（以下、パッド）６を配置するためにチップ辺１ａ
とＩ／Ｏ領域４との間で同チップ辺１ａと平行に延びる
パッド領域７と、そのパッド領域７に配置されるパッド
６の個数及び位置がパッド情報により固定化又は汎用化
されている。
端子（以下、パッド）６を配置するためにチップ辺１ａ
とＩ／Ｏ領域４との間で同チップ辺１ａと平行に延びる
パッド領域７と、そのパッド領域７に配置されるパッド
６の個数及び位置がパッド情報により固定化又は汎用化
されている。
【０００６】既成チップフレーム２では、Ｉ／Ｏバッフ
ァ３内におけるＩ／Ｏ端子８のパターンと、そのＩ／Ｏ
端子８とパッド６とを接続するＩ／Ｏ−パッド間配線９
のパターンとが配線情報により固定化又は汎用化されて
いる。尚、配線情報には、Ｉ／Ｏ端子８が、Ｉ／Ｏバッ
ファ３内においてパッド領域７側の一辺にチップ辺１ａ
に沿って形成される情報を含んでいる。又、配線情報に
は、Ｉ／Ｏ−パッド間配線９が、パッド６とＩ／Ｏ端子
８との間でチップ辺１ａに対し略垂直方向に形成される
情報を含んでいる。
ァ３内におけるＩ／Ｏ端子８のパターンと、そのＩ／Ｏ
端子８とパッド６とを接続するＩ／Ｏ−パッド間配線９
のパターンとが配線情報により固定化又は汎用化されて
いる。尚、配線情報には、Ｉ／Ｏ端子８が、Ｉ／Ｏバッ
ファ３内においてパッド領域７側の一辺にチップ辺１ａ
に沿って形成される情報を含んでいる。又、配線情報に
は、Ｉ／Ｏ−パッド間配線９が、パッド６とＩ／Ｏ端子
８との間でチップ辺１ａに対し略垂直方向に形成される
情報を含んでいる。
【０００７】上記のような既成チップフレーム２を備え
たＬＳＩ１では、上記各レイアウトが固定化又は汎用化
されるため、チップ状態での特性評価試験時に使用する
評価用ボードの固定化又は汎用化が可能となる。従っ
て、上記既成チップフレーム２を利用することは、ＬＳ
Ｉの開発コストを低減するとともに、ＬＳＩの開発・作
成期間を短縮するために有効となっている。
たＬＳＩ１では、上記各レイアウトが固定化又は汎用化
されるため、チップ状態での特性評価試験時に使用する
評価用ボードの固定化又は汎用化が可能となる。従っ
て、上記既成チップフレーム２を利用することは、ＬＳ
Ｉの開発コストを低減するとともに、ＬＳＩの開発・作
成期間を短縮するために有効となっている。
【０００８】図６は、ＬＳＩ１とＬＳＩパッケージ１１
とを組み合わせた概略図を示す。尚、図６では、チップ
辺１ａ（図中、上辺）においてのみ説明する。ＬＳＩ１
を構成する既成チップフレーム２のパッド６の数は、Ｌ
ＳＩパッケージ１１のリードフレーム１４の数より多
く、パッド６にはリードフレーム１４とワイヤボンディ
ング１５で接続されないノンコネクション（以下、Ｎ
Ｃ）パッド６ａが存在する。
とを組み合わせた概略図を示す。尚、図６では、チップ
辺１ａ（図中、上辺）においてのみ説明する。ＬＳＩ１
を構成する既成チップフレーム２のパッド６の数は、Ｌ
ＳＩパッケージ１１のリードフレーム１４の数より多
く、パッド６にはリードフレーム１４とワイヤボンディ
ング１５で接続されないノンコネクション（以下、Ｎ
Ｃ）パッド６ａが存在する。
【０００９】すなわち、既成チップフレーム２上に構成
されるパッド６の数は、チップサイズに基づいて自動的
に決定され、そのチップサイズは内部論理回路１３の回
路規模に基づいて決定される。従って、チップサイズが
大きいにも関わらず、必要とするＩ／Ｏポート数が少な
い場合には、当該チップが外部ピンの少ないパッケージ
に搭載されるため、パッド６に対しリードフレームの数
が少なくなる。
されるパッド６の数は、チップサイズに基づいて自動的
に決定され、そのチップサイズは内部論理回路１３の回
路規模に基づいて決定される。従って、チップサイズが
大きいにも関わらず、必要とするＩ／Ｏポート数が少な
い場合には、当該チップが外部ピンの少ないパッケージ
に搭載されるため、パッド６に対しリードフレームの数
が少なくなる。
【００１０】また、パッド６とリードフレーム１４のレ
イアウト上、チップ辺１ａの左右端付近において、１つ
おきのパッド６がリードフレーム１４に接続されてい
る。Ｉ／Ｏバッファ３には、Ｉ／Ｏ端子を多数備えた多
ピンＩ／Ｏバッファがある。尚、図５では、多ピンＩ／
Ｏバッファの内、２ピンＩ／Ｏバッファ３a1，３a2を示
す。
イアウト上、チップ辺１ａの左右端付近において、１つ
おきのパッド６がリードフレーム１４に接続されてい
る。Ｉ／Ｏバッファ３には、Ｉ／Ｏ端子を多数備えた多
ピンＩ／Ｏバッファがある。尚、図５では、多ピンＩ／
Ｏバッファの内、２ピンＩ／Ｏバッファ３a1，３a2を示
す。
【００１１】２ピンＩ／Ｏバッファ３a1，３a2には、配
置場所Ａ，Ｂに応じて、基本Ｉ／Ｏフレーム５を２つ分
使用した２Ｉ／Ｏフレームの２ピンＩ／Ｏバッファ３a1
や、基本Ｉ／Ｏフレーム５を３つ分使用した３Ｉ／Ｏフ
レームの２ピンＩ／Ｏバッファ３a2等がある。即ち、配
置場所Ｂにおける２ピンＩ／Ｏバッファ３a2は、そのＩ
／Ｏ端子８が前記ＮＣパッド６ａを挟んだ両パッド６に
接続されるため、基本Ｉ／Ｏフレーム５を３つ分使用し
た３Ｉ／Ｏフレームとなっている。
置場所Ａ，Ｂに応じて、基本Ｉ／Ｏフレーム５を２つ分
使用した２Ｉ／Ｏフレームの２ピンＩ／Ｏバッファ３a1
や、基本Ｉ／Ｏフレーム５を３つ分使用した３Ｉ／Ｏフ
レームの２ピンＩ／Ｏバッファ３a2等がある。即ち、配
置場所Ｂにおける２ピンＩ／Ｏバッファ３a2は、そのＩ
／Ｏ端子８が前記ＮＣパッド６ａを挟んだ両パッド６に
接続されるため、基本Ｉ／Ｏフレーム５を３つ分使用し
た３Ｉ／Ｏフレームとなっている。
【００１２】従って、２ピンＩ／Ｏバッファ３a1，３a2
は同一機能でありながら、異なる物理パターンを備えた
独立したＩ／Ｏバッファのパターンバリエーションとし
て、レイアウト装置のデータライブラリに格納されてい
る。
は同一機能でありながら、異なる物理パターンを備えた
独立したＩ／Ｏバッファのパターンバリエーションとし
て、レイアウト装置のデータライブラリに格納されてい
る。
【００１３】
【発明が解決しようとする課題】上記のように既成チッ
プフレーム２を利用したＬＳＩ１では、異なる仕様に対
応するため、同一機能の２ピンＩ／Ｏバッファ３a1，２
a2を異なる配置場所Ａ，Ｂに複数備える場合がある。
プフレーム２を利用したＬＳＩ１では、異なる仕様に対
応するため、同一機能の２ピンＩ／Ｏバッファ３a1，２
a2を異なる配置場所Ａ，Ｂに複数備える場合がある。
【００１４】しかしながら、２ピンＩ／Ｏバッファ３a
1，３a2は、配置場所Ａ，Ｂに応じて、２Ｉ／Ｏフレー
ムや３Ｉ／Ｏフレーム等の大きさが決定されてしまう。
即ち、同じ機能の２ピンＩ／Ｏバッファ３a1，３a2であ
っても、配置場所Ａ，Ｂに応じて、２Ｉ／Ｏフレームや
３Ｉ／Ｏフレーム等のバリエーションが必要となってし
まう。
1，３a2は、配置場所Ａ，Ｂに応じて、２Ｉ／Ｏフレー
ムや３Ｉ／Ｏフレーム等の大きさが決定されてしまう。
即ち、同じ機能の２ピンＩ／Ｏバッファ３a1，３a2であ
っても、配置場所Ａ，Ｂに応じて、２Ｉ／Ｏフレームや
３Ｉ／Ｏフレーム等のバリエーションが必要となってし
まう。
【００１５】従って、同一機能の２ピンＩ／Ｏバッファ
３a1，３a2をそれぞれ開発しなければならないため、そ
の開発コストが増大するとともに、その開発期間が長く
なるという問題がある。
３a1，３a2をそれぞれ開発しなければならないため、そ
の開発コストが増大するとともに、その開発期間が長く
なるという問題がある。
【００１６】又、ＬＳＩ１の作成時に使用するＣＡＤシ
ステムにおいても、同一機能の２ピンＩ／Ｏバッファ３
a1，３a2のパターンデータをそれぞれライブラリに保持
し、設計作業時にはそれらのパターンデータをその都度
ライブラリから読み出して処理する必要があるため、そ
の処理時間が長くなるという問題がある。
ステムにおいても、同一機能の２ピンＩ／Ｏバッファ３
a1，３a2のパターンデータをそれぞれライブラリに保持
し、設計作業時にはそれらのパターンデータをその都度
ライブラリから読み出して処理する必要があるため、そ
の処理時間が長くなるという問題がある。
【００１７】これらのことは、ＬＳＩ１の開発から出荷
までの製造コストを増大させるとともに、開発・作成期
間を長くする原因となっている。この発明の目的は、開
発から出荷までの製造コストを低減できるとともに、開
発・作成期間を短縮することができる半導体装置のレイ
アウト方法及び半導体装置を提供することにある。
までの製造コストを増大させるとともに、開発・作成期
間を長くする原因となっている。この発明の目的は、開
発から出荷までの製造コストを低減できるとともに、開
発・作成期間を短縮することができる半導体装置のレイ
アウト方法及び半導体装置を提供することにある。
【００１８】
【課題を解決するための手段】請求項１に記載の発明で
は、複数のパッドをレイアウトするためのパッドレイア
ウト情報と、複数のＩ／Ｏバッファをレイアウトするた
めのＩ／Ｏフレーム情報と該Ｉ／Ｏフレーム内にレイア
ウトされる入出力端子情報とから構成されるＩ／Ｏバッ
ファレイアウト情報と、前記パッドとＩ／Ｏバッファと
を接続するＩ／Ｏ−パッド間配線情報とに基づいて、前
記パッド及びＩ／Ｏバッファをレイアウトし、前記パッ
ドとＩ／Ｏバッファとの間にＩ／Ｏ−パッド間配線をレ
イアウトする半導体装置のレイアウト方法であって、前
記Ｉ／Ｏバッファレイアウト情報のうち、２ピンＩ／Ｏ
バッファの二つのＩ／Ｏ端子情報は、前記Ｉ／Ｏバッフ
ァの前記パッドに対向する辺に沿って延設される水平側
端子情報と、前記Ｉ／Ｏバッファの側辺に沿って水平側
端子と直交する方向に延設される垂直側端子情報とから
構成し、前記Ｉ／Ｏ−パッド間配線は、接続するパッド
の間隔に対応して、前記水平側端子と垂直側端子とのい
ずれか一方からパッドに向かって延設する。
は、複数のパッドをレイアウトするためのパッドレイア
ウト情報と、複数のＩ／Ｏバッファをレイアウトするた
めのＩ／Ｏフレーム情報と該Ｉ／Ｏフレーム内にレイア
ウトされる入出力端子情報とから構成されるＩ／Ｏバッ
ファレイアウト情報と、前記パッドとＩ／Ｏバッファと
を接続するＩ／Ｏ−パッド間配線情報とに基づいて、前
記パッド及びＩ／Ｏバッファをレイアウトし、前記パッ
ドとＩ／Ｏバッファとの間にＩ／Ｏ−パッド間配線をレ
イアウトする半導体装置のレイアウト方法であって、前
記Ｉ／Ｏバッファレイアウト情報のうち、２ピンＩ／Ｏ
バッファの二つのＩ／Ｏ端子情報は、前記Ｉ／Ｏバッフ
ァの前記パッドに対向する辺に沿って延設される水平側
端子情報と、前記Ｉ／Ｏバッファの側辺に沿って水平側
端子と直交する方向に延設される垂直側端子情報とから
構成し、前記Ｉ／Ｏ−パッド間配線は、接続するパッド
の間隔に対応して、前記水平側端子と垂直側端子とのい
ずれか一方からパッドに向かって延設する。
【００１９】請求項２に記載の発明では、請求項１に記
載の半導体装置のレイアウト方法において、前記２ピン
Ｉ／Ｏバッファの二つのＩ／Ｏ端子は、該２ピンＩ／Ｏ
バッファと接続されるパッドの中間線に対し線対称状に
レイアウトする。
載の半導体装置のレイアウト方法において、前記２ピン
Ｉ／Ｏバッファの二つのＩ／Ｏ端子は、該２ピンＩ／Ｏ
バッファと接続されるパッドの中間線に対し線対称状に
レイアウトする。
【００２０】請求項３に記載の発明では、請求項１に記
載の半導体装置のレイアウト方法において、前記２ピン
Ｉ／Ｏバッファの二つのＩ／Ｏ端子は、該２ピンＩ／Ｏ
バッファと接続されるパッドの中間線に対し線対称状に
レイアウトし、前記２ピンＩ／Ｏバッファから前記パッ
ドに延設するＩ／Ｏ−パッド間配線を線対称状にレイア
ウトする。
載の半導体装置のレイアウト方法において、前記２ピン
Ｉ／Ｏバッファの二つのＩ／Ｏ端子は、該２ピンＩ／Ｏ
バッファと接続されるパッドの中間線に対し線対称状に
レイアウトし、前記２ピンＩ／Ｏバッファから前記パッ
ドに延設するＩ／Ｏ−パッド間配線を線対称状にレイア
ウトする。
【００２１】請求項４に記載の発明では、請求項２乃至
３のいずれかに記載の半導体装置のレイアウト方法にお
いて、前記Ｉ／Ｏ−パッド間配線は、前記垂直側端子か
ら水平方向に延設し、さらに垂直方向に延設して、前記
パッドに接続する。
３のいずれかに記載の半導体装置のレイアウト方法にお
いて、前記Ｉ／Ｏ−パッド間配線は、前記垂直側端子か
ら水平方向に延設し、さらに垂直方向に延設して、前記
パッドに接続する。
【００２２】請求項５に記載の発明では、請求項２乃至
３のいずれかに記載の半導体装置のレイアウト方法にお
いて、前記Ｉ／Ｏ−パッド間配線は、前記垂直側端子か
ら水平方向に延設し、さらに任意の傾斜角をもって延設
して、前記パッドに接続する。
３のいずれかに記載の半導体装置のレイアウト方法にお
いて、前記Ｉ／Ｏ−パッド間配線は、前記垂直側端子か
ら水平方向に延設し、さらに任意の傾斜角をもって延設
して、前記パッドに接続する。
【００２３】請求項６に記載の発明では、請求項１乃至
５のいずれかに記載の半導体装置のレイアウト方法にお
いて、前記２ピンＩ／Ｏバッファは、基本Ｉ／Ｏフレー
ムの２倍の大きさでレイアウトする。
５のいずれかに記載の半導体装置のレイアウト方法にお
いて、前記２ピンＩ／Ｏバッファは、基本Ｉ／Ｏフレー
ムの２倍の大きさでレイアウトする。
【００２４】請求項７に記載の発明では、複数のパッド
と、複数のＩ／ＯバッファをレイアウトするためのＩ／
Ｏフレームと、前記Ｉ／Ｏフレーム内にレイアウトされ
る入出力端子と、前記パッドと前記入出力端子とを接続
するＩ／Ｏ−パッド間配線とを備えた半導体装置であっ
て、２ピンＩ／Ｏバッファの二つのＩ／Ｏ端子は、前記
Ｉ／Ｏバッファの前記パッドに対向する辺に沿って延設
される水平側端子と、前記Ｉ／Ｏバッファの側辺に沿っ
て水平側端子と直交する方向に延設される垂直側端子と
から構成し、前記Ｉ／Ｏ−パッド間配線は、接続するパ
ッドの間隔に対応して、前記水平側端子と垂直側端子と
のいずれか一方からパッドに向かって延設する。
と、複数のＩ／ＯバッファをレイアウトするためのＩ／
Ｏフレームと、前記Ｉ／Ｏフレーム内にレイアウトされ
る入出力端子と、前記パッドと前記入出力端子とを接続
するＩ／Ｏ−パッド間配線とを備えた半導体装置であっ
て、２ピンＩ／Ｏバッファの二つのＩ／Ｏ端子は、前記
Ｉ／Ｏバッファの前記パッドに対向する辺に沿って延設
される水平側端子と、前記Ｉ／Ｏバッファの側辺に沿っ
て水平側端子と直交する方向に延設される垂直側端子と
から構成し、前記Ｉ／Ｏ−パッド間配線は、接続するパ
ッドの間隔に対応して、前記水平側端子と垂直側端子と
のいずれか一方からパッドに向かって延設する。
【００２５】請求項８に記載の発明では、請求項７に記
載の半導体装置において、前記２ピンＩ／Ｏバッファの
二つのＩ／Ｏ端子は、該２ピンＩ／Ｏバッファと接続さ
れるパッドの中間線に対し線対称状にレイアウトし、前
記Ｉ／Ｏ−パッド間配線は、前記中間線に対し線対称状
にレイアウトするとともに、前記垂直側端子から水平方
向に延設し、さらに垂直方向に延設して、前記パッドに
接続する。
載の半導体装置において、前記２ピンＩ／Ｏバッファの
二つのＩ／Ｏ端子は、該２ピンＩ／Ｏバッファと接続さ
れるパッドの中間線に対し線対称状にレイアウトし、前
記Ｉ／Ｏ−パッド間配線は、前記中間線に対し線対称状
にレイアウトするとともに、前記垂直側端子から水平方
向に延設し、さらに垂直方向に延設して、前記パッドに
接続する。
【００２６】請求項９に記載の発明では、請求項７に記
載の半導体装置において、前記２ピンＩ／Ｏバッファの
二つのＩ／Ｏ端子は、該２ピンＩ／Ｏバッファと接続さ
れるパッドの中間線に対し線対称状にレイアウトし、前
記Ｉ／Ｏ−パッド間配線は、前記中間線に対し線対称状
にレイアウトするとともに、前記垂直側端子から水平方
向に延設し、さらに任意の傾斜角をもって延設して、前
記パッドに接続する。
載の半導体装置において、前記２ピンＩ／Ｏバッファの
二つのＩ／Ｏ端子は、該２ピンＩ／Ｏバッファと接続さ
れるパッドの中間線に対し線対称状にレイアウトし、前
記Ｉ／Ｏ−パッド間配線は、前記中間線に対し線対称状
にレイアウトするとともに、前記垂直側端子から水平方
向に延設し、さらに任意の傾斜角をもって延設して、前
記パッドに接続する。
【００２７】（作用）請求項１及び７に記載の発明によ
れば、２ピンＩ／Ｏバッファの二つのＩ／Ｏ端子は、前
記Ｉ／Ｏバッファの前記パッドに対向する辺に沿って延
設される水平側端子と、前記Ｉ／Ｏバッファの側辺に沿
って水平側端子と直交する方向に延設される垂直側端子
とから構成され、前記Ｉ／Ｏ−パッド間配線は、接続す
るパッドの間隔に対応して、前記水平側端子と垂直側端
子とのいずれか一方からパッドに向かって延設される。
従って、水平側端子とパッドとが相対向していない場合
でも、Ｉ／Ｏ−パッド間配線を垂直側端子からパッドに
向かって延設すれば、Ｉ／Ｏ端子とパッドとを容易に接
続することができる。すなわち、二つのＩ／Ｏ端子が接
続されるパッドの間隔に関係なく、配線パターンを変更
するだけで容易に接続することができる。その結果、同
一機能２ピンＩ／Ｏバッファを同一チップフレーム上に
設ける場合等、配置場所に応じて同一機能２ピンＩ／Ｏ
バッファを複数種類開発する必要がない。
れば、２ピンＩ／Ｏバッファの二つのＩ／Ｏ端子は、前
記Ｉ／Ｏバッファの前記パッドに対向する辺に沿って延
設される水平側端子と、前記Ｉ／Ｏバッファの側辺に沿
って水平側端子と直交する方向に延設される垂直側端子
とから構成され、前記Ｉ／Ｏ−パッド間配線は、接続す
るパッドの間隔に対応して、前記水平側端子と垂直側端
子とのいずれか一方からパッドに向かって延設される。
従って、水平側端子とパッドとが相対向していない場合
でも、Ｉ／Ｏ−パッド間配線を垂直側端子からパッドに
向かって延設すれば、Ｉ／Ｏ端子とパッドとを容易に接
続することができる。すなわち、二つのＩ／Ｏ端子が接
続されるパッドの間隔に関係なく、配線パターンを変更
するだけで容易に接続することができる。その結果、同
一機能２ピンＩ／Ｏバッファを同一チップフレーム上に
設ける場合等、配置場所に応じて同一機能２ピンＩ／Ｏ
バッファを複数種類開発する必要がない。
【００２８】請求項２に記載の発明によれば、２ピンＩ
／Ｏバッファの二つのＩ／Ｏ端子は、該２ピンＩ／Ｏバ
ッファと接続されるパッドの中間線に対し線対称状にレ
イアウトされる。従って、二つのＩ／Ｏ端子と２つのパ
ッドとを同様（線対称）のＩ／Ｏ−パッド間配線情報を
用いて容易に接続することができるとともに、それらの
配線負荷を同一とすることができる。
／Ｏバッファの二つのＩ／Ｏ端子は、該２ピンＩ／Ｏバ
ッファと接続されるパッドの中間線に対し線対称状にレ
イアウトされる。従って、二つのＩ／Ｏ端子と２つのパ
ッドとを同様（線対称）のＩ／Ｏ−パッド間配線情報を
用いて容易に接続することができるとともに、それらの
配線負荷を同一とすることができる。
【００２９】請求項３に記載の発明によれば、２ピンＩ
／Ｏバッファの二つのＩ／Ｏ端子は、該２ピンＩ／Ｏバ
ッファと接続されるパッドの中間線に対し線対称状にレ
イアウトされ、前記２ピンＩ／Ｏバッファから前記パッ
ドに延設するＩ／Ｏ−パッド間配線は線対称状にレイア
ウトされる。従って、両Ｉ／Ｏ−パッド間配線の配線負
荷が同一となる。
／Ｏバッファの二つのＩ／Ｏ端子は、該２ピンＩ／Ｏバ
ッファと接続されるパッドの中間線に対し線対称状にレ
イアウトされ、前記２ピンＩ／Ｏバッファから前記パッ
ドに延設するＩ／Ｏ−パッド間配線は線対称状にレイア
ウトされる。従って、両Ｉ／Ｏ−パッド間配線の配線負
荷が同一となる。
【００３０】請求項４に記載の発明によれば、Ｉ／Ｏ−
パッド間配線は、前記垂直側端子から水平方向に延設さ
れ、さらに垂直方向に延設されて、前記パッドに接続さ
れる。
パッド間配線は、前記垂直側端子から水平方向に延設さ
れ、さらに垂直方向に延設されて、前記パッドに接続さ
れる。
【００３１】請求項５に記載の発明によれば、Ｉ／Ｏ−
パッド間配線は、前記垂直側端子から水平方向に延設さ
れ、さらに任意の傾斜角をもって延設されて、前記パッ
ドに接続される。
パッド間配線は、前記垂直側端子から水平方向に延設さ
れ、さらに任意の傾斜角をもって延設されて、前記パッ
ドに接続される。
【００３２】請求項６に記載の発明によれば、前記２ピ
ンＩ／Ｏバッファは、基本Ｉ／Ｏフレームの２倍の大き
さでレイアウトされる。従って、同一機能２ピンＩ／Ｏ
バッファは必要最小限の大きさで形成される。
ンＩ／Ｏバッファは、基本Ｉ／Ｏフレームの２倍の大き
さでレイアウトされる。従って、同一機能２ピンＩ／Ｏ
バッファは必要最小限の大きさで形成される。
【００３３】請求項８に記載の発明によれば、２ピンＩ
／Ｏバッファの二つのＩ／Ｏ端子は、該２ピンＩ／Ｏバ
ッファと接続されるパッドの中間線に対し線対称状にレ
イアウトされる。Ｉ／Ｏ−パッド間配線は、前記中間線
に対し線対称状にレイアウトされるとともに、前記垂直
側端子から水平方向に延設され、さらに垂直方向に延設
されて、前記パッドに接続される。従って、両Ｉ／Ｏ−
パッド間配線の配線負荷が同一となる。
／Ｏバッファの二つのＩ／Ｏ端子は、該２ピンＩ／Ｏバ
ッファと接続されるパッドの中間線に対し線対称状にレ
イアウトされる。Ｉ／Ｏ−パッド間配線は、前記中間線
に対し線対称状にレイアウトされるとともに、前記垂直
側端子から水平方向に延設され、さらに垂直方向に延設
されて、前記パッドに接続される。従って、両Ｉ／Ｏ−
パッド間配線の配線負荷が同一となる。
【００３４】請求項９に記載の発明によれば、２ピンＩ
／Ｏバッファの二つのＩ／Ｏ端子は、該２ピンＩ／Ｏバ
ッファと接続されるパッドの中間線に対し線対称状にレ
イアウトされる。Ｉ／Ｏ−パッド間配線は、前記中間線
に対し線対称状にレイアウトされるとともに、前記垂直
側端子から水平方向に延設され、さらに任意の傾斜角を
もって延設されて、前記パッドに接続される。従って、
両Ｉ／Ｏ−パッド間配線の配線負荷が同一となる。
／Ｏバッファの二つのＩ／Ｏ端子は、該２ピンＩ／Ｏバ
ッファと接続されるパッドの中間線に対し線対称状にレ
イアウトされる。Ｉ／Ｏ−パッド間配線は、前記中間線
に対し線対称状にレイアウトされるとともに、前記垂直
側端子から水平方向に延設され、さらに任意の傾斜角を
もって延設されて、前記パッドに接続される。従って、
両Ｉ／Ｏ−パッド間配線の配線負荷が同一となる。
【００３５】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図４に従って説明する。図１は、Ｅ／
Ａ、Ｇ／Ａ等のＬＳＩ２１及びＬＳＩパッケージ２２の
要部概略図である。尚、前記従来技術と同様の部分につ
いては、同様の符号を付して説明する。
の形態を図１〜図４に従って説明する。図１は、Ｅ／
Ａ、Ｇ／Ａ等のＬＳＩ２１及びＬＳＩパッケージ２２の
要部概略図である。尚、前記従来技術と同様の部分につ
いては、同様の符号を付して説明する。
【００３６】図１に示すように、既成チップフレーム２
３では、Ｉ／Ｏ領域４と、そのＩ／Ｏ領域４に配置可能
なＩ／Ｏバッファ３の個数とがＩ／Ｏフレーム情報によ
り固定化又は汎用化されている。
３では、Ｉ／Ｏ領域４と、そのＩ／Ｏ領域４に配置可能
なＩ／Ｏバッファ３の個数とがＩ／Ｏフレーム情報によ
り固定化又は汎用化されている。
【００３７】既成チップフレーム２３では、チップ辺２
１ａとＩ／Ｏ領域４との間のパッド領域７と、そのパッ
ド領域７に等間隔に配置されるパッド６の個数及び位置
がパッド情報により固定化又は汎用化されている。
１ａとＩ／Ｏ領域４との間のパッド領域７と、そのパッ
ド領域７に等間隔に配置されるパッド６の個数及び位置
がパッド情報により固定化又は汎用化されている。
【００３８】既成チップフレーム２３では、Ｉ／Ｏバッ
ファ３，３b1，３b2内に設けられるＩ／Ｏ端子８，８
ａ，８ｂのパターンと、そのＩ／Ｏ端子８，８ａ，８ｂ
とパッド６とを配線するＩ／Ｏ−パッド間配線９，９ａ
のパターンとが配線情報により固定化又は汎用化されて
いる。
ファ３，３b1，３b2内に設けられるＩ／Ｏ端子８，８
ａ，８ｂのパターンと、そのＩ／Ｏ端子８，８ａ，８ｂ
とパッド６とを配線するＩ／Ｏ−パッド間配線９，９ａ
のパターンとが配線情報により固定化又は汎用化されて
いる。
【００３９】ここで、前記配線情報に含まれるＩ／Ｏ端
子８，８ａ，８ｂの位置及び形状について説明する。配
線情報に含まれるＩ／Ｏ端子８，８ａ，８ｂの位置及び
形状は、配置されるＩ／Ｏバッファ３，３b1，３b2が１
ピンＩ／Ｏバッファ３か、多ピンＩ／Ｏバッファ３b1，
３b2かで異なる。
子８，８ａ，８ｂの位置及び形状について説明する。配
線情報に含まれるＩ／Ｏ端子８，８ａ，８ｂの位置及び
形状は、配置されるＩ／Ｏバッファ３，３b1，３b2が１
ピンＩ／Ｏバッファ３か、多ピンＩ／Ｏバッファ３b1，
３b2かで異なる。
【００４０】詳述すると、１ピンＩ／Ｏバッファ３の場
合のＩ／Ｏ端子８は、パッド領域７側の一辺にチップ辺
２１ａと平行に形成される。図２，図３に示すように、
２ピンＩ／Ｏバッファ３b1，３b2の２つのＩ／Ｏ端子８
ａ，８ｂは、配置場所Ａ，Ｂに関わらず、前記基本Ｉ／
Ｏフレーム５を２つ分使用した２Ｉ／Ｏフレーム内に形
成される。
合のＩ／Ｏ端子８は、パッド領域７側の一辺にチップ辺
２１ａと平行に形成される。図２，図３に示すように、
２ピンＩ／Ｏバッファ３b1，３b2の２つのＩ／Ｏ端子８
ａ，８ｂは、配置場所Ａ，Ｂに関わらず、前記基本Ｉ／
Ｏフレーム５を２つ分使用した２Ｉ／Ｏフレーム内に形
成される。
【００４１】２つのＩ／Ｏ端子８ａ，８ｂは、パッド領
域７側の一辺にチップ辺２１ａと平行に延びて形成され
る水平側端子８a1，８b1と、両側辺にチップ辺２１ａに
対し垂直方向に形成される垂直側端子８a2，８b2とから
構成される。水平側端子８a1，８b1と垂直側端子８a2，
８b2とは、それぞれ接続され、２ピンＩ／Ｏバッファ３
b1，３b2の中心線に対し、線対称状に形成される。
域７側の一辺にチップ辺２１ａと平行に延びて形成され
る水平側端子８a1，８b1と、両側辺にチップ辺２１ａに
対し垂直方向に形成される垂直側端子８a2，８b2とから
構成される。水平側端子８a1，８b1と垂直側端子８a2，
８b2とは、それぞれ接続され、２ピンＩ／Ｏバッファ３
b1，３b2の中心線に対し、線対称状に形成される。
【００４２】前記配線情報に含まれるＩ／Ｏ−パッド間
配線９，９ａの形状について説明する。配線情報に含ま
れるＩ／Ｏ−パッド間配線９，９ａの形状は、Ｉ／Ｏ端
子８，８ａ，８ｂと配線されるパッド６の位置に応じて
異なる。
配線９，９ａの形状について説明する。配線情報に含ま
れるＩ／Ｏ−パッド間配線９，９ａの形状は、Ｉ／Ｏ端
子８，８ａ，８ｂと配線されるパッド６の位置に応じて
異なる。
【００４３】詳述すると、接続されるパッド６と前記Ｉ
／Ｏ端子８，８a1，８b1の中心線が一致する場合には、
Ｉ／Ｏ−パッド間配線９は、Ｉ／Ｏ端子８，８a1，８b1
とパッド６との間で垂直方向に形成される。
／Ｏ端子８，８a1，８b1の中心線が一致する場合には、
Ｉ／Ｏ−パッド間配線９は、Ｉ／Ｏ端子８，８a1，８b1
とパッド６との間で垂直方向に形成される。
【００４４】接続されるパッド６とＩ／Ｏ端子８，８a
1，８b1の中心線が一致しない場合には、Ｉ／Ｏ−パッ
ド間配線９ａは、Ｉ／Ｏ端子８ａ，８ｂの垂直側端子８
a2，８b2から水平方向に引き出され、さらにパッド６に
向かって垂直方向に延設される。そして、Ｉ／Ｏ−パッ
ド間配線９ａは、Ｉ／Ｏバッファ３b2の中心線に対し線
対称状に形成される。
1，８b1の中心線が一致しない場合には、Ｉ／Ｏ−パッ
ド間配線９ａは、Ｉ／Ｏ端子８ａ，８ｂの垂直側端子８
a2，８b2から水平方向に引き出され、さらにパッド６に
向かって垂直方向に延設される。そして、Ｉ／Ｏ−パッ
ド間配線９ａは、Ｉ／Ｏバッファ３b2の中心線に対し線
対称状に形成される。
【００４５】図３においては、前記パッド情報によりパ
ッド６が等間隔に配置されている。従って、２つのＩ／
Ｏ端子８ａ，８ｂが接続される両パッド６の間にノンコ
ネクション（以下、ＮＣ）パッド６ａが存在する場合、
Ｉ／Ｏ−パッド間配線９ａは、垂直側端子８a2，８b2か
らパッド６に向かって垂直方向に延設される。
ッド６が等間隔に配置されている。従って、２つのＩ／
Ｏ端子８ａ，８ｂが接続される両パッド６の間にノンコ
ネクション（以下、ＮＣ）パッド６ａが存在する場合、
Ｉ／Ｏ−パッド間配線９ａは、垂直側端子８a2，８b2か
らパッド６に向かって垂直方向に延設される。
【００４６】図４に示すように、パッド６が不等間隔に
配置される既成チップフレーム２４において、配置場所
Ｃでは２ピンＩ／Ｏバッファ３b3のＩ／Ｏ端子８ａ，８
ｂが接続される両パッド６の間にＮＣパッド６ａが２個
介在している。このような場合には、Ｉ／Ｏ−パッド間
配線９ａは垂直側端子８a2，８b2からまず水平方向に延
設され、さらに垂直方向に延設されてパッド６に接続さ
れる。そして、２ピンＩ／Ｏバッファ３b3は、その中心
線がＩ／Ｏ−パッド間配線９ａが接続されるパッド６の
中間線Ｌに一致するように配置され、両配線９ａは線対
称状に形成される。
配置される既成チップフレーム２４において、配置場所
Ｃでは２ピンＩ／Ｏバッファ３b3のＩ／Ｏ端子８ａ，８
ｂが接続される両パッド６の間にＮＣパッド６ａが２個
介在している。このような場合には、Ｉ／Ｏ−パッド間
配線９ａは垂直側端子８a2，８b2からまず水平方向に延
設され、さらに垂直方向に延設されてパッド６に接続さ
れる。そして、２ピンＩ／Ｏバッファ３b3は、その中心
線がＩ／Ｏ−パッド間配線９ａが接続されるパッド６の
中間線Ｌに一致するように配置され、両配線９ａは線対
称状に形成される。
【００４７】また、配置場所Ｄでは、Ｉ／Ｏ−パッド間
配線９ｂは垂直側端子８a2，８b2からまず水平方向に延
設され、さらに任意の傾斜角をもってパッド６に向かっ
て延設される。そして、２ピンＩ／Ｏバッファ３b3は、
その中心線がＩ／Ｏ−パッド間配線９ｂが接続されるパ
ッド６の中間線Ｌに一致するように配置され、両配線９
ａは線対称状に形成される。
配線９ｂは垂直側端子８a2，８b2からまず水平方向に延
設され、さらに任意の傾斜角をもってパッド６に向かっ
て延設される。そして、２ピンＩ／Ｏバッファ３b3は、
その中心線がＩ／Ｏ−パッド間配線９ｂが接続されるパ
ッド６の中間線Ｌに一致するように配置され、両配線９
ａは線対称状に形成される。
【００４８】上記のようなレイアウト処理は、レイアウ
ト装置のデータライブラリに格納されている上記各種情
報にに基づいて、そのレイアウト装置により自動的に行
われる。
ト装置のデータライブラリに格納されている上記各種情
報にに基づいて、そのレイアウト装置により自動的に行
われる。
【００４９】上記のようなレイアウト処理では、次に示
す作用効果を得ることができる。 （１）上記各レイアウトが固定化又は汎用化されるた
め、チップ状態での特性評価試験時に使用する評価用ボ
ードの固定化又は汎用化が可能となる。従って、ＬＳＩ
２１の開発コストが低減されるとともに、ＬＳＩ２１の
開発・作成期間が短縮される。 （２）２ピンＩ／Ｏバッファ３b1〜３b4のＩ／Ｏ端子８
ａ，８ｂは、２ピンＩ／Ｏバッファ３b1〜３b4の両側辺
に沿って形成される垂直側端子８a2，８b2を備えてい
る。従って、Ｉ／Ｏ端子８ａ，８ｂからパッド６までの
配線自由度が広い。即ち、Ｉ／Ｏ端子８ａ，８ｂが接続
される両パッド６の間にＮＣパッド６ａが介在していて
も、２Ｉ／Ｏフレーム内に形成されるＩ／Ｏ端子８ａ，
８ｂと該両パッド６とを容易に接続することができる。
その結果、同一機能の２ピンＩ／Ｏバッファ３b1〜３b4
を、配置場所Ａ，Ｂ，Ｃ，Ｄに関係なく、２Ｉ／Ｏフレ
ーム内に形成することが可能となり、同一機能の２ピン
Ｉ／Ｏバッファ３b1〜３b4を複数種類開発する必要がな
くなる。よって、ＬＳＩ２１の開発コストがさらに低減
されるとともに、ＬＳＩ２１の開発期間がさらに短縮さ
れる。 （３）又、ＬＳＩ２１のレイアウト作業時に使用するＣ
ＡＤシステムにおいても、同一機能の２ピンＩ／Ｏバッ
ファ３b1〜３b4のパターンデータは一種類のみをライブ
ラリに保持すればよい。従って、そのパターンデータを
使用したレイアウト処理時間を短縮することができる。 （４）Ｉ／Ｏ端子８ａ，８ｂとパッド６を接続するＩ／
Ｏ−パッド間配線９，９ａ，９ｂは線対称状に形成され
るため、Ｉ／Ｏ端子８ａ，８ｂとパッド６間の配線負荷
を同一とすることができる。
す作用効果を得ることができる。 （１）上記各レイアウトが固定化又は汎用化されるた
め、チップ状態での特性評価試験時に使用する評価用ボ
ードの固定化又は汎用化が可能となる。従って、ＬＳＩ
２１の開発コストが低減されるとともに、ＬＳＩ２１の
開発・作成期間が短縮される。 （２）２ピンＩ／Ｏバッファ３b1〜３b4のＩ／Ｏ端子８
ａ，８ｂは、２ピンＩ／Ｏバッファ３b1〜３b4の両側辺
に沿って形成される垂直側端子８a2，８b2を備えてい
る。従って、Ｉ／Ｏ端子８ａ，８ｂからパッド６までの
配線自由度が広い。即ち、Ｉ／Ｏ端子８ａ，８ｂが接続
される両パッド６の間にＮＣパッド６ａが介在していて
も、２Ｉ／Ｏフレーム内に形成されるＩ／Ｏ端子８ａ，
８ｂと該両パッド６とを容易に接続することができる。
その結果、同一機能の２ピンＩ／Ｏバッファ３b1〜３b4
を、配置場所Ａ，Ｂ，Ｃ，Ｄに関係なく、２Ｉ／Ｏフレ
ーム内に形成することが可能となり、同一機能の２ピン
Ｉ／Ｏバッファ３b1〜３b4を複数種類開発する必要がな
くなる。よって、ＬＳＩ２１の開発コストがさらに低減
されるとともに、ＬＳＩ２１の開発期間がさらに短縮さ
れる。 （３）又、ＬＳＩ２１のレイアウト作業時に使用するＣ
ＡＤシステムにおいても、同一機能の２ピンＩ／Ｏバッ
ファ３b1〜３b4のパターンデータは一種類のみをライブ
ラリに保持すればよい。従って、そのパターンデータを
使用したレイアウト処理時間を短縮することができる。 （４）Ｉ／Ｏ端子８ａ，８ｂとパッド６を接続するＩ／
Ｏ−パッド間配線９，９ａ，９ｂは線対称状に形成され
るため、Ｉ／Ｏ端子８ａ，８ｂとパッド６間の配線負荷
を同一とすることができる。
【００５０】
【発明の効果】以上詳述したように、製造コストを低減
できるとともに、開発・作成期間を短縮することができ
る半導体装置のレイアウト方法及び半導体装置を提供す
ることができる。
できるとともに、開発・作成期間を短縮することができ
る半導体装置のレイアウト方法及び半導体装置を提供す
ることができる。
【図１】一実施の形態を示す概略図。
【図２】一実施の形態のＩ／Ｏ端子を示す説明図。
【図３】一実施の形態のＩ／Ｏ端子とパッド間の配線を
示す説明図。
示す説明図。
【図４】一実施の形態を示す概略図。
【図５】従来例を示す概略図。
【図６】従来の既成チップフレームによるレイアウトを
示す概略図。
示す概略図。
３ １ピンＩ／Ｏバッファ ４ Ｉ／Ｏフレーム（Ｉ／Ｏ領域） ６ パッド ８ １ピンＩ／ＯバッファのＩ／Ｏ端子 ９，９ａ Ｉ／Ｏ−パッド間配線 ３b1〜３b4 ２ピンＩ／Ｏバッファ ８ａ，８ｂ ２ピンＩ／Ｏバッファの二つのＩ／Ｏ端
子 ８a1，８b1 水平側端子 ８a2，８b2 垂直側端子
子 ８a1，８b1 水平側端子 ８a2，８b2 垂直側端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 恒任 康司 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 筬島 亨 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内
Claims (9)
- 【請求項１】 複数のパッドをレイアウトするためのパ
ッドレイアウト情報と、 複数のＩ／ＯバッファをレイアウトするためのＩ／Ｏフ
レーム情報と該Ｉ／Ｏフレーム内にレイアウトされる入
出力端子情報とから構成されるＩ／Ｏバッファレイアウ
ト情報と、 前記パッドとＩ／Ｏバッファとを接続するＩ／Ｏ−パッ
ド間配線情報とに基づいて、前記パッド及びＩ／Ｏバッ
ファをレイアウトし、前記パッドとＩ／Ｏバッファとの
間にＩ／Ｏ−パッド間配線をレイアウトする半導体装置
のレイアウト方法であって、 前記Ｉ／Ｏバッファレイアウト情報のうち、２ピンＩ／
Ｏバッファの二つのＩ／Ｏ端子情報は、前記Ｉ／Ｏバッ
ファの前記パッドに対向する辺に沿って延設される水平
側端子情報と、前記Ｉ／Ｏバッファの側辺に沿って水平
側端子と直交する方向に延設される垂直側端子情報とか
ら構成し、 前記Ｉ／Ｏ−パッド間配線は、接続するパッドの間隔に
対応して、前記水平側端子と垂直側端子とのいずれか一
方からパッドに向かって延設することを特徴とする半導
体装置のレイアウト方法。 - 【請求項２】 前記２ピンＩ／Ｏバッファの二つのＩ／
Ｏ端子は、該２ピンＩ／Ｏバッファと接続されるパッド
の中間線に対し線対称状にレイアウトしたことを特徴と
する請求項１記載の半導体装置のレイアウト方法。 - 【請求項３】 前記２ピンＩ／Ｏバッファの二つのＩ／
Ｏ端子は、該２ピンＩ／Ｏバッファと接続されるパッド
の中間線に対し線対称状にレイアウトし、前記２ピンＩ
／Ｏバッファから前記パッドに延設するＩ／Ｏ−パッド
間配線を線対称状にレイアウトすることを特徴とする請
求項１記載の半導体装置のレイアウト方法。 - 【請求項４】 前記Ｉ／Ｏ−パッド間配線は、前記垂直
側端子から水平方向に延設し、さらに垂直方向に延設し
て、前記パッドに接続することを特徴とする請求項２乃
至３のいずれかに記載の半導体装置のレイアウト方法。 - 【請求項５】 前記Ｉ／Ｏ−パッド間配線は、前記垂直
側端子から水平方向に延設し、さらに任意の傾斜角をも
って延設して、前記パッドに接続することを特徴とする
請求項２乃至３のいずれかに記載の半導体装置のレイア
ウト方法。 - 【請求項６】 前記２ピンＩ／Ｏバッファは、基本Ｉ／
Ｏフレームの２倍の大きさでレイアウトすることを特徴
とする請求項１乃至５のいずれかに記載の半導体装置の
レイアウト方法。 - 【請求項７】 複数のパッドと、 複数のＩ／ＯバッファをレイアウトするためのＩ／Ｏフ
レームと、 前記Ｉ／Ｏフレーム内にレイアウトされる入出力端子
と、 前記パッドと前記入出力端子とを接続するＩ／Ｏ−パッ
ド間配線とを備えた半導体装置であって、 ２ピンＩ／Ｏバッファの二つのＩ／Ｏ端子は、前記Ｉ／
Ｏバッファの前記パッドに対向する辺に沿って延設され
る水平側端子と、前記Ｉ／Ｏバッファの側辺に沿って水
平側端子と直交する方向に延設される垂直側端子とから
構成し、 前記Ｉ／Ｏ−パッド間配線は、接続するパッドの間隔に
対応して、前記水平側端子と垂直側端子とのいずれか一
方からパッドに向かって延設することを特徴とする半導
体装置。 - 【請求項８】 前記２ピンＩ／Ｏバッファの二つのＩ／
Ｏ端子は、該２ピンＩ／Ｏバッファと接続されるパッド
の中間線に対し線対称状にレイアウトし、 前記Ｉ／Ｏ−パッド間配線は、前記中間線に対し線対称
状にレイアウトするとともに、前記垂直側端子から水平
方向に延設し、さらに垂直方向に延設して、前記パッド
に接続することを特徴とする請求項７に記載の半導体装
置。 - 【請求項９】 前記２ピンＩ／Ｏバッファの二つのＩ／
Ｏ端子は、該２ピンＩ／Ｏバッファと接続されるパッド
の中間線に対し線対称状にレイアウトし、 前記Ｉ／Ｏ−パッド間配線は、前記中間線に対し線対称
状にレイアウトするとともに、前記垂直側端子から水平
方向に延設し、さらに任意の傾斜角をもって延設して、
前記パッドに接続することを特徴とする請求項７に記載
の半導体装置。
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| JP15029398A JP3971025B2 (ja) | 1998-05-29 | 1998-05-29 | 半導体装置及び半導体装置のレイアウト方法 |
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|---|---|---|---|
| JP15029398A JP3971025B2 (ja) | 1998-05-29 | 1998-05-29 | 半導体装置及び半導体装置のレイアウト方法 |
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