JPH09181183A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH09181183A JPH09181183A JP7336400A JP33640095A JPH09181183A JP H09181183 A JPH09181183 A JP H09181183A JP 7336400 A JP7336400 A JP 7336400A JP 33640095 A JP33640095 A JP 33640095A JP H09181183 A JPH09181183 A JP H09181183A
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- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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Abstract
(57)【要約】
【課題】 チップ周辺部のレイアウトを工夫してチップ
とパッケージの組み合わせに自在性を持たせる。 【解決手段】 チップ周辺部にＩ／Ｏ領域とパッド領域
とを有する半導体集積回路装置において、前記Ｉ／Ｏ領
域とパッド領域との間に配線領域を形成するとともに、
該配線領域にチップの辺と平行な第１配線群を形成し、
かつ、該第１配線群と各Ｉ／Ｏから延びる第２配線群と
の間及び該第１配線群と各パッドから延びる第３配線群
との間を選択的に接続する。
とパッケージの組み合わせに自在性を持たせる。 【解決手段】 チップ周辺部にＩ／Ｏ領域とパッド領域
とを有する半導体集積回路装置において、前記Ｉ／Ｏ領
域とパッド領域との間に配線領域を形成するとともに、
該配線領域にチップの辺と平行な第１配線群を形成し、
かつ、該第１配線群と各Ｉ／Ｏから延びる第２配線群と
の間及び該第１配線群と各パッドから延びる第３配線群
との間を選択的に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置（以下「ＬＳＩ」と略すこともある）に関し、特に、
チップ周辺部にＩ／Ｏ領域とパッド領域とを有するＬＳ
Ｉに関する。
置（以下「ＬＳＩ」と略すこともある）に関し、特に、
チップ周辺部にＩ／Ｏ領域とパッド領域とを有するＬＳ
Ｉに関する。
【０００２】
【従来の技術】図４はこの種のＬＳＩの概略平面図であ
り、１はチップである。チップ１の周辺部には、多数の
パッド２を有するパッド領域３と多数のＩ／Ｏ（入出力
バッファ）４を有するＩ／Ｏ領域５とが設けられ、隣り
合うパッドとＩ／Ｏ（例えばパッド２ａとＩ／Ｏ４ａ）
との間が図示を略した配線で接続されているとともに、
パッド２とパッケージ７の端子８との間が直径２０〜３
０μｍ程度の金細線（ワイヤ）９によって接続されてい
る。
り、１はチップである。チップ１の周辺部には、多数の
パッド２を有するパッド領域３と多数のＩ／Ｏ（入出力
バッファ）４を有するＩ／Ｏ領域５とが設けられ、隣り
合うパッドとＩ／Ｏ（例えばパッド２ａとＩ／Ｏ４ａ）
との間が図示を略した配線で接続されているとともに、
パッド２とパッケージ７の端子８との間が直径２０〜３
０μｍ程度の金細線（ワイヤ）９によって接続されてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体集積回路装置にあっては、Ｉ／Ｏ４の並び
順と端子８の並び順が一対一に対応していたため、チッ
プ１とパッケージ７の組み合わせに自在性がなく、例え
ば、同一機能のチップであっても、端子配置の異なるパ
ッケージに適用する場合には、少なくともＩ／Ｏ領域の
大幅な設計変更を必要とするという問題点があった。
従来の半導体集積回路装置にあっては、Ｉ／Ｏ４の並び
順と端子８の並び順が一対一に対応していたため、チッ
プ１とパッケージ７の組み合わせに自在性がなく、例え
ば、同一機能のチップであっても、端子配置の異なるパ
ッケージに適用する場合には、少なくともＩ／Ｏ領域の
大幅な設計変更を必要とするという問題点があった。
【０００４】なお、ワイヤ９を交差させることによっ
て、一部の端子（又はＩ／Ｏ）の機能を交換できるが、
交差点でのワイヤ同士のショートを否定できないうえ、
ボンディング工程そのものも複雑化するから実用的では
ない。そこで、本発明は、このような問題点に鑑みてな
されたもので、チップ周辺部のレイアウトを工夫して、
チップとパッケージの組み合わせに自在性を持たせるこ
とを目的とする。
て、一部の端子（又はＩ／Ｏ）の機能を交換できるが、
交差点でのワイヤ同士のショートを否定できないうえ、
ボンディング工程そのものも複雑化するから実用的では
ない。そこで、本発明は、このような問題点に鑑みてな
されたもので、チップ周辺部のレイアウトを工夫して、
チップとパッケージの組み合わせに自在性を持たせるこ
とを目的とする。
【０００５】
【課題を解決するための手段】上記目的は、チップ周辺
部にＩ／Ｏ領域とパッド領域とを有する半導体集積回路
装置において、前記Ｉ／Ｏ領域とパッド領域との間に配
線領域を形成するとともに、該配線領域にチップの辺と
平行な第１配線群を形成し、かつ、該第１配線群と各Ｉ
／Ｏから延びる第２配線群との間及び該第１配線群と各
パッドから延びる第３配線群との間を選択的に接続する
ことにより達成できる。
部にＩ／Ｏ領域とパッド領域とを有する半導体集積回路
装置において、前記Ｉ／Ｏ領域とパッド領域との間に配
線領域を形成するとともに、該配線領域にチップの辺と
平行な第１配線群を形成し、かつ、該第１配線群と各Ｉ
／Ｏから延びる第２配線群との間及び該第１配線群と各
パッドから延びる第３配線群との間を選択的に接続する
ことにより達成できる。
【０００６】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１は本発明に係る半導体集積回路装
置の一実施例を示すチップ概略平面図、図２はその要部
（図１のＡ部）拡大図である。図において、１０はチッ
プであり、チップ１０の周辺部には、多数のパッド１１
を有するパッド領域１２と、多数のＩ／Ｏ１３を有する
Ｉ／Ｏ領域１４が形成されている。
づいて説明する。図１は本発明に係る半導体集積回路装
置の一実施例を示すチップ概略平面図、図２はその要部
（図１のＡ部）拡大図である。図において、１０はチッ
プであり、チップ１０の周辺部には、多数のパッド１１
を有するパッド領域１２と、多数のＩ／Ｏ１３を有する
Ｉ／Ｏ領域１４が形成されている。
【０００７】ここに、本実施例における特徴的な事項の
第１は、パッド領域１２とＩ／Ｏ領域１４との間に配線
領域１５を形成し、かつ、この配線領域１５に第１配線
群１６を形成した点にある。第１配線群１６は、チップ
１０の４辺に設けられたＩ／Ｏ領域１４を取り囲むよう
に連続的に形成されており、その線数はＩ／Ｏ１３と同
数若しくはそれ以上である。
第１は、パッド領域１２とＩ／Ｏ領域１４との間に配線
領域１５を形成し、かつ、この配線領域１５に第１配線
群１６を形成した点にある。第１配線群１６は、チップ
１０の４辺に設けられたＩ／Ｏ領域１４を取り囲むよう
に連続的に形成されており、その線数はＩ／Ｏ１３と同
数若しくはそれ以上である。
【０００８】また、特徴的な事項の第２は、図１では図
示の都合上省略しているが、図２に示すように、各Ｉ／
Ｏ１３から延びる第２配線群１７と、各パッド１２から
延びる第３配線群１８とを第１配線群１６上で、配線層
を異ならせて交差させるとともに、第１配線群１６と第
２配線群１７との間、及び、第１配線群１６と第３配線
群１８との間を層間コンタクト１９ａ、１９ｂによって
選択的に接続する点にある。
示の都合上省略しているが、図２に示すように、各Ｉ／
Ｏ１３から延びる第２配線群１７と、各パッド１２から
延びる第３配線群１８とを第１配線群１６上で、配線層
を異ならせて交差させるとともに、第１配線群１６と第
２配線群１７との間、及び、第１配線群１６と第３配線
群１８との間を層間コンタクト１９ａ、１９ｂによって
選択的に接続する点にある。
【０００９】なお、図２では第１配線群１６を４本の線
で示しているが、これは図面を見やすくするための便宜
策である。このような構成において、図２のパッド１１
やＩ／Ｏ１３並びに第１〜第３配線群１６、１７、１８
の各線に識別のための符号（ａ〜ｄ）を付して、図示の
層間コンタクト１９ａ、１９ｂを設けた場合の各パッド
と各Ｉ／Ｏの接続関係を調べると、まず、一番上のパッ
ド１１ａは、第３配線群１８の一番上の線１８ａ、４個
の層間コンタクト１９ｂ、１９ｂ、１９ａ、１９ａ、及
び、第２配線群１７の下２本の線１７ｃ、１７ｄを介し
て下二つのＩ／Ｏ１３ｃ、１３ｄに接続されている。し
たがって、例えば、一番下のＩ／Ｏ１３ｄを出力バッフ
ァ、その上のＩ／Ｏ１３ｃを入力バッファとすると、一
番上のパッド１１ａは、これら二つのＩ／Ｏ１３ｃ、１
３ｄのための入出力パッドとして機能する。
で示しているが、これは図面を見やすくするための便宜
策である。このような構成において、図２のパッド１１
やＩ／Ｏ１３並びに第１〜第３配線群１６、１７、１８
の各線に識別のための符号（ａ〜ｄ）を付して、図示の
層間コンタクト１９ａ、１９ｂを設けた場合の各パッド
と各Ｉ／Ｏの接続関係を調べると、まず、一番上のパッ
ド１１ａは、第３配線群１８の一番上の線１８ａ、４個
の層間コンタクト１９ｂ、１９ｂ、１９ａ、１９ａ、及
び、第２配線群１７の下２本の線１７ｃ、１７ｄを介し
て下二つのＩ／Ｏ１３ｃ、１３ｄに接続されている。し
たがって、例えば、一番下のＩ／Ｏ１３ｄを出力バッフ
ァ、その上のＩ／Ｏ１３ｃを入力バッファとすると、一
番上のパッド１１ａは、これら二つのＩ／Ｏ１３ｃ、１
３ｄのための入出力パッドとして機能する。
【００１０】次に、２番目のパッド１１ｂは、第３配線
群１８の２番目の線１８ｂ、２個の層間コンタクト１９
ｂ、１９ａ、及び、第２配線群１７の２番目の線１７ｂ
を介して２番目のＩ／Ｏ１３ｂに接続されているととも
に、さらに、１個の層間コンタクト１９ｂ、及び、第３
配線群１８の一番下の線１８ｄを介して一番下のパッド
１１ｄにも接続されている。したがって、２番目のパッ
ド１１ｂと一番下のパッド１１ｄは、２番目のＩ／Ｏ１
３ｂの兼用パッドとして機能する。
群１８の２番目の線１８ｂ、２個の層間コンタクト１９
ｂ、１９ａ、及び、第２配線群１７の２番目の線１７ｂ
を介して２番目のＩ／Ｏ１３ｂに接続されているととも
に、さらに、１個の層間コンタクト１９ｂ、及び、第３
配線群１８の一番下の線１８ｄを介して一番下のパッド
１１ｄにも接続されている。したがって、２番目のパッ
ド１１ｂと一番下のパッド１１ｄは、２番目のＩ／Ｏ１
３ｂの兼用パッドとして機能する。
【００１１】次に、３番目のパッド１１ｃは、第３配線
群１８の３番目の線１８ｃ、２個の層間コンタクト１９
ｂ、１９ａ、及び、第２配線群１７の１番上の線１７ａ
を介して一番上のＩ／Ｏ１３ａに接続されている。した
がって、３番目のパッド１１ｃは、一番上のＩ／Ｏ１３
ａの専用パッドとして機能する。このように本実施例で
は、第１配線群１９〜第３配線群１８の各交差点に選択
的に層間コンタクト１９ａ、１９ｂを配置するだけで、
Ｉ／Ｏ１３の並び順に拘わらず、各パッド１１とＩ／Ｏ
１３との間の接続関係を自由に設定できるという格別有
利な作用が得られる。したがって、チップとパッケージ
の組み合わせに自在性を持たせることができ、例えば、
一つのチップ上に複数の機能回路を形成し、これらの機
能を選択して異なる種類のパッケージに搭載する場合
や、ボンディングを変更して別機能のＬＳＩに見せかけ
る場合などに利用して好適な技術を提供できる。
群１８の３番目の線１８ｃ、２個の層間コンタクト１９
ｂ、１９ａ、及び、第２配線群１７の１番上の線１７ａ
を介して一番上のＩ／Ｏ１３ａに接続されている。した
がって、３番目のパッド１１ｃは、一番上のＩ／Ｏ１３
ａの専用パッドとして機能する。このように本実施例で
は、第１配線群１９〜第３配線群１８の各交差点に選択
的に層間コンタクト１９ａ、１９ｂを配置するだけで、
Ｉ／Ｏ１３の並び順に拘わらず、各パッド１１とＩ／Ｏ
１３との間の接続関係を自由に設定できるという格別有
利な作用が得られる。したがって、チップとパッケージ
の組み合わせに自在性を持たせることができ、例えば、
一つのチップ上に複数の機能回路を形成し、これらの機
能を選択して異なる種類のパッケージに搭載する場合
や、ボンディングを変更して別機能のＬＳＩに見せかけ
る場合などに利用して好適な技術を提供できる。
【００１２】なお、上記実施例では、第１配線群１６
を、チップ１０の４辺に設けられたＩ／Ｏ領域１４を取
り囲むように連続的に形成している。これによれば、異
なる辺に位置するパッドとＩ／Ｏとの間も接続できるか
ら、最も自由度が高く好ましいが、同じ辺に位置するパ
ッドとＩ／Ｏとの間だけを接続するのであれば、図３の
ようにしてもよい。すなわち、チップ１０′各辺ごとに
第１配線群１６′、１６′、１６′、１６′を分割して
設けてもよい。Ａ部拡大図は上記実施例と共通の図２で
ある。
を、チップ１０の４辺に設けられたＩ／Ｏ領域１４を取
り囲むように連続的に形成している。これによれば、異
なる辺に位置するパッドとＩ／Ｏとの間も接続できるか
ら、最も自由度が高く好ましいが、同じ辺に位置するパ
ッドとＩ／Ｏとの間だけを接続するのであれば、図３の
ようにしてもよい。すなわち、チップ１０′各辺ごとに
第１配線群１６′、１６′、１６′、１６′を分割して
設けてもよい。Ａ部拡大図は上記実施例と共通の図２で
ある。
【００１３】また、上記各実施例では、チップの４辺に
パッド領域とＩ／Ｏ領域を有する例を示したが、これに
限らない。１辺又は２辺若しくは３辺であってもよい。
さらに、上記各実施例では、ボンディングワイヤ法に適
用しているが、例えば、テープキャリヤ法にも適用でき
る。
パッド領域とＩ／Ｏ領域を有する例を示したが、これに
限らない。１辺又は２辺若しくは３辺であってもよい。
さらに、上記各実施例では、ボンディングワイヤ法に適
用しているが、例えば、テープキャリヤ法にも適用でき
る。
【００１４】
【発明の効果】本発明によれば、チップとパッケージの
組み合わせに自在性を持たせることができ、ＬＳＩ設計
の自由度を向上できるという従来技術にはない格別有利
な効果が得られる。
組み合わせに自在性を持たせることができ、ＬＳＩ設計
の自由度を向上できるという従来技術にはない格別有利
な効果が得られる。
【図１】一実施例のチップ概略平面図である。
【図２】一実施例の要部拡大図である。
【図３】他の実施例のチップ概略平面図である。
【図４】パッケージを含む従来例のチップ概略平面図で
ある。
ある。
１１：パッド １２：パッド領域 １３：Ｉ／Ｏ １４：Ｉ／Ｏ領域 １５：配線領域 １６：第１配線群 １７：第２配線群 １８：第３配線群
Claims (1)
- 【請求項１】チップ周辺部にＩ／Ｏ領域とパッド領域と
を有する半導体集積回路装置において、前記Ｉ／Ｏ領域
とパッド領域との間に配線領域を形成するとともに、該
配線領域にチップの辺と平行な第１配線群を形成し、か
つ、該第１配線群と各Ｉ／Ｏから延びる第２配線群との
間及び該第１配線群と各パッドから延びる第３配線群と
の間を選択的に接続することを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336400A JPH09181183A (ja) | 1995-12-25 | 1995-12-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336400A JPH09181183A (ja) | 1995-12-25 | 1995-12-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181183A true JPH09181183A (ja) | 1997-07-11 |
Family
ID=18298751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7336400A Withdrawn JPH09181183A (ja) | 1995-12-25 | 1995-12-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09181183A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207980B1 (en) | 1998-05-29 | 2001-03-27 | Fujitsu Limited | Layout method of a semiconductor device |
-
1995
- 1995-12-25 JP JP7336400A patent/JPH09181183A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207980B1 (en) | 1998-05-29 | 2001-03-27 | Fujitsu Limited | Layout method of a semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |