JP2010135454A - 半導体装置 - Google Patents

Abstract

【課題】従来の半導体装置は、ボンディングパッドの間隔を任意に調整して配置することができないという問題があった。
【解決手段】本発明にかかる半導体装置は、機能ブロックが配置された内部回路と、ボンディングパッドを複数有するＩ／Ｏバッファセル２０５が内部回路の外周部に沿って配置された周辺回路と、を備える。また周辺回路は、隣接する２つのＩ／Ｏバッファセルに所定の間隔を持たせるように内部回路の外周部に沿って配置されたブランクセル２０６を備える。このような回路構成により、ボンディングパッドの間隔を任意に調整して配置することが可能な半導体装置を提供することができる。
【選択図】図２

Description

本発明は、半導体装置に関するものであり、特にボンディングパッドを備えた半導体装置に関する。

近年、半導体装置は半導体プロセス技術の向上により、微細化、高集積化が進んでいる。それにともない、ボンディングパッドの狭ピッチ化が求められている。しかし、この狭ピッチ化により、各ボンディングパッドに接続されたボンディングワイヤ同士が相互干渉等の影響を受けやすくなっている。

また、近年の半導体設計においては、予め単位ブロック化した基本レイアウトパタンをライブラリとして準備しておき、設計自動化ツール等によって効率的な設計が行われている。このような設計手法の一例として特許文献１が開示されている。

図７は特許文献１に示される基本レイアウトパタンの平面図である。図７に示すように、特許文献１では、予め入出力用セル４、電源配線リングの構成要素である配線素５、基本論理回路セル６を含めて（ａ）〜（ｉ）のように単位ブロック化している。（以下、ボンディングパッドを備えた入出力用セルをＩ／Ｏバッファセルと称す。）そして、それら複数種の基本レイアウトパタンをライブラリとして用意している。これらの基本レイアウトパタンを組み合わせて配置することにより、コア領域、その周りを周回する電源配線リング、及び入出力用セル部を形成することができる。また、設計自動化ツール等により効率的な半導体設計を行うことが可能である。しかし、特許文献１の基本レイアウトパタンの組み合わせでは、Ｉ／Ｏバッファセルの間隔を広げようとすると、Ｉ／Ｏバッファセル単位毎に間隔を広げる必要がある。

また図８は、特許文献２の半導体装置の構成を示す平面図である。図８に示す回路は、セル部１０と、セル部１０を囲むように形成されたバッファ回路部２と、バッファ回路部２の外周部上およびバッファ回路部２上にそれぞれ形成された複数のボンディングパッド１とを備える。ここで、ボンディングパッド１は、バッファ回路部２の外周部上およびバッファ回路部２上に、千鳥状に配置されている。このような回路構成により、ボンディングパッドの狭ピッチ化を実現している。ここで、ボンディングワイヤ同士の相互干渉等の影響を防ぐために、Ｉ／Ｏバッファセルの間隔を広げる必要がある場合がある。しかし、基本レイアウトパタンによる効率的な設計を行う場合、特許文献１と同様に、Ｉ／Ｏバッファセル単位毎に間隔を広げる必要がある。そのため、Ｉ／Ｏバッファセル間に過剰に間隔が空いてしまい、半導体装置の面積が増大するという問題があった。
特開平５−１７５４６８号公報 特開２００３−１６３２６７号公報

上述のように、従来の半導体装置は、基本レイアウトパタンによる効率的な設計を行う際、ボンディングパッドの間隔を任意に調整して配置することができないという問題があった。

本発明にかかる半導体装置は、機能ブロックが配置された内部回路と、ボンディングパッドを有する複数のＩ／Ｏバッファセル（本発明の実施の形態１におけるＩ／Ｏバッファセル２０５）が前記内部回路の外周部に沿って配置された周辺回路と、を備えた半導体装置であって、前記周辺回路は、隣接する２つの前記Ｉ／Ｏバッファセルに所定の間隔を持たせるように前記内部回路の外周部に沿って配置されたブランクセル（本発明の実施の形態１におけるブランクセル２０６）を備える。

上述のような回路構成により、ボンディングパッドの間隔を任意に調整して配置することが可能である。

本発明により、ボンディングパッドの間隔を任意に調整して配置することが可能な半導体装置を提供することができる。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。

発明の実施の形態１
以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の実施の形態１にかかる半導体装置の構成を示す平面図である。図１に示すように本発明の半導体装置は、機能ブロックが配置された内部回路１００と、ボンディングパッド２０２（不図示）を有するＩ／Ｏバッファセル２０５（不図示）が配置され、内部回路１００を囲むように形成された周辺回路１０１と、を備える。そして、この半導体装置の外周部にパッケージピン２００（不図示）を有するパッケージ１０２が設けられている。

図２に、図１の破線領域Ａを拡大した部分拡大図を示す。図２に示すように、周辺回路１０１は、入出力用セル２０９（図３を参照）とボンディングパッド２０２から構成されるＩ／Ｏバッファセル２０５と、高電位側電源配線２０７と、低電位側電源配線２０８と、ブランクセル２０６と、を有する。なお、この例では、図２の左側の領域にパッケージ１０２が形成される。また、図２の中央の領域に周辺回路１０１が形成される。また、図２の右側の領域に内部回路１００が形成される。ここで、電源配線２０７、２０８は、周辺回路１０１にそれぞれ電源配線リングを構成している。つまり、電源配線２０７、２０８は、内部回路１００を囲むようにリング状に形成されている。そして、高電位側電源配線２０７が低電位側電源配線２０８の内側に配置されている。この例では、電源配線２０７、２０８は、周辺回路１０１の中央に、紙面の縦方向に沿って直線状に配置されている。また、高電位側電源配線２０７が周辺回路１０１の中央より右側に配置され、低電位側電源配線２０８が周辺回路１０１の中央より左側に配置される。なお、このような回路構成は、実施の形態の一例を示したに過ぎず、趣旨を逸脱しない限りにおいて適宜変更が可能である。例えば、本実施の形態では、高電位側電源配線２０７が低電位側電源配線２０８の内側に配置された場合の例について示しているが、これに限られず、逆に配置されても良い。

図２の例では、複数のＩ／Ｏバッファセル２０５は、内部回路１００の外周部に沿って配置されている。なお、図２に示す内部回路１００の外周部は、紙面の縦方向に平行であるものとする。また、Ｉ／Ｏバッファセル２０５の幅方向が内部回路１００の外周部に平行であるものとする。ここで、それぞれのＩ／Ｏバッファセル２０５に備えられたボンディングパッド２０２が千鳥状に形成される。すなわち、ボンディングパッド２０２は、電源配線２０７、２０８をまたいで周辺回路１０１の内側と外側に交互に配置される。なお、この例では、周辺回路１０１に１１個のＩ／Ｏバッファセル２０５が配置される。

高電位側電源配線２０７の内側に配置されたボンディングパッド２０２が内部回路１００の外周部に沿って一列に形成される。この例では、高電位側電源配線２０７の内側に配置された６つのボンディングパッド２０２が一列に形成される。この６つのボンディングパッド２０２のうち、紙面の下から２番目のボンディングパッド２０２が、高電位側電源供給用ボンディングパッド２０２ａとして高電位側電源配線２０７に接続される。これにより、半導体装置に外部から高電位側電源が供給される。

同様に、低電位側電源配線２０８の外側に配置されたボンディングパッド２０２が周辺回路１０１の外周部に沿って一列に形成される。この例では、高電位側電源配線２０８の外側に配置された５つのボンディングパッド２０２が一列に形成される。この５つのボンディングパッド２０２のうち、紙面の上から１番目のボンディングパッド２０２が、低電位側電源供給用ボンディングパッド２０２ｂとして低電位側電源配線２０８に接続される。これにより、半導体装置に外部から低電位側電源が供給される。以下、特に断りがない限り、ボンディングパッド２０２、２０２ａ、２０２ｂを総称してボンディングパッド２０２とする。

また、周辺回路１０１に配置された１１個のＩ／Ｏバッファセル２０５のうち、紙面の上から４番目と５番目のＩ／Ｏバッファセル２０５の間にブランクセル２０６が配置される。同様に、周辺回路１０１に配置された１１個のＩ／Ｏバッファセル２０５のうち、紙面の上から６番目と７番目のＩ／Ｏバッファセル２０５の間にブランクセル２０６が配置される。

次に、パッケージ１０２は、複数のパッケージピン２００を有する。この例では、１１個のＩ／Ｏバッファセル２０５に対応して、１１個のパッケージピン２００がパッケージ１０２に配置される。各パッケージピン２００は、ボンディングワイヤ２０１を介して、対応するボンディングパッド２０２にそれぞれ接続される。また、この例では、Ｉ／Ｏバッファセル２０５に備えられたボンディングパッド２０２が千鳥状に形成されることに対応して、パッケージピン２００も周辺回路１０１の外周部に沿って千鳥状に配置される。なお、図２に示す周辺回路１０１の外周部は、紙面の縦方向に平行であるものとする。すなわち、パッケージピン２００は、周辺回路１０１の外周部に沿ってパッケージ１０２の内部回路側（紙面上の右側）と外部回路側（紙面上の左側）に交互に配置される。

パッケージ１０２の内部回路側に配置されたパッケージピン２００が周辺回路１０１の外周部に沿って一列に形成される。この例では、パッケージ１０２の内部回路側に配置された５つのパッケージピン２００が一列に形成される。このパッケージ１０２の内部回路側に配置されたパッケージピン２００と、低電位側電源配線２０８の外側に配置されたボンディングパッド２０２と、がそれぞれボンディングワイヤ２０１（以下、ボンディングワイヤ２０１ａと称す）を介して接続される。この例では、紙面で向かい合った５つのパッケージピン２００と、５つのボンディングパッド２０２とが、それぞれボンディングワイヤ２０１ａを介して互いに接続される。これにより、それぞれのボンディングワイヤ２０１ａの長さ及び高さを同一にすることができる。また、各ボンディングワイヤ２０１ａが交差しないようにしている。

パッケージ１０２の外部回路側に配置されたパッケージピン２００が周辺回路１０１の外周部に沿って一列に形成される。この例では、パッケージ１０２の外部回路側に配置された６つのパッケージピン２００が一列に形成される。このパッケージ１０２の外部回路側に配置されたパッケージピン２００と、高電位側電源配線２０７の内側に配置されたボンディングパッド２０２と、がそれぞれボンディングワイヤ２０１（以下、ボンディングワイヤ２０１ｂと称す）を介して接続される。この例では、紙面で向かい合った６つのパッケージピン２００と、６つのボンディングパッド２０２とが、それぞれボンディングワイヤ２０１ｂを介して互いに接続される。これにより、それぞれのボンディングワイヤ２０１ｂの長さ及び高さを同一にすることができる。また、各ボンディングワイヤ２０１ｂが交差しないようにしている。なお、この例では、パッケージピン２００と、ボンディングパッド２０２とが互いに近く配置されたもの同士がそれぞれ接続される。また、パッケージピン２００と、ボンディングパッド２０２とが互いに遠く配置されたもの同士がそれぞれ接続される。つまり、接続状態において長さと高さの異なる２種類のボンディングワイヤ２０１ａ、２０１ｂがある。

図３は、図２のＸ−Ｘ線断面から見た半導体装置の側面図である。図３に示すように、入出力用セル２０９上に、ボンディングパッド２０２と、高電位側電源配線２０７と、低電位側電源配線２０８と、が形成される。入出力用セル２０９の上位層において、中央部の右側に高電位側電源配線２０７が形成され、中央部の左側に低電位側電源配線２０８が形成される。また、高電位側電源配線２０７の右側（高電位側電源配線２０７の内側）には、ボンディングパッド２０２が形成される。なお、図３の断面からは確認できないが、低電位側電源配線２０８の左側（低電位側電源配線２０８の外側）には、ボンディングパッド２０２（不図示）が形成される。

ここで、前述のように、低電位側電源配線２０８の外側に配置されたボンディングパッド２０２は、ボンディングワイヤ２０１ａを介して、パッケージ１０２の内部回路側に配置されたパッケージピン２００に接続される。また、高電位側電源配線２０７の内側に配置されたボンディングパッド２０２は、ボンディングワイヤ２０１ｂを介して、パッケージ１０２の外部回路側に配置されたパッケージピン２００に接続される。図３に示すように、ボンディングワイヤ２０１ｂは、ボンディングワイヤ２０１ａよりも長い距離を有する。また、ボンディングワイヤ２０１ｂは、ボンディングワイヤ２０１ａよりも入出力用セル２０９の上面（紙面の横方向の辺）から高い位置に接続される。

例えば、このような構造のＩ／Ｏバッファセル２０５を基本レイアウトパタンとして単位ブロック化する。そして、設計自動化ツール等によりこれらの基本レイアウトパタンを組み合わせて配置する。それにより、効率的な半導体設計を行うことができる。

ここで、図２に示す回路の例では、２つのブランクセル２０６が、それぞれ隣接する２つのＩ／Ｏバッファセル２０５の間に配置されている。なお、各ブランクセル２０６の幅方向が内部回路１００の外周部に平行であるものとする。それにより、隣接する２つのＩ／Ｏバッファセル２０５の間隔を広げることができる。

図４にブランクセル２０６の平面図を示す。図４に示すように、ブランクセル２０６は矩形状に形成されている。また、ブランクセル２０６は、電源配線リングの構成要素である高電位側電源配線２０７の配線素と、低電位側電源配線２０８の配線素と、を有する。この例では、ブランクセル２０６の中央部の右側に高電位側電源配線２０７の配線素が配置される。また、ブランクセル２０６の中央部の左側に低電位側電源配線２０８の配線素が配置される。そして、これらの配線素は、ブランクセル２０６の幅方向（図４における紙面の縦方向の辺）に沿って形成されている。なお、ブランクセル２０６は、幅方向が図２に示す内部回路１００の外周部に平行であるものとする。

図４の例では、ブランクセル２０６の右側の領域（高電位側電源配線２０７の配線素の内側）は、ブランクセル２０６の長辺（紙面の横方向）に沿って上下に２つボンディングパッド配置スペース２１０を有する。同様に、ブランクセル２０６の左側の領域（低電位側電源配線２０８の配線素の外側）は、ブランクセル２０６の長辺（紙面の横方向）に沿って上下に２つボンディングパッド配置スペース２１０を有する。なお、このブランクセル２０６の幅は１種類に限られず、異なる幅を有しても良い。

ここで、図２に示す回路では、Ｉ／Ｏバッファセル２０５に備えられたボンディングパッド２０２の幅（内部回路１００の外周部に沿って平行に配置された辺の幅。紙面の縦方向の辺の長さ）は、入出力用セル２０９の幅（内部回路１００の外周部に沿って平行に配置された辺の幅。紙面の縦方向の辺の長さ）より大きい。したがって、Ｉ／Ｏバッファセル２０５は、ボンディングパッド２０２の一部が凸状に張り出した形状をしている。このような形状の２つのＩ／Ｏバッファセル２０５の間に、ブランクセル２０６を隙間無く配置する必要がある。そのため、図４に示すように、ブランクセル２０６はボンディングパッド配置スペース２１０を有する。それにより、ブランクセル２０６は、Ｉ／Ｏバッファセル２０５から凸状に張り出したボンディングパッド２０２を配置することができる。

図５は、図４のＹ−Ｙ線断面から見たブランクセル２０６の断面図である。図５に示すように、ブランクセル２０６は、電源配線リングの構成要素である高電位側電源配線２０７の配線素と、低電位側配線２０８の配線素と、ボンディングパッド配置スペース２１０と、を有する。図５に示すように、ブランクセル２０６の上位層において、中央部の右側に高電位側電源配線２０７の配線素が形成され、中央部の左側に低電位側電源配線２０８が形成される。また、ブランクセル２０６の右側の領域（高電位側電源配線２０７の配線素の内側）は、ブランクセル２０６の長辺（紙面の横方向）に沿って上側にボンディングパッド配置スペース２１０を有する。同様に、ブランクセル２０６の左側の領域（低電位側電源配線２０８の配線素の外側）は、ブランクセル２０６の長辺（紙面の横方向）に沿って上側にボンディングパッド配置スペース２１０を有する。また、ボンディングパッド配置スペース２１０は、高電位側電源配線２０７の配線素及び低電位側電源配線２０８の配線素よりも高さが低い。なお、例えば、ボンディングパッド２０２の幅が入出力用セル２０９の幅より小さいＩ／Ｏバッファセル２０５が配置される場合も考えられる。そのような場合に備え、例えば、ボンディングパッド配置スペース２１０を有しないブランクセル２０６の回路構成でもよい。

このように、ブランクセル２０６を内部回路１００の外周部に沿って配置することにより、隣接する２つのＩ／Ｏバッファセル２０５の間に間隔を広げることができる。それにより、ボンディングワイヤ同士の相互干渉等によるノイズの発生を防ぐことが可能である。また、幅の異なる複数のブランクセル２０６を基本レイアウトパタンとして備えることにより、隣接するＩ／Ｏバッファセル２０５の間隔を任意に設定し配置することが可能である。

特に、Ｉ／Ｏバッファセル２０５の幅よりも小さい幅のブランクセル２０６を基本レイアウトパタンとして備えることにより、従来のようにＩ／Ｏバッファセル単位の過剰な間隔を持たせる必要がなくなる。そのため、ボンディングパッドの狭ピッチ化に対する要求を満たした半導体設計が可能である。また、設計自動化ツール等により効率的な半導体設計を行うことが可能である。さらに、半導体装置の面積が増大するという問題を解決することもできる。なお、本実施の形態では、ブランクセル２０６の幅がＩ／Ｏバッファセル２０５の幅より小さい場合について説明したが、これに限られない。ブランクセル２０６の幅が、Ｉ／Ｏバッファセル２０５の幅より大きい回路構造であってもよい。

発明の実施の形態２
図６は、本発明の実施の形態２にかかる半導体装置の構成の一部を示す平面図である。複数のＩ／Ｏバッファセル２０５は、内部回路１００の外周部に沿って配置されている。なお、図６に示す内部回路１００の外周部は、紙面の縦方向に平行であるものとする。ボンディングパッド２０２は、電源配線２０７、２０８をまたいで周辺回路１０１の内側と外側にそれぞれ配置される。この例では、周辺回路１０１に１０個のＩ／Ｏバッファセル２０５が配置される。高電位側電源配線２０７の内側に配置されたボンディングパッド２０２が内部回路１００の外周部に沿って一列に形成される。この例では、高電位側電源配線２０７の内側に配置された４つのボンディングパッド２０２が一列に形成される。この４つのボンディングパッド２０２のうち、紙面の下から２番目のボンディングパッド２０２が、高電位側電源供給用ボンディングパッド２０２ａとして高電位側電源配線２０７に接続される。これにより、半導体装置に外部から高電位側電源が供給される。

同様に、低電位側電源配線２０８の外側に配置されたボンディングパッド２０２が周辺回路１０１の外周部に沿って一列に形成される。この例では、高電位側電源配線２０８の外側に配置された６つのボンディングパッド２０２が一列に形成される。この６つのボンディングパッド２０２のうち、紙面の上から１番目のボンディングパッド２０２が、低電位側電源供給用ボンディングパッド２０２ｂとして低電位側電源配線２０８に接続される。これにより、半導体装置に外部から低電位側電源が供給される。以下、特に断りがない限り、ボンディングパッド２０２、２０２ａ、２０２ｂを総称してボンディングパッド２０２とする。

なお、この例では、周辺回路１０１に配置された１０個のＩ／Ｏバッファセル２０５のうち、紙面の上から４〜７番目のＩ／Ｏバッファセル２０５は、低電位側電源配線２０８の外側に形成される。そして、紙面の上から４〜７番目のＩ／Ｏバッファセル２０５のそれぞれの間には、ブランクセル２０６がそれぞれ配置される。つまり、この例では、周辺回路１０１に３つのブランクセル２０６が配置される。

次に、パッケージ１０２は、複数のパッケージピン２００を有する。この例では、１０個のＩ／Ｏバッファセル２０５に対応して、１０個のパッケージピン２００がパッケージ１０２に配置される。各パッケージピン２００は、ボンディングワイヤ２０１を介して、対応するボンディングパッド２０２にそれぞれ接続される。ここで、パッケージピン２００は、周辺回路１０１の外周部に沿ってパッケージ１０２の内部回路側（紙面上の右側）と外部回路側（紙面上の左側）にそれぞれ配置される。

パッケージ１０２の内部回路側に配置されたパッケージピン２００が周辺回路１０１の外周部に沿って一列に形成される。この例では、パッケージ１０２の内部回路側に配置された６つのパッケージピン２００が一列に形成される。このパッケージ１０２の内部回路側に配置されたパッケージピン２００と、低電位側電源配線２０８の外側に配置されたボンディングパッド２０２と、がそれぞれボンディングワイヤ２０１ａを介して接続される。この例では、紙面で向かい合った６つのパッケージピン２００と、６つのボンディングパッド２０２とが、それぞれボンディングワイヤ２０１ａを介して互いに接続される。これにより、それぞれのボンディングワイヤ２０１ａの長さ及び高さを同一にすることができる。また、各ボンディングワイヤ２０１が交差しないようにしている。

パッケージ１０２の外部回路側に配置されたパッケージピン２００が周辺回路１０１の外周部に沿って一列に形成される。この例では、パッケージ１０２の外部回路側に配置された４つのパッケージピン２００が一列に形成される。このパッケージ１０２の外部回路側に配置されたパッケージピン２００と、高電位側電源配線２０７の内側に配置されたボンディングパッド２０２と、がそれぞれボンディングワイヤ２０１ｂを介して接続される。この例では、紙面で向かい合った４つのパッケージピン２００と、４つのボンディングパッド２０２とが、それぞれボンディングワイヤ２０１ｂを介して互いに接続される。これにより、それぞれのボンディングワイヤ２０１の長さ及び高さを同一にすることができる。また、各ボンディングワイヤ２０１が交差しないようにしている。なお、この例では、パッケージピン２００と、ボンディングパッド２０２とが互いに近く配置されたもの同士が互いに接続される。また、パッケージピン２００と、ボンディングパッド２０２とが互いに遠く配置されたもの同士が互いに接続される。つまり、接続状態において長さと高さの異なるボンディングワイヤ２０１が２種類あることを示す。その他の回路構成については、実施の形態１の場合と同様であるため、説明を省略する。

図６に示す場合のように、周辺回路１０１の同じ領域（低電位側電源配線２０８の外側、または高電位側電源配線２０７の内側）に連続して形成された２つのＩ／Ｏバッファセル２０５の間にブランクセル２０６を配置することにより、ボンディングパッド同士が衝突することを防ぐことができる。そのため、ボンディングパッド２０２を単列形状に配置することが可能である。また、差動端子等の特性インピーダンスの調整が必要な端子に対して、ボンディングワイヤ２０１の高さを一律に保った状態で、ボンディングワイヤ２０１の間隔を調整することができる。そのため、特性インピーダンスの調整が容易である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ブランクセル２０６は、上記実施の形態の形式に限られるものではなく、ノイズ対策等のためにデカップリング容量を有してもよい。また、ブランクセル２０６は、隣接するＩ／Ｏバッファセル２０５と、高電位側電源配線２０７及び低電位側電源配線２０８のいずれかの電源配線と、の間に接続された保護素子（例えば、ＥＤＳ保護素子、保護ダイオード素子等）をさらに備えた回路構成も可能である。

本発明の実施の形態１にかかる半導体装置の概略図である。 本発明の実施の形態１にかかる半導体装置の構成を示す平面図である。 本発明の実施の形態１にかかる半導体装置の構成を示す側面図である。 本発明の実施の形態１にかかる半導体装置の構成を示す平面図である。 本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。 本発明の実施の形態１にかかる半導体装置の構成を示す平面図である。 特許文献１の半導体装置の基本レイアウトパタンを示す平面図である。 特許文献２の半導体装置の構成を示す平面図である。

符号の説明

１００ 内部回路
１０１ 周辺回路
１０２ パッケージ
２００ パッケージピン
２０１ ボンディングワイヤ
２０２ ボンディングパッド
２０２ａ 高電位側電源供給用ボンディングパッド
２０２ｂ 低電位側電源供給用ボンディングパッド
２０５ Ｉ／Ｏバッファセル
２０６ ブランクセル
２０７ 高電位側電源配線
２０８ 低電位側電源配線
２０９ 入出力用セル
２１０ ボンディングパッド配置スペース

Claims (6)

1. 機能ブロックが配置された内部回路と、
   ボンディングパッドを有する複数のＩ／Ｏバッファセルが前記内部回路の外周部に沿って配置された周辺回路と、を備えた半導体装置であって、
   前記周辺回路は、
   隣接する２つの前記Ｉ／Ｏバッファセルに所定の間隔を持たせるように前記内部回路の外周部に沿って配置されたブランクセルを備えた半導体装置。
2. 前記ブランクセルは、
   隣接した前記Ｉ／Ｏバッファセルに備えられたボンディングパッドの一部が配置されるスペースと、電源配線リングの構成要素である配線素と、を有し、当該Ｉ／Ｏバッファセルと隙間なく配置されることを特徴とする請求項１または２に記載の半導体装置。
3. 前記ブランクセルは、
   前記内部回路の外周部に平行に配置された辺の幅が、前記Ｉ／Ｏバッファセルの辺の幅よりも小さいことを特徴とする請求項１または２に記載の半導体装置。
4. 前記ブランクセルに隣接する２つの前記Ｉ／Ｏバッファセルは、前記ボンディングパッドと前記内部回路の外周部との距離が同一になるように配置されることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記ブランクセルは、
   デカップリング容量を有することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記ブランクセルは、
   隣接する前記ボンディングパッドと電源配線との間に接続された保護素子をさらに備えることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。

Images