JPH0196953A - 配線構造体 - Google Patents

配線構造体

Info

Publication number
JPH0196953A
JPH0196953A JP63179343A JP17934388A JPH0196953A JP H0196953 A JPH0196953 A JP H0196953A JP 63179343 A JP63179343 A JP 63179343A JP 17934388 A JP17934388 A JP 17934388A JP H0196953 A JPH0196953 A JP H0196953A
Authority
JP
Japan
Prior art keywords
wiring
main
planes
connection
pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63179343A
Other languages
English (en)
Inventor
Ralph Linsker
ラルフ・リンスカー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH0196953A publication Critical patent/JPH0196953A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0286Programmable, customizable or modifiable circuits
    • H05K1/0287Programmable, customizable or modifiable circuits having an universal lay-out, e.g. pad or land grid patterns or mesh patterns
    • H05K1/0289Programmable, customizable or modifiable circuits having an universal lay-out, e.g. pad or land grid patterns or mesh patterns having a matrix lay-out, i.e. having selectively interconnectable sets of X-conductors and Y-conductors in different planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 A、産業上の利用分野 この発明は、半導体チップ・モジュールの相互接続構造
体に関するものである。
B、従来技術 セラミックその他の基板上に取り付けるチップの接続配
線の経路を決めるために、各種の技術が用いられている
。配線という用語は、導体を含み、またプリント導体を
包含する。この明細書では、接続配線はいくつかの1面
」を用いて行なうものとし、1面」上の大部分の配線は
単一の方向にあるものとする。「面」上の大部分の配線
の方向を、主l!!il!線方向またはr而」の主配線
方向と称する。
各種の方向に配線を行なうために、複数の「面」を使用
する。任意の方向への接続を行なうには、少なくとも2
つの異なる主配線方向が必要である。
3つ以上の主配線方向を使用すると、一般に任意の方向
への接続の接続長さが減少するという利点がある。接続
の長さを減らすことは、接続による抵抗損失に影響を与
え、全伝播遅延に影響を与え、かつ接続に必要な配線面
の総数にも影響を与えるため、重要な目標である。
上記の「面」という用語は、ある配線経路が、構成部品
上の他の配線経路と交差することを禁止する特性を持つ
配線を支持する、単体配線部品または基板を指す。その
ような構成部品の大部分は平坦であり、または平坦な特
徴を有するが、これらの構成部品が実際にこの平坦な特
徴を有する必要はない。それは、そのような構成部品を
指すのに使用されてきた(そしてこの明細書及び特許請
求の範囲で使用する)用語であり、反り、変形、丸み、
屈曲等があるために平坦な特徴を持たなくてもよい。
1つの配線配置では、使用する各方向は直交関係にある
。すなわち、どの配線の方向も、ある配線方向に対して
平行または垂直である。従来技術では、それに、前記の
各方向に斜め(たとえば456)のもう1つの方向を追
加している。米国特許第4298770号明細書には、
直交関係にある配線方向に対して45°でない斜めの配
線方向が提案されている。
一部の技術では、単一の接続を行なうのに使用する異な
る配線面の数は、少数′に、場合によっては2つまたは
3つに制限されている。ただし、配線方向の数がそれに
限定される訳ではない。何組かの配線面を使用すること
が可能で、単一の接続は1組中の面だけを用いるが、配
線方向の異なる何組かの配線面を設けることができる。
上記の米国特許第4298770号明細書では、どの配
線面も他のどの配線面とも接続できることが開示されて
いるので、その方向はこの問題に対処するものでないこ
とに注目されたい。ただし、この技術を実施するには、
2つの選択を行なう必要がある。
第1に、使用する配線方向を選択しなければならない。
第2に、異なる配線面の組に、選択した配線方向のどれ
を与えるかを選択しなければならないことである。
上述の説明、及びこの明細書の残りの部分(及び特許請
求の範囲)で組という用語は、どの単一接続もその中で
完結する面に関連する多数の配線方向または配線方向群
を指す。また、任意の組の各面に関連する配線方向の数
は異なる配線方向の総数よりも少ないことを理解された
い(そうでない場合は「選択」は無意味になる)。
エラ力−(Ecker )及びレイデン(Layden
 )の刊行物(下記に引用)は、この問題に取り組んだ
ものである。これらの刊行物では、1組が2つの面を含
む2組の配線面を使用することを開示している。いずれ
の組も、配線方向は互いに直交している。第1の組では
、組の各配線方向は、デカルト軸の1つに沿っている。
第2の組では、各配線方向は、デカルト軸から45″傾
いている。
米国特許第3179913号、3470612号、42
54445号、4298770号及び4535388号
明細書に様々な技術が記載されている。さらに一般的な
考察が、プロジェット(B lodgett )・ジュ
ニアの論文、”超小形電子部品″ツケージング(旧cr
oe Iectron icPackaging)″、
サイエンティフィック・アメリカン(Scientif
ic American)、1983年、p。
86以降に出ている。他の配線配置の例が、リンスカー
(Linsker)の論文、”ペナルティ機能駆動式配
線経路決定システムの反復改良(An Iterati
veImprovement Penalty−Fun
ction−Driven lJireRouting
 System)”、IBMジャーナル・オブ・リサー
チ・アンド・ディベロップメント(IBMJourna
l of Re5earch and Develop
ment) 、V o 1 。
28、No、5、(1984年9月)、I)、613以
降に出ている。
C0発明が解決しようとする問題点 この発明の1目的は、標準化された配線方向を持つ1組
または数組の配線面を用いて、配線の長さを短縮、最適
化、または最小にすることにある。
この発明の他の目的は、各相互接続を、その組または対
の主配線方向がすべての主配線方向を含まないような、
1つの配線面の組または対の中にあるように限定する、
これらの技術に適用できる配線長さの短縮、最適化及び
最小化を提供することにある。
D0問題点を解決するための手段 この発明は、配線に隣接して支持される複数の電気デバ
イスまたは電子デバイスを接続する配線構造体をもたら
すことにより、上記及びその他の目的を実現する。この
配線構造体は複数組の配線面を含んでおり、それらの各
配線面は主配線方向に向いた導電性配線を支持し、さら
に理論的直交線の交点に配置された複数の接続部位を支
持する。
この発明によれば、各接続は1つの組の面内のみで行な
われる。選択したデバイスの選択した端子を、配線面上
の選択した1つの接続点と接続する手段がある。上記の
各配線面の組は、少な(とも第1及び第2の配線面、た
とえば少なくとも1対の配線面を含む。ある1組の第1
の配線面上の主配線方向は、その組の第2の配線面上の
主配線方向に対して鋭角をなす。1実施例では、すべて
の第1の配線面上の主配線方向は、他のすべての第1の
配線面上の主配線方向に対して直角または平行である。
第2の配線面上の主配線方向は、他のすべての第2の配
線面の主配線方向に対して直角または平行である。
この発明の1実施例による配線面の最少数は、4対の配
線面を含み、この実施例では、鋭角は約45″である。
したがって、第1の配線面の対は、主配線方向が0@ 
(たとえば、直交座標系の横軸の方向)である第1の面
を含み、その対の第2の面は、主配線方向が約45’ 
 (同じ組の軸に対して)である。第2の対の主配線方
向は90°と45°、第3の組の対の主配線方向は90
°と135°、第4の組の対の主配線方向は180° 
(または0@)と135”である。
主配線方向がX方向(0°)とY方向(90”)である
各対の第1の配線面については、配線を接続部位相互間
に配置することができる。一方、主配線方向がモジュー
ルの辺に対して直角または斜めである第2の配線面につ
いては、実際の配線を、接続部位の周囲を蛇行するよう
に、主配線方向から逸れさせなければならなくなること
もある。したがって、主配線方向の画定に際しては、接
続部位の周囲での配線の蛇行は考慮しない。さらに、線
の太さ及び接続部位相互の間隔に応じて、接続部位の周
囲での蛇行を、その交点に接続部位がある理論的直交線
に対して垂直にすることもできる。
(接続部位の)格子間隔を緩和(増大)させると、主配
線方向からの蛇行の極端な逸脱を緩和させることができ
る。
この発明の他の実施例では、配線配置は最低3対の配線
面を含み、主配線方向は上記の実施例とは異なる。この
発明のこの特定実施例では、第1の配線面の対の主配線
方向はO@と6o0、第2の配線面の対の主配線方向は
60″と1200、第3の配線面の対の主配線方向は1
20’と180° (O″と同じ)である。
より一般的に言えば、この発明の好ましい一群の実施例
による配線配置は、n+1対の面を有する。nは1より
大きい整数で、主配線方向はo″とz″)z@と2z″
12z@と3z@、・・・nz”と180°で表わすこ
とができる。ただし、2は180/ (n+1)である
。この配置では、各対の面の主配線方向は互いに鋭角を
なす。さらに、任意の組の各配線面は同一でない異なる
組の少なくとも1つの他の配線面の主配線方向と等しい
主配線方向を有する。
一般に、配線配置は、各種の配線面のほか、異なる配線
面の組または対の間に介在する複数の基準面ををする。
この基準面は、配線面を他の組または対の他の配線面と
の混信から遮蔽するための部分的に導電性の表面を存す
る。
上記のことから明らかなように、この発明を用いて、特
に上述した多層セラミック技術以外の各種の異なる技術
による相互接続配線を満たすことができる。たとえば、
各配線面は、異なるプリント回路板上にあっても、また
多層板の異なる段にあってもよい。
各種の実施例に応じて、面の対の最少iが指定されてい
るが、場合によっては、必要な相互接続配線に対処する
ため、最少よりも多くの配線面を用いてもよいことは明
らかである。さらに、接続配置に、すでに指定した主配
線方向の関係を示さない配線面、面の対または面の組が
あってもよい。
また、配線または導電性経路が双方向である限り、0°
の主配線方向は180’の主配線方向と同一であり、同
様に90″と270” 、135@と315°、45″
と225″、その他の配線方向は同じであることも明ら
かである。最後に、各種の配線面は、主配線方向に走る
配線によって特徴付けられるが、そのことを、1つの面
内の配線が100%主配線方向に向いていることを示す
と解釈すべきではない。そうではなくて、主配線方向は
特定の面内の大部分の配線の方向によって決まる。
この発明の他の態様では、配線配置は、複数の配線面の
対を含み、各対は主配線方向に走る配線を有する。各対
は第1及び第2の配線面を存する。
どの対の第1の配線面も、ある配線面の対の、他のすべ
ての第1の面の主配線方向に平行または直角な主配線方
向ををする。どの対の第2の配線面も、他のすべての第
2の配線面の主配途方向に平行または直角な主配線方向
を有する。第1の面の主配線方向は、モジュールの側面
に平行であってよく、第2の配線面の主配線方向は、モ
ジュールの稜に対して直角または斜めである。上記の配
置の結果、各配線面の対は、90°未溝の角度だけ異な
る主配線方向を有する。
この発明の他の態様によれば、各組に少なくとも第1及
び第2の配線面を含む複数の配線面の組がある。ある組
の第1の配線面上の主配線方向は、同じ組の第2の配線
面上の主配線方向と鋭角をなす。各組の各配線面上の主
配線方向は、他の同一でない組の少なくとも1つの配線
面の主配線方向と同じである。たとえば、n十1組の配
線面があり得る。nは1より大きい整数で、各組は1対
の面を含む。配線面の対の主配線方向は、直交座標系の
横軸に対して表わされ、0°とzo、zoと2z″、2
2″と3z″、・・・nz’と180’で表わすことが
できる。ただし、2は180/(n+1)である。
別の一群の実施例では、1組当たり少なくとも3面を含
む組を用いる。この場合、ある組の面の数よりも主配線
方向の数の方が多いが、各接続は依然として1つの組の
面内で行なわれる。したがって、すべての主配線方向を
もつ組はないので、この実施例のグループでは依然とし
て選択の問題がある。
E、実施例 この発明の配線配置は、複数組の配線面を使用する。第
1図ないし第4図は、この発明による異なる4種の配線
面の平面図である。この発明で使 。
用する配線面はすべて、3つの重要な要素、すなわち基
板、基板で支持された複数の導体、及び複数の接続部位
Cを有する。各配線面は、理論的直交線の交点に位置す
る接続部位Cを有し、理論的直交線は、モジュールの面
に平行である。これらの理論的直交線を、第1図で破線
で示し、そのうち2本をそれぞれ01及び02で示す。
接続部位Cは、論理サービス端子(LST)またはバイ
ア用の位置となる。LSTは、オフボード点との間を接
続する導体、たとえばパッケージに対する入出力導体へ
の接続部位となる。一方、バイアは、パッケージ内の接
続用の接続部位となる。接続部位Cはいずれも、隣接の
導体への接続のために使用できる可能性がある。第1図
ないし第4図では接続部位Cが各交点にある場合を示し
たが、一般に、すべての交点が接続部位として使用でき
るわけではない。さらに、ピン等の導電性部品を使って
、導体から接続部位Cを介して、配線面外にある電気デ
バイスまたは電子デバイスの端子に至る導電性経路を完
成することができる。接続部位Cはまた、隣接する導体
面を導電性部品を介して他の接続部位Cや隣接する導体
の1つなど、異なる配線面中の構成部品に接続する、プ
ログラマブル・バイアの位置にもなる。すなわち、1本
の相互接続が、プログラマブル・バイアを使用しないこ
ともあり、1本または複数を使用することもできる。
相互接続の最適化または相互接続長の短縮を行なうには
、後で詳細に説明するように、主配線方向が異なる、異
なる組の配線面を選択的に関連付ける。
第1図に示す特定の配線面、すなわち配線面10は、は
ぼ直交する辺E1およびE2を有する。
第1図に示すように、主配線方向は、典型的な直交座標
系のX(または−X)方向である。この主配線方向は、
辺E1に平行で、辺E2に垂直である。線X1ないしX
4は、面10の主配線方向中の配線トラックを代表する
。プリント導体は、必要に応じて配線トラックX1ない
しX4の一部またはすべてに設けることができる。第1
図に示す而10には、接続部位間に1本の配線トラック
がある。当業者ならよく知っていることだが、各種のサ
イズ・パラメータに応じて、接続部位間に複数の配線ト
ラックを設けることができる。
第2図に示す配線面20は、辺E3及びR4を有する。
面20の主配線方向は辺E4にほぼ平行、辺E3に垂直
である。第2図の線Y1ないしY4は、面20の主配線
方向中の配線トラックを代表する。第1図及び第2図に
示す面の主配線方向は、直交座標系の軸に平行である。
一方、第3図及び第4図の面の主配線方向または導体の
方向は、直交座標系の軸に対して斜めである。詳細に述
べれば、第3図の主配線方向は、辺E5及びR6の両方
に対して斜めであり、第4図に示す配線面の主配線方向
も辺E7及びR8に対して斜めである。
第3図及び第4図で、線D工ないしDIOも而30及び
40の配線トラックを示す。この発明の1実施例では、
面30の主配線方向は、直交座標軸のいずれの軸とも約
45@の角度をなし、面40の主配線方向も同様である
。面30の主配線方向を45@とじ、面40の主配線方
向を135’とする。面10及び20の配線トラックは
平行な直線からなるのに対し、而30及び40の配線ト
ラックは、平行な直線部分と、導体の経路を迂回させて
、配線面上のどの接続部位Cとも交差しないように蛇行
する部分とからなる。
第5図は、この発明による配線配置を含むモジュールの
断面図である。第5図は、モジュールが1個または複数
の電気または電子デバイスを支持する上部エレメントす
なわち面Tを含むことを概略的に示している。これらの
デバイスは、Hl、R2及びR3で示されている。これ
らの電気または電子デバイスH1ないしR3は、たとえ
ば半導体チップであってもよく、面または層T上に支持
される配線パターンに電気的に接続される。この発明の
配線配置は、各種の電気または電子デバイスの端子、た
とえば端子T1、T2などを接続できるようになってい
る。詳細にいえば、配線配置はたとえば組S1、S2、
S3及びS4を含めて、複数組の配線面を含んでいる。
第5図に示すように、各組は1対の配線面を存する。た
とえば組S1は配線面1a及び1bを含み、それぞれ配
線面10及び30を包含する。組S2は面2a及び2b
を含み、たとえば面30及び20を包含する。
!、II S 3は面20及び40を含み、組S4は面
40及び10を含む。第5図で使用する面10ないし4
0は、導体トラックX1〜X4、Y1〜Y4及びD1〜
DIOの一部に、または導電性パターンが選択した導体
パターンと選択した接続部位Cの間の導電性結線と共に
プリント回路配線が配設されている点で、第1図ないし
第4図に示すものとは異なる。各組の配線面は、基準面
R1−R4等の基準面により、隣接する組と分離するこ
とができる。基準面は、当技術で比較的よく行なわれて
いるように、異なる配線面間の電気的漏話を防止するた
めに設ける。基準面は3つの主要な構成要素、すなわち
基板、導電性経路が貫通するための〜複数のバイアすな
わち孔、及び基板上に支持され、バイアからは絶縁され
た導電性パターンををする。
第5図の断面図は、配線面の組S1〜S4を含む配線配
置と、上面Tとの関係を示すためのものである。典型的
なモジュールは、上記の構造のほかに、面群M1で表わ
される複数の信号再分配/電力面(及び場合によっては
追加の基準面RO)を含んでいる。さらに、典型的なモ
ジュールは、面の組M3で表わされる電力分配面を含む
ことができる。上記以外に、領域M2で表わされる図示
さ゛れない面の中に、他の面の対または1つもしくは複
数の組S1〜S4の複製も設けることができる。モジュ
ールは最後に、次段のパッケージ、マザー・ボード等へ
のコネクタをもたらす底面Bを含んでいる。
端子T1とT2の典型的な相互接続を第5図に示す。詳
細に述べると、端子T1は導電性エレメントすなわちピ
ンP1に、ピンP1の一端で接続している。ピンP1の
他端は、配線面2aの特定の接続部位C3に接続してい
る。而Tと面2aの間の面の孔により、ピンP1は介在
する部品から絶縁されたままとなる。第5図には示され
ていないが、接続部位C3は、配線面2aの特定の導体
に接続されている。同じ特定の導体のもう1つの点は、
別の接続部位C4に接続されている。接続部位C4は、
プログラマブル・バイアV1または短いピンVの一端に
接続している。同じバイアVが面2b上の接続部位C5
に接続している。接続部位C5は、面2b上の特定の導
体に接続され、同じ特定の導体上のもう1つの点は、接
続部位C6に接続されている。接続部位C6は、別の導
電性エレメントすなわちピンP2に一端で接続している
。ピンP2の他端は、端子T2に接続されている。
第6図は、第5図に類似の、別の断面図で、この発明に
よる電気または電子デバイスの端子を接続するための面
の組の異なる使い方を示したものである。第5図に断面
を示した特定の接続では、単一のバイアを用い、したが
って、1つの電気または電子デバイスの1つの端子が、
第1の配線面2aに接続され、第2の電気または電子デ
バイスが、同じ対の別の面2bに接続されていた。第6
図に示す特定の接続では、バイアv1及びv2を使用し
、相互接続される電気または電子デバイスの2つの異な
る端子が、それぞれ同じ配線面に接続される。詳細に述
べると、第6図に示すように、ピンP1は電子または電
気デバイスH1の端子を、面S2a上の接続部位C7に
接続する。面S2a上の導体は、接続部位C7と08と
の間に接続されている。バイアV1は、接続部位C8を
、面S2b上の接続部位C9に接続する。接続部位C9
は、面S2b上の導体により、接続部位C10に接続さ
れている。バイアV2は、接続部位C10と面S2a上
の接続部位C11との間に接続されている。面S2a上
のもう1つの導体は、接続部位C1lとC12との間に
接続されている。最後に、ピンP2は、電子または電気
デバイスH3の端子と接続部位C12との間に接続され
ている。
第1図ないし第6図から、この明細書に記載された配線
配置が、複数の電気または電子デバイス、たとえば共通
面Tの上面に支持されたデバイスH1とH3の接続を行
なうことは明らかである。この配線配置は、複数組(第
5図の81〜S4)の配線面を含み、各配線面は主配線
方向に向かう導電性配線を支持し、さらに理論的直交線
の交点に配した複数の接続部位Cを支持する。
PL、P2等のピンは、選択したデバイスを、同一また
は異なる配線面上の選択した接続点と相互接続する。各
接続には、1組の面の中の面だけを使用する。
配線面の各組は、少なくとも第1及び第2の配線面を何
する。読取装置で第5図に示した各組について、第1の
配線面の主配線方向が、第2の配線面上の主配線方向と
鋭角をなすことを検証することができる。さらに、配線
面fa12b13a及び4bを第1の配線面であると考
えると、これらのすべての面上の配線方向は互いに垂直
または平行であることがわかる。同様に、面1b12a
13b及び4aを第2の配線面であると考えると、読取
装置で、これらの面の主配線方向が、互いに平行または
垂直であることを検証することができる。
同様に、面1 as 2 bs 3 a及び4b上の主
配線方向は、モジュールの1つに平行または垂直である
。一方、面1bt 2az 3b及び4aの主配線方向
は、モジュールの辺の少なくとも1辺と鋭角をなし、斜
めもしくは直角である。
この発明は、面10〜40(第1図ないし第4図)から
選択した面の対から形成された配線面の組に限定される
ものではない。詳細に述べると、第1図ないし第4図の
実施例では面の対の主配線方向は45″であるが、たと
えば30″、60″等の他の鋭角も使用することができ
る。第5図に示す実施例では、各対の1面は他の各紙中
の面の1つの主配線方向に平行または垂直な主配線方向
を有する。同様に、これはこの発明に不可欠の性質では
ない。たとえば、この発明の他の実施例では、直交座標
系の横軸(配線面の1辺に平行)に対して0°、60″
及び120°の主配線方向を存する配線面の組を設ける
。この発明のこの実施例では、第1の面の対は0@及び
60°の主配線方向、第2の対は60°及び120@の
主配線方向、第3の面の対は、120@及び0″ (ま
たは0°と等しい180”)の主配線方向を存する。
−n+1対の配線面を用いた、より一般的な配線配置の
構成では、各面の対の主配線方向は0@とシ″(第1の
対)、zoと2z@が(第2の対)、2z’と32@ 
(第3の対)、以下同様にして最後の対ではnz@と1
80’  (または0″)である。ただし、2は180
/(n+1)である。nが1より大きい整数であれば、
面の多対は互いに2°の角度をなす主配線方向を存し、
z@は鋭角である。任意の対の配線方向を考慮すると、
その対の面の1つと共通の配線方向を持つ同一でない対
が少なくとも1つはある。
n=2ないし4の場合、面の対の代表的な配線方向を、
組の最少数の関数として、下記のように表にまとめるこ
とができる。
組1   組2   組3   組4    組5n=
20°、60°60°、120°120°、180’ 
  −−n=30°、45°45°、90° 90°、
135°135°、180°   −n=40°、36
°36°、72° 72°、108°108°、144
°144°、1800これら3つの場合(n=2、:L
 4)を表にまとめたが、この発明は当然n>4の場合
にも適用することができる。
もう1つの例として、1組に3つの面を有する2組の配
線面の使用を考える。第1の組はOo、45@及び90
@の主配線方向を使用し、第2の組は90’ 、135
’及び1800の面を使用する。
以下に説明するように、この発明によれば、相互接続の
ための配線が減り(約10%以上)、必要な配線面の数
が約17ないし30%減少する。
これらの利点は、バイア密度を減少させる必要なしに得
られ、1対の面(多層セラミック・モジュール設計の場
合など)、または1組の面内だけでプログラマブル・バ
イアを使用する技術の制約に適合している。第1図ない
し第4図に示す例から明らかなように、必要条件ではな
いが、(隣接する接続部位C間の)単一の配線チャネル
に単一の線または導体が設けられ、接続部位の間隔、導
線の太さ、及び導線間の間隔に余裕があれば、隣接する
接続部位間に複数の導体または線を設けることができる
。使用する配線面の全体(第1図ないし第5図)が、直
交座標系に対してそれぞれX(0”)、45°、Y (
90” )及び135’の主配線方向を使用する。斜め
の面(主配線方向がそれぞれ45°及び135°)は、
接続部位Cを迂回するための突出部(ジログ)または蛇
行を含んでいる。この配線配置は、少なくとも4対の配
線面、すなわち第1の対ではX(0°)と45@、第2
の対では45°とY(90@)、第3の対ではY (9
0@)と135°、第4の対では135@とX(0°)
の対を含んでいる。当然、必要な配線容量を実現するた
めに、最少数の組を繰り返すことができる。異なる電気
または電子デバイスの間の2ピン接続は、その2本の優
先軸(または主配線方向)が直線で引かれた端子間の接
続の方向に最も近い面の対の1つに割り当てられる。
第7図は、2つの斜めの面30及び40のうち1つの代
表的な2つの導体D3及びD4を示す。
第7図は、「最悪の場合」を想定して描いたものである
。これは、線の太さWと、必要な接続部位からの隙間と
、(隣接する接続部位間の)格子間隔が、導電性パター
ンが隣接する接続部位C間を斜めに通ることができない
ようなものである場合である。換言すれば、接続部位の
直径CDと、線の太さWと、必要な接続部位の隙間の2
倍の和が、隣接する接続部位C相互の間隔に等しい。こ
れは、配線チャネル当たり1本の線を持つ通常の直交配
線に必要な最小条件である(チャネルとは隣接する接続
部位C相互間の領域である)。格子間隔がこの最小間隔
より大きい場合は、X方向のセグメントSXとX方向の
セグメントSYを、45″の軸により近(なるように変
更することができ下記に説明するように、線の長さがさ
らに節減される。
F6発明の効果 線の長さの節減について説明するために、等方性の1組
の接続、たとえば、すべての配線方向が、実施される1
組の接続中で等しく表わされる接続を考える。いくつか
異なる接続が可能である。それには、ユークリッドすな
わち直線長(EUCLと称する)、たとえば直交座標系
の直交軸に沿った最短マンハッタン長(MANHで表わ
す)、この発明に用いられる主配線方向に沿った最短経
路の最小接続長などがあるが、突出部や蛇行に必要な長
さ(L45で表わす)、及び突出部や蛇行を含む同じ経
路の実際の接続長(L45Jで表わす)は無視する。こ
れらの完全に等方性の接続の4つの異なる場合について
接続長の比を計算すると、結果は下記のようになる。
MANH/EUCL=1.273     (1)L4
5/EUCL=1.055      (2)L45J
/EUCL=1.145     (3)L45/MA
NH=0.829      (4)L45J/MAN
H=0.900     (5)換言すれば、等方性接
続を行なうには、最短のマンハッタン接続の制約により
、ユークリッド(直線)の場合より27.3%長い接続
配線が必要となる。L45方式では(すなわち、この発
明によるが、蛇行や突出部に必要な長さは無視した場合
)、ユークリッドの場合より5.5%長い配線が必要に
なる。蛇行または突出部に必要な配線を考慮すると、こ
の発明では、ユークリッドの場合より14.6%長い接
続配線が必要となる。当業者には明らかなことであるが
、ユークリッドの場合は接続配線が最短になるが、プリ
ント回路の相互接続にはまったく実用的でない。次の2
つの比を見ると、結果はさらに明らかである。次の比(
L45/MANH)は、この発明を用いると、必要な配
線が最短のマンハッタン長(蛇行及び突出に必要な長さ
は無視した)に比べて約17%短縮されることを示して
いる。最後の比(L45J/MANH)は、蛇行または
突出に必要な配線長を加えても、なお最短のマンハッタ
ン長より10%短いことを示している。
上で想定した最悪の場合でも、マンハッタン長より10
%短縮されること(L45J/MANH=0.900)
に注目されたい。
従来技術に記載された方法(エラカーの方法参照)の代
替方法として、その軸が各面の対の中で互いに直交する
面の対、たとえば、1つの対がX−Ylもう1つの対が
45°−135°の面の対を想定することができる。こ
の方式をMANHlで表わす。この方式でも、L45と
同様に突出部や蛇行の長さを無視する。突出部や蛇行の
長さを含めた場合の長さを、MANHIJで表わす。こ
の場合、MANH1/MANH=0.918、MANH
IJ/MANH=0.975となる。このように、この
発明によれば、長さの節減は、2.5%(MANHIJ
/MANH=0.975)から、4倍の10%(L45
J/MANH=0.900)に増大する。
上記の等方性の場合を考慮する以外に、約5000の接
続を含む実際の接続リスト(8つの面の対のモジュール
用)を使用した。この特定の接続リストで、下記のこと
が判明した。
MANH/EUCL=1.241      (6)L
45/EUCL=1.050       (7)L4
5J/EUCL=1.129      (8)L45
/MANH=0.846       (9)L45 
J/MANH=0.910      (10)この場
合と等方性の場合との差が小さいことは、接続の完全な
等方性からの偏りを反映したものであるが、それでもな
お、配線長の節減は明らかである。
すべての線の長さの改良を計算した他に、モジュールの
最長の線の長さの節減も考慮した。同じ5000の接続
リストについて、モジュールの1側面より長い最短マン
ハッタン長を存する70本の線(5000本のうちの)
を考慮した。これらの70本の線について、次のように
計算した。
MANH/EUCL=1.340      (11)
L45/EUCL=1.081       (12)
L45J/EUCL=1.177      (13)
L45/MANH=0.792       (14)
L45J/MANH=0.878       (15
)このように、これらの特定の70本の線については、
この発明の使用により、平均の線長の短縮(L45J/
MANH=0.900)ではなく、12%の長さの短縮
ができる(L45J/MANH=0.878)ことが判
明した。最長の線は斜めの軸により近くなる傾向がある
ため、この結果は驚くことではない。
上記の比の改善(比4.5.9.10114.15)は
、線の太さW及び最小配線間隔S1または接続部位の格
子間隔を変える必要なしに実現される。このことは・、
斜めに走る各配線の突出セグメントを、接続部位がある
交点で、理論的直交線に対してO″及び90″をなすよ
うに選択することによって実現される。たとえば、セグ
メントSXは理論的直交線OV2に対して垂直、セグメ
ン)SYは線OH2に対して垂直である。したがって、
ある配線セグメントと接続部位の間の最短経路の長さは
、通常のXY配線の場合と同じである。
格子間隔が最小よりわずかに長い場合でも、突出セグメ
ントが45″に近い角度となるようにすることにより、
性能及び配線長がさらに改善される。
突出部が必要のない範囲で、最短のマンハッタン長より
17%の減少が得られる(比4)。
ある面内に隣接する直交線セグメント間の最短距離は、
電気的短絡を防止するため、製造許容誤差の範囲と合致
することが必要である。格子間隔の単位(第8図)で表
わすと、線間の最小間隔は0.414−Wである。0.
4+++mの格子間隔で「最悪の場合」を仮定した場合
、これはW+S=0.17mmとなる。したがって、W
 = 0 、08mm。
S=0.08mmを選択することができる。
必要な配線面の数の削減に貢献する理由が2つある。
その1つは、この発明による配線配置が使用する全配線
長がより短<、シたがって、配線面の数を、たとえばX
Y直交配線で必要なよりも少なくすることができること
である。全接続長(突出部を無視)は、この発明に基づ
いて4つの異なる主配線方向(X1Y145’ 、13
5°)を使用した場合、最短マンハッタン長に比べて約
17%短縮する。この突出部を無視した全接続長によっ
て、どれだけの配線トラックが線によって占められるか
が決まり、必要な配線面の数が約17%減少する。
必要な配線面の数を減少させる第2の効果は、直交また
は斜めの配線が、主配線方向がデカルト座標軸に沿って
いる配線面に比べて1.414倍の配線トラック容量(
隣接する接続部位C間)をもたらすことである。換言す
れば、すべての配線トラックが線で完全に詰まっている
とすれば、その主配線方向が側面の長さMのモジュール
の直交座標軸の1つに平行な配線面は、M2に等しい長
さの線をすることになる。ただし、隣接する配線トラッ
ク間の間隔は1単位の長さである。他方、斜めの面(直
交座標軸に対して45@の主配線方向を有する)は長さ
1.414M2の線(突出部または蛇行に必要な線の長
さを無視した場合)を有する。
各種の配線面を、主配線方向を有するものとして説明し
てきたが、これはどの面上の配線もすべて平行である必
要があると解すべきではない。実際に、他の制約(電気
的及び製造上の間8)に応じて、主配線方向に平行でな
い軸に浴った「格外の」配線であってもよい。そうでは
なくて主配線方向は、大部分の導線に平行な方向によっ
て定義される。さらに、斜めの配線面については45゜
の角度(デカルト座標系に対して)が好ましいが、当業
者には明白なように45″以外の斜めの角度も可能であ
る。
【図面の簡単な説明】
第1図ないし第4図は、この発明に基づいて用いる4種
の異なる配線面の概略図、第5図及び第6図は、この発
明に基づく配線面を有するモジュールの断面図、第7図
は、接続部位の周囲での蛇行を詳細に示す、たとえば第
3図に示すような配線面の部分図である。 FIG、 5 FIG、7

Claims (2)

    【特許請求の範囲】
  1. (1)複数のデバイスを支えて電気接続する配線構造体
    であって、 各組が少なくとも第1及び第2の配線面を含み、各配線
    面が主配線方向に向いた導電性配線及び直交線の交点に
    配置された複数の接続部位を有し、前記第1の配線面の
    主配線方向が前記第2の配線面の主配線方向に対して鋭
    角をなす複数組の配線面と、 選択した前記デバイスを前記配線面における選択した接
    続部位に接続する手段と、 を備えた配線構造体。
  2. (2)前記導電性配線が、前記接続部位の周囲を蛇行す
    るように主配線方向から逸れている、特許請求の範囲第
    (1)項記載の配線構造体。
JP63179343A 1987-09-25 1988-07-20 配線構造体 Pending JPH0196953A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US101228 1987-09-25
US07/101,228 US4782193A (en) 1987-09-25 1987-09-25 Polygonal wiring for improved package performance

Publications (1)

Publication Number Publication Date
JPH0196953A true JPH0196953A (ja) 1989-04-14

Family

ID=22283602

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63179343A Pending JPH0196953A (ja) 1987-09-25 1988-07-20 配線構造体

Country Status (4)

Country Link
US (1) US4782193A (ja)
EP (1) EP0308714B1 (ja)
JP (1) JPH0196953A (ja)
DE (1) DE3876195T2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0794666A (ja) * 1993-03-01 1995-04-07 Univ Arkansas マルチチップモジュール
US6483714B1 (en) 1999-02-24 2002-11-19 Kyocera Corporation Multilayered wiring board
US8098359B2 (en) 2007-11-16 2012-01-17 Mitsubishi Electric Corporation Liquid crystal display device having an optimized thickness of a transparent conductive film and method of manufacturing the same

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2634340B1 (fr) * 1988-07-13 1994-06-17 Thomson Csf Dispositif d'interconnexion entre un circuit integre et un circuit electrique, application du dispositif a la connexion d'un circuit integre notamment a un circuit imprime, et procede de fabrication du dispositif
DE69023819T2 (de) * 1989-05-31 1996-04-11 Fujitsu Ltd Packungsstruktur mit einem Steckerstift-Gitter.
JPH0714024B2 (ja) * 1990-11-29 1995-02-15 川崎製鉄株式会社 マルチチップモジュール
US5341310A (en) * 1991-12-17 1994-08-23 International Business Machines Corporation Wiring layout design method and system for integrated circuits
JP2759573B2 (ja) * 1992-01-23 1998-05-28 株式会社日立製作所 回路基板の配線パターン決定方法
US5360948A (en) * 1992-08-14 1994-11-01 Ncr Corporation Via programming for multichip modules
FR2702595B1 (fr) * 1993-03-11 1996-05-24 Toshiba Kk Structure de câblage multicouche.
DE19652258A1 (de) * 1996-12-16 1998-06-18 Ibm Verbesserte Verdrahtungsstruktur für Hochleistungschips
JP3386977B2 (ja) 1997-06-05 2003-03-17 新光電気工業株式会社 多層回路基板
JP3466443B2 (ja) * 1997-11-19 2003-11-10 新光電気工業株式会社 多層回路基板
JP3380151B2 (ja) * 1997-12-22 2003-02-24 新光電気工業株式会社 多層回路基板
JP3184796B2 (ja) * 1998-03-19 2001-07-09 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 配線設計装置およびその方法
US6889372B1 (en) 2000-07-15 2005-05-03 Cadence Design Systems Inc. Method and apparatus for routing
US6898773B1 (en) 2002-01-22 2005-05-24 Cadence Design Systems, Inc. Method and apparatus for producing multi-layer topological routes
US7003754B2 (en) 2000-12-07 2006-02-21 Cadence Design Systems, Inc. Routing method and apparatus that use of diagonal routes
US6957410B2 (en) 2000-12-07 2005-10-18 Cadence Design Systems, Inc. Method and apparatus for adaptively selecting the wiring model for a design region
US6858935B1 (en) 2000-12-07 2005-02-22 Cadence Design Systems, Inc. Simulating euclidean wiring directions using manhattan and diagonal directional wires
US6858928B1 (en) * 2000-12-07 2005-02-22 Cadence Design Systems, Inc. Multi-directional wiring on a single metal layer
US7073150B2 (en) 2000-12-07 2006-07-04 Cadence Design Systems, Inc. Hierarchical routing method and apparatus that use diagonal routes
US6915501B2 (en) 2001-01-19 2005-07-05 Cadence Design Systems, Inc. LP method and apparatus for identifying routes
US6738960B2 (en) 2001-01-19 2004-05-18 Cadence Design Systems, Inc. Method and apparatus for producing sub-optimal routes for a net by generating fake configurations
US6877146B1 (en) 2001-06-03 2005-04-05 Cadence Design Systems, Inc. Method and apparatus for routing a set of nets
US7069530B1 (en) 2001-06-03 2006-06-27 Cadence Design Systems, Inc. Method and apparatus for routing groups of paths
US7310793B1 (en) 2001-06-03 2007-12-18 Cadence Design Systems, Inc. Interconnect lines with non-rectilinear terminations
US6957408B1 (en) 2002-01-22 2005-10-18 Cadence Design Systems, Inc. Method and apparatus for routing nets in an integrated circuit layout
US6859916B1 (en) 2001-06-03 2005-02-22 Cadence Design Systems, Inc. Polygonal vias
US6951005B1 (en) 2001-06-03 2005-09-27 Cadence Design Systems, Inc. Method and apparatus for selecting a route for a net based on the impact on other nets
US6957411B1 (en) 2001-06-03 2005-10-18 Cadence Design Systems, Inc. Gridless IC layout and method and apparatus for generating such a layout
US6895569B1 (en) 2001-06-03 2005-05-17 Candence Design Systems, Inc. IC layout with non-quadrilateral Steiner points
US6882055B1 (en) 2001-06-03 2005-04-19 Cadence Design Systems, Inc. Non-rectilinear polygonal vias
US6976238B1 (en) 2001-06-03 2005-12-13 Cadence Design Systems, Inc. Circular vias and interconnect-line ends
US7107564B1 (en) 2001-06-03 2006-09-12 Cadence Design Systems, Inc. Method and apparatus for routing a set of nets
US6895567B1 (en) * 2001-06-03 2005-05-17 Cadence Design Systems, Inc. Method and arrangement for layout of gridless nonManhattan semiconductor integrated circuit designs
US7398498B2 (en) 2001-08-23 2008-07-08 Cadence Design Systems, Inc. Method and apparatus for storing routes for groups of related net configurations
US6931616B2 (en) * 2001-08-23 2005-08-16 Cadence Design Systems, Inc. Routing method and apparatus
US7143382B2 (en) 2001-08-23 2006-11-28 Cadence Design Systems, Inc. Method and apparatus for storing routes
US7155697B2 (en) 2001-08-23 2006-12-26 Cadence Design Systems, Inc. Routing method and apparatus
US6795958B2 (en) * 2001-08-23 2004-09-21 Cadence Design Systems, Inc. Method and apparatus for generating routes for groups of related node configurations
US6762489B2 (en) 2001-11-20 2004-07-13 International Business Machines Corporation Jogging structure for wiring translation between grids with non-integral pitch ratios in chip carrier modules
US6892371B1 (en) 2002-01-22 2005-05-10 Cadence Design Systems, Inc. Method and apparatus for performing geometric routing
US7096449B1 (en) 2002-01-22 2006-08-22 Cadence Design Systems, Inc. Layouts with routes with different widths in different directions on the same layer, and method and apparatus for generating such layouts
US7080329B1 (en) 2002-01-22 2006-07-18 Cadence Design Systems, Inc. Method and apparatus for identifying optimized via locations
US7117468B1 (en) 2002-01-22 2006-10-03 Cadence Design Systems, Inc. Layouts with routes with different spacings in different directions on the same layer, and method and apparatus for generating such layouts
US7036105B1 (en) 2002-01-22 2006-04-25 Cadence Design Systems, Inc. Integrated circuits with at least one layer that has more than one preferred interconnect direction, and method for manufacturing such IC's
US6938234B1 (en) 2002-01-22 2005-08-30 Cadence Design Systems, Inc. Method and apparatus for defining vias
US7013451B1 (en) 2002-01-22 2006-03-14 Cadence Design Systems, Inc. Method and apparatus for performing routability checking
US6944841B1 (en) 2002-01-22 2005-09-13 Cadence Design Systems, Inc. Method and apparatus for proportionate costing of vias
US7089524B1 (en) 2002-01-22 2006-08-08 Cadence Design Systems, Inc. Topological vias route wherein the topological via does not have a coordinate within the region
US6996789B2 (en) * 2002-11-18 2006-02-07 Cadence Design Systems, Inc. Method and apparatus for performing an exponential path search
US7003752B2 (en) * 2002-11-18 2006-02-21 Cadence Design Systems, Inc. Method and apparatus for routing
US7624367B2 (en) 2002-11-18 2009-11-24 Cadence Design Systems, Inc. Method and system for routing
US7480885B2 (en) 2002-11-18 2009-01-20 Cadence Design Systems, Inc. Method and apparatus for routing with independent goals on different layers
US7047513B2 (en) * 2002-11-18 2006-05-16 Cadence Design Systems, Inc. Method and apparatus for searching for a three-dimensional global path
US6892369B2 (en) * 2002-11-18 2005-05-10 Cadence Design Systems, Inc. Method and apparatus for costing routes of nets
US7216308B2 (en) * 2002-11-18 2007-05-08 Cadence Design Systems, Inc. Method and apparatus for solving an optimization problem in an integrated circuit layout
US7010771B2 (en) * 2002-11-18 2006-03-07 Cadence Design Systems, Inc. Method and apparatus for searching for a global path
US7080342B2 (en) * 2002-11-18 2006-07-18 Cadence Design Systems, Inc Method and apparatus for computing capacity of a region for non-Manhattan routing
US7171635B2 (en) * 2002-11-18 2007-01-30 Cadence Design Systems, Inc. Method and apparatus for routing
US6988257B2 (en) * 2002-11-18 2006-01-17 Cadence Design Systems, Inc. Method and apparatus for routing
US7093221B2 (en) * 2002-11-18 2006-08-15 Cadence Design Systems, Inc. Method and apparatus for identifying a group of routes for a set of nets
US7373628B1 (en) 2004-06-01 2008-05-13 Pulsic Limited Method of automatically routing nets using a Steiner tree
US8095903B2 (en) 2004-06-01 2012-01-10 Pulsic Limited Automatically routing nets with variable spacing
US7784010B1 (en) 2004-06-01 2010-08-24 Pulsic Limited Automatic routing system with variable width interconnect
US7131096B1 (en) 2004-06-01 2006-10-31 Pulsic Limited Method of automatically routing nets according to current density rules
US7257797B1 (en) 2004-06-07 2007-08-14 Pulsic Limited Method of automatic shape-based routing of interconnects in spines for integrated circuit design
US7107556B1 (en) * 2004-12-29 2006-09-12 Cadence Design Systems, Inc. Method and system for implementing an analytical wirelength formulation for unavailability of routing directions
US7168053B1 (en) 2004-12-29 2007-01-23 Cadence Design Systems, Inc. Method and system for implementing an analytical wirelength formulation
US9245082B2 (en) * 2005-06-21 2016-01-26 Pulsic Limited High-speed shape-based router
US7603644B2 (en) * 2005-06-24 2009-10-13 Pulsic Limited Integrated circuit routing and compaction
US7363607B2 (en) 2005-11-08 2008-04-22 Pulsic Limited Method of automatically routing nets according to parasitic constraint rules
US8201128B2 (en) 2006-06-16 2012-06-12 Cadence Design Systems, Inc. Method and apparatus for approximating diagonal lines in placement
US8250514B1 (en) 2006-07-13 2012-08-21 Cadence Design Systems, Inc. Localized routing direction
US8011950B2 (en) 2009-02-18 2011-09-06 Cinch Connectors, Inc. Electrical connector
US8458636B1 (en) 2009-03-18 2013-06-04 Pulsic Limited Filling vacant areas of an integrated circuit design

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5818950A (ja) * 1981-07-28 1983-02-03 Nec Corp 多層配線基板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3179913A (en) * 1962-01-25 1965-04-20 Ind Electronic Hardware Corp Rack with multilayer matrix boards
US3470612A (en) * 1966-11-14 1969-10-07 Texas Instruments Inc Method of making multilayer circuit boards
JPS5530822A (en) * 1978-08-25 1980-03-04 Fujitsu Ltd Printed board
US4254445A (en) * 1979-05-07 1981-03-03 International Business Machines Corporation Discretionary fly wire chip interconnection
US4302625A (en) * 1980-06-30 1981-11-24 International Business Machines Corp. Multi-layer ceramic substrate
JPS60136294A (ja) * 1983-12-23 1985-07-19 株式会社日立製作所 セラミック多層配線回路板
US4535388A (en) * 1984-06-29 1985-08-13 International Business Machines Corporation High density wired module

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5818950A (ja) * 1981-07-28 1983-02-03 Nec Corp 多層配線基板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0794666A (ja) * 1993-03-01 1995-04-07 Univ Arkansas マルチチップモジュール
US6483714B1 (en) 1999-02-24 2002-11-19 Kyocera Corporation Multilayered wiring board
US8098359B2 (en) 2007-11-16 2012-01-17 Mitsubishi Electric Corporation Liquid crystal display device having an optimized thickness of a transparent conductive film and method of manufacturing the same

Also Published As

Publication number Publication date
EP0308714A3 (en) 1989-08-09
EP0308714A2 (en) 1989-03-29
DE3876195T2 (de) 1993-06-03
EP0308714B1 (en) 1992-11-25
US4782193A (en) 1988-11-01
DE3876195D1 (de) 1993-01-07

Similar Documents

Publication Publication Date Title
JPH0196953A (ja) 配線構造体
JP4649483B2 (ja) 汎用マルチチップ相互連結システム
US4254445A (en) Discretionary fly wire chip interconnection
US6701509B2 (en) Integrated circuit power and ground routing
JPH07297354A (ja) 集積回路及び集積回路のピン割り当て方法及び実装方法
US7847408B2 (en) Integrated clock and power distribution
US6373139B1 (en) Layout for a ball grid array
US6373772B2 (en) Semiconductor integrated circuit device having fuses and fuse latch circuits
JPH0750817B2 (ja) 配線相互接続構造体
TW498530B (en) Flip-chip pad and redistribution layer arrangement
JPH06334104A (ja) 等長等負荷バス配線
JPS6115395A (ja) 半導体チツプ用モジユ−ル
JP2007250933A (ja) 半導体集積回路およびそのレイアウト設計方法
US6956286B2 (en) Integrated circuit package with overlapping bond fingers
US7091614B2 (en) Integrated circuit design for routing an electrical connection
EP0135019B1 (en) Interconnection of elements on integrated cirrcuit substrate
TW569362B (en) Wiring designing method and semiconductor device
US7689963B1 (en) Double diamond clock and power distribution
JP3724996B2 (ja) 半導体集積回路装置
US8125087B2 (en) High-density flip-chip interconnect
US11990407B2 (en) Semiconductor device and wiring structure
JP3776108B2 (ja) 配線設計装置
JPS6064448A (ja) 半導体装置
JP2947219B2 (ja) スタンダードセル方式の半導体集積回路の配線構造
JPS6034039A (ja) 半導体装置