JP3971025B2 - 半導体装置及び半導体装置のレイアウト方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、E/A(Enbedded Array )やG/A(Gate Array )等のASIC(Application Specific IC )におけるI/O(入出力)バッファ及びI/Oバッファとパッドのレイアウトに関するものである。
【0002】
近年、半導体装置においては、大規模化・高集積化が進められるとともに、開発期間の短縮化が要求されている。ASICにおいては、既成のチップフレームを使用して設計を行うことにより、多様な仕様に適合する製品を短期間に開発することが必要となっている。
【0003】
【従来の技術】
E/Aや、G/A等のASIC(セミカスタムIC)を用いた従来の半導体装置(以下、LSI)1を図5及び図6に従って説明する。
【0004】
図5に示すように、LSI1の既成(固定又は汎用)チップフレーム2では、入出力(以下、I/O)バッファ3を配置するためにチップ辺1aと平行に延びるI/O領域4と、そのI/O領域4に配置可能なI/Oバッファ3の個数とがI/Oフレーム情報により固定化又は汎用化されている。
【0005】
既成チップフレーム2では、LSI入出力端子(以下、パッド)6を配置するためにチップ辺1aとI/O領域4との間で同チップ辺1aと平行に延びるパッド領域7と、そのパッド領域7に配置されるパッド6の個数及び位置がパッド情報により固定化又は汎用化されている。
【0006】
既成チップフレーム2では、I/Oバッファ3内におけるI/O端子8のパターンと、そのI/O端子8とパッド6とを接続するI/O−パッド間配線9のパターンとが配線情報により固定化又は汎用化されている。尚、配線情報には、I/O端子8が、I/Oバッファ3内においてパッド領域7側の一辺にチップ辺1aに沿って形成される情報を含んでいる。又、配線情報には、I/O−パッド間配線9が、パッド6とI/O端子8との間でチップ辺1aに対し略垂直方向に形成される情報を含んでいる。
【0007】
上記のような既成チップフレーム2を備えたLSI1では、上記各レイアウトが固定化又は汎用化されるため、チップ状態での特性評価試験時に使用する評価用ボードの固定化又は汎用化が可能となる。従って、上記既成チップフレーム2を利用することは、LSIの開発コストを低減するとともに、LSIの開発・作成期間を短縮するために有効となっている。
【0008】
図6は、LSI1とLSIパッケージ11とを組み合わせた概略図を示す。尚、図6では、チップ辺1a(図中、上辺)においてのみ説明する。
LSI1を構成する既成チップフレーム2のパッド6の数は、LSIパッケージ11のリードフレーム14の数より多く、パッド6にはリードフレーム14とワイヤボンディング15で接続されないノンコネクション(以下、NC)パッド6aが存在する。
【0009】
すなわち、既成チップフレーム2上に構成されるパッド6の数は、チップサイズに基づいて自動的に決定され、そのチップサイズは内部論理回路13の回路規模に基づいて決定される。従って、チップサイズが大きいにも関わらず、必要とするI/Oポート数が少ない場合には、当該チップが外部ピンの少ないパッケージに搭載されるため、パッド6に対しリードフレームの数が少なくなる。
【0010】
また、パッド6とリードフレーム14のレイアウト上、チップ辺1aの左右端付近において、1つおきのパッド6がリードフレーム14に接続されている。
I/Oバッファ3には、I/O端子を多数備えた多ピンI/Oバッファがある。尚、図5では、多ピンI/Oバッファの内、2ピンI/Oバッファ3a1,3a2を示す。
【0011】
2ピンI/Oバッファ3a1,3a2には、配置場所A,Bに応じて、基本I/Oフレーム5を2つ分使用した2I/Oフレームの2ピンI/Oバッファ3a1や、基本I/Oフレーム5を3つ分使用した3I/Oフレームの2ピンI/Oバッファ3a2等がある。即ち、配置場所Bにおける2ピンI/Oバッファ3a2は、そのI/O端子8が前記NCパッド6aを挟んだ両パッド6に接続されるため、基本I/Oフレーム5を3つ分使用した3I/Oフレームとなっている。
【0012】
従って、2ピンI/Oバッファ3a1,3a2は同一機能でありながら、異なる物理パターンを備えた独立したI/Oバッファのパターンバリエーションとして、レイアウト装置のデータライブラリに格納されている。
【0013】
【発明が解決しようとする課題】
上記のように既成チップフレーム2を利用したLSI1では、異なる仕様に対応するため、同一機能の2ピンI/Oバッファ3a1,2a2を異なる配置場所A,Bに複数備える場合がある。
【0014】
しかしながら、2ピンI/Oバッファ3a1,3a2は、配置場所A,Bに応じて、2I/Oフレームや3I/Oフレーム等の大きさが決定されてしまう。即ち、同じ機能の2ピンI/Oバッファ3a1,3a2であっても、配置場所A,Bに応じて、2I/Oフレームや3I/Oフレーム等のバリエーションが必要となってしまう。
【0015】
従って、同一機能の2ピンI/Oバッファ3a1,3a2をそれぞれ開発しなければならないため、その開発コストが増大するとともに、その開発期間が長くなるという問題がある。
【0016】
又、LSI1の作成時に使用するCADシステムにおいても、同一機能の2ピンI/Oバッファ3a1,3a2のパターンデータをそれぞれライブラリに保持し、設計作業時にはそれらのパターンデータをその都度ライブラリから読み出して処理する必要があるため、その処理時間が長くなるという問題がある。
【0017】
これらのことは、LSI1の開発から出荷までの製造コストを増大させるとともに、開発・作成期間を長くする原因となっている。
この発明の目的は、開発から出荷までの製造コストを低減できるとともに、開発・作成期間を短縮することができる半導体装置のレイアウト方法及び半導体装置を提供することにある。
【0018】
【課題を解決するための手段】
請求項1に記載の発明では、複数のパッドと、I/Oバッファと、前記I/Oバッファ内に配置される入出力端子と、前記パッドと前記入出力端子とを接続するI/O−パッド間配線とを備えた半導体装置であって、前記入出力端子は、前記I/Oバッファの前記パッドに対向する辺に沿って延設される水平側端子と、前記I/Oバッファの側辺に沿って水平側端子と直交する方向に延設される垂直側端子とから構成し、前記I/O−パッド間配線は、接続するパッドの間隔に対応して、前記水平側端子と垂直側端子とのいずれか一方からパッドに向かって延設する。
【0019】
請求項2に記載の発明では、請求項1に記載の半導体装置において、前記I/Oバッファには、複数の入出力端子が配置される。
【0020】
請求項3に記載の発明では、請求項2に記載の半導体装置において、前記複数の入出力端子は2ピンであり、前記入出力端子は、I/Oバッファと接続されるパッドの中間線に対し線対称状にレイアウトされている。
【0021】
請求項4に記載の発明では、請求項3に記載の半導体装置において、前記I/O−パッド間配線は、前記中間線に対し線対称状にレイアウトするとともに、前記垂直側端子から水平方向に延設し、さらに垂直方向に延設して、前記パッドに接続する。
【0022】
請求項5に記載の発明では、請求項3に記載の半導体装置において、前記I/O−パッド間配線は、前記中間線に対し線対称状にレイアウトするとともに、前記垂直側端子から水平方向に延設し、さらに任意の傾斜角をもって延設して、前記パッドに接続する。
【0023】
請求項6に記載の発明では、請求項2乃至5のいずれかに記載の半導体装置において、前記複数の入出力端子が配置されるI/Oバッファは、1ピンの入出力端子が配置される基本I/Oバッファの略2倍の大きさである。
【0024】
請求項7に記載の発明では、複数のパッドをレイアウトするためのパッドレイアウト情報と、入出力端子情報を含むとともに、複数のI/OバッファをレイアウトするためのI/Oバッファレイアウト情報と、前記パッドとI/Oバッファとを接続するI/O−パッド間配線情報と、に基づいて、前記パッド及びI/Oバッファをレイアウトし、前記パッドとI/Oバッファとの間にI/O−パッド間配線をレイアウト装置によりレイアウトする半導体装置のレイアウト方法であって、前記I/Oバッファレイアウト情報の内の一部が、前記I/Oバッファの前記パッドに対向する辺に沿って延設される水平側端子情報と、前記I/Oバッファの側辺に沿って水平側端子と直交する方向に延設される垂直側端子情報とから構成され、前記レイアウト装置は、前記I/O−パッド間配線を、接続するパッドの間隔に対応して、前記水平側端子と垂直側端子とのいずれか一方からパッドに向かって延設する。
【0025】
請求項8に記載の発明では、請求項7に記載の半導体装置のレイアウト方法において、前記I/Oバッファには、複数の入出力端子が配置される。
【0026】
請求項9に記載の発明では、請求項8に記載の半導体装置のレイアウト方法において、前記複数の入出力端子は2ピンであり、前記レイアウト装置は、前記入出力端子を、I/Oバッファと接続されるパッドの中間線に対し線対称状にレイアウトする。
請求項10に記載の発明では、請求項9に記載の半導体装置のレイアウト方法において、前記レイアウト装置は、前記I/O−パッド間配線を、前記垂直側端子から水平方向に延設し、さらに垂直方向に延設して、前記パッドに接続する。
請求項11に記載の発明では、請求項9に記載の半導体装置のレイアウト方法において、前記レイアウト装置は、前記I/O−パッド間配線を、前記垂直側端子から水平方向に延設し、さらに任意の傾斜角をもって延設して、前記パッドに接続する。
【0027】
(作用)
請求項1に記載の発明によれば、入出力端子は、I/Oバッファの前記パッドに対向する辺に沿って延設される水平側端子と、I/Oバッファの側辺に沿って水平側端子と直交する方向に延設される垂直側端子とから構成され、I/O−パッド間配線は、接続するパッドの間隔に対応して、前記水平側端子と垂直側端子とのいずれか一方からパッドに向かって延設される。
【0028】
請求項2に記載の発明によれば、複数の入出力端子が複数のパッドに接続される。
【0029】
請求項3に記載の発明によれば、2ピンの入出力端子が、I/Oバッファと接続されるパッドの中間線に対し線対称状にレイアウトされる。
【0030】
請求項4に記載の発明によれば、I/O−パッド間配線は、中間線に対し線対称状にレイアウトされるとともに、垂直側端子から水平方向に延設され、さらに垂直方向に延設されて、パッドに接続される。
【0031】
請求項5に記載の発明によれば、I/O−パッド間配線は、中間線に対し線対称状にレイアウトされるとともに、垂直側端子から水平方向に延設され、さらに任意の傾斜角をもって延設されて、パッドに接続される。
【0032】
請求項6に記載の発明によれば、複数の入出力端子が配置されるI/Oバッファは、1ピンの入出力端子が配置される基本I/Oバッファの略2倍の大きさとされる。
【0033】
請求項7に記載の発明によれば、I/O−パッド間配線は、接続するパッドの間隔に対応して、I/Oバッファの前記パッドに対向する辺に沿って延設される水平側端子とI/Oバッファの側辺に沿って水平側端子と直交する方向に延設される垂直側端子とのいずれか一方からパッドに向かって延設される。
【0034】
請求項8に記載の発明によれば、複数の入出力端子が複数のパッドに接続される。
請求項9に記載の発明によれば、2ピンの入出力端子が、I/Oバッファと接続されるパッドの中間線に対し線対称状にレイアウトされる。
請求項10に記載の発明によれば、I/O−パッド間配線は、垂直側端子から水平方向に延設され、さらに垂直方向に延設されて、パッドに接続される。
請求項11に記載の発明によれば、I/O−パッド間配線は、垂直側端子から水平方向に延設され、さらに任意の傾斜角をもって延設されて、パッドに接続される。
【0035】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図1〜図4に従って説明する。
図1は、E/A、G/A等のLSI21及びLSIパッケージ22の要部概略図である。尚、前記従来技術と同様の部分については、同様の符号を付して説明する。
【0036】
図1に示すように、既成チップフレーム23では、I/O領域4と、そのI/O領域4に配置可能なI/Oバッファ3の個数とがI/Oフレーム情報により固定化又は汎用化されている。
【0037】
既成チップフレーム23では、チップ辺21aとI/O領域4との間のパッド領域7と、そのパッド領域7に等間隔に配置されるパッド6の個数及び位置がパッド情報により固定化又は汎用化されている。
【0038】
既成チップフレーム23では、I/Oバッファ3,3b1,3b2内に設けられるI/O端子8,8a,8bのパターンと、そのI/O端子8,8a,8bとパッド6とを配線するI/O−パッド間配線9,9aのパターンとが配線情報により固定化又は汎用化されている。
【0039】
ここで、前記配線情報に含まれるI/O端子8,8a,8bの位置及び形状について説明する。配線情報に含まれるI/O端子8,8a,8bの位置及び形状は、配置されるI/Oバッファ3,3b1,3b2が1ピンI/Oバッファ3か、多ピンI/Oバッファ3b1,3b2かで異なる。
【0040】
詳述すると、1ピンI/Oバッファ3の場合のI/O端子8は、パッド領域7側の一辺にチップ辺21aと平行に形成される。
図2,図3に示すように、2ピンI/Oバッファ3b1,3b2の2つのI/O端子8a,8bは、配置場所A,Bに関わらず、前記基本I/Oフレーム5を2つ分使用した2I/Oフレーム内に形成される。
【0041】
2つのI/O端子8a,8bは、パッド領域7側の一辺にチップ辺21aと平行に延びて形成される水平側端子8a1,8b1と、両側辺にチップ辺21aに対し垂直方向に形成される垂直側端子8a2,8b2とから構成される。水平側端子8a1,8b1と垂直側端子8a2,8b2とは、それぞれ接続され、2ピンI/Oバッファ3b1,3b2の中心線に対し、線対称状に形成される。
【0042】
前記配線情報に含まれるI/O−パッド間配線9,9aの形状について説明する。配線情報に含まれるI/O−パッド間配線9,9aの形状は、I/O端子8,8a,8bと配線されるパッド6の位置に応じて異なる。
【0043】
詳述すると、接続されるパッド6と前記I/O端子8,8a1,8b1の中心線が一致する場合には、I/O−パッド間配線9は、I/O端子8,8a1,8b1とパッド6との間で垂直方向に形成される。
【0044】
接続されるパッド6とI/O端子8,8a1,8b1の中心線が一致しない場合には、I/O−パッド間配線9aは、I/O端子8a,8bの垂直側端子8a2,8b2から水平方向に引き出され、さらにパッド6に向かって垂直方向に延設される。そして、I/O−パッド間配線9aは、I/Oバッファ3b2の中心線に対し線対称状に形成される。
【0045】
図3においては、前記パッド情報によりパッド6が等間隔に配置されている。従って、2つのI/O端子8a,8bが接続される両パッド6の間にノンコネクション(以下、NC)パッド6aが存在する場合、I/O−パッド間配線9aは、垂直側端子8a2,8b2からパッド6に向かって垂直方向に延設される。
【0046】
図4に示すように、パッド6が不等間隔に配置される既成チップフレーム24において、配置場所Cでは2ピンI/Oバッファ3b3のI/O端子8a,8bが接続される両パッド6の間にNCパッド6aが2個介在している。このような場合には、I/O−パッド間配線9aは垂直側端子8a2,8b2からまず水平方向に延設され、さらに垂直方向に延設されてパッド6に接続される。そして、2ピンI/Oバッファ3b3は、その中心線がI/O−パッド間配線9aが接続されるパッド6の中間線Lに一致するように配置され、両配線9aは線対称状に形成される。
【0047】
また、配置場所Dでは、I/O−パッド間配線9bは垂直側端子8a2,8b2からまず水平方向に延設され、さらに任意の傾斜角をもってパッド6に向かって延設される。そして、2ピンI/Oバッファ3b3は、その中心線がI/O−パッド間配線9bが接続されるパッド6の中間線Lに一致するように配置され、両配線9aは線対称状に形成される。
【0048】
上記のようなレイアウト処理は、レイアウト装置のデータライブラリに格納されている上記各種情報にに基づいて、そのレイアウト装置により自動的に行われる。
【0049】
上記のようなレイアウト処理では、次に示す作用効果を得ることができる。
(1)上記各レイアウトが固定化又は汎用化されるため、チップ状態での特性評価試験時に使用する評価用ボードの固定化又は汎用化が可能となる。従って、LSI21の開発コストが低減されるとともに、LSI21の開発・作成期間が短縮される。
(2)2ピンI/Oバッファ3b1〜3b4のI/O端子8a,8bは、2ピンI/Oバッファ3b1〜3b4の両側辺に沿って形成される垂直側端子8a2,8b2を備えている。従って、I/O端子8a,8bからパッド6までの配線自由度が広い。即ち、I/O端子8a,8bが接続される両パッド6の間にNCパッド6aが介在していても、2I/Oフレーム内に形成されるI/O端子8a,8bと該両パッド6とを容易に接続することができる。その結果、同一機能の2ピンI/Oバッファ3b1〜3b4を、配置場所A,B,C,Dに関係なく、2I/Oフレーム内に形成することが可能となり、同一機能の2ピンI/Oバッファ3b1〜3b4を複数種類開発する必要がなくなる。よって、LSI21の開発コストがさらに低減されるとともに、LSI21の開発期間がさらに短縮される。
(3)又、LSI21のレイアウト作業時に使用するCADシステムにおいても、同一機能の2ピンI/Oバッファ3b1〜3b4のパターンデータは一種類のみをライブラリに保持すればよい。従って、そのパターンデータを使用したレイアウト処理時間を短縮することができる。
(4)I/O端子8a,8bとパッド6を接続するI/O−パッド間配線9,9a,9bは線対称状に形成されるため、I/O端子8a,8bとパッド6間の配線負荷を同一とすることができる。
【0050】
【発明の効果】
以上詳述したように、製造コストを低減できるとともに、開発・作成期間を短縮することができる半導体装置のレイアウト方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図1】一実施の形態を示す概略図。
【図2】一実施の形態のI/O端子を示す説明図。
【図3】一実施の形態のI/O端子とパッド間の配線を示す説明図。
【図4】一実施の形態を示す概略図。
【図5】従来例を示す概略図。
【図6】従来の既成チップフレームによるレイアウトを示す概略図。
【符号の説明】
3 1ピンI/Oバッファ
4 I/Oフレーム(I/O領域)
6 パッド
8 1ピンI/OバッファのI/O端子
9,9a I/O−パッド間配線
3b1〜3b4 2ピンI/Oバッファ
8a,8b 2ピンI/Oバッファの二つのI/O端子
8a1,8b1 水平側端子
8a2,8b2 垂直側端子
Claims (11)
- 複数のパッドと、
I/Oバッファと、
前記I/Oバッファ内に配置される入出力端子と、
前記パッドと前記入出力端子とを接続するI/O−パッド間配線と
を備えた半導体装置であって、
前記入出力端子は、前記I/Oバッファの前記パッドに対向する辺に沿って延設される水平側端子と、前記I/Oバッファの側辺に沿って水平側端子と直交する方向に延設される垂直側端子とから構成し、
前記I/O−パッド間配線は、接続するパッドの間隔に対応して、前記水平側端子と垂直側端子とのいずれか一方からパッドに向かって延設すること
を特徴とする半導体装置。 - 前記I/Oバッファには、複数の入出力端子が配置されること
を特徴とする請求項1に記載の半導体装置。 - 前記複数の入出力端子は2ピンであり、
前記入出力端子は、I/Oバッファと接続されるパッドの中間線に対し線対称状にレイアウトされていること
を特徴とする請求項2に記載の半導体装置 - 前記I/O−パッド間配線は、前記中間線に対し線対称状にレイアウトするとともに、前記垂直側端子から水平方向に延設し、さらに垂直方向に延設して、前記パッドに接続すること
を特徴とする請求項3に記載の半導体装置。 - 前記I/O−パッド間配線は、前記中間線に対し線対称状にレイアウトするとともに、前記垂直側端子から水平方向に延設し、さらに任意の傾斜角をもって延設して、前記パッドに接続すること
を特徴とする請求項3に記載の半導体装置。 - 前記複数の入出力端子が配置されるI/Oバッファは、
1ピンの入出力端子が配置される基本I/Oバッファの略2倍の大きさであること
を特徴とする請求項2乃至5のいずれかに記載の半導体装置。 - 複数のパッドをレイアウトするためのパッドレイアウト情報と、
入出力端子情報を含むとともに、複数のI/OバッファをレイアウトするためのI/Oバッファレイアウト情報と、
前記パッドとI/Oバッファとを接続するI/O−パッド間配線情報と、
に基づいて、前記パッド及びI/Oバッファをレイアウトし、前記パッドとI/Oバッファとの間にI/O−パッド間配線をレイアウト装置によりレイアウトする半導体装置のレイアウト方法であって、
前記I/Oバッファレイアウト情報の内の一部が、前記I/Oバッファの前記パッドに対向する辺に沿って延設される水平側端子情報と、前記I/Oバッファの側辺に沿って水平側端子と直交する方向に延設される垂直側端子情報とから構成され、
前記レイアウト装置は、前記I/O−パッド間配線を、接続するパッドの間隔に対応して、前記水平側端子と垂直側端子とのいずれか一方からパッドに向かって延設することを特徴とする半導体装置のレイアウト方法。 - 前記I/Oバッファには、複数の入出力端子が配置されることを特徴とする請求項7に記載の半導体装置のレイアウト方法。
- 前記複数の入出力端子は2ピンであり、
前記レイアウト装置は、前記入出力端子を、I/Oバッファと接続されるパッドの中間線に対し線対称状にレイアウトすることを特徴とする請求項8に記載の半導体装置のレイアウト方法。 - 前記レイアウト装置は、前記I/O−パッド間配線を、前記垂直側端子から水平方向に延設し、さらに垂直方向に延設して、前記パッドに接続することを特徴とする請求項9に記載の半導体装置のレイアウト方法。
- 前記レイアウト装置は、前記I/O−パッド間配線を、前記垂直側端子から水平方向に延設し、さらに任意の傾斜角をもって延設して、前記パッドに接続することを特徴とする請求項9に記載の半導体装置のレイアウト方法。
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