JP2003249098A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 通常動作時においてワード線の活性化制御を
高速化するとともに、バーンイン試験時における動作電
流を抑制可能な半導体記憶装置を提供する。 【解決手段】 各ワード線ＷＬの活性化を制御するロー
カルデコーダ１００は、ノードＮ０およびＮ２の間に接
続されるトランジスタ１０１と、電源電圧Ｖｃｃおよび
ノードＮ０の間に接続されるトランジスタ１０３と、ノ
ードＮ０の電圧に応じてワード線を電源電圧Ｖｃｃまた
は接地電圧Ｖｓｓで駆動するインバータ１０５とを含
む。対応するワード線を活性化する場合には、トランジ
スタ１０１がターンオンされた状態でノードＮ２が接地
電圧Ｖｓｓに設定される。バーンイン制御回路３０は、
バーンイン試験時において、活性化の対象となるワード
線に対応するローカルデコーダ内のトランジスタ１０３
を強制的にターンオフする。
高速化するとともに、バーンイン試験時における動作電
流を抑制可能な半導体記憶装置を提供する。 【解決手段】 各ワード線ＷＬの活性化を制御するロー
カルデコーダ１００は、ノードＮ０およびＮ２の間に接
続されるトランジスタ１０１と、電源電圧Ｖｃｃおよび
ノードＮ０の間に接続されるトランジスタ１０３と、ノ
ードＮ０の電圧に応じてワード線を電源電圧Ｖｃｃまた
は接地電圧Ｖｓｓで駆動するインバータ１０５とを含
む。対応するワード線を活性化する場合には、トランジ
スタ１０１がターンオンされた状態でノードＮ２が接地
電圧Ｖｓｓに設定される。バーンイン制御回路３０は、
バーンイン試験時において、活性化の対象となるワード
線に対応するローカルデコーダ内のトランジスタ１０３
を強制的にターンオフする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、スタティックランダムアクセ
スメモリ（ＳＲＡＭ）等に用いられる、分割ワード線構
成を有する半導体記憶装置のローカルデコーダに関す
る。
に関し、より特定的には、スタティックランダムアクセ
スメモリ（ＳＲＡＭ）等に用いられる、分割ワード線構
成を有する半導体記憶装置のローカルデコーダに関す
る。
【０００２】
【従来の技術】大規模化されたメモリアレイを備えるＳ
ＲＡＭや、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）等の半導体記憶装置において、ワード線上の信号
伝搬遅延の抑制および、ワード線選択を実行するデコー
ド回路の回路規模縮小を目的とする、いわゆる「分割ワ
ード線構成」が知られている。このような、分割ワード
線構成は、たとえば、特公昭６３−８５５６号公報（以
下、「従来例１」とも称する）に開示されている。
ＲＡＭや、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）等の半導体記憶装置において、ワード線上の信号
伝搬遅延の抑制および、ワード線選択を実行するデコー
ド回路の回路規模縮小を目的とする、いわゆる「分割ワ
ード線構成」が知られている。このような、分割ワード
線構成は、たとえば、特公昭６３−８５５６号公報（以
下、「従来例１」とも称する）に開示されている。
【０００３】図５および図６は、従来例１に示された分
割ワード線構成を説明する第１および第２の概念図であ
る。
割ワード線構成を説明する第１および第２の概念図であ
る。
【０００４】図５に示された半導体記憶装置は、４個の
メモリブロック５ａ〜５ｄに分割されたメモリアレイ
と、グローバルデコーダ１０と、メモリブロック５ａ〜
５ｄにそれぞれ対応して設けられるローカルデコーダ帯
２０ａ〜２０ｄとを備える。メモリブロック５ａ〜５ｄ
の各々には、メモリセルＭＣが行列状に配置され、メモ
リセル行にそれぞれ対応してワード線ＷＬが配置され、
メモリセル列にそれぞれ対応して相補のビット線ＢＬお
よび／ＢＬから構成されるビット線対ＢＬＰが配置され
る。
メモリブロック５ａ〜５ｄに分割されたメモリアレイ
と、グローバルデコーダ１０と、メモリブロック５ａ〜
５ｄにそれぞれ対応して設けられるローカルデコーダ帯
２０ａ〜２０ｄとを備える。メモリブロック５ａ〜５ｄ
の各々には、メモリセルＭＣが行列状に配置され、メモ
リセル行にそれぞれ対応してワード線ＷＬが配置され、
メモリセル列にそれぞれ対応して相補のビット線ＢＬお
よび／ＢＬから構成されるビット線対ＢＬＰが配置され
る。
【０００５】各グローバルワード線ＧＷＬは、チップの
長辺方向（行方向）に沿って、メモリブロック５ａ〜５
ｄに共通に設けられる。一方、各ワード線ＷＬは、メモ
リブロック５ａ〜５ｄの各々において分割配置される。
グローバルデコーダ１０は、メモリアレイの中央部、す
なわちメモリブロック５ｂおよび５ｃの間に配置され、
グローバルワード線ＧＷＬの活性化を制御する。メモリ
ブロック５ａに配置されたワード線ＷＬの活性化を制御
性するためのローカルデコーダ帯２０ａ、およびメモリ
ブロック５ｂに配置されたワード線ＷＬの活性化を制御
するためのローカルデコーダ帯２０ｂは、メモリブロッ
ク５ａおよび５ｂの境界部に集中配置される。同様に、
メモリブロック５ｃに配置されたワード線ＷＬの活性化
を制御性するためのローカルデコーダ帯２０ｃ、および
メモリブロック５ｄに配置されたワード線ＷＬの活性化
を制御するためのローカルデコーダ帯２０ｄは、メモリ
ブロック５ｃおよび５ｄの境界部に集中配置される。
長辺方向（行方向）に沿って、メモリブロック５ａ〜５
ｄに共通に設けられる。一方、各ワード線ＷＬは、メモ
リブロック５ａ〜５ｄの各々において分割配置される。
グローバルデコーダ１０は、メモリアレイの中央部、す
なわちメモリブロック５ｂおよび５ｃの間に配置され、
グローバルワード線ＧＷＬの活性化を制御する。メモリ
ブロック５ａに配置されたワード線ＷＬの活性化を制御
性するためのローカルデコーダ帯２０ａ、およびメモリ
ブロック５ｂに配置されたワード線ＷＬの活性化を制御
するためのローカルデコーダ帯２０ｂは、メモリブロッ
ク５ａおよび５ｂの境界部に集中配置される。同様に、
メモリブロック５ｃに配置されたワード線ＷＬの活性化
を制御性するためのローカルデコーダ帯２０ｃ、および
メモリブロック５ｄに配置されたワード線ＷＬの活性化
を制御するためのローカルデコーダ帯２０ｄは、メモリ
ブロック５ｃおよび５ｄの境界部に集中配置される。
【０００６】図６に示された半導体記憶装置において
は、グローバルデコーダ１０は、メモリブロック５ａ〜
５ｄから構成されるメモリアレイの端部に対応してグロ
ーバルデコーダ１０が配置されている。その他の部分の
構成は、図５に示した半導体記憶装置と同様である。
は、グローバルデコーダ１０は、メモリブロック５ａ〜
５ｄから構成されるメモリアレイの端部に対応してグロ
ーバルデコーダ１０が配置されている。その他の部分の
構成は、図５に示した半導体記憶装置と同様である。
【０００７】図５および図６に示された半導体記憶装置
において、メモリセルＭＣには、たとえば、図７に示さ
れる高抵抗負荷型Ｎ−ＭＯＳ（Metal Oxide Semiconduc
tor）メモリセルや、図８に示されるＴＦＴ（Thin-Film
Transistor）負荷型メモリセルや、図９に示されるＣ
ＭＯＳ（Complementary MOS）型メモリセルに代表され
る、いわゆる「ＳＲＡＭセル」が配置される。
において、メモリセルＭＣには、たとえば、図７に示さ
れる高抵抗負荷型Ｎ−ＭＯＳ（Metal Oxide Semiconduc
tor）メモリセルや、図８に示されるＴＦＴ（Thin-Film
Transistor）負荷型メモリセルや、図９に示されるＣ
ＭＯＳ（Complementary MOS）型メモリセルに代表され
る、いわゆる「ＳＲＡＭセル」が配置される。
【０００８】図７を参照して、高抵抗負荷型Ｎ−ＭＯＳ
メモリセルであるメモリセルＭＣは、対応するワード線
ＷＬと接続されるゲートを有するＮチャネルＭＯＳトラ
ンジスタ３１および３２と、電源電圧ＶｃｃとノードＮ
ｓおよび／Ｎｓとの間にそれぞれ接続される高抵抗負荷
３４および３５と、ノードＮｓおよび／Ｎｓと接地電圧
Ｖｓｓとの間にそれぞれ接続されるＮチャネルＭＯＳト
ランジスタ３６および３７とを有する。ノードＮｓおよ
び／Ｎｓは、トランジスタ３１および３２を介して相補
のビット線ＢＬおよび／ＢＬとそれぞれ電気的に結合さ
れる。
メモリセルであるメモリセルＭＣは、対応するワード線
ＷＬと接続されるゲートを有するＮチャネルＭＯＳトラ
ンジスタ３１および３２と、電源電圧ＶｃｃとノードＮ
ｓおよび／Ｎｓとの間にそれぞれ接続される高抵抗負荷
３４および３５と、ノードＮｓおよび／Ｎｓと接地電圧
Ｖｓｓとの間にそれぞれ接続されるＮチャネルＭＯＳト
ランジスタ３６および３７とを有する。ノードＮｓおよ
び／Ｎｓは、トランジスタ３１および３２を介して相補
のビット線ＢＬおよび／ＢＬとそれぞれ電気的に結合さ
れる。
【０００９】ワード線ＷＬの活性化（ハイレベル）に応
答して、ノードＮｓおよび／Ｎｓは、ビット線ＢＬおよ
び／ＢＬとそれぞれ接続される。これによって、ビット
線ＢＬおよび／ＢＬ上のデータが、ノードＮｓおよび／
Ｎｓに書込まれる。一旦書込まれたデータは、相補的に
オンするトランジスタ３６および３７と、高抵抗負荷３
４および３５によって、電源投入中において保持され
る。
答して、ノードＮｓおよび／Ｎｓは、ビット線ＢＬおよ
び／ＢＬとそれぞれ接続される。これによって、ビット
線ＢＬおよび／ＢＬ上のデータが、ノードＮｓおよび／
Ｎｓに書込まれる。一旦書込まれたデータは、相補的に
オンするトランジスタ３６および３７と、高抵抗負荷３
４および３５によって、電源投入中において保持され
る。
【００１０】なお、以下、本明細書においては、２値的
に設定される各信号線、各信号および各データ等の高電
圧状態お（ハイレベル）および低電圧状態（ローレベ
ル）のそれぞれを、単に「Ｈレベル」および「Ｌレベ
ル」とも称する。
に設定される各信号線、各信号および各データ等の高電
圧状態お（ハイレベル）および低電圧状態（ローレベ
ル）のそれぞれを、単に「Ｈレベル」および「Ｌレベ
ル」とも称する。
【００１１】図８を参照してＴＦＴ負荷型メモリセルで
あるメモリセルＭＣにおいては、図７に示した高抵抗負
荷型Ｎ−ＭＯＳメモリセルの構成において、高抵抗負荷
３４および３５に代えて、Ｐ型の薄膜トランジスタ（Ｔ
ＦＴ）で構成されたＴＦＴ負荷４１および４２が配置さ
れる。これにより、ノードＮｓまたは／Ｎｓを介した電
源電圧Ｖｃｃおよび接地電圧Ｖｓｓ間の貫通電流が生じ
ないので、メモリセルでの消費電力が低減される。
あるメモリセルＭＣにおいては、図７に示した高抵抗負
荷型Ｎ−ＭＯＳメモリセルの構成において、高抵抗負荷
３４および３５に代えて、Ｐ型の薄膜トランジスタ（Ｔ
ＦＴ）で構成されたＴＦＴ負荷４１および４２が配置さ
れる。これにより、ノードＮｓまたは／Ｎｓを介した電
源電圧Ｖｃｃおよび接地電圧Ｖｓｓ間の貫通電流が生じ
ないので、メモリセルでの消費電力が低減される。
【００１２】図９を参照して、ＣＭＯＳ型メモリセルで
あるメモリセルＭＣにおいては、図７に示した高抵抗負
荷型Ｎ−ＭＯＳメモリセルの構成において、高抵抗負荷
３４および３５にそれぞれ代えて、ＰチャネルＭＯＳト
ランジスタ４５および４７が設けられる。ＣＭＯＳ型メ
モリセルは、動作マージンが大きく動作安定性の高い構
成として知られている。
あるメモリセルＭＣにおいては、図７に示した高抵抗負
荷型Ｎ−ＭＯＳメモリセルの構成において、高抵抗負荷
３４および３５にそれぞれ代えて、ＰチャネルＭＯＳト
ランジスタ４５および４７が設けられる。ＣＭＯＳ型メ
モリセルは、動作マージンが大きく動作安定性の高い構
成として知られている。
【００１３】図１０は、分割ワード線構成におけるロー
カルデコーダ帯の構成を説明する回路図である。図１０
においては、図５および図６に示したローカルデコーダ
帯２０ａ〜２０ｄのうち、ローカルデコーダ帯２０ａお
よび２０ｂの構成が代表的に示される。
カルデコーダ帯の構成を説明する回路図である。図１０
においては、図５および図６に示したローカルデコーダ
帯２０ａ〜２０ｄのうち、ローカルデコーダ帯２０ａお
よび２０ｂの構成が代表的に示される。
【００１４】図１０を参照して、１本のグローバルワー
ド線ＧＷＬに対応して、メモリブロック５ａ〜５ｄの各
々において４本ずつのワード線ＷＬが配置されものとす
る。
ド線ＧＷＬに対応して、メモリブロック５ａ〜５ｄの各
々において４本ずつのワード線ＷＬが配置されものとす
る。
【００１５】ローカルデコーダ制御回路１５は、１本の
グローバルワード線ＧＷＬに対応する４本ずつのワード
線のうちの１本ずつにそれぞれ対応付けられるワード線
選択信号を生成する。ワード線選択信号は、メモリブロ
ック５ａ〜５ｄの各々において独立に生成され、１本の
グローバルワード線ＧＷＬに対応する４本ずつのワード
線内での選択を制御する。ローカルデコーダ制御回路１
５は、メモリブロック５ａに対応してワード線選択信号
ＷＳａ０〜ＷＳａ３を生成し、メモリブロック５ｂに対
応してワード線選択信号ＷＳｂ０〜ＷＳｂ３を生成す
る。
グローバルワード線ＧＷＬに対応する４本ずつのワード
線のうちの１本ずつにそれぞれ対応付けられるワード線
選択信号を生成する。ワード線選択信号は、メモリブロ
ック５ａ〜５ｄの各々において独立に生成され、１本の
グローバルワード線ＧＷＬに対応する４本ずつのワード
線内での選択を制御する。ローカルデコーダ制御回路１
５は、メモリブロック５ａに対応してワード線選択信号
ＷＳａ０〜ＷＳａ３を生成し、メモリブロック５ｂに対
応してワード線選択信号ＷＳｂ０〜ＷＳｂ３を生成す
る。
【００１６】ローカルデコーダ制御回路１５は、選択さ
れたメモリブロックに対応する４個のワード線選択信号
のうちの１個を選択的に活性化し、残りのワード線選択
信号を非活性化する。また、非選択のメモリブロックに
対応する各ワード線選択信号は、非活性化される。たと
えば、メモリブロック５ａが選択された場合には、ワー
ド線選択信号ＷＳａ０〜ＷＳａ３が選択的に活性化さ
れ、残りのワード線選択信号の各々は、非活性化され
る。
れたメモリブロックに対応する４個のワード線選択信号
のうちの１個を選択的に活性化し、残りのワード線選択
信号を非活性化する。また、非選択のメモリブロックに
対応する各ワード線選択信号は、非活性化される。たと
えば、メモリブロック５ａが選択された場合には、ワー
ド線選択信号ＷＳａ０〜ＷＳａ３が選択的に活性化さ
れ、残りのワード線選択信号の各々は、非活性化され
る。
【００１７】図示しないが、メモリブロック５ｃおよび
５ｄのそれぞれに対しても同様に、ワード線選択信号が
生成される。なお、以下においては、ワード線選択信号
ＷＳａ０〜ＷＳａ３，ＷＳｂ０〜ＷＳｂ３，…を総称し
て、単にワード線選択信号ＷＳとも称する。
５ｄのそれぞれに対しても同様に、ワード線選択信号が
生成される。なお、以下においては、ワード線選択信号
ＷＳａ０〜ＷＳａ３，ＷＳｂ０〜ＷＳｂ３，…を総称し
て、単にワード線選択信号ＷＳとも称する。
【００１８】各ワード線ＷＬに対応して、ローカルデコ
ーダ５０が配置される。ローカルデコーダ５０は、対応
するワード線選択信号ＷＳと、対応するグローバルワー
ド線ＧＷＬとの電圧に応じて、対応するワード線ＷＬを
活性化あるいは非活性化する。ロウデコーダの一種であ
るこのようなローカルデコーダについては、従来から種
々の構成が提案されている。
ーダ５０が配置される。ローカルデコーダ５０は、対応
するワード線選択信号ＷＳと、対応するグローバルワー
ド線ＧＷＬとの電圧に応じて、対応するワード線ＷＬを
活性化あるいは非活性化する。ロウデコーダの一種であ
るこのようなローカルデコーダについては、従来から種
々の構成が提案されている。
【００１９】たとえば、ローカルデコーダ２０ａに配置
されたローカルデコーダ５０は、ワード線選択信号ＷＳ
ａ０〜ＷＤａ３のうちの対応する１つの電圧レベル、お
よび対応するグローバルワード線ＧＷＬの電圧レベルの
ＮＡＮＤ論理演算結果を出力するＮＡＮＤゲートと、Ｎ
ＡＮＤゲートの出力に応じて対応するワード線ＷＬの電
圧を駆動するインバータとを有する。
されたローカルデコーダ５０は、ワード線選択信号ＷＳ
ａ０〜ＷＤａ３のうちの対応する１つの電圧レベル、お
よび対応するグローバルワード線ＧＷＬの電圧レベルの
ＮＡＮＤ論理演算結果を出力するＮＡＮＤゲートと、Ｎ
ＡＮＤゲートの出力に応じて対応するワード線ＷＬの電
圧を駆動するインバータとを有する。
【００２０】図１１は、従来の技術に従うローカルデコ
ーダの第１の構成例を示す回路図である。
ーダの第１の構成例を示す回路図である。
【００２１】図１１を参照して、従来の技術に従うロー
カルデコーダ５０は、電源電圧ＶｃｃおよびノードＮ０
の間に並列に接続されたＰチャネルＭＯＳトランジスタ
５１および５２と、ノードＮ０および接地電圧Ｖｓｓの
間に直列に接続されたＮチャネルＭＯＳトランジスタ５
３および５４と、ノードＮ０の電圧の反転レベルに応じ
て、ワード線ＷＬを電源電圧Ｖｃｃおよび接地電圧Ｖｓ
ｓの一方に駆動するインバータ５５とを有する。
カルデコーダ５０は、電源電圧ＶｃｃおよびノードＮ０
の間に並列に接続されたＰチャネルＭＯＳトランジスタ
５１および５２と、ノードＮ０および接地電圧Ｖｓｓの
間に直列に接続されたＮチャネルＭＯＳトランジスタ５
３および５４と、ノードＮ０の電圧の反転レベルに応じ
て、ワード線ＷＬを電源電圧Ｖｃｃおよび接地電圧Ｖｓ
ｓの一方に駆動するインバータ５５とを有する。
【００２２】トランジスタ５２および５３の各ゲートは
ノードＮ１と接続され、トランジスタ５１および５４の
各ゲートはノードＮ２と接続される。ノードＮ１および
Ｎ２の一方は対応するグローバルワード線ＧＷＬと接続
され、ノードＮ１およびＮ２の他方へは、対応するワー
ド線選択信号ＷＳが伝達される。図１１に示されたロー
カルデコーダ５０は、「ＮＡＮＤ型デコーダ」とも称さ
れ、活性化の対象となるワード線に対応するローカルデ
コーダ５０においては、ノードＮ１およびＮ２の両方が
Ｈレベル（たとえば、電源電圧Ｖｃｃ）に設定される。
したがって、ローカルデコーダ５０によって、活性化さ
れるワード線は電源電圧Ｖｃｃと接続され、非活性化さ
れるワード線は接地電圧Ｖｓｓと接続される。
ノードＮ１と接続され、トランジスタ５１および５４の
各ゲートはノードＮ２と接続される。ノードＮ１および
Ｎ２の一方は対応するグローバルワード線ＧＷＬと接続
され、ノードＮ１およびＮ２の他方へは、対応するワー
ド線選択信号ＷＳが伝達される。図１１に示されたロー
カルデコーダ５０は、「ＮＡＮＤ型デコーダ」とも称さ
れ、活性化の対象となるワード線に対応するローカルデ
コーダ５０においては、ノードＮ１およびＮ２の両方が
Ｈレベル（たとえば、電源電圧Ｖｃｃ）に設定される。
したがって、ローカルデコーダ５０によって、活性化さ
れるワード線は電源電圧Ｖｃｃと接続され、非活性化さ
れるワード線は接地電圧Ｖｓｓと接続される。
【００２３】以下、本明細書においては、ワード線ＷＬ
をＬレベル（たとえば接地電圧Ｖｓｓ）からＨレベル
（たとえば電源電圧Ｖｃｃ）へ立上げる動作を「ワード
線の活性化」と称し、ワード線ＷＬをＨレベルからＬレ
ベルへ立下げる動作を「ワード線の非活性化」と称する
こととする。また、各ワード線を選択的に活性化または
非活性化する動作を「ワード線の活性化制御」とも称す
る。
をＬレベル（たとえば接地電圧Ｖｓｓ）からＨレベル
（たとえば電源電圧Ｖｃｃ）へ立上げる動作を「ワード
線の活性化」と称し、ワード線ＷＬをＨレベルからＬレ
ベルへ立下げる動作を「ワード線の非活性化」と称する
こととする。また、各ワード線を選択的に活性化または
非活性化する動作を「ワード線の活性化制御」とも称す
る。
【００２４】図１２は、従来の技術に従うローカルデコ
ーダの第２の構成例を示す回路図である。
ーダの第２の構成例を示す回路図である。
【００２５】図１２を参照して、従来の技術に従うロー
カルデコーダ６０は、電源電圧Ｖｃｃおよびワード線Ｗ
Ｌとの間に直列に接続されたＰチャネルＭＯＳトランジ
スタ６１および６２と、ワード線ＷＬおよび接地電圧Ｖ
ｓｓの間に並列に接続されたＮチャネルＭＯＳトランジ
スタ６３および６４とを有する。トランジスタ６１およ
び６３の各ゲートはノードＮ１と接続され、トランジス
タ６２および６４の各ゲートはノードＮ２と接続され
る。ローカルデコーダ６０は、「ＮＯＲ型デコーダ」と
も称され、活性化の対象となるワード線に対応するロー
カルデコーダにおいては、ノードＮ１およびＮ２の両方
がＬレベル（たとえば接地電圧Ｖｓｓ）に設定される。
カルデコーダ６０は、電源電圧Ｖｃｃおよびワード線Ｗ
Ｌとの間に直列に接続されたＰチャネルＭＯＳトランジ
スタ６１および６２と、ワード線ＷＬおよび接地電圧Ｖ
ｓｓの間に並列に接続されたＮチャネルＭＯＳトランジ
スタ６３および６４とを有する。トランジスタ６１およ
び６３の各ゲートはノードＮ１と接続され、トランジス
タ６２および６４の各ゲートはノードＮ２と接続され
る。ローカルデコーダ６０は、「ＮＯＲ型デコーダ」と
も称され、活性化の対象となるワード線に対応するロー
カルデコーダにおいては、ノードＮ１およびＮ２の両方
がＬレベル（たとえば接地電圧Ｖｓｓ）に設定される。
【００２６】このようなＮＯＲ型のローカルデコーダ６
０は、図１１に示したＮＡＮＤ型のローカルデコーダ５
０と比較して、回路素子数が削減されるので回路面積を
小型化できる。しかし、ローカルデコーダ６０ではトラ
ンジスタ６１〜６４によってワード線ＷＬを直接駆動す
る必要があるため、これらのトランジスタの電流駆動力
（トランジスタサイズ）を比較的大きくする必要があ
る。このため、各トランジスタのゲート容量が増加し
て、ローカルデコーダ６０の入力端子に相当するノード
Ｎ１およびＮ２の負荷容量が大きくなってしまい、ワー
ド線の活性化制御を高速化することが困難になってしま
う。
０は、図１１に示したＮＡＮＤ型のローカルデコーダ５
０と比較して、回路素子数が削減されるので回路面積を
小型化できる。しかし、ローカルデコーダ６０ではトラ
ンジスタ６１〜６４によってワード線ＷＬを直接駆動す
る必要があるため、これらのトランジスタの電流駆動力
（トランジスタサイズ）を比較的大きくする必要があ
る。このため、各トランジスタのゲート容量が増加し
て、ローカルデコーダ６０の入力端子に相当するノード
Ｎ１およびＮ２の負荷容量が大きくなってしまい、ワー
ド線の活性化制御を高速化することが困難になってしま
う。
【００２７】また、さらに小型化および高速化が可能な
ローカルデコーダの構成が、AizakiS., et al.“A 15ns
4Mb CMOS SRAM.”ISSCC DIGEST OF TECHNICAL PAPERS,
pp. 126-127；Feb. 1990（以下、「従来例２」とも称
する）に開示されている。
ローカルデコーダの構成が、AizakiS., et al.“A 15ns
4Mb CMOS SRAM.”ISSCC DIGEST OF TECHNICAL PAPERS,
pp. 126-127；Feb. 1990（以下、「従来例２」とも称
する）に開示されている。
【００２８】図１３は、従来例２に示された従来の技術
に従うローカルデコーダの構成を示す回路図である。
に従うローカルデコーダの構成を示す回路図である。
【００２９】図１３を参照して、従来例２に示されたロ
ーカルデコーダ７０は、ノードＮ０およびＮ２の間に電
気的に結合されるＮチャネルＭＯＳトランジスタ７１
と、電源電圧ＶｃｃおよびノードＮ０の間に電気的に結
合されるＰチャネルＭＯＳトランジスタ７３と、ノード
Ｎ０の電圧の反転レベルに応じて、ワード線ＷＬを電源
電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方で駆動するため
のインバータ７５とを有する。トランジスタ７３のトラ
ンジスタサイズ（電流駆動力）は、トランジスタ７１の
トランジスタサイズ（電流駆動力）と比較して小さく設
計される。
ーカルデコーダ７０は、ノードＮ０およびＮ２の間に電
気的に結合されるＮチャネルＭＯＳトランジスタ７１
と、電源電圧ＶｃｃおよびノードＮ０の間に電気的に結
合されるＰチャネルＭＯＳトランジスタ７３と、ノード
Ｎ０の電圧の反転レベルに応じて、ワード線ＷＬを電源
電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方で駆動するため
のインバータ７５とを有する。トランジスタ７３のトラ
ンジスタサイズ（電流駆動力）は、トランジスタ７１の
トランジスタサイズ（電流駆動力）と比較して小さく設
計される。
【００３０】トランジスタ７１のゲートはノードＮ１と
接続される。トランジスタ７３のゲートが接地電圧Ｖｓ
ｓと接続されるので、トランジスタ７３はノーマリオン
状態となる。ノードＮ１およびＮ２の一方は対応するグ
ローバルワード線ＧＷＬと接続され、ノードＮ１および
Ｎ２の他方は、対応するワード線選択信号ＷＳの伝達を
受ける。
接続される。トランジスタ７３のゲートが接地電圧Ｖｓ
ｓと接続されるので、トランジスタ７３はノーマリオン
状態となる。ノードＮ１およびＮ２の一方は対応するグ
ローバルワード線ＧＷＬと接続され、ノードＮ１および
Ｎ２の他方は、対応するワード線選択信号ＷＳの伝達を
受ける。
【００３１】ワード線ＷＬを非活性化する場合には、対
応するローカルデコーダ７０において、ノードＮ１がＬ
レベル（接地電圧Ｖｓｓ）に設定されて、トランジスタ
７１はターンオフされる。この状態では、ノーマリオン
状態のトランジスタ７３によってノードＮ０が電源電圧
Ｖｃｃに充電されるので、インバータ７５は対応するワ
ード線ＷＬを接地電圧Ｖｓｓと接続して非活性化する。
応するローカルデコーダ７０において、ノードＮ１がＬ
レベル（接地電圧Ｖｓｓ）に設定されて、トランジスタ
７１はターンオフされる。この状態では、ノーマリオン
状態のトランジスタ７３によってノードＮ０が電源電圧
Ｖｃｃに充電されるので、インバータ７５は対応するワ
ード線ＷＬを接地電圧Ｖｓｓと接続して非活性化する。
【００３２】一方、ワード線ＷＬを活性化する場合に
は、対応するローカルデコーダ７０において、ノードＮ
１をＨレベル（電源電圧Ｖｃｃ）に設定してトランジス
タ７１をターンオンさせた上で、ノードＮ２をＬレベル
（接地電圧Ｖｓｓ）に設定する。この状態では、トラン
ジスタ７１および７３を介して、電源電圧ＶｃｃからＬ
レベルに設定されたノードＮ２に向かって流れる、図中
に矢印で表記した貫通電流によって、ノードＮ０は接地
電圧Ｖｓｓ側に駆動される。これに応じて、インバータ
７５は対応するワード線ＷＬを電源電圧Ｖｃｃと接続し
て活性化する。
は、対応するローカルデコーダ７０において、ノードＮ
１をＨレベル（電源電圧Ｖｃｃ）に設定してトランジス
タ７１をターンオンさせた上で、ノードＮ２をＬレベル
（接地電圧Ｖｓｓ）に設定する。この状態では、トラン
ジスタ７１および７３を介して、電源電圧ＶｃｃからＬ
レベルに設定されたノードＮ２に向かって流れる、図中
に矢印で表記した貫通電流によって、ノードＮ０は接地
電圧Ｖｓｓ側に駆動される。これに応じて、インバータ
７５は対応するワード線ＷＬを電源電圧Ｖｃｃと接続し
て活性化する。
【００３３】このようなローカルデコーダ７０は、ＮＡ
ＮＤ型のローカルデコーダ５０と比較して、より少ない
回路素子数で構成可能である。さらに、ノードＮ０に対
する駆動力を同程度とするために必要なトランジスタ７
１の電流駆動力（トランジスタサイズ）は、ローカルデ
コーダ５０において直列に接続されたトランジスタ５３
および５４のそれぞれの電流駆動力（トランジスタサイ
ズ）よりも小さくできる。この結果、ノードＮ１および
Ｎ２の負荷容量も抑制できるのでローカルデコーダ５０
よりもワード線ＷＬの活性化制御を高速化できる。この
ようにローカルデコーダ７０は、図１１および図１２に
それぞれ示したローカルデコーダ５０および６０と比較
して、回路面積の縮小および高速動作化を実現すること
ができる。
ＮＤ型のローカルデコーダ５０と比較して、より少ない
回路素子数で構成可能である。さらに、ノードＮ０に対
する駆動力を同程度とするために必要なトランジスタ７
１の電流駆動力（トランジスタサイズ）は、ローカルデ
コーダ５０において直列に接続されたトランジスタ５３
および５４のそれぞれの電流駆動力（トランジスタサイ
ズ）よりも小さくできる。この結果、ノードＮ１および
Ｎ２の負荷容量も抑制できるのでローカルデコーダ５０
よりもワード線ＷＬの活性化制御を高速化できる。この
ようにローカルデコーダ７０は、図１１および図１２に
それぞれ示したローカルデコーダ５０および６０と比較
して、回路面積の縮小および高速動作化を実現すること
ができる。
【００３４】一方、ローカルデコーダ７０においては、
ワード線ＷＬの非活性化は、比較的駆動力の比較的小さ
いノーマリオンのトランジスタ７３によるノードＮ０の
充電によって実行される。したがって、ワード線ＷＬの
非活性化速度（立下げ速度）が遅くなってしまうという
問題点があった。このような問題点を解決した、ワード
線を高速に立下げ可能なローカルデコーダの構成が、特
許第２５０７１６４号公報（以下、「従来例３」とも称
する）に開示されている。
ワード線ＷＬの非活性化は、比較的駆動力の比較的小さ
いノーマリオンのトランジスタ７３によるノードＮ０の
充電によって実行される。したがって、ワード線ＷＬの
非活性化速度（立下げ速度）が遅くなってしまうという
問題点があった。このような問題点を解決した、ワード
線を高速に立下げ可能なローカルデコーダの構成が、特
許第２５０７１６４号公報（以下、「従来例３」とも称
する）に開示されている。
【００３５】図１４は、従来例３に示された従来の技術
に従うローカルデコーダ８０の構成を示す回路図であ
る。
に従うローカルデコーダ８０の構成を示す回路図であ
る。
【００３６】図１４を参照して、従来例３に示されたロ
ーカルデコーダ８０は、図１３に示されたローカルデコ
ーダ７０と同様に配置された、トランジスタ７１，７３
およびインバータ７５に加えて、トランジスタ７３と並
列に接続されるＰチャネルＭＯＳトランジスタ８５をさ
らに有する。トランジスタ８５のゲートは、トランジス
タ７１のゲートと同様にノードＮ１と接続される。した
がって、トランジスタ７１および８５は、ノードＮ１の
レベルに応じて相補的にオン・オフする。
ーカルデコーダ８０は、図１３に示されたローカルデコ
ーダ７０と同様に配置された、トランジスタ７１，７３
およびインバータ７５に加えて、トランジスタ７３と並
列に接続されるＰチャネルＭＯＳトランジスタ８５をさ
らに有する。トランジスタ８５のゲートは、トランジス
タ７１のゲートと同様にノードＮ１と接続される。した
がって、トランジスタ７１および８５は、ノードＮ１の
レベルに応じて相補的にオン・オフする。
【００３７】したがって、ローカルデコーダ８０は、ノ
ードＮ１をＨレベルからＬレベルに変化させて対応する
ワード線ＷＬを非活性化させる場合において、トランジ
スタ７３および８５の両方によってノードＮ０を充電す
るので、ローカルデコーダ７０よりも、ワード線ＷＬを
高速に非活性化することができる。一方、ワード線ＷＬ
の活性化は、ローカルデコーダ７０と同様に高速に実行
できる。
ードＮ１をＨレベルからＬレベルに変化させて対応する
ワード線ＷＬを非活性化させる場合において、トランジ
スタ７３および８５の両方によってノードＮ０を充電す
るので、ローカルデコーダ７０よりも、ワード線ＷＬを
高速に非活性化することができる。一方、ワード線ＷＬ
の活性化は、ローカルデコーダ７０と同様に高速に実行
できる。
【００３８】このように、従来例２および従来例３にそ
れぞれ開示されたローカルデコーダ７０および８０の構
成をローカルデコーダとして用いれば、分割ワード線構
成において、ローカルデコーダの小型化およびワード線
の活性化制御の高速化の両方を図ることが可能であっ
た。
れぞれ開示されたローカルデコーダ７０および８０の構
成をローカルデコーダとして用いれば、分割ワード線構
成において、ローカルデコーダの小型化およびワード線
の活性化制御の高速化の両方を図ることが可能であっ
た。
【００３９】
【発明が解決しようとする課題】しかしながら、半導体
記憶装置においては、動作信頼性を確保するために、潜
在的な初期欠陥を加速してチップをスクリーニングする
欠陥加速試験（以下、「バーンイン試験」とも称する）
を実行する必要がある。バーンイン試験においては、製
造工程を完了したウェハ（チップ）に対して、高電界ス
トレスを印加して、このような潜在欠陥を顕在化させ
る。
記憶装置においては、動作信頼性を確保するために、潜
在的な初期欠陥を加速してチップをスクリーニングする
欠陥加速試験（以下、「バーンイン試験」とも称する）
を実行する必要がある。バーンイン試験においては、製
造工程を完了したウェハ（チップ）に対して、高電界ス
トレスを印加して、このような潜在欠陥を顕在化させ
る。
【００４０】バーンイン試験時には、チップ１個当りの
試験所要時間を短縮することが要求される。したがっ
て、バーンイン試験時においては、当該試験時に入力さ
れる特定の制御信号に応答して、半導体記憶装置内部で
複数のワード線を並列に活性化される構成が採用されて
いる。特に、１本おきに偶数行あるいは奇数行の全ワー
ド線を活性化して、少ない試験時間で効率よく潜在不良
を顕在化させる技術が知られている。
試験所要時間を短縮することが要求される。したがっ
て、バーンイン試験時においては、当該試験時に入力さ
れる特定の制御信号に応答して、半導体記憶装置内部で
複数のワード線を並列に活性化される構成が採用されて
いる。特に、１本おきに偶数行あるいは奇数行の全ワー
ド線を活性化して、少ない試験時間で効率よく潜在不良
を顕在化させる技術が知られている。
【００４１】しかしながら、図１３および図１４にそれ
ぞれ示したローカルデコーダの構成においては、ワード
線ＷＬの活性化時（立上がり時）において、貫通電流が
発生するので、バーンイン試験時に多数のワード線を同
時に立上げると動作電流が増大してしまう。このような
問題点は、大規模化された半導体記憶装置においてより
顕著となり、著しい場合にはチップ自身が発熱するおそ
れすら存在する。このため、ピーク的に増大する動作電
流を考慮して、バーンイン試験用の試験ボード上に同時
搭載可能なチップ数が制限する必要が生じれば、バーン
イン試験の効率が低下してしまう。
ぞれ示したローカルデコーダの構成においては、ワード
線ＷＬの活性化時（立上がり時）において、貫通電流が
発生するので、バーンイン試験時に多数のワード線を同
時に立上げると動作電流が増大してしまう。このような
問題点は、大規模化された半導体記憶装置においてより
顕著となり、著しい場合にはチップ自身が発熱するおそ
れすら存在する。このため、ピーク的に増大する動作電
流を考慮して、バーンイン試験用の試験ボード上に同時
搭載可能なチップ数が制限する必要が生じれば、バーン
イン試験の効率が低下してしまう。
【００４２】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、簡易
な構成で通常動作時にワード線の活性化を高速に制御す
るとともに、バーンイン試験時にその動作電流を抑制す
ることが可能な回路構成を有するローカルデコーダを備
える半導体記憶装置を提供することである。
ためになされたものであって、この発明の目的は、簡易
な構成で通常動作時にワード線の活性化を高速に制御す
るとともに、バーンイン試験時にその動作電流を抑制す
ることが可能な回路構成を有するローカルデコーダを備
える半導体記憶装置を提供することである。
【００４３】
【課題を解決するための手段】この発明に従う半導体記
憶装置は、行列状に配置され、かつ列方向に沿って複数
のブロックに分割された複数のメモリセルと、各々が、
Ｋ個（Ｋ：自然数）のメモリセル行ごとに、複数のブロ
ックに共通に配置される複数のグローバルワード線と、
各メモリセル行ごとに、複数のブロックにそれぞれ対応
して分割配置された複数のワード線と、行選択結果に応
じて、複数のグローバルワード線の電圧を設定するグロ
ーバルデコーダと、複数のブロックにそれぞれ対応して
設けられ、各々が、各グローバルワード線に対応付けら
れるＫ本ずつのワード線のうちの１本ずつにそれぞれ対
応付けられるＫ個の選択信号を、複数のブロックの選択
情報および行選択結果に応じて生成する複数のローカル
デコーダ選択回路と、各ブロックごとに設けられ、複数
のローカルデコーダ選択回路のうちの対応する１つから
のＫ個の選択信号をそれぞれ伝達するためのＫ本の選択
信号線と、複数のワード線にそれぞれ対応して設けら
れ、各々が、Ｋ本の選択信号線のうちの対応する１本
と、複数のグローバルワード線のうちの対応する１本と
の電圧に応じて、対応するワード線の活性化を制御する
複数のローカルデコーダとを備える。各ローカルデコー
ダは、対応する選択信号線および対応するグローバルワ
ード線の一方に接続された第１のノードの電圧に応じ
て、対応する選択信号線および対応するグローバルワー
ド線の他方と接続された第２のノードを内部ノードと接
続する第１のスイッチ回路と、内部ノードが第１のスイ
ッチ回路を介して第１の電圧に設定された場合に対応す
るワード線を活性状態に設定するとともに、内部ノード
が第２の電圧に設定された場合に対応するワード線を非
活性状態に設定するためのドライバ回路と、内部ノード
を第２の電圧と接続するための第２のスイッチ回路とを
含む。半導体記憶装置は、複数のワード線のうちの複数
本が同時に活性化される、通常動作モードとは別の動作
モード時に、同時に活性化される複数本のワード線の各
々に対応するローカルデコーダにおいて第２のスイッチ
回路をオフさせるための制御回路をさらに備える。
憶装置は、行列状に配置され、かつ列方向に沿って複数
のブロックに分割された複数のメモリセルと、各々が、
Ｋ個（Ｋ：自然数）のメモリセル行ごとに、複数のブロ
ックに共通に配置される複数のグローバルワード線と、
各メモリセル行ごとに、複数のブロックにそれぞれ対応
して分割配置された複数のワード線と、行選択結果に応
じて、複数のグローバルワード線の電圧を設定するグロ
ーバルデコーダと、複数のブロックにそれぞれ対応して
設けられ、各々が、各グローバルワード線に対応付けら
れるＫ本ずつのワード線のうちの１本ずつにそれぞれ対
応付けられるＫ個の選択信号を、複数のブロックの選択
情報および行選択結果に応じて生成する複数のローカル
デコーダ選択回路と、各ブロックごとに設けられ、複数
のローカルデコーダ選択回路のうちの対応する１つから
のＫ個の選択信号をそれぞれ伝達するためのＫ本の選択
信号線と、複数のワード線にそれぞれ対応して設けら
れ、各々が、Ｋ本の選択信号線のうちの対応する１本
と、複数のグローバルワード線のうちの対応する１本と
の電圧に応じて、対応するワード線の活性化を制御する
複数のローカルデコーダとを備える。各ローカルデコー
ダは、対応する選択信号線および対応するグローバルワ
ード線の一方に接続された第１のノードの電圧に応じ
て、対応する選択信号線および対応するグローバルワー
ド線の他方と接続された第２のノードを内部ノードと接
続する第１のスイッチ回路と、内部ノードが第１のスイ
ッチ回路を介して第１の電圧に設定された場合に対応す
るワード線を活性状態に設定するとともに、内部ノード
が第２の電圧に設定された場合に対応するワード線を非
活性状態に設定するためのドライバ回路と、内部ノード
を第２の電圧と接続するための第２のスイッチ回路とを
含む。半導体記憶装置は、複数のワード線のうちの複数
本が同時に活性化される、通常動作モードとは別の動作
モード時に、同時に活性化される複数本のワード線の各
々に対応するローカルデコーダにおいて第２のスイッチ
回路をオフさせるための制御回路をさらに備える。
【００４４】好ましくは、別の動作モードは、バーンイ
ン試験に相当する。また好ましくは、ドライバ回路は、
内部ノードを入力ノードとし、対応するワード線を出力
ノードとするインバータ素子を有する。第１のスイッチ
回路は、第２のノードおよび内部ノードの間に電気的に
結合されて、第１のノードと接続されたゲートを有する
第１の電界効果型トランジスタを有する。第２のスイッ
チ回路は、第２の電圧と内部ノードとの間に電気的に結
合されて、制御回路からの出力信号を受けるゲートを有
する第２の電界効果型トランジスタを有する。
ン試験に相当する。また好ましくは、ドライバ回路は、
内部ノードを入力ノードとし、対応するワード線を出力
ノードとするインバータ素子を有する。第１のスイッチ
回路は、第２のノードおよび内部ノードの間に電気的に
結合されて、第１のノードと接続されたゲートを有する
第１の電界効果型トランジスタを有する。第２のスイッ
チ回路は、第２の電圧と内部ノードとの間に電気的に結
合されて、制御回路からの出力信号を受けるゲートを有
する第２の電界効果型トランジスタを有する。
【００４５】あるいは好ましくは、各ローカルデコーダ
は、内部ノードと第２の電圧との間に設けられ、第１の
スイッチ回路と相補的にオンする第３のスイッチ回路を
さらに含む。
は、内部ノードと第２の電圧との間に設けられ、第１の
スイッチ回路と相補的にオンする第３のスイッチ回路を
さらに含む。
【００４６】さらに好ましくは、ドライバ回路は、内部
ノードを入力ノードとし、対応するワード線を出力ノー
ドとするインバータ素子を有し、第１のスイッチ回路
は、第２のノードおよび内部ノードの間に電気的に結合
されて、第１のノードと接続されたゲートを有する第１
の電界効果型トランジスタを有し、第２のスイッチ回路
は、第２の電圧と内部ノードとの間に電気的に結合され
て、制御回路の出力信号を受けるゲートを有する第２の
電界効果型トランジスタを有し、第３のスイッチ回路
は、内部ノードと第２の電圧との間に電気的に結合され
て、第１のノードと接続されたゲートを有する第３の電
界効果型トランジスタを有する。第３の電界効果型トラ
ンジスタは、第１の電界効果型トランジスタと反対導電
型である。
ノードを入力ノードとし、対応するワード線を出力ノー
ドとするインバータ素子を有し、第１のスイッチ回路
は、第２のノードおよび内部ノードの間に電気的に結合
されて、第１のノードと接続されたゲートを有する第１
の電界効果型トランジスタを有し、第２のスイッチ回路
は、第２の電圧と内部ノードとの間に電気的に結合され
て、制御回路の出力信号を受けるゲートを有する第２の
電界効果型トランジスタを有し、第３のスイッチ回路
は、内部ノードと第２の電圧との間に電気的に結合され
て、第１のノードと接続されたゲートを有する第３の電
界効果型トランジスタを有する。第３の電界効果型トラ
ンジスタは、第１の電界効果型トランジスタと反対導電
型である。
【００４７】また好ましくは、制御回路は、別の動作モ
ードにおいて、複数本のワード線が同時に活性化される
ときに、各ローカルデコーダの第２のスイッチ回路を並
列にオフさせる。
ードにおいて、複数本のワード線が同時に活性化される
ときに、各ローカルデコーダの第２のスイッチ回路を並
列にオフさせる。
【００４８】あるいは好ましくは、制御回路は各ブロッ
クに対応して設けられ、制御回路は、別の動作モードに
おいて、対応するブロック内のワード線が活性化される
ときに、対応するブロック内の各ローカルデコーダにお
いて第２のスイッチ回路を並列にオフさせる。
クに対応して設けられ、制御回路は、別の動作モードに
おいて、対応するブロック内のワード線が活性化される
ときに、対応するブロック内の各ローカルデコーダにお
いて第２のスイッチ回路を並列にオフさせる。
【００４９】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
における同一符号は同一または相当する部分を示すもの
とする。
態について図面を参照して詳しく説明する。なお、図中
における同一符号は同一または相当する部分を示すもの
とする。
【００５０】［実施の形態１］図１は、本発明の実施の
形態１に従う半導体記憶装置１ａの構成を示すブロック
図である。
形態１に従う半導体記憶装置１ａの構成を示すブロック
図である。
【００５１】図１を参照して、実施の形態１に従う半導
体記憶装置１ａは、行列状に配置された複数のメモリセ
ルＭＣを備える。複数のメモリセルＭＣは、列方向に沿
って複数のメモリブロック５ａ〜５ｄに分割される。各
メモリセルＭＣとしては、たとえば図７から図９にそれ
ぞれ示した構成のＳＲＡＭメモリセルが配置されるが、
本願発明の適用において、メモリセルの構成および種類
は特に限定されない。
体記憶装置１ａは、行列状に配置された複数のメモリセ
ルＭＣを備える。複数のメモリセルＭＣは、列方向に沿
って複数のメモリブロック５ａ〜５ｄに分割される。各
メモリセルＭＣとしては、たとえば図７から図９にそれ
ぞれ示した構成のＳＲＡＭメモリセルが配置されるが、
本願発明の適用において、メモリセルの構成および種類
は特に限定されない。
【００５２】メモリブロック５ａ〜５ｄの各々におい
て、メモリセルＭＣは、メモリブロック間でメモリセル
行を共有するように行列状に配置される。各メモリブロ
ックにおいて、メモリセル行にそれぞれ対応してワード
線ＷＬが配置され、メモリセル列にそれぞれ対応して、
ビット線ＢＬおよび／ＢＬで構成されるビット線対ＢＬ
Ｐが配置される。このように、ワード線ＷＬは、各メモ
リセル行ごとに、メモリブロック５ａ〜５ｄのそれぞれ
において分割配置される。一方、グローバルワード線Ｇ
ＷＬは、Ｋ個のメモリセル行（Ｋ：自然数）ごとに、メ
モリブロック５ａ〜５ｄに共通に配置される。すなわ
ち、全体でｍ本（ｍ：自然数）のグローバルワード線Ｇ
ＷＬ１〜ＧＷＬｍが配置される場合には、各メモリブロ
ックに含まれるメモリセル行数は（ｍ×Ｋ）で示され
る。
て、メモリセルＭＣは、メモリブロック間でメモリセル
行を共有するように行列状に配置される。各メモリブロ
ックにおいて、メモリセル行にそれぞれ対応してワード
線ＷＬが配置され、メモリセル列にそれぞれ対応して、
ビット線ＢＬおよび／ＢＬで構成されるビット線対ＢＬ
Ｐが配置される。このように、ワード線ＷＬは、各メモ
リセル行ごとに、メモリブロック５ａ〜５ｄのそれぞれ
において分割配置される。一方、グローバルワード線Ｇ
ＷＬは、Ｋ個のメモリセル行（Ｋ：自然数）ごとに、メ
モリブロック５ａ〜５ｄに共通に配置される。すなわ
ち、全体でｍ本（ｍ：自然数）のグローバルワード線Ｇ
ＷＬ１〜ＧＷＬｍが配置される場合には、各メモリブロ
ックに含まれるメモリセル行数は（ｍ×Ｋ）で示され
る。
【００５３】半導体記憶装置１ａは、さらに、ロウアド
レスＲＡに応じた行選択を行なうためのグローバルデコ
ーダ１０およびローカルデコーダ制御回路１５と、コラ
ムアドレスＣＡに応じた列選択を行なうための列デコー
ダ１２と、メモリブロック５ａ〜５ｄにそれぞれ対応し
て設けられるローカルデコーダ帯２０ａ〜２０ｄと、デ
ータ入出力回路１７とを備える。データ入出力回路１７
は、選択列のビット線対ＢＬＰを介して、選択メモリセ
ルに対するデータ読出およびデータ書込を実行する。
レスＲＡに応じた行選択を行なうためのグローバルデコ
ーダ１０およびローカルデコーダ制御回路１５と、コラ
ムアドレスＣＡに応じた列選択を行なうための列デコー
ダ１２と、メモリブロック５ａ〜５ｄにそれぞれ対応し
て設けられるローカルデコーダ帯２０ａ〜２０ｄと、デ
ータ入出力回路１７とを備える。データ入出力回路１７
は、選択列のビット線対ＢＬＰを介して、選択メモリセ
ルに対するデータ読出およびデータ書込を実行する。
【００５４】ローカルデコーダ制御回路１５は、メモリ
ブロック５ａ〜５ｄのそれぞれにおいて、各グローバル
ワード線ＧＷＬと対応付けられるＫ本ずつのワード線Ｗ
Ｌ内の選択を制御するためのワード線選択信号ＷＳａ〜
ＷＳｄを生成する。ワード線選択信号ＷＳａ〜ＷＳｄの
各々は、同一のメモリブロックに対応して生成されるＫ
個のワード線選択信号を総称している。ワード線選択信
号ＷＳａ〜ＷＳｄは、ローカルデコーダ帯２０ａ〜２０
ｄへそれぞれ伝達される。
ブロック５ａ〜５ｄのそれぞれにおいて、各グローバル
ワード線ＧＷＬと対応付けられるＫ本ずつのワード線Ｗ
Ｌ内の選択を制御するためのワード線選択信号ＷＳａ〜
ＷＳｄを生成する。ワード線選択信号ＷＳａ〜ＷＳｄの
各々は、同一のメモリブロックに対応して生成されるＫ
個のワード線選択信号を総称している。ワード線選択信
号ＷＳａ〜ＷＳｄは、ローカルデコーダ帯２０ａ〜２０
ｄへそれぞれ伝達される。
【００５５】図２は、ワード線の活性化制御に関する実
施の形態１に従う構成を詳細に示す回路図である。
施の形態１に従う構成を詳細に示す回路図である。
【００５６】図２には、１本のグローバルワード線ＧＷ
Ｌに対して４本のワード線ＷＬが配置される構成、すな
わちＫ＝４の場合の構成が例示される。また、図２にお
いては、メモリブロック５ａおよび５ｂにおける、第１
番目および第２番目のグローバルワード線ＧＷＬ１およ
びＧＷＬ２に対応するワード線ＷＬａ１０〜ＷＬａ１
３，ＷＬａ２０〜ＷＬａ２３，ＷＬｂ１０〜ＷＬｂ１
３，ＷＬｂ２０〜ＷＬｂ２３の活性化制御に関連する構
成が代表的に示されている。
Ｌに対して４本のワード線ＷＬが配置される構成、すな
わちＫ＝４の場合の構成が例示される。また、図２にお
いては、メモリブロック５ａおよび５ｂにおける、第１
番目および第２番目のグローバルワード線ＧＷＬ１およ
びＧＷＬ２に対応するワード線ＷＬａ１０〜ＷＬａ１
３，ＷＬａ２０〜ＷＬａ２３，ＷＬｂ１０〜ＷＬｂ１
３，ＷＬｂ２０〜ＷＬｂ２３の活性化制御に関連する構
成が代表的に示されている。
【００５７】ローカルデコーダ制御回路１５は、ブロッ
ク選択回路２２と、サブデコーダ２４と、メモリブロッ
ク５ａ〜５ｄにそれぞれ対応して設けられるローカルデ
コーダ選択回路２５ａ〜２５ｄと、バーンイン制御回路
３０とを有する。
ク選択回路２２と、サブデコーダ２４と、メモリブロッ
ク５ａ〜５ｄにそれぞれ対応して設けられるローカルデ
コーダ選択回路２５ａ〜２５ｄと、バーンイン制御回路
３０とを有する。
【００５８】ブロック選択回路２２は、メモリブロック
５ａ〜５ｄの選択情報を示すブロックアドレスＢＡ（た
とえば列アドレスの下位２ビットであるＣＡ０，ＣＡ
１）を受けて、ブロック選択信号ＢＳａ〜ＢＳｄの少な
くとも１つを活性化する。なお、図２においては、ロー
カルデコーダ２０ａおよび２０ｂに対応する構成を代表
的に図示しているため、ローカルデコーダ選択回路２５
ｃ，２５ｄおよびブロック選択信号ＢＳｃ，ＢＳｄの図
示が省略されているが、ローカルデコーダ２０ｃ，２０
ｄに対しても、以下に述べるような、ローカルデコーダ
２０ａ，２０ｂに対応する構成が同様に設けられる。ま
た、図示が省略されるグローバルワード線ＧＷＬ２以降
のワード線についても、ローカルデコーダ２０ａ〜２０
ｄの各々において、以下に述べるのと同様の構成が設け
られる。
５ａ〜５ｄの選択情報を示すブロックアドレスＢＡ（た
とえば列アドレスの下位２ビットであるＣＡ０，ＣＡ
１）を受けて、ブロック選択信号ＢＳａ〜ＢＳｄの少な
くとも１つを活性化する。なお、図２においては、ロー
カルデコーダ２０ａおよび２０ｂに対応する構成を代表
的に図示しているため、ローカルデコーダ選択回路２５
ｃ，２５ｄおよびブロック選択信号ＢＳｃ，ＢＳｄの図
示が省略されているが、ローカルデコーダ２０ｃ，２０
ｄに対しても、以下に述べるような、ローカルデコーダ
２０ａ，２０ｂに対応する構成が同様に設けられる。ま
た、図示が省略されるグローバルワード線ＧＷＬ２以降
のワード線についても、ローカルデコーダ２０ａ〜２０
ｄの各々において、以下に述べるのと同様の構成が設け
られる。
【００５９】サブデコーダ２４は、たとえばロウアドレ
スの下位２ビットであるＲＡ０，ＲＡ１に応答して、サ
ブデコード信号ＳＤ０〜ＳＤ３を選択的に活性化する。
通常動作モードにおいては、ロウアドレスＲＡ０，ＲＡ
１に応答して、サブデコード信号ＳＤ０〜ＳＤ３のうち
の１つが選択的に活性化される。
スの下位２ビットであるＲＡ０，ＲＡ１に応答して、サ
ブデコード信号ＳＤ０〜ＳＤ３を選択的に活性化する。
通常動作モードにおいては、ロウアドレスＲＡ０，ＲＡ
１に応答して、サブデコード信号ＳＤ０〜ＳＤ３のうち
の１つが選択的に活性化される。
【００６０】一方、バーンイン試験時においては、サブ
デコーダ２４は、サブデコード信号ＳＤ０〜ＳＤ３のう
ちの複数を同時に活性化することが可能である。たとえ
ば、サブデコード信号ＳＤ０およびＳＤ２のペア、もし
くはサブデコード信号ＳＤ１およびＳＤ３のペアが同時
に活性化される。これにより、バーンイン試験時におい
て、ワード線ＷＬを１行ごとに活性化することができ
る。ブロック選択回路２２も同様に、バーンイン試験時
には、ブロック選択信号ＢＳａ〜ＢＳｄのうちの複数個
を同時に活性化することができる。
デコーダ２４は、サブデコード信号ＳＤ０〜ＳＤ３のう
ちの複数を同時に活性化することが可能である。たとえ
ば、サブデコード信号ＳＤ０およびＳＤ２のペア、もし
くはサブデコード信号ＳＤ１およびＳＤ３のペアが同時
に活性化される。これにより、バーンイン試験時におい
て、ワード線ＷＬを１行ごとに活性化することができ
る。ブロック選択回路２２も同様に、バーンイン試験時
には、ブロック選択信号ＢＳａ〜ＢＳｄのうちの複数個
を同時に活性化することができる。
【００６１】ローカルデコーダ選択回路２５ａは、ブロ
ック選択信号ＢＳａおよびサブデコード信号ＳＤ０〜Ｓ
Ｄ３を受けてメモリブロック５ａに対応する、図１０と
同様のワード線選択信号ＷＳａ０〜ＷＳａ３を生成す
る。ローカルデコーダ選択回路２５ａは、対応するブロ
ック選択信号ＢＳａが非活性化されている場合には、サ
ブデコード信号ＳＤ０〜ＳＤ３のレベルにかかわらず、
ワード線選択信号ＷＳａ０〜ＷＳａ３の各々を非活性化
する。一方、ローカルデコーダ選択回路２５ａは、対応
するブロック選択信号ＢＳａが活性化されている場合に
は、サブデコード信号ＳＤ０〜ＳＤ３にそれぞれ応じ
て、ワード線選択信号ＷＳａ０〜ＷＳａ３を活性化す
る。たとえば、ワード線選択信号ＷＳａ０は、サブデコ
ード信号ＳＤ０とブロック選択信号ＢＳａとの論理演算
結果に基づいて、活性化あるいは非活性化される。これ
らのワード線選択信号ＷＳａ０〜ＷＳａ３は、ローカル
デコーダ帯２０ａに列方向に沿って配置される信号線Ｓ
Ｌａ０〜ＳＬａ３によってそれぞれ伝達される。
ック選択信号ＢＳａおよびサブデコード信号ＳＤ０〜Ｓ
Ｄ３を受けてメモリブロック５ａに対応する、図１０と
同様のワード線選択信号ＷＳａ０〜ＷＳａ３を生成す
る。ローカルデコーダ選択回路２５ａは、対応するブロ
ック選択信号ＢＳａが非活性化されている場合には、サ
ブデコード信号ＳＤ０〜ＳＤ３のレベルにかかわらず、
ワード線選択信号ＷＳａ０〜ＷＳａ３の各々を非活性化
する。一方、ローカルデコーダ選択回路２５ａは、対応
するブロック選択信号ＢＳａが活性化されている場合に
は、サブデコード信号ＳＤ０〜ＳＤ３にそれぞれ応じ
て、ワード線選択信号ＷＳａ０〜ＷＳａ３を活性化す
る。たとえば、ワード線選択信号ＷＳａ０は、サブデコ
ード信号ＳＤ０とブロック選択信号ＢＳａとの論理演算
結果に基づいて、活性化あるいは非活性化される。これ
らのワード線選択信号ＷＳａ０〜ＷＳａ３は、ローカル
デコーダ帯２０ａに列方向に沿って配置される信号線Ｓ
Ｌａ０〜ＳＬａ３によってそれぞれ伝達される。
【００６２】ローカルデコーダ選択回路２５ｂは、ブロ
ック選択信号ＢＳｂおよびサブデコード信号ＳＤ０〜Ｓ
Ｄ３を受けて、メモリブロック５ｂに対応する、図１０
と同様の、ワード線選択信号ＷＳｂ０〜ＷＳｂ３を生成
する。これらのワード線選択信号ＷＳｂ０〜ＷＳｂ３
は、ローカルデコーダ帯２０ｂに列方向に沿って配置さ
れる信号線ＳＬｂ０〜ＳＬｂ３によってそれぞれ伝達さ
れる。ワード線選択信号ＷＳｂ０〜ＷＳｂ３の活性化お
よび非活性化は、ワード線選択信号ＷＳａ０〜ＷＳａ３
と同様に設定されるので、詳細な説明は繰り返さない。
また、以下においては、ワード線選択信号ＷＳａ０〜Ｗ
Ｓａ３，ＷＳｂ０〜ＷＳｂ３，…のそれぞれを伝達する
信号線ＳＬａ０〜ＳＬａ３，ＳＬｂ０〜ＳＬｂ３，…を
総称して、単に信号線ＳＬとも称する。
ック選択信号ＢＳｂおよびサブデコード信号ＳＤ０〜Ｓ
Ｄ３を受けて、メモリブロック５ｂに対応する、図１０
と同様の、ワード線選択信号ＷＳｂ０〜ＷＳｂ３を生成
する。これらのワード線選択信号ＷＳｂ０〜ＷＳｂ３
は、ローカルデコーダ帯２０ｂに列方向に沿って配置さ
れる信号線ＳＬｂ０〜ＳＬｂ３によってそれぞれ伝達さ
れる。ワード線選択信号ＷＳｂ０〜ＷＳｂ３の活性化お
よび非活性化は、ワード線選択信号ＷＳａ０〜ＷＳａ３
と同様に設定されるので、詳細な説明は繰り返さない。
また、以下においては、ワード線選択信号ＷＳａ０〜Ｗ
Ｓａ３，ＷＳｂ０〜ＷＳｂ３，…のそれぞれを伝達する
信号線ＳＬａ０〜ＳＬａ３，ＳＬｂ０〜ＳＬｂ３，…を
総称して、単に信号線ＳＬとも称する。
【００６３】バーンイン制御回路３０は、メモリブロッ
ク５ａ〜５ｄの各々に対応して設けられ、バーンイン信
号ＢＩおよびチップ活性化信号ＡＣＴとのＡＮＤ演算結
果をゲート制御信号ＧＳａ〜ＧＳｄとして出力する。す
なわち、メモリブロック５ａ〜５ｄにそれぞれ対応する
ゲート制御信号ＧＳａ〜ＧＳｄが、ローカルデコーダ帯
２０ａ〜２０ｄへそれぞれ伝達される。以下において
は、ゲート制御信号ＧＳａ〜ＧＳｄを総称して、ゲート
制御信号ＧＳとも称する。
ク５ａ〜５ｄの各々に対応して設けられ、バーンイン信
号ＢＩおよびチップ活性化信号ＡＣＴとのＡＮＤ演算結
果をゲート制御信号ＧＳａ〜ＧＳｄとして出力する。す
なわち、メモリブロック５ａ〜５ｄにそれぞれ対応する
ゲート制御信号ＧＳａ〜ＧＳｄが、ローカルデコーダ帯
２０ａ〜２０ｄへそれぞれ伝達される。以下において
は、ゲート制御信号ＧＳａ〜ＧＳｄを総称して、ゲート
制御信号ＧＳとも称する。
【００６４】バーンイン信号ＢＩは、バーンイン試験時
にＨレベルに設定される。チップ活性化信号ＡＣＴに
は、通常、外部からの一定周期を有するクロック信号が
用いられる。したがって、ゲート制御信号ＧＳは、通常
動作時にはＬレベルに固定され、バーンイン試験時に
は、Ｈレベル期間とＬレベル期間とを周期的に繰り返
す、すなわち、Ｈレベル期間およびＬレベル期間の両方
を有する。
にＨレベルに設定される。チップ活性化信号ＡＣＴに
は、通常、外部からの一定周期を有するクロック信号が
用いられる。したがって、ゲート制御信号ＧＳは、通常
動作時にはＬレベルに固定され、バーンイン試験時に
は、Ｈレベル期間とＬレベル期間とを周期的に繰り返
す、すなわち、Ｈレベル期間およびＬレベル期間の両方
を有する。
【００６５】また、メモリブロックごとにバーンイン制
御回路３０を設ける構成では、バーンイン信号ＢＩまた
はチップ活性化信号ＡＣＴにメモリブロック５ａ〜５ｄ
の選択情報を反映させてもよい。あるいは、バーンイン
制御回路３０をメモリブロック５ａ〜５ｄに共通に設
け、ゲート制御信号ＧＳを各メモリブロックで共有して
もよい。
御回路３０を設ける構成では、バーンイン信号ＢＩまた
はチップ活性化信号ＡＣＴにメモリブロック５ａ〜５ｄ
の選択情報を反映させてもよい。あるいは、バーンイン
制御回路３０をメモリブロック５ａ〜５ｄに共通に設
け、ゲート制御信号ＧＳを各メモリブロックで共有して
もよい。
【００６６】グローバルデコーダ１０は、ロウアドレス
の残りのビットＲＡ２〜ＲＡｎ（ｎ：３以上の整数）
に、すなわち行選択結果に応じて、各グローバルワード
線ＧＷＬの電圧をＨレベルあるいはＬレベルに設定する
ことによりその活性化を制御する。グローバルデコーダ
１０は、通常動作時においては、ロウアドレスＲＡ２〜
ＲＡｎに応じて、グローバルワード線ＧＷＬ１〜ＧＷＬ
ｍのうちの１本を選択的に活性化する。一方、バーンイ
ン試験時においては、グローバルデコーダ１０は、グロ
ーバルワード線ＧＷＬ１〜ＧＷＬｍのうちの複数本を同
時に活性化することが可能である。
の残りのビットＲＡ２〜ＲＡｎ（ｎ：３以上の整数）
に、すなわち行選択結果に応じて、各グローバルワード
線ＧＷＬの電圧をＨレベルあるいはＬレベルに設定する
ことによりその活性化を制御する。グローバルデコーダ
１０は、通常動作時においては、ロウアドレスＲＡ２〜
ＲＡｎに応じて、グローバルワード線ＧＷＬ１〜ＧＷＬ
ｍのうちの１本を選択的に活性化する。一方、バーンイ
ン試験時においては、グローバルデコーダ１０は、グロ
ーバルワード線ＧＷＬ１〜ＧＷＬｍのうちの複数本を同
時に活性化することが可能である。
【００６７】ローカルデコーダ帯２０ａ〜２０ｄの各々
において、各ワード線ＷＬに対応して、ローカルデコー
ダ１００が配置される。ローカルデコーダ１００は、入
力端子に相当するノードＮ１およびＮ２の電圧レベルに
応じて、対応するワード線ＷＬを活性化あるいは非活性
化する、すなわちその活性化を制御する。ノードＮ１お
よびＮ２の一方ずつは、対応する信号線ＳＬおよび対応
するグローバルワード線ＧＷＬの一方ずつとそれぞれ接
続される。たとえば、ワード線ＷＬｂ１０に対応するロ
ーカルデコーダにおいては、ノードＮ１は信号線ＳＬｂ
０と接続され、ノードＮ２はグローバルワード線ＧＷＬ
１と接続される。
において、各ワード線ＷＬに対応して、ローカルデコー
ダ１００が配置される。ローカルデコーダ１００は、入
力端子に相当するノードＮ１およびＮ２の電圧レベルに
応じて、対応するワード線ＷＬを活性化あるいは非活性
化する、すなわちその活性化を制御する。ノードＮ１お
よびＮ２の一方ずつは、対応する信号線ＳＬおよび対応
するグローバルワード線ＧＷＬの一方ずつとそれぞれ接
続される。たとえば、ワード線ＷＬｂ１０に対応するロ
ーカルデコーダにおいては、ノードＮ１は信号線ＳＬｂ
０と接続され、ノードＮ２はグローバルワード線ＧＷＬ
１と接続される。
【００６８】ローカルデコーダ１００は、図１３に示し
たローカルデコーダ７０と類似の構成を有し、ノードＮ
０およびＮ２の間に電気的に結合されたＮチャネルＭＯ
Ｓトランジスタ１０１と、電源電圧Ｖｃｃおよびノード
Ｎ０の間に電気的に結合されたＰチャネルＭＯＳトラン
ジスタ１０３と、対応するワード線ＷＬをノードＮ０の
電圧に応じて電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一
方で駆動するためのドライバ回路として動作するインバ
ータ１０５とを有する。トランジスタ１０１のゲート
は、ノードＮ１と接続される。なお、電源電圧Ｖｃｃ
は、バーンイン試験時においては、高電界ストレスを印
加するために通常動作時よりもその電圧レベルが上昇す
る。また、本実施の形態においては、ＭＯＳトランジス
タは、電界効果型トランジスタの代表例として示され
る。
たローカルデコーダ７０と類似の構成を有し、ノードＮ
０およびＮ２の間に電気的に結合されたＮチャネルＭＯ
Ｓトランジスタ１０１と、電源電圧Ｖｃｃおよびノード
Ｎ０の間に電気的に結合されたＰチャネルＭＯＳトラン
ジスタ１０３と、対応するワード線ＷＬをノードＮ０の
電圧に応じて電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一
方で駆動するためのドライバ回路として動作するインバ
ータ１０５とを有する。トランジスタ１０１のゲート
は、ノードＮ１と接続される。なお、電源電圧Ｖｃｃ
は、バーンイン試験時においては、高電界ストレスを印
加するために通常動作時よりもその電圧レベルが上昇す
る。また、本実施の形態においては、ＭＯＳトランジス
タは、電界効果型トランジスタの代表例として示され
る。
【００６９】インバータ１０５は、ノードＮ０がＬレベ
ル（接地電圧Ｖｓｓ）に設定されたときに対応するワー
ド線ＷＬを電源電圧Ｖｃｃで駆動して活性化する。これ
に対して、ノードＮ０がＨレベル（電源電圧Ｖｃｃ）に
設定されたときには、インバータ１０５は、対応するワ
ード線ＷＬを接地電圧Ｖｓｓで駆動して非活性化する。
トランジスタ１０１，１０３およびインバータ１０５
は、図１３に示したローカルデコーダ７０におけるトラ
ンジスタ７１，７３およびインバータ７５にそれぞれ相
当する。トランジスタ１０３のゲートには、対応するバ
ーンイン制御回路３０からのゲート制御信号ＧＳが入力
される。
ル（接地電圧Ｖｓｓ）に設定されたときに対応するワー
ド線ＷＬを電源電圧Ｖｃｃで駆動して活性化する。これ
に対して、ノードＮ０がＨレベル（電源電圧Ｖｃｃ）に
設定されたときには、インバータ１０５は、対応するワ
ード線ＷＬを接地電圧Ｖｓｓで駆動して非活性化する。
トランジスタ１０１，１０３およびインバータ１０５
は、図１３に示したローカルデコーダ７０におけるトラ
ンジスタ７１，７３およびインバータ７５にそれぞれ相
当する。トランジスタ１０３のゲートには、対応するバ
ーンイン制御回路３０からのゲート制御信号ＧＳが入力
される。
【００７０】ワード線ＷＬを活性化する場合には、対応
するグローバルワード線ＧＷＬがＬレベルに活性化され
るとともに、対応する信号線ＳＬの電圧（すなわち、ワ
ード線選択信号ＷＳ）がＨレベルに設定される。これに
より、トランジスタ１０１がオンして、ノードＮ０は、
接地電圧Ｖｓｓに設定される。これに応じてインバータ
１０５は対応するワード線ＷＬを電源電圧Ｖｃｃで駆動
して活性化する。
するグローバルワード線ＧＷＬがＬレベルに活性化され
るとともに、対応する信号線ＳＬの電圧（すなわち、ワ
ード線選択信号ＷＳ）がＨレベルに設定される。これに
より、トランジスタ１０１がオンして、ノードＮ０は、
接地電圧Ｖｓｓに設定される。これに応じてインバータ
１０５は対応するワード線ＷＬを電源電圧Ｖｃｃで駆動
して活性化する。
【００７１】反対に、対応するワード線を非活性化（立
下げ）する場合には、対応するサブデコード信号がＬレ
ベルに非活性化されて、トランジスタ１０１がターンオ
フされる。これにより、トランジスタ１０３によってノ
ードＮ０を電源電圧Ｖｃｃで充電することにより、イン
バータ１０５は、対応するワード線を接地電圧Ｖｓｓと
接続して非活性化する。あるいは、トランジスタ１０１
をターンオンさせたままで、対応するグローバルワード
線ＧＷＬをＨレベルに非活性化してもよい。
下げ）する場合には、対応するサブデコード信号がＬレ
ベルに非活性化されて、トランジスタ１０１がターンオ
フされる。これにより、トランジスタ１０３によってノ
ードＮ０を電源電圧Ｖｃｃで充電することにより、イン
バータ１０５は、対応するワード線を接地電圧Ｖｓｓと
接続して非活性化する。あるいは、トランジスタ１０１
をターンオンさせたままで、対応するグローバルワード
線ＧＷＬをＨレベルに非活性化してもよい。
【００７２】バーンイン試験時において、ワード線の活
性化制御は、チップ活性化信号ＡＣＴに同期したタイミ
ングが実行される。具体的には、ワード線ＷＬの選択的
な活性化は、チップ活性化信号ＡＣＴのＨレベル期間、
すなわちゲート制御信号ＧＳのＨレベル期間に実行され
る。このような構成とすることにより、バーンイン試験
時においては、対応するワード線ＷＬを活性化する場合
においても、活性化されたワード線に対応する各ローカ
ルデコーダ１００内のトランジスタ１０３がターンオフ
されるので、電源電圧ＶｃｃからＬレベル（接地電圧Ｖ
ｓｓ）に設定されたノードＮ２への貫通電流が生じな
い。このため、バーンイン試験時に多数のワード線ＷＬ
を同時並列に活性化した場合でも、半導体記憶装置の動
作ピーク電流が増大することがない。
性化制御は、チップ活性化信号ＡＣＴに同期したタイミ
ングが実行される。具体的には、ワード線ＷＬの選択的
な活性化は、チップ活性化信号ＡＣＴのＨレベル期間、
すなわちゲート制御信号ＧＳのＨレベル期間に実行され
る。このような構成とすることにより、バーンイン試験
時においては、対応するワード線ＷＬを活性化する場合
においても、活性化されたワード線に対応する各ローカ
ルデコーダ１００内のトランジスタ１０３がターンオフ
されるので、電源電圧ＶｃｃからＬレベル（接地電圧Ｖ
ｓｓ）に設定されたノードＮ２への貫通電流が生じな
い。このため、バーンイン試験時に多数のワード線ＷＬ
を同時並列に活性化した場合でも、半導体記憶装置の動
作ピーク電流が増大することがない。
【００７３】この結果、バーンイン試験時間を短縮する
ために多数のワード線を同時に選択（活性化）した場合
にも、バーンイン試験用の試験ボードに同時に搭載可能
なチップ数を多くすることができ、バーンイン試験を効
率よく実行できる。この結果、テストコストが削減され
る。
ために多数のワード線を同時に選択（活性化）した場合
にも、バーンイン試験用の試験ボードに同時に搭載可能
なチップ数を多くすることができ、バーンイン試験を効
率よく実行できる。この結果、テストコストが削減され
る。
【００７４】なお、バーンイン試験時におけるチップ活
性化信号ＡＣＴのＬレベル期間、すなわちゲート制御信
号ＧＳのＬレベル期間では、各ローカルデコーダ１００
においてトランジスタ１０３がターンオンされ、貫通電
流がノードＮ２へ向けて流れることが懸念されるが、実
際には、チップ活性化信号ＡＣＴがＬレベル、すなわち
チップが非活性化されるために、たとえば、ローカルデ
コーダ制御回路１５も非活性化されて、トランジスタ１
０１がターンオフされてしまうため、このような貫通電
流が流れることはない。
性化信号ＡＣＴのＬレベル期間、すなわちゲート制御信
号ＧＳのＬレベル期間では、各ローカルデコーダ１００
においてトランジスタ１０３がターンオンされ、貫通電
流がノードＮ２へ向けて流れることが懸念されるが、実
際には、チップ活性化信号ＡＣＴがＬレベル、すなわち
チップが非活性化されるために、たとえば、ローカルデ
コーダ制御回路１５も非活性化されて、トランジスタ１
０１がターンオフされてしまうため、このような貫通電
流が流れることはない。
【００７５】また、すでに説明したように、通常動作時
においては、各ローカルデコーダへ与えられるゲート制
御信号ＧＳがＬレベルに設定されるので、ローカルデコ
ーダ１００は、図１３に示したローカルデコーダ７０と
同様に、対応するワード線ＷＬを高速に活性化（立上
げ）および非活性化（立下げ）することが可能である。
においては、各ローカルデコーダへ与えられるゲート制
御信号ＧＳがＬレベルに設定されるので、ローカルデコ
ーダ１００は、図１３に示したローカルデコーダ７０と
同様に、対応するワード線ＷＬを高速に活性化（立上
げ）および非活性化（立下げ）することが可能である。
【００７６】［実施の形態２］図３は、ワード線の活性
化制御に関する実施の形態２に従う構成を詳細に示す回
路図である。
化制御に関する実施の形態２に従う構成を詳細に示す回
路図である。
【００７７】図３を参照して、実施の形態２に従う構成
においては、各ワード線に対応して、ローカルデコーダ
１００に代えてローカルデコーダ１１０が配置される。
ローカルデコーダ１１０は、図２に示されたローカルデ
コーダ１００の構成と比較して、電源電圧Ｖｃｃおよび
ノードＮ０の間に電気的に結合されるＰチャネルＭＯＳ
トランジスタ１１２をさらに有する。トランジスタ１１
２のゲートは、トランジスタ１０１のゲートと同様にノ
ードＮ１と接続される。
においては、各ワード線に対応して、ローカルデコーダ
１００に代えてローカルデコーダ１１０が配置される。
ローカルデコーダ１１０は、図２に示されたローカルデ
コーダ１００の構成と比較して、電源電圧Ｖｃｃおよび
ノードＮ０の間に電気的に結合されるＰチャネルＭＯＳ
トランジスタ１１２をさらに有する。トランジスタ１１
２のゲートは、トランジスタ１０１のゲートと同様にノ
ードＮ１と接続される。
【００７８】トランジスタ１１２は、図１４に示したロ
ーカルデコーダ８０におけるトランジスタ８５に相当す
る。したがって、ゲート制御信号ＧＳがＬレベルに固定
される通常動作モードにおいては、ローカルデコーダ１
１０は、図１４に示したローカルデコーダ８０と同様に
動作し、対応するワード線ＷＬを図２に示したローカル
デコーダ１００よりも高速に非活性化（立下げ）するこ
とができる。
ーカルデコーダ８０におけるトランジスタ８５に相当す
る。したがって、ゲート制御信号ＧＳがＬレベルに固定
される通常動作モードにおいては、ローカルデコーダ１
１０は、図１４に示したローカルデコーダ８０と同様に
動作し、対応するワード線ＷＬを図２に示したローカル
デコーダ１００よりも高速に非活性化（立下げ）するこ
とができる。
【００７９】一方、バーンイン試験時におけるワード線
ＷＬの活性化タイミングにおいては、ゲート制御信号Ｇ
ＳおよびノードＮ１の電圧がＨレベルに設定されるの
で、トランジスタ１０３および１１２はターンオフされ
る。したがって、実施の形態１に従う構成と同様に、多
数のワード線を同時に選択（活性化）した場合であって
も、半導体記憶装置の動作ピーク電流が増大することが
ない。したがって、実施の形態１と同様に、バーンイン
試験の効率化を図ることができる。実施の形態２に従う
その他の部分の構成および動作については、図２に示し
た実施の形態１に従う構成と同様であるので詳細な説明
は繰返さない。
ＷＬの活性化タイミングにおいては、ゲート制御信号Ｇ
ＳおよびノードＮ１の電圧がＨレベルに設定されるの
で、トランジスタ１０３および１１２はターンオフされ
る。したがって、実施の形態１に従う構成と同様に、多
数のワード線を同時に選択（活性化）した場合であって
も、半導体記憶装置の動作ピーク電流が増大することが
ない。したがって、実施の形態１と同様に、バーンイン
試験の効率化を図ることができる。実施の形態２に従う
その他の部分の構成および動作については、図２に示し
た実施の形態１に従う構成と同様であるので詳細な説明
は繰返さない。
【００８０】なお、実施の形態１および２においては、
ローカルデコーダ１１０および１１０の入力ノードＮ１
およびＮ２が対応する信号線ＳＬおよびグローバルワー
ド線ＧＷＬとそれぞれ接続される構成について示した
が、これらの接続関係を入れ替えることも可能である。
すなわち、ノードＮ１を対応するグローバルワード線Ｇ
ＷＬと接続し、ノードＮ２を対応する信号線ＳＬと接続
することもできる。この場合には、ワード線ＷＬを活性
化する場合には、対応する信号線ＳＬの電圧（対応する
ワード線選択信号ＷＳ）をＬレベルに設定し、かつ対応
するグローバルワード線をＨレベルに設定する必要があ
る。また、ワード線ＷＬを非活性化する場合には、対応
するグローバルワード線ＧＷＬをＨレベルに設定したま
まで対応する信号線ＳＬの電圧をＬレベルに設定する
か、対応するグローバルワード線をＬレベルに設定すれ
ばよい。このような入力ノードＮ１およびＮ２の接続関
係については、グローバルワード線ＧＷＬおよび信号線
ＳＬのそれぞれにおける信号伝播速度等を考慮して任意
に定めることができる。
ローカルデコーダ１１０および１１０の入力ノードＮ１
およびＮ２が対応する信号線ＳＬおよびグローバルワー
ド線ＧＷＬとそれぞれ接続される構成について示した
が、これらの接続関係を入れ替えることも可能である。
すなわち、ノードＮ１を対応するグローバルワード線Ｇ
ＷＬと接続し、ノードＮ２を対応する信号線ＳＬと接続
することもできる。この場合には、ワード線ＷＬを活性
化する場合には、対応する信号線ＳＬの電圧（対応する
ワード線選択信号ＷＳ）をＬレベルに設定し、かつ対応
するグローバルワード線をＨレベルに設定する必要があ
る。また、ワード線ＷＬを非活性化する場合には、対応
するグローバルワード線ＧＷＬをＨレベルに設定したま
まで対応する信号線ＳＬの電圧をＬレベルに設定する
か、対応するグローバルワード線をＬレベルに設定すれ
ばよい。このような入力ノードＮ１およびＮ２の接続関
係については、グローバルワード線ＧＷＬおよび信号線
ＳＬのそれぞれにおける信号伝播速度等を考慮して任意
に定めることができる。
【００８１】また、図４に示されるように、グローバル
デコーダ１０を、図６に示された構成と同様に、メモリ
アレイ中央部に配置することも可能である。このような
構成においても、ローカルデコーダ制御回路１５および
ローカルデコーダ帯２０ａ〜２０ｄを、実施の形態１ま
たは２に従う構成とすれば、通常動作時におけるワード
線の活性化制御の高速化と、バーンイン試験時における
動作ピーク電流の抑制とを両立することが可能である。
デコーダ１０を、図６に示された構成と同様に、メモリ
アレイ中央部に配置することも可能である。このような
構成においても、ローカルデコーダ制御回路１５および
ローカルデコーダ帯２０ａ〜２０ｄを、実施の形態１ま
たは２に従う構成とすれば、通常動作時におけるワード
線の活性化制御の高速化と、バーンイン試験時における
動作ピーク電流の抑制とを両立することが可能である。
【００８２】また、実施の形態１および２においては、
メモリアレイが４個のメモリブロック５ａ〜５ｄに分割
される例を示したが、メモリブロックの分割数は任意に
設定できる。同様に、各メモリブロックにおいて、１本
のグローバルワード線ＧＷＬと対応付けられるワード線
ＷＬの数を示すＫについても、任意に設定することが可
能であり、グローバルワード線ＧＷＬおよびワード線Ｗ
Ｌを１：１に設ける構成（Ｋ＝１）としてもよい。この
場合には、ワード線選択信号ＷＳａ〜ＷＳｄは、メモリ
ブロック５ａ〜５ｄの選択情報のみに基づいて生成され
る。
メモリアレイが４個のメモリブロック５ａ〜５ｄに分割
される例を示したが、メモリブロックの分割数は任意に
設定できる。同様に、各メモリブロックにおいて、１本
のグローバルワード線ＧＷＬと対応付けられるワード線
ＷＬの数を示すＫについても、任意に設定することが可
能であり、グローバルワード線ＧＷＬおよびワード線Ｗ
Ｌを１：１に設ける構成（Ｋ＝１）としてもよい。この
場合には、ワード線選択信号ＷＳａ〜ＷＳｄは、メモリ
ブロック５ａ〜５ｄの選択情報のみに基づいて生成され
る。
【００８３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８４】
【発明の効果】請求項１、６および７に記載の半導体記
憶装置は、通常の動作モードにおいてワード線を高速に
活性化（立上げ）および非活性化（立下げ）可能な構成
を有するローカルデコーダにおいて、複数本のワード線
を同時に活性化させる動作モード時に、第２のノードお
よび第２の電圧間における貫通電流の発生を防止でき
る。この結果、当該動作モードにおける動作ピーク電流
を抑制できる。
憶装置は、通常の動作モードにおいてワード線を高速に
活性化（立上げ）および非活性化（立下げ）可能な構成
を有するローカルデコーダにおいて、複数本のワード線
を同時に活性化させる動作モード時に、第２のノードお
よび第２の電圧間における貫通電流の発生を防止でき
る。この結果、当該動作モードにおける動作ピーク電流
を抑制できる。
【００８５】請求項２に記載の半導体記憶装置は、バー
ンイン試験において請求項１に記載の半導体記憶装置が
奏する効果を享受できる。したがって、バーンイン試験
時間を短縮するために多数のワード線を並列に選択（活
性化）した場合にも、バーンイン試験用の試験ボードに
同時に搭載可能なチップ数を多くすることができ、バー
ンイン試験を効率よく実行できる。この結果、テストコ
ストが削減される。
ンイン試験において請求項１に記載の半導体記憶装置が
奏する効果を享受できる。したがって、バーンイン試験
時間を短縮するために多数のワード線を並列に選択（活
性化）した場合にも、バーンイン試験用の試験ボードに
同時に搭載可能なチップ数を多くすることができ、バー
ンイン試験を効率よく実行できる。この結果、テストコ
ストが削減される。
【００８６】請求項３に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置が奏する効果に加えて、ロ
ーカルデコーダの構成を簡素化できる。
項１に記載の半導体記憶装置が奏する効果に加えて、ロ
ーカルデコーダの構成を簡素化できる。
【００８７】請求項４記載の半導体記憶装置は、対応す
るワード線を非活性化する場合に、第２および第３のス
イッチ回路を用いて内部ノードの電圧を設定できる。し
たがって、請求項１の半導体記憶装置が奏する効果に加
えて、ワード線をより高速に非活性化（立下げ）するこ
とができる。
るワード線を非活性化する場合に、第２および第３のス
イッチ回路を用いて内部ノードの電圧を設定できる。し
たがって、請求項１の半導体記憶装置が奏する効果に加
えて、ワード線をより高速に非活性化（立下げ）するこ
とができる。
【００８８】請求項５に記載の半導体記憶装置は、請求
項４に記載の半導体記憶装置が奏する効果に加えて、ロ
ーカルデコーダの構成を簡素化できる。
項４に記載の半導体記憶装置が奏する効果に加えて、ロ
ーカルデコーダの構成を簡素化できる。
【図１】 本発明の実施の形態１に従う半導体記憶装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 ワード線の活性化制御に関する実施の形態１
に従う構成を詳細に示す回路図である。
に従う構成を詳細に示す回路図である。
【図３】 ワード線の活性化制御に関する実施の形態２
に従う構成を詳細に示す回路図である。
に従う構成を詳細に示す回路図である。
【図４】 本発明の実施の形態に従う半導体記憶装置に
おけるグローバルデコーダの異なる配置例を示すブロッ
ク図である。
おけるグローバルデコーダの異なる配置例を示すブロッ
ク図である。
【図５】 分割ワード線構成を説明する第１の概念図で
ある。
ある。
【図６】 分割ワード線構成を説明する第２の概念図で
ある。
ある。
【図７】 メモリセルの第１の構成例を示す回路図であ
る。
る。
【図８】 メモリセルの第２の構成例を示す回路図であ
る。
る。
【図９】 メモリセルの第３の構成例を示す回路図であ
る。
る。
【図１０】 分割ワード線構成におけるローカルデコー
ダ帯の構成を説明する回路図である。
ダ帯の構成を説明する回路図である。
【図１１】 従来の技術に従うローカルデコーダの第１
の構成例を示す回路図である。
の構成例を示す回路図である。
【図１２】 従来の技術に従うローカルデコーダの第２
の構成例を示す回路図である。
の構成例を示す回路図である。
【図１３】 従来の技術に従うローカルデコーダの第３
の構成例を示す回路図である。
の構成例を示す回路図である。
【図１４】 従来の技術に従うローカルデコーダの第４
の構成例を示す回路図である。
の構成例を示す回路図である。
１ａ，１ｂ 半導体記憶装置、５ａ〜５ｄ メモリブロ
ック、１０ グローバルデコーダ、１５ ローカルデコ
ーダ制御回路、２０ａ〜２０ｄ ローカルデコーダ帯、
２２ ブロック選択回路、２４ サブデコーダ、２５ａ
〜２５ｄ ローカルデコーダ選択回路、３０ バーンイ
ン制御回路、１００，１１０ ローカルデコーダ、１０
１，１０３，１１２ ＭＯＳトランジスタ、１０５ イ
ンバータ、ＡＣＴ チップ活性化信号、ＢＩ バーンイ
ン信号、ＢＳａ〜ＢＳｄ ブロック選択信号、ＧＳ ゲ
ート制御信号、ＧＷＬ グローバルワード線、ＭＣ メ
モリセル、Ｎ０〜Ｎ２ ノード、ＳＤ０〜ＳＤ３ サブ
デコード信号、ＳＬ 信号線、Ｖｃｃ 電源電圧、Ｖｓ
ｓ 接地電圧、ＷＬ ワード線、ＷＳ ワード線選択信
号。
ック、１０ グローバルデコーダ、１５ ローカルデコ
ーダ制御回路、２０ａ〜２０ｄ ローカルデコーダ帯、
２２ ブロック選択回路、２４ サブデコーダ、２５ａ
〜２５ｄ ローカルデコーダ選択回路、３０ バーンイ
ン制御回路、１００，１１０ ローカルデコーダ、１０
１，１０３，１１２ ＭＯＳトランジスタ、１０５ イ
ンバータ、ＡＣＴ チップ活性化信号、ＢＩ バーンイ
ン信号、ＢＳａ〜ＢＳｄ ブロック選択信号、ＧＳ ゲ
ート制御信号、ＧＷＬ グローバルワード線、ＭＣ メ
モリセル、Ｎ０〜Ｎ２ ノード、ＳＤ０〜ＳＤ３ サブ
デコード信号、ＳＬ 信号線、Ｖｃｃ 電源電圧、Ｖｓ
ｓ 接地電圧、ＷＬ ワード線、ＷＳ ワード線選択信
号。
─────────────────────────────────────────────────────
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０１Ｒ 31/28 Ｂ
(72)発明者 大林 茂樹
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
(72)発明者 樫原 洋次
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 2G132 AA08 AB03 AB14 AK07 AK11
AL09
5B015 HH01 HH03 JJ04 KB44 MM07
RR07
5L106 AA02 DD06 DD11 DD35 EE01
EE03 FF04 FF05 GG05
Claims (7)
- 【請求項１】 行列状に配置され、かつ列方向に沿って
複数のブロックに分割された複数のメモリセルと、 各々が、Ｋ個（Ｋ：自然数）のメモリセル行ごとに、前
記複数のブロックに共通に配置される複数のグローバル
ワード線と、 各前記メモリセル行ごとに、前記複数のブロックにそれ
ぞれ対応して分割配置された複数のワード線と、 行選択結果に応じて、前記複数のグローバルワード線の
電圧を設定するグローバルデコーダと、 前記複数のブロックにそれぞれ対応して設けられ、各々
が、各前記グローバルワード線に対応付けられるＫ本ず
つのワード線のうちの１本ずつにそれぞれ対応付けられ
るＫ個の選択信号を、前記複数のブロックの選択情報お
よび前記行選択結果に応じて生成する複数のローカルデ
コーダ選択回路と、 各前記ブロックごとに設けられ、前記複数のローカルデ
コーダ選択回路のうちの対応する１つからの前記Ｋ個の
選択信号をそれぞれ伝達するためのＫ本の選択信号線
と、 前記複数のワード線にそれぞれ対応して設けられ、各々
が、前記Ｋ本の選択信号線のうちの対応する１本と、前
記複数のグローバルワード線のうちの対応する１本との
電圧に応じて、対応するワード線の活性化を制御する複
数のローカルデコーダとを備え、 各前記ローカルデコーダは、 対応する選択信号線および対応するグローバルワード線
の一方に接続された第１のノードの電圧に応じて、前記
対応する選択信号線および前記対応するグローバルワー
ド線の他方と接続された第２のノードを内部ノードと接
続する第１のスイッチ回路と、 前記内部ノードが前記第１のスイッチ回路を介して第１
の電圧に設定された場合に前記対応するワード線を活性
状態に設定するとともに、前記内部ノードが第２の電圧
に設定された場合に前記対応するワード線を非活性状態
に設定するためのドライバ回路と、 前記内部ノードを前記第２の電圧と接続するための第２
のスイッチ回路とを含み、 前記複数のワード線のうちの複数本が同時に活性化され
る、通常動作モードとは別の動作モード時に、前記同時
に活性化される複数本のワード線の各々に対応する前記
ローカルデコーダにおいて前記第２のスイッチ回路をオ
フさせるための制御回路をさらに備える、半導体記憶装
置。 - 【請求項２】 前記別の動作モードは、バーンイン試験
に相当する請求項１に記載の半導体記憶装置。 - 【請求項３】 前記ドライバ回路は、前記内部ノードを
入力ノードとし、前記対応するワード線を出力ノードと
するインバータ素子を有し、 前記第１のスイッチ回路は、前記第２のノードおよび前
記内部ノードの間に電気的に結合されて、前記第１のノ
ードと接続されたゲートを有する第１の電界効果型トラ
ンジスタを有し、 前記第２のスイッチ回路は、前記第２の電圧と前記内部
ノードとの間に電気的に結合されて、前記制御回路から
の出力信号を受けるゲートを有する第２の電界効果型ト
ランジスタを有する、請求項１に記載の半導体記憶装
置。 - 【請求項４】 各前記ローカルデコーダは、 前記内部ノードと前記第２の電圧との間に設けられ、前
記第１のスイッチ回路と相補的にオンする第３のスイッ
チ回路をさらに含む、請求項１に記載の半導体記憶装
置。 - 【請求項５】 前記ドライバ回路は、前記内部ノードを
入力ノードとし、前記対応するワード線を出力ノードと
するインバータ素子を有し、 前記第１のスイッチ回路は、前記第２のノードおよび前
記内部ノードの間に電気的に結合されて、前記第１のノ
ードと接続されたゲートを有する第１の電界効果型トラ
ンジスタを有し、 前記第２のスイッチ回路は、前記第２の電圧と前記内部
ノードとの間に電気的に結合されて、前記制御回路の出
力信号を受けるゲートを有する第２の電界効果型トラン
ジスタを有し、 前記第３のスイッチ回路は、前記内部ノードと前記第２
の電圧との間に電気的に結合されて、前記第１のノード
と接続されたゲートを有する第３の電界効果型トランジ
スタを有し、 前記第３の電界効果型トランジスタは、前記第１の電界
効果型トランジスタと反対導電型である、請求項４に記
載の半導体記憶装置。 - 【請求項６】 前記制御回路は、前記別の動作モードに
おいて、前記複数本のワード線が同時に活性化されると
きに、各前記ローカルデコーダの前記第２のスイッチ回
路を並列にオフさせる、請求項１に記載の半導体記憶装
置。 - 【請求項７】 前記制御回路は各前記ブロックに対応し
て設けられ、 前記制御回路は、前記別の動作モードにおいて、対応す
るブロック内の前記ワード線が活性化されるときに、前
記対応するブロック内の各前記ローカルデコーダにおい
て前記第２のスイッチ回路を並列にオフさせる、請求項
１に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002044966A JP4007823B2 (ja) | 2002-02-21 | 2002-02-21 | 半導体記憶装置 |
| US10/212,816 US6714478B2 (en) | 2002-02-21 | 2002-08-07 | Semiconductor memory device having divided word line structure |
| DE10248047A DE10248047B4 (de) | 2002-02-21 | 2002-10-15 | Halbleiterspeichervorrichtung mit unterteilter Wortleitungsstruktur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002044966A JP4007823B2 (ja) | 2002-02-21 | 2002-02-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003249098A true JP2003249098A (ja) | 2003-09-05 |
| JP4007823B2 JP4007823B2 (ja) | 2007-11-14 |
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ID=27678466
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002044966A Expired - Fee Related JP4007823B2 (ja) | 2002-02-21 | 2002-02-21 | 半導体記憶装置 |
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| JP (1) | JP4007823B2 (ja) |
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|---|---|---|---|---|
| WO2015162682A1 (ja) * | 2014-04-22 | 2015-10-29 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
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|---|---|---|---|---|
| JP4262678B2 (ja) * | 2002-09-02 | 2009-05-13 | エヌエックスピー ビー ヴィ | メモリマトリクスの複数の横列に対して同時書き込みを行うデバイス |
| JP4025214B2 (ja) * | 2003-02-20 | 2007-12-19 | 株式会社小森コーポレーション | 印刷機の着けローラ装置 |
| JP2005063624A (ja) * | 2003-08-20 | 2005-03-10 | Toshiba Corp | スタティック型半導体記憶装置 |
| ITTO20080645A1 (it) * | 2008-08-29 | 2010-02-28 | St Microelectronics Srl | Decodificatore di riga per dispositivi di memoria non volatili, in particolare del tipo a cambiamento di fase |
| KR20130031485A (ko) * | 2011-09-21 | 2013-03-29 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 장치 |
| KR102475446B1 (ko) * | 2016-09-20 | 2022-12-08 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| US10304507B2 (en) * | 2017-01-13 | 2019-05-28 | Samsung Electronics Co., Ltd. | Memory providing signal buffering scheme for array and periphery signals and operating method of the same |
| US10658026B2 (en) | 2017-05-26 | 2020-05-19 | Taiwan Semiconductor Manufacturing Company Limited | Word line pulse width control circuit in static random access memory |
| US11557341B2 (en) * | 2019-12-27 | 2023-01-17 | Micron Technology, Inc. | Memory array structures and methods for determination of resistive characteristics of access lines |
| JP2023140166A (ja) * | 2022-03-22 | 2023-10-04 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972695A (ja) | 1982-10-18 | 1984-04-24 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| DE69129492T2 (de) * | 1990-10-02 | 1998-11-05 | Toshiba Kk | Halbleiterspeicher |
| JP2507164B2 (ja) | 1990-10-04 | 1996-06-12 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3220326B2 (ja) | 1994-04-07 | 2001-10-22 | 株式会社日立製作所 | 半導体記憶装置 |
| GB9423038D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | An integrated circuit memory device with voltage boost |
| JPH11260054A (ja) * | 1998-01-08 | 1999-09-24 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| DE19919360C2 (de) * | 1999-04-28 | 2001-09-20 | Infineon Technologies Ag | Integrierter Speicher mit Bitleitungen, Wortleitungen und Plattenleitungen sowie Betriebsverfahren für einen entsprechenden Speicher |
| US6418075B2 (en) * | 2000-07-21 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor merged logic and memory capable of preventing an increase in an abnormal current during power-up |
| JP4757373B2 (ja) * | 2000-07-24 | 2011-08-24 | エルピーダメモリ株式会社 | 半導体記憶装置及びそのメモリセルアクセス方法 |
-
2002
- 2002-02-21 JP JP2002044966A patent/JP4007823B2/ja not_active Expired - Fee Related
- 2002-08-07 US US10/212,816 patent/US6714478B2/en not_active Expired - Lifetime
- 2002-10-15 DE DE10248047A patent/DE10248047B4/de not_active Expired - Fee Related
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|---|---|---|---|---|
| WO2015162682A1 (ja) * | 2014-04-22 | 2015-10-29 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| JP5838488B1 (ja) * | 2014-04-22 | 2016-01-06 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置 |
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