KR100688540B1 - 메모리 셀의 집적도를 향상시킨 반도체 메모리 장치 - Google Patents

메모리 셀의 집적도를 향상시킨 반도체 메모리 장치 Download PDF

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Abstract

메모리 셀의 집적도를 향상시킨 반도체 메모리 장치가 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 메모리 셀 블록들, 복수개의 워드라인 구동 블록들 및 복수개의 비트라인 선택 블록들을 구비하고, 상기 복수개의 워드라인 구동 블록들 및 상기 복수개의 비트라인 선택 블록들은 상기 복수개의 메모리 셀 블록들 사이에 격자형태로 배치된다. 상기 복수개의 워드라인 구동블록들 중에서 두 개의 워드라인 구동블록들이 대응되는 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치되며, 상기 메모리 셀 블록의 워드라인들은 인접한 메모리 셀 블록들의 워드라인들과 연결되지 아니한다. 상기 복수개의 비트라인 선택블록들 중에서 두 개의 비트라인 선택블록들이 대응되는 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치되며, 상기 메모리 셀 블록의 비트라인들은 인접한 메모리 셀 블록들의 비트라인들과 연결되지 아니한다. 본 발명에 따른 반도체 메모리 장치는 워드라인 구동회로와 비트라인 구동회로를 워드라인과 비트라인의 양쪽에 배치함으로써 비트라인 및 워드라인의 기생 저항을 줄이고 메모리 셀의 집적도를 향상시킬 수 있는 장점이 있다.

Description

메모리 셀의 집적도를 향상시킨 반도체 메모리 장치{Semiconductor memory device with improved memory cell density}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 상변화 메모리 셀(C)을 설명하는 도면이다.
도 2는 일반적인 상 변화 메모리 장치의 코어(core) 구조를 설명하는 도면이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 코어 구조를 설명하는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 코어 구조를 설명하는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 코어 구조를 설명하는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 코어 구조를 설명하는 도면이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 코어 구조를 설명하는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 메모리 셀의 집적도를 향상시킨 반도체 메모리 장치에 관한 것이다.
PRAM(Phase Change Random Access Memory)은 가열되었다가 냉각되면 두 가지 상태 중 하나의 상태로 유지되며 가열 및 냉각에 의하여 또다시 상태가 변할 수 있는 캘코제나이드 합금(chalcogenide alloy)과 같은 상 변화 물질로 구성된다.
여기서 두 가지 상태란 결정(crystalline) 상태와 비 정질(amorphous) 상태를 의미한다. PRAM에 관해서는 미국 특허 번호 US 6,487,113 및 US 6,480,438에서 설명된 바 있다.
PRAM의 상변화 물질은 결정 상태에서의 저항은 낮고 비 정질 상태에서의 저항은 높다. PRAM은 저항 값에 따라 논리 값이 0 또는 1로 결정된다. 결정 상태는 셋(set) 또는 논리 0 에 대응되고 비 정질 상태는 리셋(reset) 또는 논리 1 에 대응된다.
PRAM의 상 변화 물질이 비 정질 상태가 되기 위해서 저항 열에 의하여 상 변화 물질의 녹는점 이상으로 가열된다. 그리고 빠른 속도로 냉각된다. 상 변화 물질을 결정 상태로 만들기 위하여 상 변화 물질은 일정 시간동안 녹는점 이하의 온도로 가열된다.
상 변화 메모리의 핵심은 캘코제나이드(chalcogenide)와 같은 상 변화 물질 이다. 상 변화 물질은 일반적으로 GST 합금이라고 불리는 게르마늄(germanium(Ge)), 안티모니(antimony(Sb)) 및 텔루리움(tellurium(Te))을 포함한다. GST 합금은 가열 및 냉각에 의하여 비 정질 상태(리셋 또는 1 )와 결정 상태(셋 또는 0 ) 사이로 빠르게 변화될 수 있는 성질 때문에 메모리 장치에 유용하게 사용될 수 있다.
메모리 셀에 데이터를 쓰는 동작은, 캘코제나이드를 녹는점 이상으로 가열시킨 후 빠르게 냉각시켜 비 정질 상태가 되도록 하거나 또는 녹는점 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 결정 상태가 되도록 한다.
도 1은 일반적인 상변화 메모리 셀(C)을 설명하는 도면이다.
메모리 셀(C)은 비트라인(BL)에 연결되는 상 변화 저항 소자(GST) 및 상 변화 저항 소자(GST)와 워드라인(WL) 사이에 연결되는 다이오드(D)를 구비한다.
도 2는 일반적인 상 변화 메모리 장치의 코어(core) 구조를 설명하는 도면이다.
도 2를 참조하면, 일반적인 상 변호 메모리 장치(200)는 메모리 셀(C)을 구비하는 메모리 셀 블록들(CBLK), 메모리 셀 블록(CBLK)의 워드라인(WL)을 구동하는 워드라인 구동블록(WD), 메모리 셀 블록(CBLK)의 비트라인(BL)을 선택하는 비트라인 선택블록(YD), 로우 어드레스(미도시)를 디코딩 하는 로우 디코더(XDEC)를 구비한다.
도 2에는 설명의 편의를 위하여, 칼럼 디코더(YDEC) 센스 증폭 회로(SA) 및 기입 드라이버(WRITED)를 구비하는 블록이 개시된다.
워드라인 구동블록(WD)은 대응되는 워드라인(WL)을 구동하는 워드라인 구동회로(WDC)들을 복수개 구비하고, 비트라인 선택블록(YD)은 대응되는 비트라인(BL)을 선택하는 비트라인 선택회로(BDC)들을 구비한다. 비트라인 선택회로(BDC)는 비트라인 선택 신호(Yi)에 응답하여 턴 온 또는 턴 오프 되는 트랜지스터이다.
비트라인(BL)은 비트라인 선택회로(BDC)에 의하여 글로벌 비트라인(BL)에 연결된다.
선택된 메모리 셀(C)에 데이터를 저장하기 위해서는 먼저 비트라인 선택블록(YD)의 비트라인 선택회로(BDC)가 비트라인 선택신호(Yi)에 응답하여 활성화된다. 그러면 글로벌 비트라인(BL)을 통하여 입력되는 전류가 선택된 비트라인(BL)으로 인가된다.
이때, 워드라인 구동회로(WDC)에 의해서 선택된 워드라인(WL)의 전압 레벨이 접지 전압 레벨로 낮아지고 선택된 비트라인(BL)에 연결된 메모리 셀(C)들 중에서 워드라인 구동회로(WDC)에 의해서 선택된 워드라인(WL)에 연결된 메모리 셀(C)로 전류가 인가된다.
메모리 셀의 상 변화 저항 소자(GST)의 상태를 변화시킨 전류는 다이오드(D)와 워드라인(WL)을 통하여 워드라인 구동회로(WDC)로 흘러간다.
도 2에서 알 수 있듯이, 하나의 워드라인(WL)에 하나의 워드라인 구동회로(WDC)가 연결되고 하나의 비트라인(BL)에 하나의 비트라인 선택회로(BDC)가 연결된다. 워드라인 구동회로(WDC) 및 비트라인 선택회로(BDC)의 구동 능력에 의하여 메 모리 셀 블록(CBLK)이 구비할 수 있는 메모리 셀의 집적도(density)가 결정된다.
그런데, 워드라인(WL)의 기생저항(RWL) 및 비트라인(BL)의 기생저항(RBL)이 메모리 셀의 집적도를 증가시키는데 가장 큰 저해 요소로 작용한다.
특히 도 1과 같은 메모리 셀(C) 구조를 가지는 상 변화 메모리 장치는 비트라인(BL)에서 워드라인(WL)으로 공급되는 전류에 의하여 기입 및 독출(write/read) 동작이 수행되는데 이때 비트라인(BL)의 기생저항(RBL) 및 워드라인(WL)의 기생저항(R지)은 인가되는 전류에 의한 전압 강하를 발생시켜 기입 전류를 크게 감소시킨다.
본 발명이 이루고자하는 기술적 과제는, 워드라인 및 비트라인의 기생저항에 의한 기입 전류의 감소를 줄이고 메모리 셀의 집적도를 향상시킨 코어 구조를 가지는 반도체 메모리 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 메모리 셀 블록들, 복수개의 워드라인 구동 블록들 및 복수개의 비트라인 선택 블록들을 구비하고, 상기 복수개의 워드라인 구동블록들 중에서 두 개의 워드라인 구동블록들이 대응되는 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치되며, 상기 복수개의 비트라인 선택블록들 중에서 두 개의 비트라인 선택블록들이 대응되는 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치된다.
상기 메모리 셀 블록의 워드라인들은 인접한 메모리 셀 블록들의 워드라인들과 연결되지 아니한다. 상기 메모리 셀 블록의 비트라인들은 인접한 메모리 셀 블록들의 비트라인들과 연결되지 아니한다.
상기 워드라인 구동블록들은 대응되는 워드라인을 구동하는 복수개의 워드라인 구동 회로를 구비하며, 상기 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치된 상기 워드라인 구동블록들의 워드라인 구동 회로들 중에서 동일한 워드라인을 구동하는 워드라인 구동회로들이 동시에 동작한다.
상기 비트라인 선택블록들은 대응되는 비트라인을 구동하는 복수개의 비트라인 선택회로를 구비하며, 상기 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치된 상기 비트라인 선택블록들의 비트라인 선택회로들 중에서 동일한 비트라인을 구동하는 비트라인 선택회로들이 동시에 동작한다.
상기 메모리 셀 블록들의 워드라인들은 두 개의 상기 워드라인 구동블록들에 의해서 분리된다. 상기 메모리 셀 블록들의 비트라인들은 두 개의 상기 비트라인 선택블록들에 의해서 분리된다. 상기 메모리 셀은 상 변화 메모리(Phase Change Random Access Memory :PRAM)이며, 대응되는 비트라인에 연결되는 상 변화 저항 소자 및 상기 상 변화 저항 소자와 대응되는 워드라인 사이에 연결되는 다이오드를 구비한다.
상기 반도체 메모리 장치는 인접한 상기 메모리 셀 블록들 사이에 한 개의 워드라인 구동블록만이 배치되며, 상기 메모리 셀 블록의 워드라인들은 인접한 메모리 셀 블록들의 워드라인들과 연결된다. 상기 워드라인 구동블록들은 대응되는 워드라인을 구동하는 복수개의 워드라인 구동 회로를 구비하며, 하나의 상기 워드라인을 구동하는 워드라인 구동회로들이 동시에 동작하다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 복수개의 메모리 셀 블록들, 복수개의 워드라인 구동 블록들 및 복수개의 비트라인 선택 블록들을 구비하고, 상기 복수개의 워드라인 구동블록들 중에서 두 개의 워드라인 구동블록들이 대응되는 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치된다. 상기 메모리 셀 블록의 워드라인들은 인접한 메모리 셀 블록들의 워드라인들과 연결되지 아니한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 복수개의 메모리 셀 블록들, 복수개의 워드라인 구동 블록들 및 복수개의 비트라인 선택 블록들을 구비하고, 상기 복수개의 비트라인 선택블록들 중에서 두 개의 비트라인 선택블록들이 대응되는 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치된다. 상기 메모리 셀 블록의 비트라인들은 인접한 메모리 셀 블록들의 비트라인들과 연결되지 아니한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 복수개의 메모리 셀 블록들, 복수개의 워드라인 구동 블록들 및 복수개의 비트라인 선택 블록들을 구비하고, 인접한 상기 메모리 셀 블록들 사이에 한 개의 워드라인 구동블록만이 배치되며, 상기 메모리 셀 블록의 워드라인들은 인접한 메모리 셀 블록들의 워드라인들과 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메 모리 장치는 대응되는 비트라인과 워드라인 사이에 연결되어 데이터를 저장하는 메모리 셀을 복수 개 구비하는 메모리 셀 블록들, 상기 각각의 메모리 셀 블록을 중심으로 좌우 양 측면에 배치되며, 대응되는 워드라인을 구동하는 워드라인 구동 회로를 구비하는 제 1 및 제 2 워드라인 구동 블록들 및 상기 각각의 메모리 셀 블록을 중심으로 상하 양 측면에 배치되며, 대응되는 비트라인을 구동하는 비트라인 선택회로를 구비하는 제 1 및 제 2 비트라인 선택 블록들을 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 대응되는 비트라인과 워드라인 사이에 연결되어 데이터를 저장하는 메모리 셀을 복수 개 구비하는 메모리 셀 블록들, 상기 각각의 메모리 셀 블록을 중심으로 좌우 양 측면에 배치되며, 대응되는 워드라인을 구동하는 워드라인 구동 회로를 구비하는 제 1 및 제 2 워드라인 구동 블록들 및 상기 각각의 메모리 셀 블록을 중심으로 상하 양 측면 중에서 한곳에 배치되며, 대응되는 비트라인을 구동하는 비트라인 선택회로를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 대응되는 비트라인과 워드라인 사이에 연결되어 데이터를 저장하는 메모리 셀을 복수 개 구비하는 메모리 셀 블록들, 상기 각각의 메모리 셀 블록을 중심으로 좌우 양 측면 중에서 한곳에 배치되며, 대응되는 워드라인을 구동하는 워드라인 구동 회로를 구비하는 워드라인 구동 블록 및 상기 각각의 메모리 셀 블록을 중심으로 상하 양 측면에 배치되며, 대응되는 비트라인을 구동하는 비트라인 선택회로를 구비하는 제 1 및 제 2 비트라인 선택 블록들을 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 코어 구조를 설명하는 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(300)는 복수개의 메모리 셀 블록들, 복수개의 워드라인 구동블록들 및 복수개의 비트라인 선택블록들을 구비한다. 도 3에는 설명의 편의를 위하여 4개의 메모리 셀 블록들(CBLK1, CBLK2, CBLKm, CBLKm+1), 워드라인 구동블록들(WD11, WD12, WD21, WD22, WDm1, WDm2, WD(m+1)1, WD(m+1)2) 및 비트라인 선택블록들(YD11, YD12, YD21, YD22, YDm1, YDm2, YD(m+1)1, YD(m+1)2)이 도시되며 이하에서는 이들을 이용하여 설명한다.
또한, 설명의 편의를 위하여, 칼럼 디코더(YDEC) 센스 증폭 회로(SA) 및 기입 드라이버(WRITED)를 구비하는 블록과 로우 어드레스(미도시)를 디코딩하는 로우 디코더(XDEC)가 개시된다.
워드라인 구동블록들(WD11, WD12, WD21, WD22, WDm1, WDm2, WD(m+1)1, WD(m+1)2)은 대응되는 메모리 셀 블록(CBLK1, CBLK2, CBLKm, CBLKm+1)이 구비하는 워드라인(WL)의 수만큼의 워드라인 구동회로들을 구비한다. 비트라인 선택블록들(YD11, YD12, YD21, YD22, YDm1, YDm2, YD(m+1)1, YD(m+1)2)은 대응되는 메모리 셀 블록(CBLK1, CBLK2, CBLKm, CBLKm+1)이 구비하는 비트라인(BL)의 수만큼의 비트라인 선택회로들을 구비한다.
다만, 도 3에서는 설명의 편의를 위하여 하나의 메모리 셀(C)의 워드라인(WL)에 대응되는 워드라인 드라이버들(WDC11, WDC12, WDC21, WDC22)과 비트라인(BL)에 대응되는 비트라인 선택회로들(BDC11, BDC12,BDC21, BDC22)을 도시한다.
여기서, 비트라인(BL)은 로컬 비트라인일 수 있으며, 반도체 메모리 장치(300)는 비트라인 선택회로(BDC11, BDC12,BDC21, BDC22)에 의하여 로컬 비트라인(BL)과 연결되는 글로벌 비트라인(GBL)을 더 구비할 수 있다.
본 발명의 실시예는 하나의 워드라인을 양쪽에서 동시에 구동할 수 있도록 워드라인 구동회로를 배치한다. 또한, 하나의 비트라인을 양쪽에서 동시에 구동할 수 있도록 비트라인 선택회로를 배치한다.
이러한, 워드라인 구동회로와 비트라인 선택회로의 배치는 비트라인 및 워드라인의 기생 저항 값을 하나의 워드라인 구동회로 및 비트라인 선택회로만이 연결된 종래의 워드라인 및 비트라인의 기생 저항 값의 1/2로 줄임으로써 워드라인 구동회로와 비트라인 선택회로의 구동 능력이 2배 증가하는 효과를 발생시킨다.
따라서, 도 2의 종래의 단위 메모리 셀 블록(CBLK)에 비하여 도 3의 메모리 셀 블록(CBLK1)의 메모리 셀들의 집적도가 16배 증가 될 수 있다.
이와 같은 기능을 위하여 본 발명의 실시예에 따른 반도체 메모리 장치(300) 의 복수개의 워드라인 구동블록들(WD11, WD12, WD21, WD22, WDm1, WDm2, WD(m+1)1, WD(m+1)2) 및 복수개의 비트라인 선택블록들(YD11, YD12, YD21, YD22, YDm1, YDm2, YD(m+1)1, YD(m+1)2)은 복수개의 메모리 셀 블록들(CBLK1, CBLK2, CBLKm, CBLKm+1) 사이에 격자형태로 배치된다.
도 3의 메모리 셀 블록(CBLK1)을 참조하여 좀 더 설명하면, 복수개의 워드라인 구동블록들(WD11, WD12, WD21, WD22, WDm1, WDm2, WD(m+1)1, WD(m+1)2) 중에서 두 개의 워드라인 구동블록들(WD11, WD12)이 대응되는 하나의 메모리 셀 블록(CBLK1)을 중심으로 좌우 양 측면에 한 개씩 배치된다. 메모리 셀 블록(CBLK1)의 워드라인들(WL)은 인접한 메모리 셀 블록(CBLK2)의 워드라인들과 연결되지 아니한다.
또한, 복수개의 비트라인 선택블록들(YD11, YD12, YD21, YD22, YDm1, YDm2, YD(m+1)1, YD(m+1)2) 중에서 두 개의 비트라인 선택블록들(YD11, YD12)이 대응되는 하나의 메모리 셀 블록(CBLK1)을 중심으로 양 측면에 한 개씩 배치된다. 메모리 셀 블록(CBLK1)의 비트라인들(BL)은 인접한 메모리 셀 블록들의 비트라인들과 연결되지 아니한다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(300)에서 인접한 메모리 셀 블록들(CBLK1, CBLK2)의 워드라인들(WL)은 두 개의 워드라인 구동블록들(WD12, WD21)에 의해서 분리된다. 그리고, 메모리 셀 블록(CBLK1)의 비트라인(BL)과 인접한 메모리 셀 블록(미도시)의 비트라인(미도시)은 두 개의 비트라인 선택블록에 의해서 분리된다.
워드라인 구동블록들은 대응되는 워드라인을 구동하는 복수개의 워드라인 구동 회로를 구비한다. 하나의 메모리 셀 블록(CBLK1)을 중심으로 양 측면에 한 개씩 배치된 워드라인 구동블록들(WD11, WD12)의 워드라인 구동 회로들 중에서 동일한 워드라인을 구동하는 워드라인 구동회로들(WDC11, WDC12)이 동시에 동작한다.
비트라인 선택블록들은 대응되는 비트라인을 구동하는 복수개의 비트라인 선택회로를 구비한다. 하나의 메모리 셀 블록(CBLK)을 중심으로 양 측면에 한 개씩 배치된 비트라인 선택블록들(YD11, YD12)의 비트라인 선택회로들 중에서 동일한 비트라인을 구동하는 비트라인 선택회로들(BDC11, BDC12)이 동시에 동작한다.
좀 더 설명하면, 메모리 셀 블록(CBLK1)의 하나의 비트라인(BL)의 양 측면에 배치된 비트라인 선택회로(BDC11, BDC12)가 비트라인(BL)에 연결된다. 그러면, 비트라인(BL)의 기생 저항 값(RBL/2)은 종래의 하나의 비트라인 선택회로만이 연결된 비트라인의 기생 저항 값(RBL)의 1/2 로 감소된다.
또한, 비트라인의 선택회로(BDC11, BDC12)의 수도 종래의 비트라인 선택 회로의 수보다 2배 증가한다. 즉, 기생 저항 값이 1/2로 감소하고 비트라인의 구동 능력이 2배 증가하므로 결과적으로 비트라인 당 연결되는 셀의 수(Cell per bit line)가 4배 확장 가능하다.
마찬가지로 메모리 셀 블록(CBLK1)의 하나의 워드라인(WL)의 양 측면에 배치된 워드라인 구동회로(WDC11, WDC12)가 워드라인(WL)에 연결된다. 그러면, 워드라인(WL)의 기생 저항 값(RWL/2)은 종래의 하나의 워드라인 구동회로만이 연결된 워드라인의 기생 저항 값(RWL)의 1/2 로 감소된다.
또한, 워드라인의 구동회로(WDC11, WDC12)의 수도 종래의 워드라인 구동회로의 수보다 2배 증가한다. 즉, 기생 저항 값이 1/2로 감소하고 워드라인의 구동 능력이 2배 증가하므로 결과적으로 워드라인 당 연결되는 셀의 수(Cell per word line)가 4배 확장 가능하다.
따라서 도 3의 본 발명의 실시예에 따른 메모리 코어 구조를 가지는 반도체 메모리 장치(300)는 종래의 반도체 메모리 장치(200)에 비하여 메모리 셀에 공급되는 전류의 감소를 줄이면서도 메모리 셀의 수를 총 16배 확장 가능하기 때문에 집적도를 증가시킬 수 있다.
본 발명의 실시예에 따른 도 3의 반도체 메모리 장치(300)는 상 변화 메모리(Phase Change Random Access Memory :PRAM)이다. 메모리 셀(C)은 대응되는 비트라인(BL)에 연결되는 상 변화 저항 소자 및 상 변화 저항 소자와 대응되는 워드라인(WL) 사이에 연결되는 다이오드를 구비한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 코어 구조를 설명하는 도면이다.
도 4의 반도체 메모리 장치(400)의 코어 구조는 워드라인 구동블록의 배치를 제외하면 도 3의 반도체 메모리 장치(300)의 코어 구조와 동일한 구조를 가진다.
즉, 도 4의 반도체 메모리 장치(400)는 인접한 메모리 셀 블록들(CBLK1과 CBLK2, CBLKm과 CBLKm+1) 사이에 한 개의 워드라인 구동블록(WD2와 WDm+1)만이 배치된다.
그리고, 메모리 셀 블록(CBLK1)의 워드라인(WL)은 인접한 메모리 셀 블록 (CBLK2)의 워드라인(WL)과 연결된다. 즉, 워드라인(WL)을 복수개의 메모리 셀 블록들이 공유한다.
도 4의 반도체 메모리 장치(400)도 도 3의 반도체 메모리 장치(300)와 마찬가지로 비트라인(BL)과 워드라인(WL)의 기생 저항 값(RBL/2, RWL/2)이 종래 기술의 반도체 메모리 장치(200)와 비교할 때 1/2로 감소한다.
도 4의 반도체 메모리 장치(400)는 메모리 셀 블록들 사이에 배치되는 워드라인 구동블록이 중첩되지 아니하고 하나씩만 배치되므로 메모리 코어의 면적을 줄일 수 있으며 칩 효율성(chip efficiency)이 높아진다.
도 4의 반도체 메모리 장치(400)에서 워드라인 구동블록들(WD1, WD2, WD3)은 대응되는 워드라인(WL)을 구동하는 복수개의 워드라인 구동 회로(WDC1, WDC2, WDC3)를 구비하며, 하나의 워드라인(WL)을 구동하는 워드라인 구동회로들(WDC1, WDC2, WDC3)이 동시에 동작할 수 있다.
워드라인 구동회로들(WDC1, WDC2, WDC3)이 동시에 동작하는 경우 메모리 셀 블록(CBLK1, CBLK2)의 데이터가 모두 출력된다. 이 경우 각각의 메모리 셀 블록(CBLK1, CBLK2)은 서로 다른 입출력 라인(미도시)에 연결됨으로써 데이터 출력이 제어될 수 있다.
반대로, 하나의 워드라인(WL)을 구동하는 워드라인 구동회로들(WDC1, WDC2, WDC3)이라도 메모리 셀 블록별로 각각 동작하도록 제어할 수 있다. 즉, 메모리 셀 블록(CBLK1)으로만 데이터를 입력하고 워드라인 구동회로들(WDC1, WDC2)만 동시에 동작하도록 제어하여 메모리 셀 블록(CBLK1)의 데이터만 출력되도록 할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 코어 구조를 설명하는 도면이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치(500)는 복수개의 메모리 셀 블록들(CBLK1, CBLK2, CBLKm, CBLKm+1), 복수개의 워드라인 구동 블록들(WD11, WD12, WD21, WD22, WDm1, WDm2, WD(m+1)1, WD(m+1)2) 및 복수개의 비트라인 선택 블록들(YD1, YD2, YDm, YDm+1)을 구비한다.
복수개의 워드라인 구동블록들(WD11, WD12, WD21, WD22, WDm1, WDm2, WD(m+1)1, WD(m+1)2) 중에서 두 개의 워드라인 구동블록들이 대응되는 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치된다. 메모리 셀 블록(CBLK1, CBLK2, CBLKm, CBLKm+1)의 워드라인들은 인접한 메모리 셀 블록들의 워드라인들과 연결되지 아니한다.
도 5의 반도체 메모리 장치(500)에서 비트라인 선택블록(YD1, YD2, YDm, YDm+1)은 종래의 반도체 메모리 장치(200)의 그것과 동일하게 배치하고, 워드라인 구동블록들(WD11, WD12, WD21, WD22, WDm1, WDm2, WD(m+1)1, WD(m+1)2)만 메모리 셀 블록을 중심으로 좌우 양 측면에 하나씩 배치한다.
이 경우, 비트라인(BL)의 기생 저항(RBL)은 종래의 반도체 메모리 장치(200)의 비트라인의 기생 저항(RBL)과 동일하지만 워드라인(WL)의 기생 저항(RWL/2)은 종래의 반도체 메모리 장치(200)의 워드라인의 기생 저항(RWL)의 1/2로 줄어든다.
그리고, 하나의 워드라인(WL)을 두 개의 워드라인 구동회로들이 구동하므로 워드라인 구동능력은 2 배가된다. 따라서, 종래 기술 대비 워드라인(WL)에 연결되 는 메모리 셀(C)의 수를 4배 확장시킬 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 코어 구조를 설명하는 도면이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치(600)는 복수개의 메모리 셀 블록들(CBLK1, CBLK2, CBLKm, CBLKm+1), 복수개의 워드라인 구동 블록들(WD1, WD2, WDm, WDm+1) 및 복수개의 비트라인 선택 블록들(YD11, YD12, YD21, YD22, YDm1, YDm2, YD(m+1)1, YD(m+1)2)을 구비한다.
복수개의 비트라인 선택블록들(YD11, YD12, YD21, YD22, YDm1, YDm2, YD(m+1)1, YD(m+1)2) 중에서 두 개의 비트라인 선택블록들이 대응되는 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치된다. 메모리 셀 블록(CBLK1, CBLK2, CBLKm, CBLKm+1)의 비트라인들(BL)은 인접한 메모리 셀 블록들의 비트라인들과 연결되지 아니한다.
도 6의 반도체 메모리 장치(600)에서 워드라인 구동블록(WD1, WD2, WDm, WDm+1)은 종래의 반도체 메모리 장치(200)의 그것과 동일하게 배치하고, 비트라인 선택블록들(YD11, YD12, YD21, YD22, YDm1, YDm2, YD(m+1)1, YD(m+1)2)만 메모리 셀 블록을 중심으로 좌우 양 측면에 하나씩 배치한다.
이 경우, 워드라인(WL)의 기생 저항(RWL)은 종래의 반도체 메모리 장치(200)의 워드라인의 기생 저항(RWL)과 동일하지만 비트라인(BL)의 기생 저항(RBL/2)은 종래의 반도체 메모리 장치(200)의 비트라인의 기생 저항(RBL)의 1/2로 줄어든다.
그리고, 하나의 비트라인(BL)을 두 개의 비트라인 선택회로들이 구동하므로 비트라인 구동능력은 2 배가된다. 따라서, 종래 기술 대비 비트라인(BL)에 연결되는 메모리 셀(C)의 수를 4배 확장시킬 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 코어 구조를 설명하는 도면이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치(700)는 복수개의 메모리 셀 블록들(CBLK1, CBLK2, CBLKm, CBLKm+1), 복수개의 워드라인 구동 블록들(WD1, WD2, WD3, WDm, WDm+1, WDm+2) 및 복수개의 비트라인 선택 블록들(YD1, YD2, YDm, YDm+1)을 구비한다.
인접한 메모리 셀 블록들(CBLK1, CBLK2, CBLKm, CBLKm+1) 사이에 한 개의 워드라인 구동블록만이 배치되며, 메모리 셀 블록(CBLK1, CBLK2, CBLKm, CBLKm+1)의 워드라인(WL)은 인접한 메모리 셀 블록들의 워드라인들과 연결된다.
도 7의 반도체 메모리 장치(700)의 코어 구조는 비트라인 선택블록의 배치가 종래의 반도체 메모리 장치(200)의 구조와 동일한 것을 제외하면 도 4의 반도체 메모리 장치(400)의 코어와 동일한 구조를 가진다.
즉, 도 7의 반도체 메모리 장치(700)는 인접한 메모리 셀 블록들(CBLK1과 CBLK2, CBLKm과 CBLKm+1) 사이에 한 개의 워드라인 구동블록(WD2와 WDm+1)만이 배치된다. 그리고, 워드라인(WL)을 복수개의 메모리 셀 블록들이 공유한다.
도 7의 반도체 메모리 장치(700)는 워드라인(WL)의 기생 저항 값(RWL/2)이 종래 기술의 반도체 메모리 장치(200)와 비교할 때 1/2로 감소한다. 도 7의 반도체 메모리 장치(700)는 메모리 셀 블록들 사이에 배치되는 워드라인 구동블록이 중첩 되지 아니하고 하나씩만 배치되므로 메모리 코어의 면적을 줄일 수 있으며 칩 효율성(chip efficiency)이 높아진다.
이상에서 설명된 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 셀 블록들의 수는 다양할 수 있으며 도 3내지 도 7에 도시된 것에 한정되지 아니한다. 또한, 본 발명의 기술적 사상이 적용될 수 있다면 본 발명의 실시예가 로컬 워드라인과 로컬 비트라인의 제어에만 한정되는 것은 아님은 당업자라면 이해할 수 있을 것이다.
그리고, 본 발명은 워드라인 구동블록들 및 비트라인 선택블록들이 메모리 셀 블록과 동일한 층(layer)에 배치되는 것뿐만 아니라 다른 층에 배치되는 경우에도 적용될 수 있음을 당업자라면 이해할 수 있을 것이다. 본 발명의 실시예가 상 변화 메모리 장치에 대하여 설명하고 있으나 어떠한 적절한 물질에 의해서 만들어진 적절한 메모리 장치에도 적용될 수 있다는 것을 당업자라면 알 수 있을 것이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 워드라인 구동회로와 비트라인 구동회로를 워드라인과 비트라인의 양쪽에 배치함으로써 비트라인 및 워드라인의 기생 저항을 줄이고 메모리 셀의 집적도를 향상시킬 수 있는 장점이 있다.

Claims (33)

  1. 복수개의 메모리 셀 블록들 ;
    복수개의 워드라인 구동블록들 ; 및
    복수개의 비트라인 선택블록들을 구비하고,
    상기 복수개의 워드라인 구동블록들 중에서 두 개의 워드라인 구동블록들이 대응되는 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치되고,
    상기 복수개의 비트라인 선택블록들 중에서 두 개의 비트라인 선택블록들이 대응되는 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 메모리 셀 블록의 워드라인들은, 인접한 메모리 셀 블록들의 워드라인들과 연결되지 아니하며,
    상기 메모리 셀 블록의 비트라인들은, 인접한 메모리 셀 블록들의 비트라인들과 연결되지 아니하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서, 상기 워드라인 구동블록들은,
    대응되는 워드라인을 구동하는 복수개의 워드라인 구동 회로를 구비하며,
    상기 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치된 상기 워 드라인 구동블록들의 워드라인 구동 회로들 중에서 동일한 워드라인을 구동하는 워드라인 구동회로들이 동시에 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2항에 있어서, 상기 비트라인 선택블록들은,
    대응되는 비트라인을 구동하는 복수개의 비트라인 선택회로를 구비하며,
    상기 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치된 상기 비트라인 선택블록들의 비트라인 선택회로들 중에서 동일한 비트라인을 구동하는 비트라인 선택회로들이 동시에 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 비트라인은 로컬 비트라인이며,
    상기 비트라인 선택회로에 의하여 상기 로컬 비트라인과 연결되는 글로벌 비트라인을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1항에 있어서,
    인접한 상기 메모리 셀 블록들의 워드라인들은 두 개의 상기 워드라인 구동블록들에 의해서 분리되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1항에 있어서,
    인접한 상기 메모리 셀 블록들의 비트라인들은 두 개의 상기 비트라인 선택 블록들에 의해서 분리되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1항에 있어서, 상기 메모리 셀은,
    상 변화 메모리(Phase Change Random Access Memory :PRAM)이며,
    대응되는 비트라인에 연결되는 상 변화 저항 소자 및 상기 상 변화 저항 소자와 대응되는 워드라인 사이에 연결되는 다이오드를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1항에 있어서,
    인접한 상기 메모리 셀 블록들 사이에 한 개의 워드라인 구동블록만이 배치되며,
    상기 메모리 셀 블록의 워드라인들은 인접한 메모리 셀 블록들의 워드라인들과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9항에 있어서, 상기 워드라인 구동블록들은,
    대응되는 워드라인을 구동하는 복수개의 워드라인 구동 회로를 구비하며,
    하나의 상기 워드라인을 구동하는 워드라인 구동회로들이 동시에 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 복수개의 메모리 셀 블록들 ;
    복수개의 워드라인 구동 블록들 ; 및
    복수개의 비트라인 선택 블록들을 구비하고,
    상기 복수개의 워드라인 구동블록들 중에서 두 개의 워드라인 구동블록들이 대응되는 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 메모리 셀 블록의 워드라인들은 인접한 메모리 셀 블록들의 워드라인들과 연결되지 아니하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11항에 있어서, 상기 워드라인 구동블록들은,
    대응되는 워드라인을 구동하는 복수개의 워드라인 구동 회로를 구비하며,
    상기 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치된 상기 워드라인 구동블록들의 워드라인 구동 회로들 중에서 동일한 워드라인을 구동하는 워드라인 구동회로들이 동시에 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11항에 있어서,
    상기 복수개의 비트라인 선택블록들 중에서 한 개의 비트라인 선택블록이 대응되는 하나의 메모리 셀 블록을 중심으로 양 측면 중에서 한 곳에 배치되며,
    상기 메모리 셀 블록의 비트라인들은 인접한 메모리 셀 블록들의 비트라인들 과 연결되지 아니하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14항에 있어서,
    상기 비트라인은 로컬 비트라인이며,
    상기 비트라인 선택회로에 의하여 상기 로컬 비트라인과 연결되는 글로벌 비트라인을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 11항에 있어서,
    인접한 상기 메모리 셀 블록들의 워드라인들은 두 개의 상기 워드라인 구동블록들에 의해서 분리되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 11항에 있어서, 상기 메모리 셀은,
    상 변화 메모리(Phase Change Random Access Memory :PRAM)이며,
    대응되는 비트라인에 연결되는 상 변화 저항 소자 및 상기 상 변화 저항 소자와 대응되는 워드라인 사이에 연결되는 다이오드를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 복수개의 메모리 셀 블록들 ;
    복수개의 워드라인 구동 블록들 ; 및
    복수개의 비트라인 선택 블록들을 구비하고,
    상기 복수개의 비트라인 선택블록들 중에서 두 개의 비트라인 선택블록들이 대응되는 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18항에 있어서,
    인접한 상기 메모리 셀 블록의 비트라인들은 인접한 메모리 셀 블록들의 비트라인들과 연결되지 아니하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 18항에 있어서, 상기 비트라인 선택블록들은,
    대응되는 비트라인을 구동하는 복수개의 비트라인 선택회로를 구비하며,
    상기 하나의 메모리 셀 블록을 중심으로 양 측면에 한 개씩 배치된 상기 비트라인 선택블록들의 비트라인 선택회로들 중에서 동일한 비트라인을 구동하는 비트라인 선택회로들이 동시에 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20항에 있어서,
    상기 비트라인은 로컬 비트라인이며,
    상기 비트라인 선택회로에 의하여 상기 로컬 비트라인과 연결되는 글로벌 비트라인을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 18항에 있어서,
    상기 복수개의 워드라인 구동블록들 중에서 한 개의 워드라인 구동블록이 대응되는 하나의 메모리 셀 블록을 중심으로 양 측면 중에서 한 곳에 배치되며,
    상기 메모리 셀 블록의 워드라인들은 인접한 메모리 셀 블록들의 워드라인들과 연결되지 아니하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 18항에 있어서,
    인접한 상기 메모리 셀 블록들의 비트라인들은 두 개의 상기 비트라인 선택블록들에 의해서 분리되는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 18항에 있어서, 상기 메모리 셀은,
    상 변화 메모리(Phase Change Random Access Memory :PRAM)이며,
    대응되는 비트라인에 연결되는 상 변화 저항 소자 및 상기 상 변화 저항 소자와 대응되는 워드라인 사이에 연결되는 다이오드를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 복수개의 메모리 셀 블록들 ;
    복수개의 워드라인 구동 블록들 ; 및
    복수개의 비트라인 선택 블록들을 구비하고,
    인접한 상기 메모리 셀 블록들 사이에 한 개의 워드라인 구동블록만이 배치되며,
    상기 메모리 셀 블록의 워드라인들은 인접한 메모리 셀 블록들의 워드라인들과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 25항에 있어서, 상기 워드라인 구동블록들은,
    대응되는 워드라인을 구동하는 복수개의 워드라인 구동 회로를 구비하며,
    하나의 상기 워드라인을 구동하는 워드라인 구동회로들이 동시에 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 25항에 있어서,
    상기 복수개의 비트라인 선택블록들 중에서 한 개의 비트라인 선택블록이 대응되는 하나의 메모리 셀 블록을 중심으로 양 측면 중에서 한 곳에 배치되며,
    상기 메모리 셀 블록의 비트라인들은 인접한 메모리 셀 블록들의 비트라인들과 연결되지 아니하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제 27항에 있어서,
    상기 비트라인은 로컬 비트라인이며,
    상기 비트라인 선택회로에 의하여 상기 로컬 비트라인과 연결되는 글로벌 비트라인을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제 25항에 있어서, 상기 메모리 셀은,
    상 변화 메모리(Phase Change Random Access Memory :PRAM)이며,
    대응되는 비트라인에 연결되는 상 변화 저항 소자 및 상기 상 변화 저항 소자와 대응되는 워드라인 사이에 연결되는 다이오드를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 대응되는 비트라인과 워드라인 사이에 연결되어 데이터를 저장하는 메모리 셀을 복수 개 구비하는 메모리 셀 블록들 ;
    상기 각각의 메모리 셀 블록을 중심으로 좌우 양 측면에 배치되며, 대응되는 워드라인을 구동하는 워드라인 구동 회로를 구비하는 제 1 및 제 2 워드라인 구동 블록들 ; 및
    상기 각각의 메모리 셀 블록을 중심으로 상하 양 측면에 배치되며, 대응되는 비트라인을 구동하는 비트라인 선택회로를 구비하는 제 1 및 제 2 비트라인 선택 블록들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제 30항에 있어서,
    상기 제 1 및 제 2 비트라인 선택 블록의 비트라인 선택회로들은 동일한 비트라인을 구동하는 비트라인 선택회로들이 동시에 동작하며,
    상기 제 1 및 제 2 워드라인 구동 블록의 워드라인 구동 회로들은 동일한 워드라인을 구동하는 워드라인 구동 회로들이 동시에 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 대응되는 비트라인과 워드라인 사이에 연결되어 데이터를 저장하는 메모리 셀을 복수 개 구비하는 메모리 셀 블록들 ;
    상기 각각의 메모리 셀 블록을 중심으로 좌우 양 측면에 배치되며, 대응되는 워드라인을 구동하는 워드라인 구동 회로를 구비하는 제 1 및 제 2 워드라인 구동 블록들 ; 및
    상기 각각의 메모리 셀 블록을 중심으로 상하 양 측면 중에서 한곳에 배치되며, 대응되는 비트라인을 구동하는 비트라인 선택회로를 구비하는 비트라인 선택 블록을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  33. 대응되는 비트라인과 워드라인 사이에 연결되어 데이터를 저장하는 메모리 셀을 복수 개 구비하는 메모리 셀 블록들 ;
    상기 각각의 메모리 셀 블록을 중심으로 좌우 양 측면 중에서 한곳에 배치되며, 대응되는 워드라인을 구동하는 워드라인 구동 회로를 구비하는 워드라인 구동 블록 ; 및
    상기 각각의 메모리 셀 블록을 중심으로 상하 양 측면에 배치되며, 대응되는 비트라인을 구동하는 비트라인 선택회로를 구비하는 제 1 및 제 2 비트라인 선택 블록들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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