JPH1131072A - メモリ先行ロード装置 - Google Patents
メモリ先行ロード装置Info
- Publication number
- JPH1131072A JPH1131072A JP20242697A JP20242697A JPH1131072A JP H1131072 A JPH1131072 A JP H1131072A JP 20242697 A JP20242697 A JP 20242697A JP 20242697 A JP20242697 A JP 20242697A JP H1131072 A JPH1131072 A JP H1131072A
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- Japan
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- memory
- processor
- address
- instruction fetch
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Abstract
(57)【要約】
【課題】メモリアクセスの特に命令フェッチリクエスト
において、メモリのアクセスタイムを隠蔽し、システム
性能を向上させるメモリの先行ロード装置の提供。 【解決手段】プロセッサより命令フェッチ要求が発生し
た場合、後続のメモリアクセスが空いているタイミング
に、命令フェッチのアドレスから予測した予測命令フェ
ッチアドレスにてメモリを読み出しプロセッサに対応さ
せて保持する手段を備え、次に予測した命令フェッチが
きたとき、保持された読み出しデータをプロセッサに返
す。
において、メモリのアクセスタイムを隠蔽し、システム
性能を向上させるメモリの先行ロード装置の提供。 【解決手段】プロセッサより命令フェッチ要求が発生し
た場合、後続のメモリアクセスが空いているタイミング
に、命令フェッチのアドレスから予測した予測命令フェ
ッチアドレスにてメモリを読み出しプロセッサに対応さ
せて保持する手段を備え、次に予測した命令フェッチが
きたとき、保持された読み出しデータをプロセッサに返
す。
Description
【０００１】
【発明の属する技術分野】本発明は共有メモリ型マルチ
プロセッサシステムに関し、特にメモリの先行ロード装
置に関する。
プロセッサシステムに関し、特にメモリの先行ロード装
置に関する。
【０００２】
【従来の技術】メモリの読み出しは、プロセッサの速度
と比較して低速であり、システム全体の性能がメモリア
クセスによって制限されることになる。最近は、コスト
パフォーマンスという点から、シンクロナスＤＲＡＭ
（「ＳＤＲＡＭ」という）が使用されるに至っている
が、ＳＤＲＡＭはメモリアクセスタイムが長いため、シ
ステム性能を上げるには、工夫が必要となる。
と比較して低速であり、システム全体の性能がメモリア
クセスによって制限されることになる。最近は、コスト
パフォーマンスという点から、シンクロナスＤＲＡＭ
（「ＳＤＲＡＭ」という）が使用されるに至っている
が、ＳＤＲＡＭはメモリアクセスタイムが長いため、シ
ステム性能を上げるには、工夫が必要となる。
【０００３】またマルチプロセッサシステムにおいて、
共有メモリをアクセスする際に他のプロセッサとの競合
が発生するケースではさらに、データの戻りが遅くな
る。
共有メモリをアクセスする際に他のプロセッサとの競合
が発生するケースではさらに、データの戻りが遅くな
る。
【０００４】なお、メモリセクセス制御に関連する技術
として、例えば特開平３−５１９４２号公報には、低速
のＩＯと高速のメモリアクセスが重なった時の制御方式
が記載されている。また特開昭６１−２９２７４６号公
報、特開昭６１−５３５８号公報には、メモリの先行読
み出しに関する技術が開示されているが、単一プロセッ
サ、単一メモリ構成とされ、メモリのバンク構造等は考
慮されていない。
として、例えば特開平３−５１９４２号公報には、低速
のＩＯと高速のメモリアクセスが重なった時の制御方式
が記載されている。また特開昭６１−２９２７４６号公
報、特開昭６１−５３５８号公報には、メモリの先行読
み出しに関する技術が開示されているが、単一プロセッ
サ、単一メモリ構成とされ、メモリのバンク構造等は考
慮されていない。
【０００５】
【発明が解決しようとする課題】以上説明したように、
上記従来技術においては、メモリのアクセスタイムが長
い場合、プロセッサの命令フェッチでメモリアクセスを
行った場合、必要なデータがプロセッサに戻ってくるま
での時間がかかる、システム性能の向上を図ることが困
難である、という問題点を有している。
上記従来技術においては、メモリのアクセスタイムが長
い場合、プロセッサの命令フェッチでメモリアクセスを
行った場合、必要なデータがプロセッサに戻ってくるま
での時間がかかる、システム性能の向上を図ることが困
難である、という問題点を有している。
【０００６】その理由は、メモリのアクセスタイムはプ
ロセッサの動作周波数（速度）と比較して低速であり、
システム全体の性能がこのメモリアクセスによって左右
されるためである。また、ＳＤＲＡＭを用いた場合にお
いてもメモリアクセスタイムが長いため、システム性能
を上げるには工夫が必要となる。
ロセッサの動作周波数（速度）と比較して低速であり、
システム全体の性能がこのメモリアクセスによって左右
されるためである。また、ＳＤＲＡＭを用いた場合にお
いてもメモリアクセスタイムが長いため、システム性能
を上げるには工夫が必要となる。
【０００７】また、マルチプロセッサシステムにおい
て、他のプロセッサとの競合が発生するケースではさら
に、データの戻りが遅くなるという問題点を有してい
る。
て、他のプロセッサとの競合が発生するケースではさら
に、データの戻りが遅くなるという問題点を有してい
る。
【０００８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、メモリアクセス
の特に命令フェッチリクエストにおいて、メモリのアク
セスタイムを隠蔽し、システム性能を向上させるメモリ
の先行ロード装置を提供することにある。
てなされたものであって、その目的は、メモリアクセス
の特に命令フェッチリクエストにおいて、メモリのアク
セスタイムを隠蔽し、システム性能を向上させるメモリ
の先行ロード装置を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
本発明のメモリ先行ロード装置は、前記メモリ装置内
において、前記プロセッサから命令フェッチリクエスト
が出された場合、命令フェッチリクエストのアドレスを
保持する手段と、保持したアドレスから次の命令フェッ
チのアドレスを生成する手段と、予測したアドレスをも
とにメモリの内容を読み出す手段と、読み出したデータ
をプロセッサ対応に保持しておく手段と、予測した命令
フェッチがきたとき、前記先行読み出しデータ手段の保
持している値を前記プロセッサに返す手段を有し、前記
プロセッサからの命令フェッチリクエストのメモリのア
クセスタイムを隠蔽することを可能とすることを特徴と
する。
本発明のメモリ先行ロード装置は、前記メモリ装置内
において、前記プロセッサから命令フェッチリクエスト
が出された場合、命令フェッチリクエストのアドレスを
保持する手段と、保持したアドレスから次の命令フェッ
チのアドレスを生成する手段と、予測したアドレスをも
とにメモリの内容を読み出す手段と、読み出したデータ
をプロセッサ対応に保持しておく手段と、予測した命令
フェッチがきたとき、前記先行読み出しデータ手段の保
持している値を前記プロセッサに返す手段を有し、前記
プロセッサからの命令フェッチリクエストのメモリのア
クセスタイムを隠蔽することを可能とすることを特徴と
する。
【００１０】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、複数のプロセッサと複数のメモリ装置を有し、前記
プロセッサと前記メモリ装置との間をつなぐクロスバを
有するマルチプロセッサシステムにおいて、プロセッサ
より命令フェッチ要求が発生した場合、後続のメモリア
クセスが空いているタイミングに、前記命令フェッチの
アドレスから予測した予測命令フェッチアドレスにて前
記メモリを読み出し前記プロセッサに対応させて保持す
る手段を備え、次に予測した命令フェッチがきたとき、
前記保持された読み出しデータを前記プロセッサに返す
ことを特徴とする。
に説明する。本発明は、その好ましい実施の形態におい
て、複数のプロセッサと複数のメモリ装置を有し、前記
プロセッサと前記メモリ装置との間をつなぐクロスバを
有するマルチプロセッサシステムにおいて、プロセッサ
より命令フェッチ要求が発生した場合、後続のメモリア
クセスが空いているタイミングに、前記命令フェッチの
アドレスから予測した予測命令フェッチアドレスにて前
記メモリを読み出し前記プロセッサに対応させて保持す
る手段を備え、次に予測した命令フェッチがきたとき、
前記保持された読み出しデータを前記プロセッサに返す
ことを特徴とする。
【００１１】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
【００１２】図１は、本発明の一実施例のシステム構成
を示す図である。図１を参照すると、本発明の一実施例
に係る共有メモリ型マルチプロセッサシステムは、Ｎ個
のプロセッサと、Ｍ個のメモリからなり、プロセッサと
メモリを接続するためのクロスバ１０１を備えている。
を示す図である。図１を参照すると、本発明の一実施例
に係る共有メモリ型マルチプロセッサシステムは、Ｎ個
のプロセッサと、Ｍ個のメモリからなり、プロセッサと
メモリを接続するためのクロスバ１０１を備えている。
【００１３】プロセッサ＃０からリクエストが出される
と、プロセッサ側ネットワーク（ＰＮＵ）によりリクエ
ストのポートが決定される。リクエストの送出ポートが
決定されると、クロスバ１０１を通って目的のメモリ部
にリクエストが発行される。
と、プロセッサ側ネットワーク（ＰＮＵ）によりリクエ
ストのポートが決定される。リクエストの送出ポートが
決定されると、クロスバ１０１を通って目的のメモリ部
にリクエストが発行される。
【００１４】メモリ部に到達したリクエストは、アドレ
スに従って、所望のデータを読み出してくる。リードリ
クエストの動作について記述したが、ライト動作時も同
様であり、リードリクエストと異なる点は、ライトデー
タがリクエストと同時に（もしくは、一定時間遅れて）
メモリに送出される。
スに従って、所望のデータを読み出してくる。リードリ
クエストの動作について記述したが、ライト動作時も同
様であり、リードリクエストと異なる点は、ライトデー
タがリクエストと同時に（もしくは、一定時間遅れて）
メモリに送出される。
【００１５】図２は、メモリ部の詳細な構成を示すブロ
ック図である。以下ではリード動作について説明する。
ック図である。以下ではリード動作について説明する。
【００１６】メモリ部に到達したリクエストは以下の情
報を持っている。すなわち、取り出すデータのアドレス
と、該リクエストが命令フェッチか否かを示すビットを
有する。
報を持っている。すなわち、取り出すデータのアドレス
と、該リクエストが命令フェッチか否かを示すビットを
有する。
【００１７】リクエストが命令フェッチリクエストの場
合、命令フェッチリクエスト（Ｉｆｅｃｈ ｒｅｑ）信
号は“１”になる。この信号はレジスタ（ＩＲ）２０１
で受け取る。同時に、アドレス（ａｄｄｒｅｓｓ）が必
要なデータのアドレスをレジスタ（ＡＤＲ０）２０２で
受け取る。レジスタ（ＩＲ）２０１とレジスタ（ＡＤＲ
０）２０２の出力よりアドレス予測回路２０３でアドレ
ス予測を行う。アドレスの予測は、次に来るであろうと
思われる命令フェッチのアドレスを予測するものであ
る。
合、命令フェッチリクエスト（Ｉｆｅｃｈ ｒｅｑ）信
号は“１”になる。この信号はレジスタ（ＩＲ）２０１
で受け取る。同時に、アドレス（ａｄｄｒｅｓｓ）が必
要なデータのアドレスをレジスタ（ＡＤＲ０）２０２で
受け取る。レジスタ（ＩＲ）２０１とレジスタ（ＡＤＲ
０）２０２の出力よりアドレス予測回路２０３でアドレ
ス予測を行う。アドレスの予測は、次に来るであろうと
思われる命令フェッチのアドレスを予測するものであ
る。
【００１８】アドレスをバンクアドレス（ＢＡ）とバン
ク内アドレス（ＡＡ）に分けた時、アドレスの予測は、
以下のように行う。
ク内アドレス（ＡＡ）に分けた時、アドレスの予測は、
以下のように行う。
【００１９】バンクアドレス（ＢＡ）が全て（ＡＬＬ）
“１”で無い時、ＢＡを＋１する。バンク内アドレス
（ＡＡ）はそのままである。
“１”で無い時、ＢＡを＋１する。バンク内アドレス
（ＡＡ）はそのままである。
【００２０】バンクアドレス（ＢＡ）がＡＬＬ“１”の
時、ＢＡはＡＬＬ“０”に設定し、バンク内アドレス
（ＡＡ）を＋１する。
時、ＢＡはＡＬＬ“０”に設定し、バンク内アドレス
（ＡＡ）を＋１する。
【００２１】以上の操作をレジスタ（ＩＲ）２０１が
“１”にセットされた時に行い、アドレス予測の結果を
レジスタ（ＡＤＰＲ）２０４で受け取る。
“１”にセットされた時に行い、アドレス予測の結果を
レジスタ（ＡＤＰＲ）２０４で受け取る。
【００２２】アドレス予測を行っている間に、もともと
の命令フェッチリクエストは、競合調停回路（ＡＲＢＩ
ＴＥＲ）２１０を通り、他のプロセッサ（ＣＰＵ）から
のリクエストとの間で競合調停を行う。競合調停回路
（ＡＲＢＩＴＥＲ）２１０で、決められた優先順位に従
って、リクエストの通過を制限する。
の命令フェッチリクエストは、競合調停回路（ＡＲＢＩ
ＴＥＲ）２１０を通り、他のプロセッサ（ＣＰＵ）から
のリクエストとの間で競合調停を行う。競合調停回路
（ＡＲＢＩＴＥＲ）２１０で、決められた優先順位に従
って、リクエストの通過を制限する。
【００２３】競合調停でクロスバの通過を許可されたリ
クエストは、クロスバ２１１を介して目的のメモリ（Ｍ
ＯＤ）２１２に向けられる。
クエストは、クロスバ２１１を介して目的のメモリ（Ｍ
ＯＤ）２１２に向けられる。
【００２４】メモリ（ＭＯＤ）２１２に到達するとバン
ク内アドレス（ＡＡ）に従ってメモリがアクセスされ、
所望のデータが読み出される。ＳＤＲＡＭの場合には、
読み出しに複数タイミングを要するため、タイミング規
定回路２１３により、データが読み出されるタイミング
を知る。タイミング規定回路２１３より、読み出し完了
通知がでると、読み出しデータがレジスタ（ＲＤＲ）２
１５に受け取られる。読み出し完了通知は、リプライ
（応答）側の調停回路（ＡＲＢＩＴＥＲ）２１４にも信
号を送出する。
ク内アドレス（ＡＡ）に従ってメモリがアクセスされ、
所望のデータが読み出される。ＳＤＲＡＭの場合には、
読み出しに複数タイミングを要するため、タイミング規
定回路２１３により、データが読み出されるタイミング
を知る。タイミング規定回路２１３より、読み出し完了
通知がでると、読み出しデータがレジスタ（ＲＤＲ）２
１５に受け取られる。読み出し完了通知は、リプライ
（応答）側の調停回路（ＡＲＢＩＴＥＲ）２１４にも信
号を送出する。
【００２５】調停回路（ＡＲＢＩＴＥＲ）２１４はメモ
リから読み出したデータをプロセッサに返す際の競合を
調停する。競合に負けたリクエストは保留される。競合
に勝ったリクエストは、クロスバ２１６を通り、レジス
タ（ＲＤＲＯＲ）２１７にセットされる。レジスタ（Ｒ
ＤＲＯＲ）２１７の出力はプロセッサにもどされ、メモ
リからのデータ読み出しが完了する。
リから読み出したデータをプロセッサに返す際の競合を
調停する。競合に負けたリクエストは保留される。競合
に勝ったリクエストは、クロスバ２１６を通り、レジス
タ（ＲＤＲＯＲ）２１７にセットされる。レジスタ（Ｒ
ＤＲＯＲ）２１７の出力はプロセッサにもどされ、メモ
リからのデータ読み出しが完了する。
【００２６】アドレス予測の結果を保持しているレジス
タ（ＡＤＰＲ）２０４の値をもとに、該アドレスをアク
セスするリクエストを入力部で発生させる。このとき、
調停回路（ＡＲＢＩＴＥＲ）２１０での調停の結果、競
合調停で負けた場合には、リクエストは保留される。レ
ジスタ（ＡＤＰＲ）２０４の値は、次に新たな命令フェ
ッチがくるまで保持される。
タ（ＡＤＰＲ）２０４の値をもとに、該アドレスをアク
セスするリクエストを入力部で発生させる。このとき、
調停回路（ＡＲＢＩＴＥＲ）２１０での調停の結果、競
合調停で負けた場合には、リクエストは保留される。レ
ジスタ（ＡＤＰＲ）２０４の値は、次に新たな命令フェ
ッチがくるまで保持される。
【００２７】レジスタ（ＡＤＰＲ）２０４の出力、すな
わち、次の命令フェッチの予測したアドレスによりメモ
リを参照する。参照する経路は、通常にリクエストと同
じパスが用いられるが、優先順位は下げる。このため、
調停回路（ＡＲＢＩＴＥＲ）２１０での優先順位は低
い。調停回路（ＡＲＢＩＴＥＲ）２１０を通過し、クロ
スバ２１１を通過したリクエストはメモリ２１２に到達
し、一定時間後に読み出される。読み出されたデータは
レジスタ（ＲＤＲＯＲ）２１７にセットされる。該デー
タはプロセッサに返さず、レジスタ（ＲＤＰＲ）２１８
で受け取る。その際、読み出しが完了したことを示すフ
ラグ（ＲＶＲ）２２２をたてる。
わち、次の命令フェッチの予測したアドレスによりメモ
リを参照する。参照する経路は、通常にリクエストと同
じパスが用いられるが、優先順位は下げる。このため、
調停回路（ＡＲＢＩＴＥＲ）２１０での優先順位は低
い。調停回路（ＡＲＢＩＴＥＲ）２１０を通過し、クロ
スバ２１１を通過したリクエストはメモリ２１２に到達
し、一定時間後に読み出される。読み出されたデータは
レジスタ（ＲＤＲＯＲ）２１７にセットされる。該デー
タはプロセッサに返さず、レジスタ（ＲＤＰＲ）２１８
で受け取る。その際、読み出しが完了したことを示すフ
ラグ（ＲＶＲ）２２２をたてる。
【００２８】この状態で、次の命令フェッチリクエスト
が発行された時、アドレスはレジスタ（ＡＤＲ０）２０
２に受け取られる。同時にレジスタ（ＩＲ）２０１が
“１”にセットされる。レジスタ（ＩＲ）２０１が
“１”にセットされると、レジスタ（ＡＤＰＲ）２０４
の値と、レジスタ（ＡＤＲ０）２０２の値の一致をコン
パレータ２２０により検出する。一致した場合、レジス
タ（ＡＭＣＨ）２２１がセットされる。レジスタ（ＡＭ
ＣＨ）２２１とレジスタ（ＲＶＲ）２２２が両方とも
“１”の場合、リプライデータとして、レジスタ（ＲＤ
ＰＲ）２１８の値をプロセッサに返す。
が発行された時、アドレスはレジスタ（ＡＤＲ０）２０
２に受け取られる。同時にレジスタ（ＩＲ）２０１が
“１”にセットされる。レジスタ（ＩＲ）２０１が
“１”にセットされると、レジスタ（ＡＤＰＲ）２０４
の値と、レジスタ（ＡＤＲ０）２０２の値の一致をコン
パレータ２２０により検出する。一致した場合、レジス
タ（ＡＭＣＨ）２２１がセットされる。レジスタ（ＡＭ
ＣＨ）２２１とレジスタ（ＲＶＲ）２２２が両方とも
“１”の場合、リプライデータとして、レジスタ（ＲＤ
ＰＲ）２１８の値をプロセッサに返す。
【００２９】先行して、メモリの値を読み出しておくこ
とにより、メモリのＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ
Ｔｉｍｅ）を隠すことができる。
とにより、メモリのＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ
Ｔｉｍｅ）を隠すことができる。
【００３０】後続の命令フェッチが先行の命令フェッチ
に少し遅れてきたときは、レジスタ（ＡＭＣＨ）２２１
が先にオンし、メモリからのリードが完了したタイミン
グ、すなわちレジスタ（ＲＶＲ）２２２がオンしたタイ
ミングでデータが読み出される。
に少し遅れてきたときは、レジスタ（ＡＭＣＨ）２２１
が先にオンし、メモリからのリードが完了したタイミン
グ、すなわちレジスタ（ＲＶＲ）２２２がオンしたタイ
ミングでデータが読み出される。
【００３１】このタイミングであっても、通常のリクエ
ストでのメモリ読み出しよりも早くメモリのデータを読
み出すことが可能となる。
ストでのメモリ読み出しよりも早くメモリのデータを読
み出すことが可能となる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
比較的低速なメモリの読み出しを行うとき、特に命令の
取り出しのためにメモリをアクセスする場合において、
高速な読み出しを可能とする、という効果を奏する。
比較的低速なメモリの読み出しを行うとき、特に命令の
取り出しのためにメモリをアクセスする場合において、
高速な読み出しを可能とする、という効果を奏する。
【００３３】その理由は、本発明においては、命令フェ
ッチ時に次の命令フェッチアドレスを予測し、そのアド
レスによって先行して次に必要となると予測した命令情
報をメモリから読み出しで保持しておくように構成した
ことによる。
ッチ時に次の命令フェッチアドレスを予測し、そのアド
レスによって先行して次に必要となると予測した命令情
報をメモリから読み出しで保持しておくように構成した
ことによる。
【図１】本発明の一実施例のシステムの構成を示す図で
ある。
ある。
【図２】本発明の一実施例のメモリ部の構成を示す図で
ある。
ある。
２０１ レジスタ（ＩＲ） ２０２ レジスタ（ＡＤＲ０） ２０３ アドレス予測回路 ２０４ レジスタ（ＡＤＰＲ） ２０５ セレクタ ２０６ レジスタ ２０７ 入力バッファ ２０８ レジスタ（ＡＢ０Ｒ） ２０９ セレクタ ２１０ 調停回路 ２１１ クロスバ ２１２ メモリ ２１３ タイミング規定回路 ２１４ 調停回路 ２１５ レジスタ（ＲＤＲ） ２１６ クロスバ ２１７ レジスタ（ＲＤＲ０Ｒ） ２１８ レジスタ（ＲＤＰＲ） ２１９ セレクタ ２２０ コンパレータ ２２１ レジスタ（ＡＭＣＨ） ２２２ フラグ（ＲＶＲ） ２２３ ＡＮＤゲート
Claims (3)
- 【請求項１】プロセッサより命令フェッチ要求が発生し
た場合、後続のメモリアクセスが空いているタイミング
に、前記命令フェッチのアドレスから予測した予測命令
フェッチアドレスにて前記メモリを読み出し前記プロセ
ッサに対応させて保持する手段を備え、次に予測した命
令フェッチが到来したとき、前記保持された読み出しデ
ータを前記プロセッサに返す、ように構成されてなるこ
とを特徴とする先行読み出しメモリ装置。 - 【請求項２】複数のプロセッサと複数のメモリ装置を有
し、前記プロセッサと前記メモリ装置との間をつなぐク
ロスバを有するマルチプロセッサシステムにおいて、 前記メモリ装置内において、前記プロセッサから命令フ
ェッチリクエストが出された場合、前記命令フェッチリ
クエストのアドレスを保持する手段と、 保持した前記アドレスから次の命令フェッチのアドレス
を生成する手段と、 予測したアドレスをもとにメモリの内容を読み出す手段
と、 読み出したデータをプロセッサ対応に保持する手段と、 予測した命令フェッチがきたとき、前記先行読み出しデ
ータ手段の保持している値を前記プロセッサに返す手段
と、 を備え、 前記プロセッサからの命令フェッチリクエストのメモリ
のアクセスタイムを隠蔽することを可能としたことを特
徴とする先行読み出しメモリ装置。 - 【請求項３】複数のプロセッサと複数のメモリ装置を有
し、前記プロセッサと前記メモリ装置との間をつなぐク
ロスバを有するマルチプロセッサシステムにおいて、 プロセッサより命令フェッチ要求が発生した場合、後続
のメモリアクセスが空いているタイミングに、前記命令
フェッチのアドレスから予測した予測命令フェッチアド
レスにて前記メモリを読み出し前記プロセッサに対応さ
せて保持する手段を備え、次に予測した命令フェッチが
きたとき、前記保持された読み出しデータを前記プロセ
ッサに返す、ことを特徴とする先行読み出しメモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20242697A JPH1131072A (ja) | 1997-07-11 | 1997-07-11 | メモリ先行ロード装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20242697A JPH1131072A (ja) | 1997-07-11 | 1997-07-11 | メモリ先行ロード装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131072A true JPH1131072A (ja) | 1999-02-02 |
Family
ID=16457323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20242697A Pending JPH1131072A (ja) | 1997-07-11 | 1997-07-11 | メモリ先行ロード装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1131072A (ja) |
-
1997
- 1997-07-11 JP JP20242697A patent/JPH1131072A/ja active Pending
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010529 |