JPH07334421A - キャッシュメモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 パイプライン処理において、少ない物量でア
ドレスアレイ、ＴＬＢのアクセス競合を回避する。 【構成】 ステージ制御部１００はパイプラインのステ
ージ制御を司るが、アドレスアレイ２、ＴＬＢ３をアク
セスする各リクエストのステージを等しくする。ストア
リクエストが発生すると、例えばステージＣでアドレス
アレイ２、ＴＬＢ３を参照し、リクエスト情報、論理ア
ドレス、アドレスアレイ参照結果、ＴＬＢ３で求める実
アドレスをストアフェッチキュー９の一つに登録する。
その後、例えばステージＦで、キュー９の登録内容にも
とづいてキャッシュメモリ１をアクセスし、データを書
き込む。フェッチリクエストもステージＣでアドレスア
レイ２、ＴＬＢ３を参照し、ヒットを検出すると、キャ
ッシュメモリ１からデータを読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置における
キャッシュメモリ制御装置に関するものである。

【０００２】

【従来の技術】情報処理装置においては、一般にメモリ
アクセスを高速に行うために、小容量、高速アクセスの
キャッシュメモリ（バッファメモリ）を備えている。こ
のキャッシュメモリは一定または任意の大きさのブロッ
クに分割され、主記憶装置のデータの一部を保持してい
る。このキャッシュメモリに対応してアドレスアレイが
あり、キャッシュメモリのブロックが保持するデータの
主記憶装置上の実アドレスを登録している。

【０００３】また、仮想アドレス方式をとるデ−タ処理
装置は、論理アドレスとそれに対する実アドレスとの変
換対を保持するアドレス変換バッファ（以後ＴＬＢと呼
ぶ）を備える。

【０００４】キャッシュメモリ制御装置では、論理アド
レスによるアクセス要求があると、ＴＬＢにより実アド
レスを求めると共にアドレスアレイをアクセスして該当
デ−タブロックの主記憶アドレスの登録の有無を検出
し、登録されていすれば、キャッシュメモリにアクセス
する。

【０００５】一方、制御方式によりデ−タ処理装置の処
理速度を向上させる方法の１つに、パイプライン方式が
ある。パイプライン方式は命令の処理シーケンスを複数
のステージに分け、各命令においてこれらのステージを
オーバーラップさせて処理することにより、複数命令の
並列処理を実現するものである。ストアリクエストおよ
びフェッチリクエストによりキャッシュメモリをアクセ
スする場合、仮にこれらストアおよびフェッチリクエス
トのパイプライン動作において、キャッシュメモリをア
クセスするステージが同じ、言い替えればこのキャッシ
ュメモリのアドレスアレイおよびＴＬＢを参照するステ
ージが同じで、且つ１サイクルに２命令以上がデコード
されない場合、ある時刻に、ストアリクエストとフェッ
チリクエストが同時にキャッシュメモリ即ちアドレスア
レイをアクセスすることはない。しかし、ストアリクエ
ストおよびフェッチリクエストのキャッシュメモリをア
クセスするステージが異なれば、ある時刻に、この２つ
のリクエストが同時にキャッシュメモリおよびアドレス
アレイ、ＴＬＢをアクセスする場合がある。

【０００６】この場合の一例を図３に示す。すなわち、
フェッチリクエストのアドレスアレイ、ＴＬＢ参照をＣ
ステージで、ストアリクエストのアドレスアレイ、ＴＬ
Ｂ参照をＦステージで行うと仮定した場合、図３に示す
ように、パイプライン処理の過程で先行するストアリク
エストと後続フェッチリクエストとでアドレスアレ
イ、ＴＬＢの参照が競合する。

【０００７】このように、ストアリクエストとフェッチ
リクエストとのキャッシュメモリ、アドレスアレイ、Ｔ
ＬＢアクセスの競合が発生した場合、どちらかのアクセ
スを待たせなければならない。これに対し、従来は、例
えば特開昭５９−０４８８７９号公報に示されるよう
に、ストアリクエスト用、フェッチリクエスト用の専用
アドレス・アレイ、ＴＬＢを持つことにより、ストアリ
クエストとフェッチリクエストとのアドレスアレイ、Ｔ
ＬＢの競合を回避しているものもある。

【０００８】

【発明が解決しようとする課題】上述の従来技術におい
ては、ストアリクエスト用、フェッチリクエスト用の専
用アドレスアレイ、ＴＬＢを設けるため、ストアリクエ
ストとフェッチリクエストとのアドレスアレイ、ＴＬＢ
の競合を回避できる反面、物量が増大するという問題が
ある。

【０００９】本発明の目的は、ストアリクエスト用、フ
ェッチリクエスト用の専用アドレスアレイを持たずに、
アドレスアレイのアクセス競合を回避することができる
キャッシュメモリ制御装置を提供することにある。

【００１０】

【課題を解決するための手段】本発明では、メモリリク
エスト発生時に、当該リクエストのアドレス、アドレス
アレイの参照結果、当該リクエストの属性を示す情報を
登録する数面のキュー（以下、ストアフェッチキューと
呼ぶ）を設け、当該リクエストの実際のキャッシュメモ
リアクセスステージに合わせて、当該キューに登録され
ている情報に基づいてキャッシュメモリをアクセスする
ことを特徴とするものである。

【００１１】

【作用】キャッシュメモリへのアクセスのためにアドレ
スアレイを参照する全てのリクエストについて、各々ア
ドレスアレイ参照ステージを一番早いパイプラインステ
ージで行うものに合わせる。例えばストアリクエストと
フェッチリクエストにおいては、一般にフェッチリクエ
ストのアドレスアレイ参照ステージの方が早いので、こ
のステージにストアリクエストのアドレスアレイ参照ス
テージも合わせる。そして、ストアリクエスト発生時
に、ストアリクエストのアドレス、アドレスアレイ参照
結果などの情報をストアフェッチキューに登録し、該ス
トアリクエスト本来のキャッシュメモリアクセスステー
ジに合わせて、当該キューの情報をもとにキャッシュメ
モリをアクセスする。これにより、ストアリクエストと
フェッチリクエストなどのアドレスアレイのアクセス競
合を回避し、アドレスアレイ参照から数ステージ後にス
トアクリエストなどのキャッシュメモリのアクセスが可
能となる。

【００１２】更に、ストアフェッチキューは高々数面を
備えるだけでよく、ストアリクエスト用、フェッチリク
エスト用の専用アドレスアレイ、ＴＬＢなどを設ける場
合に比べ、少ない物量にてストアリクエストとフェッチ
リクエストなどのアドレスアレイ、ＴＬＢのアクセスの
競合を避けることが可能となる。

【００１３】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。

【００１４】図１に本発明の一実施例のブロック図を示
す。図において、１は主記憶装置の一部のデータブロッ
クを保持しているキャッシュメモリ、２はキャッシュメ
モリが保持するデータブロックの主記憶装置上の実アド
レスを登録しているアドレスアレイ、３は論理アドレス
とそれに対する実アドレスとの変換対を保持するアドレ
ス変換バッファ（ＴＬＢ）、４はキャッシュメモリ１の
ヒット検出回路である。キャッシュメモリ１の下位に
は、物理アドレスにて参照を行う２レベルのキャッシュ
メモリ（中間バッファ）もしくは主記憶装置が存在する
が、図１では省略してある。

【００１５】５はリクエスト情報を保持するレジスタ、
６は一般にはリクエスト論理アドレスを保持し、例外的
にブロックパージアドレスを保持するレジスタである。
７はキャッシュメモリ１のアドレスレジスタ、８はキャ
ッシュメモリのストアデータレジスタである。

【００１６】９はｎ面（ｎは２以上の任意の整数）のス
トアフェッチキューであり、アドレスアレイ２、ＴＢＬ
３の参照結果等を保持する。１０はストアフェッチキュ
ー９内のエンキュー論理アドレスとレジスタ６のリクエ
スト論理アドレスを比較する比較回路である。１１はス
トアフェッチキュー９内の論理アドレスあるいは実アド
レスのいずれを選択し、また、ストアリクエストのアク
セスがキャッシュメモリの書き込み単位を跨がるなどす
る場合にアドレス加算を行うためのセレクタ／加算回路
である。１２はセレクタ／加算回路１１の出力論理アド
レスあるいはリクエスト論理アドレスのいずれかを選択
するセレクタ、１３はリクエスト論理アドレスとブロッ
クパージアドレスのいずれかを選択するセレクタであ
る。

【００１７】１００はステージ制御部であり、パイプラ
イン処理のステージ制御を司る。図１の各部の動作タイ
ミングは、このステージ制御部１００のパイプラインス
テージ制御信号によって制御される。

【００１８】図２にストアフェッチキュー９の内容の詳
細を記述する。すなわち、ストアフェッチキュー９に
は、キャッシュメモリ１をアクセスするストアリクエス
トの論理アドレス１０１、ＴＬＢ３の参照により求まる
実アドレス１０２、アドレスアレイ２の参照結果すなわ
ちヒット検出回路４の検出結果１０３、リクエスト情報
（本実施例ではストアリクエスト）１０４、該ストアフ
ェッチキューの有効ビット１０５が保持される。

【００１９】本実施例では、基本的なパイプラインステ
ージがＡ→Ｂ→Ｃ→Ｄ→Ｅ→Ｆと進んでいき、フェッチ
リクエストはＣステージでキャッシュメモリ１のデータ
を読みだし、ストアリクエストはＦステージでキャッシ
ュメモリ１にデータを書き込むものと仮定する。このキ
ャッシュメモリ１をアクセスするためには、レジスタ６
のリクエスト論理アドレスでアドレスアレイ２、ＴＬＢ
３を参照しなければならないが、このアドレスアレイ２
とＴＬＢ３の参照ステージを、フェッチリクエストおよ
びストアクリエストともに（一般にはアドレスアレイ、
ＴＬＢを参照する全てのリクエストにおいて）Ｃステー
ジで行うとする。本実施例のパイプライン処理例を図４
に示す。以下、図４を例に図１の動作を説明する。

【００２０】先行ストアリクエストは、ステージＢで
リクエスト情報、リクエストアドレス（リクエスト論理
アドレス）のレジスタ５、６へ設定をおえ、Ｃステージ
でレジスタ６の論理アドレスによりアドレスアレイ２、
ＴＬＢ３を参照した後、このストアリクエストの論理
アドレス、リクエスト情報、ＴＬＢ３の参照によって求
まる実アドレス、ヒット検出回路４のアドレスアレイ参
照結果をｎ面あるストアフェッチキュー９の１つに登録
する。その後、この先行ストアリクエストは、Ｆステ
ージにて、ストアフェッチキュー９の登録内容のアドレ
スアレイ参照結果（Ｈ）１０３に、該先行ストアリクエ
ストがアクセスするメモリ領域がキャッシュメモリ内の
ブロックに存在していることが示されていれば（例え
ば、Ｈ＝１）、そのストアフェッチキュー登録内容の論
理アドレス（ＬＡ）１０１を、セレクタ／加算回路１１
およびセレクタ１２を経由してレジスタ７に設定してキ
ャッシュメモリ１をアクセスし、該キャッシュメモリ１
にレジスタ８のデータを書き込む。また、ストアフェッ
チキュー登録内容のアドレスアレイ参照結果（Ｈ）１０
３に、ストアリクエストがアクセスするメモリ領域が
キャッシュメモリ１内のブロックに存在していないこと
が示されているか（例えば、Ｈ＝０）、または、このキ
ャッシュメモリ１がストアスルー方式を採用している場
合は、下位のメモリ装置（主記憶装置または２レベルの
キャッシュメモリ装置）に対し、セレクタ／加算回路１
１は、ストアフェッチキュー登録内容の実アドレス（Ｐ
Ａ）１０２とリクエスト情報（Ｃ）１０４とを送出す
る。

【００２１】後続フェッチリクエスト、、でも、
それぞれステージＢまでリクエスト情報、リクエストア
ドレス（リクエスト論理アドレス）のレジスタ５、６へ
設定をおえ、Ｃステージでアドレスアレイ２、ＴＬＢ３
を参照する。そして、キャッシュメモリ１に当該データ
が存在する場合、すなわち、ヒット検出回路４がヒット
（Ｈ＝１）を検出した場合、該Ｃステージで当該リクエ
ストアドレスをセレクタ１２を経由してレジスタ７に設
定してキャッシュメモリ１をアクセスし、該キャッシュ
メモリ１からデータを読み出す。もし、キャッシュメモ
リ１内に当該データが存在しない場合は、主記憶装置ま
たは２レベルのキャッシュメモリからデータを読み出す
こととなる。このフェッチリクエストの動作は、従来と
変るところがない。

【００２２】本実施例では、図４に示すように、キャッ
シュメモリの参照ステージが遅いストアリクエストのア
ドレスアレイ、ＴＬＢ参照をフェッチリクエストと同じ
Ｃステージとすることにより、フェッチリクエストとス
トアリクエストとのアドレスアレイ、ＴＬＢ参照の競合
を回避できる。

【００２３】次に、データアクセスの競合が発生した場
合のメモリアクセスの順序保証について述べる。このデ
ータアクセス競合のうち、先行ストアリクエストと後続
オペランドフェッチリクエストとのデータ競合はＯＳＣ
（オペランドストアコンフリクト）、先行ストアリクエ
ストと後続命令フェッチリクエストとのデータ競合はＰ
ＳＣ（プログラムストアコンフリクト）と呼ばれてい
る。

【００２４】図４において、例えば後続フェッチリクエ
ストがＣステージでアドレスアレイ２、ＴＬＢ３を参
照したとする。この時、先行ストアリクエストとデー
タアクセスの競合が発生していないかを検出するため、
レジスタ６のフェットリクエスト論理アドレスとストア
フェッチキュー９の登録内容との比較を比較回路１０で
行う。ここで、先行ストアリクエストと後続フェッチ
リクエストとのデータアクセスの競合が発生していれ
ば、先行ストアリクエストがキャッシュメモリ１にデ
ータ書き込みを終了するまで（図４では、Ｔ５サイクル
終了まで）、後続フェッチリクエストを抑止する。こ
れにより、メモリアクセスの順序保証が保たれる。先行
ストアリクエストとのデータアクセスの競合が発生せ
ず、キャッシュメモリ１に当該データが存在すれば、該
フェッチリクエストについて、該Ｃステージ（Ｔ３サ
イクル）でキャッシュメモリ１からデータが読みだされ
ることになる。

【００２５】次に、マルチプロセッサ構成において、ス
トアリクエストがアドレスアレイ２、ＴＬＢ３を参照し
てからキャッシュメモリ１に書き込む間に、他の命令処
理装置からの主記憶アクセスにより生ずる自命令処理装
置へのキャッシュメモリブロックのパージ要求が発生す
る場合について説明する。この時、ストアリクエストと
キャッシュメモリ１のパージ領域が等しい場合、このキ
ャッシュメモリのパージ要求をストアリクエストのキャ
ッシュメモリ書き込み前に行うと、ストアフェッチキュ
ー９に登録されているキャッシュメモリへの書き込み領
域はキャッシュメモリ上には存在しなくなってしまう。
このため、ストアリクエストは書き込むべきメモリ領域
がキャッシュメモリ１上に無いにも関わらずデータを書
き込んでしまい、不当なデータ書き込みや書き込みデー
タの消滅を引き起こす。このため、セレクタ１３を経由
してレジスタ６に設定されるキャッシュメモリのパージ
要求アドレスとストアフェッチキュー９内のまだキャッ
シュメモリに書き込みを行っていないストアリクエスト
とを比較回路１０で比較し、データアクセス競合を検出
した場合、ストアフェッチキュー９の該当登録内容のア
ドレスアレイ参照結果（Ｈ）１０３をキャッシュメモリ
１に存在しない状態（例えばＨ＝０）に変更させる。こ
れにより、キャッシュメモリへの不当な書き込みが防止
できる。

【００２６】このように、ストアフェッチキュー９は、
ストアリクエストとフェッチリクエストとのアドレスア
レイ２、ＴＬＢ３のアクセス競合の回避だけでなく、ス
トアリクエストの情報が登録されてからキャッシュメモ
リ１への書き込み処理が終了するまで、後続のフェッチ
リクエストや他の命令処理装置からのキャッシュメモリ
パージを含む全てのキャッシュメモリアクセスとのデー
タ競合を検出することで、データの一致保証も可能にし
ている。

【００２７】次に、ストアリクエストのアクセスがキャ
ッシュメモリ１の書き込み単位を跨り、さらに、そのス
トアリクエストの書き込み領域がキャッシュメモリ１の
ブロック単位内で、かつページ内である場合、キャッシ
ュメモリ１に対し２回のアクセス、つまり書き込み単位
ごとの２つのアドレスを供給する必要がある場合につい
て説明する。本実施例では、この書き込み単位ごとのア
ドレスを、ストアフェッチキュー９に登録されているア
ドレス（論理アドレス（ＬＡ）１０１）にセレクタ／加
算回路１１でキャッシュメモリ１の書き込み単位分を加
算させることにより、アドレスアレイ２を２度参照する
こと無く、セレクタ１２、レジスタ７経由でキャッシュ
メモリ１へ書き込み単位ごとのアドレスを供給すること
ができる。

【００２８】以上、実施例では、仮想アドレス方式をと
るデータ処理装置を想定し、キャッシュメモリは論理ア
ドレスにて参照されるとしたが、本発明はこれに限る必
要はなく、キャッシュメモリは実アドレスで参照されて
もよく、ＴＬＢは存在しなくてもよい。つまり、ＴＬＢ
が存在しない場合でも、ストアリクエストとフェッチリ
クエストとのアドレスアレイのアクセス競合が考えられ
る。本発明では、ストアフェッチキューを持つことによ
り、このアドレスアレイのアクセス競合が回避できる。

【００２９】また、実施例では、ストアリクエストとフ
ェットリクエストとのアドレスアレイ、ＴＬＢのアクセ
ス競合を想定し、ストアフェッチキューに、ストアリク
エストのアドレス、アドレスアレイ等の参照結果などを
登録するとしたが、アドレスアレイ、ＴＬＢのアクセス
競合の発生はストアリクエストとフェッチリクエストと
の間に限らない。したがって、ストアフェッチキューへ
の登録は、一般的にはリクエストの種類、パイプライン
のステージ制御の状態（例えば、待ち合わせ発生等）な
どにもとづいて、所望リクエストについて行われること
になる。

【００３０】

【発明の効果】以上説明したように、本発明によれば、
ストアリクエストとフェッチリクエストなどのアドレス
アレイ参照による競合を、ストアリクエスト用、フェッ
チリクエスト用の専用アドレスアレイを設けることな
く、物量の小さいキューを数面持つことにより可能とな
る。また、このキューにより、キャッシュメモリに対す
るアクセスが終了するまでそのリクエストの情報がスタ
ックされているため、先行リクエストと後続リクエスト
または他の命令プロセッサからのリクエストとの競合の
検出を行うこともでき、データの一致保証が可能とな
る。

【図面の簡単な説明】

【図１】本発明の一実施例を示すキャッシュメモリ制御
装置のブロック図である。

【図２】本発明の実施例におけるストアフェッチキュー
の登録内容を示す図である。

【図３】従来のパイプライン処理の動作例を示す図であ
る。

【図４】本発明におけるパイプライン処理の動作例を示
す図である。

【符号の説明】

１ キャッシュメモリ ２ アドレスアレイ ３ アドレス変換バッファ ４ ヒット検出回路 ５、６、７、８ レジスタ ９ ストアフェッチキュー １００ ステージ制御部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 主記憶装置の一部データブロックを保持
   するキャッシュメモリと、該キャッシュメモリに保持さ
   れているデータブロックの主記憶装置のアドレスを登録
   しているアドレスアレイを有し、メモリリクエストがあ
   るとアドレスアレイを参照して該当アドレスが登録され
   ていればキャッシュメモリをアクセスするキャッシュメ
   モリ制御装置において、 メモリリクエストのアドレス、当該リクエストのアドレ
   スアレイ参照結果、当該リクエストの属性を示す情報を
   登録するキューイング手段を設け、メモリリクエストの
   キャッシュメモリアクセスステージに合わせて、前記キ
   ューイング手段に登録されている情報に基づいてキャッ
   シュメモリをアクセスすることを特徴とするキャッシュ
   メモリ制御装置。