JPH1131072A - Memory advanced loading device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a memory advanced loading device which conceals the memory access time and improves the system performance by reading a memory in an estimated instruction fetch address to hold the read data in response to a processor and returning the held data to the processor when an estimated instruction is fetched. SOLUTION: An address estimation circuit 203 estimates an address based on the outputs of registers 201 and 202. The value of a register 204 is held until the next new instruction is fetched. When the next instruction fetch request is issued, the estimated address is received by the register 202. Then a comparator 220 detects the coincidence between the value of the register 204 and that of the register 202. Thus, the value of a register 218 is returned to a processor as the reply data. As a result, a fast reading operation is possible when a comparatively slow memory is read.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は共有メモリ型マルチ
プロセッサシステムに関し、特にメモリの先行ロード装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shared memory multiprocessor system, and more particularly, to a memory preloading device.

【０００２】[0002]

【従来の技術】メモリの読み出しは、プロセッサの速度
と比較して低速であり、システム全体の性能がメモリア
クセスによって制限されることになる。最近は、コスト
パフォーマンスという点から、シンクロナスＤＲＡＭ
（「ＳＤＲＡＭ」という）が使用されるに至っている
が、ＳＤＲＡＭはメモリアクセスタイムが長いため、シ
ステム性能を上げるには、工夫が必要となる。2. Description of the Related Art Memory reading is slow in comparison with the speed of a processor, and the performance of the entire system is limited by memory access. Recently, from the viewpoint of cost performance, synchronous DRAM
(Referred to as "SDRAM") has been used. However, since SDRAM has a long memory access time, a device must be devised to improve system performance.

【０００３】またマルチプロセッサシステムにおいて、
共有メモリをアクセスする際に他のプロセッサとの競合
が発生するケースではさらに、データの戻りが遅くな
る。In a multiprocessor system,
In a case where contention with another processor occurs when accessing the shared memory, data return is further delayed.

【０００４】なお、メモリセクセス制御に関連する技術
として、例えば特開平３−５１９４２号公報には、低速
のＩＯと高速のメモリアクセスが重なった時の制御方式
が記載されている。また特開昭６１−２９２７４６号公
報、特開昭６１−５３５８号公報には、メモリの先行読
み出しに関する技術が開示されているが、単一プロセッ
サ、単一メモリ構成とされ、メモリのバンク構造等は考
慮されていない。As a technique related to the memory access control, for example, Japanese Patent Laid-Open Publication No. 3-51942 discloses a control method when a low-speed IO and a high-speed memory access overlap. Japanese Patent Application Laid-Open Nos. 61-292746 and 61-5358 disclose techniques relating to pre-reading of a memory. However, a single processor, a single memory configuration, and a memory bank structure are used. Is not taken into account.

【０００５】[0005]

【発明が解決しようとする課題】以上説明したように、
上記従来技術においては、メモリのアクセスタイムが長
い場合、プロセッサの命令フェッチでメモリアクセスを
行った場合、必要なデータがプロセッサに戻ってくるま
での時間がかかる、システム性能の向上を図ることが困
難である、という問題点を有している。As described above,
In the above-mentioned prior art, when the access time of the memory is long, when the memory is accessed by the instruction fetch of the processor, it takes time until the necessary data returns to the processor, and it is difficult to improve the system performance. Is a problem.

【０００６】その理由は、メモリのアクセスタイムはプ
ロセッサの動作周波数（速度）と比較して低速であり、
システム全体の性能がこのメモリアクセスによって左右
されるためである。また、ＳＤＲＡＭを用いた場合にお
いてもメモリアクセスタイムが長いため、システム性能
を上げるには工夫が必要となる。The reason is that the access time of the memory is slow compared with the operating frequency (speed) of the processor.
This is because the performance of the entire system depends on the memory access. In addition, even when SDRAM is used, since the memory access time is long, a device is required to improve system performance.

【０００７】また、マルチプロセッサシステムにおい
て、他のプロセッサとの競合が発生するケースではさら
に、データの戻りが遅くなるという問題点を有してい
る。Further, in a multiprocessor system, in the case where competition with another processor occurs, there is a further problem that data return is delayed.

【０００８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、メモリアクセス
の特に命令フェッチリクエストにおいて、メモリのアク
セスタイムを隠蔽し、システム性能を向上させるメモリ
の先行ロード装置を提供することにある。Accordingly, the present invention has been made in view of the above-mentioned problems, and has as its object to conceal the access time of a memory, particularly in an instruction fetch request of memory access, and to improve the system performance. It is to provide a preceding loading device.

【０００９】[0009]

【課題を解決するための手段】前記目的を達成するため
本発明のメモリ先行ロード装置は、前記メモリ装置内
において、前記プロセッサから命令フェッチリクエスト
が出された場合、命令フェッチリクエストのアドレスを
保持する手段と、保持したアドレスから次の命令フェッ
チのアドレスを生成する手段と、予測したアドレスをも
とにメモリの内容を読み出す手段と、読み出したデータ
をプロセッサ対応に保持しておく手段と、予測した命令
フェッチがきたとき、前記先行読み出しデータ手段の保
持している値を前記プロセッサに返す手段を有し、前記
プロセッサからの命令フェッチリクエストのメモリのア
クセスタイムを隠蔽することを可能とすることを特徴と
する。According to a first aspect of the present invention, there is provided a memory pre-loading device for holding an address of an instruction fetch request when the processor issues an instruction fetch request in the memory device. A means for generating an address for the next instruction fetch from the held address; a means for reading the contents of the memory based on the predicted address; a means for holding the read data corresponding to the processor; Means for returning to the processor the value held by the preceding read data means when an instruction fetch comes, so that it is possible to conceal the memory access time of the instruction fetch request from the processor. And

【００１０】[0010]

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、複数のプロセッサと複数のメモリ装置を有し、前記
プロセッサと前記メモリ装置との間をつなぐクロスバを
有するマルチプロセッサシステムにおいて、プロセッサ
より命令フェッチ要求が発生した場合、後続のメモリア
クセスが空いているタイミングに、前記命令フェッチの
アドレスから予測した予測命令フェッチアドレスにて前
記メモリを読み出し前記プロセッサに対応させて保持す
る手段を備え、次に予測した命令フェッチがきたとき、
前記保持された読み出しデータを前記プロセッサに返す
ことを特徴とする。Embodiments of the present invention will be described below. According to a preferred embodiment of the present invention, in a multiprocessor system having a plurality of processors and a plurality of memory devices, and having a crossbar connecting the processor and the memory device, an instruction fetch request is issued from the processor. Means for reading out the memory at a predicted instruction fetch address predicted from the address of the instruction fetch and holding the memory in association with the processor at a timing when the subsequent memory access is vacant, and When it comes
The stored read data is returned to the processor.

【００１１】[0011]

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of the present invention;

【００１２】図１は、本発明の一実施例のシステム構成
を示す図である。図１を参照すると、本発明の一実施例
に係る共有メモリ型マルチプロセッサシステムは、Ｎ個
のプロセッサと、Ｍ個のメモリからなり、プロセッサと
メモリを接続するためのクロスバ１０１を備えている。FIG. 1 is a diagram showing a system configuration of an embodiment of the present invention. Referring to FIG. 1, a shared memory multiprocessor system according to an embodiment of the present invention includes N processors and M memories, and includes a crossbar 101 for connecting the processors and the memories.

【００１３】プロセッサ＃０からリクエストが出される
と、プロセッサ側ネットワーク（ＰＮＵ）によりリクエ
ストのポートが決定される。リクエストの送出ポートが
決定されると、クロスバ１０１を通って目的のメモリ部
にリクエストが発行される。When a request is issued from the processor # 0, the port of the request is determined by the processor-side network (PNU). When the request transmission port is determined, the request is issued to the target memory unit through the crossbar 101.

【００１４】メモリ部に到達したリクエストは、アドレ
スに従って、所望のデータを読み出してくる。リードリ
クエストの動作について記述したが、ライト動作時も同
様であり、リードリクエストと異なる点は、ライトデー
タがリクエストと同時に（もしくは、一定時間遅れて）
メモリに送出される。The request that has reached the memory unit reads out desired data according to the address. Although the operation of a read request has been described, the same applies to a write operation.
Sent to memory.

【００１５】図２は、メモリ部の詳細な構成を示すブロ
ック図である。以下ではリード動作について説明する。FIG. 2 is a block diagram showing a detailed configuration of the memory unit. Hereinafter, the read operation will be described.

【００１６】メモリ部に到達したリクエストは以下の情
報を持っている。すなわち、取り出すデータのアドレス
と、該リクエストが命令フェッチか否かを示すビットを
有する。The request arriving at the memory unit has the following information. That is, it has an address of data to be fetched and a bit indicating whether the request is an instruction fetch.

【００１７】リクエストが命令フェッチリクエストの場
合、命令フェッチリクエスト（Ｉｆｅｃｈ ｒｅｑ）信
号は“１”になる。この信号はレジスタ（ＩＲ）２０１
で受け取る。同時に、アドレス（ａｄｄｒｅｓｓ）が必
要なデータのアドレスをレジスタ（ＡＤＲ０）２０２で
受け取る。レジスタ（ＩＲ）２０１とレジスタ（ＡＤＲ
０）２０２の出力よりアドレス予測回路２０３でアドレ
ス予測を行う。アドレスの予測は、次に来るであろうと
思われる命令フェッチのアドレスを予測するものであ
る。When the request is an instruction fetch request, an instruction fetch request (Ifech req) signal becomes "1". This signal is sent to the register (IR) 201
Receive at. At the same time, the register (ADR0) 202 receives the address of the data requiring an address. Register (IR) 201 and register (ADR)
0) Address prediction is performed by the address prediction circuit 203 from the output of 202). The address prediction predicts the address of an instruction fetch that is expected to come next.

【００１８】アドレスをバンクアドレス（ＢＡ）とバン
ク内アドレス（ＡＡ）に分けた時、アドレスの予測は、
以下のように行う。When an address is divided into a bank address (BA) and an in-bank address (AA), the prediction of the address is as follows.
Perform as follows.

【００１９】バンクアドレス（ＢＡ）が全て（ＡＬＬ）
“１”で無い時、ＢＡを＋１する。バンク内アドレス
（ＡＡ）はそのままである。All bank addresses (BA) are (ALL)
When it is not "1", BA is incremented by one. The in-bank address (AA) remains as it is.

【００２０】バンクアドレス（ＢＡ）がＡＬＬ“１”の
時、ＢＡはＡＬＬ“０”に設定し、バンク内アドレス
（ＡＡ）を＋１する。When the bank address (BA) is ALL "1", BA is set to ALL "0" and the address (AA) in the bank is incremented by one.

【００２１】以上の操作をレジスタ（ＩＲ）２０１が
“１”にセットされた時に行い、アドレス予測の結果を
レジスタ（ＡＤＰＲ）２０４で受け取る。The above operation is performed when the register (IR) 201 is set to "1", and the result of the address prediction is received by the register (ADPR) 204.

【００２２】アドレス予測を行っている間に、もともと
の命令フェッチリクエストは、競合調停回路（ＡＲＢＩ
ＴＥＲ）２１０を通り、他のプロセッサ（ＣＰＵ）から
のリクエストとの間で競合調停を行う。競合調停回路
（ＡＲＢＩＴＥＲ）２１０で、決められた優先順位に従
って、リクエストの通過を制限する。During the address prediction, the original instruction fetch request is sent to the contention arbitration circuit (ARBI).
TER) 210, and performs contention arbitration with a request from another processor (CPU). The contention arbitration circuit (ARBITER) 210 restricts the passage of requests according to the determined priority.

【００２３】競合調停でクロスバの通過を許可されたリ
クエストは、クロスバ２１１を介して目的のメモリ（Ｍ
ＯＤ）２１２に向けられる。The request permitted to pass through the crossbar in the contention arbitration is sent to the target memory (M
OD) 212.

【００２４】メモリ（ＭＯＤ）２１２に到達するとバン
ク内アドレス（ＡＡ）に従ってメモリがアクセスされ、
所望のデータが読み出される。ＳＤＲＡＭの場合には、
読み出しに複数タイミングを要するため、タイミング規
定回路２１３により、データが読み出されるタイミング
を知る。タイミング規定回路２１３より、読み出し完了
通知がでると、読み出しデータがレジスタ（ＲＤＲ）２
１５に受け取られる。読み出し完了通知は、リプライ
（応答）側の調停回路（ＡＲＢＩＴＥＲ）２１４にも信
号を送出する。When the memory (MOD) 212 is reached, the memory is accessed according to the in-bank address (AA).
Desired data is read. In the case of SDRAM,
Since a plurality of timings are required for reading, the timing defining circuit 213 knows the timing at which data is read. When a read completion notification is issued from the timing defining circuit 213, the read data is stored in the register (RDR) 2.
15 received. The read completion notification also sends a signal to the arbitration circuit (ARBITER) 214 on the reply (response) side.

【００２５】調停回路（ＡＲＢＩＴＥＲ）２１４はメモ
リから読み出したデータをプロセッサに返す際の競合を
調停する。競合に負けたリクエストは保留される。競合
に勝ったリクエストは、クロスバ２１６を通り、レジス
タ（ＲＤＲＯＲ）２１７にセットされる。レジスタ（Ｒ
ＤＲＯＲ）２１７の出力はプロセッサにもどされ、メモ
リからのデータ読み出しが完了する。An arbitration circuit (ARBITER) 214 arbitrates contention when returning data read from the memory to the processor. Requests that lose the conflict are suspended. The request that won the contention passes through the crossbar 216 and is set in a register (RDROR) 217. Register (R
DROR) 217 is returned to the processor, and the data read from the memory is completed.

【００２６】アドレス予測の結果を保持しているレジス
タ（ＡＤＰＲ）２０４の値をもとに、該アドレスをアク
セスするリクエストを入力部で発生させる。このとき、
調停回路（ＡＲＢＩＴＥＲ）２１０での調停の結果、競
合調停で負けた場合には、リクエストは保留される。レ
ジスタ（ＡＤＰＲ）２０４の値は、次に新たな命令フェ
ッチがくるまで保持される。Based on the value of the register (ADPR) 204 holding the result of the address prediction, a request to access the address is generated at the input unit. At this time,
As a result of arbitration in the arbitration circuit (ARBITER) 210, if the contention arbitration is lost, the request is suspended. The value of the register (ADPR) 204 is held until a new instruction fetch comes next.

【００２７】レジスタ（ＡＤＰＲ）２０４の出力、すな
わち、次の命令フェッチの予測したアドレスによりメモ
リを参照する。参照する経路は、通常にリクエストと同
じパスが用いられるが、優先順位は下げる。このため、
調停回路（ＡＲＢＩＴＥＲ）２１０での優先順位は低
い。調停回路（ＡＲＢＩＴＥＲ）２１０を通過し、クロ
スバ２１１を通過したリクエストはメモリ２１２に到達
し、一定時間後に読み出される。読み出されたデータは
レジスタ（ＲＤＲＯＲ）２１７にセットされる。該デー
タはプロセッサに返さず、レジスタ（ＲＤＰＲ）２１８
で受け取る。その際、読み出しが完了したことを示すフ
ラグ（ＲＶＲ）２２２をたてる。The memory is referred to by the output of the register (ADPR) 204, that is, the predicted address of the next instruction fetch. The same path as the request is normally used for the route to be referred to, but the priority is lowered. For this reason,
The priority in the arbitration circuit (ARBITER) 210 is low. The request that has passed through the arbitration circuit (ARBITER) 210 and has passed through the crossbar 211 reaches the memory 212 and is read out after a certain period of time. The read data is set in a register (RDROR) 217. The data is not returned to the processor and the register (RDPR) 218
Receive at. At this time, a flag (RVR) 222 indicating that the reading has been completed is set.

【００２８】この状態で、次の命令フェッチリクエスト
が発行された時、アドレスはレジスタ（ＡＤＲ０）２０
２に受け取られる。同時にレジスタ（ＩＲ）２０１が
“１”にセットされる。レジスタ（ＩＲ）２０１が
“１”にセットされると、レジスタ（ＡＤＰＲ）２０４
の値と、レジスタ（ＡＤＲ０）２０２の値の一致をコン
パレータ２２０により検出する。一致した場合、レジス
タ（ＡＭＣＨ）２２１がセットされる。レジスタ（ＡＭ
ＣＨ）２２１とレジスタ（ＲＶＲ）２２２が両方とも
“１”の場合、リプライデータとして、レジスタ（ＲＤ
ＰＲ）２１８の値をプロセッサに返す。In this state, when the next instruction fetch request is issued, the address is stored in the register (ADR0) 20.
2 received. At the same time, the register (IR) 201 is set to "1". When the register (IR) 201 is set to “1”, the register (ADPR) 204
And the value of the register (ADR0) 202 are detected by the comparator 220. If they match, the register (AMCH) 221 is set. Register (AM
CH) 221 and the register (RVR) 222 are both “1”, the register (RD
PR) 218 is returned to the processor.

【００２９】先行して、メモリの値を読み出しておくこ
とにより、メモリのＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ
Ｔｉｍｅ）を隠すことができる。By reading the value of the memory in advance, the TAT (Turn Around) of the memory is read.
Time) can be hidden.

【００３０】後続の命令フェッチが先行の命令フェッチ
に少し遅れてきたときは、レジスタ（ＡＭＣＨ）２２１
が先にオンし、メモリからのリードが完了したタイミン
グ、すなわちレジスタ（ＲＶＲ）２２２がオンしたタイ
ミングでデータが読み出される。When the succeeding instruction fetch is slightly behind the preceding instruction fetch, the register (AMCH) 221
Are turned on first, and the data is read at the timing when the reading from the memory is completed, that is, at the timing when the register (RVR) 222 is turned on.

【００３１】このタイミングであっても、通常のリクエ
ストでのメモリ読み出しよりも早くメモリのデータを読
み出すことが可能となる。Even at this timing, it is possible to read data from the memory earlier than the memory read by a normal request.

【００３２】[0032]

【発明の効果】以上説明したように、本発明によれば、
比較的低速なメモリの読み出しを行うとき、特に命令の
取り出しのためにメモリをアクセスする場合において、
高速な読み出しを可能とする、という効果を奏する。As described above, according to the present invention,
When reading memory at relatively low speed, especially when accessing memory to fetch instructions,
This has the effect of enabling high-speed reading.

【００３３】その理由は、本発明においては、命令フェ
ッチ時に次の命令フェッチアドレスを予測し、そのアド
レスによって先行して次に必要となると予測した命令情
報をメモリから読み出しで保持しておくように構成した
ことによる。The reason is that, in the present invention, the next instruction fetch address is predicted at the time of instruction fetch, and the instruction information predicted to be required next by the address is read out from the memory and held. It depends on the configuration.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例のシステムの構成を示す図で
ある。FIG. 1 is a diagram showing a configuration of a system according to an embodiment of the present invention.

【図２】本発明の一実施例のメモリ部の構成を示す図で
ある。FIG. 2 is a diagram illustrating a configuration of a memory unit according to an embodiment of the present invention.

【符号の説明】[Explanation of symbols]

２０１ レジスタ（ＩＲ） ２０２ レジスタ（ＡＤＲ０） ２０３ アドレス予測回路 ２０４ レジスタ（ＡＤＰＲ） ２０５ セレクタ ２０６ レジスタ ２０７ 入力バッファ ２０８ レジスタ（ＡＢ０Ｒ） ２０９ セレクタ ２１０ 調停回路 ２１１ クロスバ ２１２ メモリ ２１３ タイミング規定回路 ２１４ 調停回路 ２１５ レジスタ（ＲＤＲ） ２１６ クロスバ ２１７ レジスタ（ＲＤＲ０Ｒ） ２１８ レジスタ（ＲＤＰＲ） ２１９ セレクタ ２２０ コンパレータ ２２１ レジスタ（ＡＭＣＨ） ２２２ フラグ（ＲＶＲ） ２２３ ＡＮＤゲート 201 register (IR) 202 register (ADR0) 203 address prediction circuit 204 register (ADPR) 205 selector 206 register 207 input buffer 208 register (AB0R) 209 selector 210 arbitration circuit 211 crossbar 212 memory 213 timing regulation circuit 214 arbitration circuit 215 register ( RDR) 216 Crossbar 217 Register (RDR0R) 218 Register (RDPR) 219 Selector 220 Comparator 221 Register (AMCH) 222 Flag (RVR) 223 AND gate

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】プロセッサより命令フェッチ要求が発生し
た場合、後続のメモリアクセスが空いているタイミング
に、前記命令フェッチのアドレスから予測した予測命令
フェッチアドレスにて前記メモリを読み出し前記プロセ
ッサに対応させて保持する手段を備え、次に予測した命
令フェッチが到来したとき、前記保持された読み出しデ
ータを前記プロセッサに返す、ように構成されてなるこ
とを特徴とする先行読み出しメモリ装置。When an instruction fetch request is issued from a processor, the memory is read at a predicted instruction fetch address predicted from the address of the instruction fetch at a timing when a subsequent memory access is vacant, and the memory is read. A read-ahead memory device, comprising: a holding unit; and configured to return the held read data to the processor when a next predicted instruction fetch arrives. 【請求項２】複数のプロセッサと複数のメモリ装置を有
し、前記プロセッサと前記メモリ装置との間をつなぐク
ロスバを有するマルチプロセッサシステムにおいて、 前記メモリ装置内において、前記プロセッサから命令フ
ェッチリクエストが出された場合、前記命令フェッチリ
クエストのアドレスを保持する手段と、 保持した前記アドレスから次の命令フェッチのアドレス
を生成する手段と、 予測したアドレスをもとにメモリの内容を読み出す手段
と、 読み出したデータをプロセッサ対応に保持する手段と、 予測した命令フェッチがきたとき、前記先行読み出しデ
ータ手段の保持している値を前記プロセッサに返す手段
と、 を備え、 前記プロセッサからの命令フェッチリクエストのメモリ
のアクセスタイムを隠蔽することを可能としたことを特
徴とする先行読み出しメモリ装置。2. A multiprocessor system having a plurality of processors and a plurality of memory devices, and having a crossbar connecting the processor and the memory device, wherein an instruction fetch request is issued from the processor in the memory device. Means for holding the address of the instruction fetch request, means for generating the address of the next instruction fetch from the held address, means for reading the contents of the memory based on the predicted address, Means for holding data corresponding to the processor; and means for returning a value held by the preceding read data means to the processor when a predicted instruction fetch arrives, and a memory for storing an instruction fetch request from the processor. Access time can be hidden And a preceding read memory device. 【請求項３】複数のプロセッサと複数のメモリ装置を有
し、前記プロセッサと前記メモリ装置との間をつなぐク
ロスバを有するマルチプロセッサシステムにおいて、 プロセッサより命令フェッチ要求が発生した場合、後続
のメモリアクセスが空いているタイミングに、前記命令
フェッチのアドレスから予測した予測命令フェッチアド
レスにて前記メモリを読み出し前記プロセッサに対応さ
せて保持する手段を備え、次に予測した命令フェッチが
きたとき、前記保持された読み出しデータを前記プロセ
ッサに返す、ことを特徴とする先行読み出しメモリ装
置。3. A multi-processor system having a plurality of processors and a plurality of memory devices, and having a crossbar connecting the processors and the memory devices, wherein when a processor issues an instruction fetch request, a subsequent memory access is performed. Means for reading the memory at a predicted instruction fetch address predicted from the address of the instruction fetch at the timing when the instruction is fetched, and holding the memory in association with the processor. Read-out data returned to the processor.