JPH0512121A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0512121A JPH0512121A JP3223252A JP22325291A JPH0512121A JP H0512121 A JPH0512121 A JP H0512121A JP 3223252 A JP3223252 A JP 3223252A JP 22325291 A JP22325291 A JP 22325291A JP H0512121 A JPH0512121 A JP H0512121A
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- microprocessor
- memory
- main memory
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Abstract
(57)【要約】
【目的】メインメモリが有する高速アクセスモードを使
用することによりキャッシュメモリの効率を向上させ
る。 【構成】マイクロプロセッサ１０１からメモリリードの
アクセスサイクルが起動されると、アクセスサイクル識
別回路１００は当該アクセスサイクルのアドレスが前回
のアクセスサイクルのアドレスに対しメインメモリ３０
４の高速アクセスモードを使用し得る範囲であるかどう
かの情報１４を発生する。キャッシュシステムでは、同
情報１４にもとづき、メインメモリ３０４の高速アクセ
スモードを準備させ、同モードを利用してマイクロプロ
セッサ１０１にデータを転送する。
用することによりキャッシュメモリの効率を向上させ
る。 【構成】マイクロプロセッサ１０１からメモリリードの
アクセスサイクルが起動されると、アクセスサイクル識
別回路１００は当該アクセスサイクルのアドレスが前回
のアクセスサイクルのアドレスに対しメインメモリ３０
４の高速アクセスモードを使用し得る範囲であるかどう
かの情報１４を発生する。キャッシュシステムでは、同
情報１４にもとづき、メインメモリ３０４の高速アクセ
スモードを準備させ、同モードを利用してマイクロプロ
セッサ１０１にデータを転送する。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理装置に関し、
特にキャッシュシステムを有するデータ処理装置に関す
る。
特にキャッシュシステムを有するデータ処理装置に関す
る。
【０００２】
【従来の技術】データ処理装置の高速化への要求は近年
ますます高まっている。そのための一手段としてキャッ
シュシステムが用いられている。
ますます高まっている。そのための一手段としてキャッ
シュシステムが用いられている。
【０００３】キャッシュシステムはキャッシュメモリを
備えており、同メモリにメインメモリ内の命令および／
又はデータの一部をコピーしている。マイクロプロセッ
サからメインメモリに対するアクセスが発行されると、
キャッシュシステムは同アクセスにもとづくデータがキ
ャッシュメモリにストアされているかどうかを検出し、
ストアされていると検出すると（すなわち、キャッシュ
ヒットすると）、キャッシュメモリからマイクロプロセ
ッサにデータを転送する。一方、ストアされていないと
検出すると（すなわち、キャッシュミスヒットする
と）、キャッシュシステムはメインメモリから必要なデ
ータを読み出しマイクロプロセッサに転送するととも
に、次のアクセス要求に備えて同データをキャッシュメ
モリにストアする。
備えており、同メモリにメインメモリ内の命令および／
又はデータの一部をコピーしている。マイクロプロセッ
サからメインメモリに対するアクセスが発行されると、
キャッシュシステムは同アクセスにもとづくデータがキ
ャッシュメモリにストアされているかどうかを検出し、
ストアされていると検出すると（すなわち、キャッシュ
ヒットすると）、キャッシュメモリからマイクロプロセ
ッサにデータを転送する。一方、ストアされていないと
検出すると（すなわち、キャッシュミスヒットする
と）、キャッシュシステムはメインメモリから必要なデ
ータを読み出しマイクロプロセッサに転送するととも
に、次のアクセス要求に備えて同データをキャッシュメ
モリにストアする。
【０００４】このように、キャッシュシステムは、メイ
ンメモリにダイナミックメモリ（ＤＲＡＭ）のようなア
クセススピードが遅いメモリを用いたデータ処理装置に
対しその処理スピードの高速化を実現するための有効な
手段の一つである。
ンメモリにダイナミックメモリ（ＤＲＡＭ）のようなア
クセススピードが遅いメモリを用いたデータ処理装置に
対しその処理スピードの高速化を実現するための有効な
手段の一つである。
【０００５】
【発明が解決しようとする課題】ＤＲＡＭのアクセスス
ピードは全く連続性のないアドレスに対するものであれ
ば確かに遅い。しかしながら、連続するアドレスに対す
るアクセスでは、２回目からのアクセスに高速ページモ
ードやスタティックカラムモードと呼ばれる高速アクセ
スモードを使用することができ、高速にデータをアクセ
スできる。高速アクセスモードによるアクセススピード
はキャッシュメモリのアクセススピードと同等である。
ピードは全く連続性のないアドレスに対するものであれ
ば確かに遅い。しかしながら、連続するアドレスに対す
るアクセスでは、２回目からのアクセスに高速ページモ
ードやスタティックカラムモードと呼ばれる高速アクセ
スモードを使用することができ、高速にデータをアクセ
スできる。高速アクセスモードによるアクセススピード
はキャッシュメモリのアクセススピードと同等である。
【０００６】ところが、従来のキャッシュシステムを用
いたデータ処理装置では、ＤＲＡＭの上述した高速アク
セスモードを有効に使用していない。すなわち、マイク
ロプロセッサがアクセスするアドレスの連続性が高いに
もかかわらず、ＤＲＡＭの高速アクセスモードが使える
データに対してもキャッシュメモリに登録している。こ
れは、記憶容量が小さいキャッシュメモリを有効に使用
していないことを意味している。
いたデータ処理装置では、ＤＲＡＭの上述した高速アク
セスモードを有効に使用していない。すなわち、マイク
ロプロセッサがアクセスするアドレスの連続性が高いに
もかかわらず、ＤＲＡＭの高速アクセスモードが使える
データに対してもキャッシュメモリに登録している。こ
れは、記憶容量が小さいキャッシュメモリを有効に使用
していないことを意味している。
【０００７】したがって、本発明の目的は改良されたキ
ャッシュシステムを備えるデータ処理装置を提供するこ
とにある。
ャッシュシステムを備えるデータ処理装置を提供するこ
とにある。
【０００８】本発明の他の目的は、キャッシュメモリを
効率よく使用できるキャッシュシステムを有するデータ
処理装置を提供することにある。
効率よく使用できるキャッシュシステムを有するデータ
処理装置を提供することにある。
【０００９】本発明のさらに他の目的は、ＤＲＡＭをメ
インメモリとして使用してＤＲＡＭの高速アクセスモー
ドを有効に利用してキャッシュメモリの使用効率を高め
たデータ処理装置を提供することにある。
インメモリとして使用してＤＲＡＭの高速アクセスモー
ドを有効に利用してキャッシュメモリの使用効率を高め
たデータ処理装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明によるデータ処理
装置は、高速アクセスモードを有するメインメモリと、
このメモリに対するアクセス要求を発行するマイクロプ
ロセッサと、マイクロプロセッサから発行されたアクセ
ス要求のアドレスが前回発行されたアクセス要求のアド
レスと連続するかどうか検出し連続しないときにアクテ
ィブとなるブロック先頭信号を発生するアクセスサイク
ル識別手段と、キャッシュメモリと、上記マイクロプロ
セッサからのアクセス要求に応答して、上記ブロック先
頭信号がアクティブの場合はキャッシュヒットにもとづ
き上記キャッシュメモリからデータをマイクロプロセッ
サに転送するとともにメインメモリに対する高速アクセ
スモードを準備し、一方キャッシュミスヒットにもとづ
き上記メインメモリからデータをマイクロプロセッサに
転送するとともにキャッシュメモリに登録し、上記ブロ
ック先頭信号がインアクティブの場合はメインメモリか
ら高速アクセスモードによりデータをマイクロプロセッ
サに転送する制御手段とを備えている。
装置は、高速アクセスモードを有するメインメモリと、
このメモリに対するアクセス要求を発行するマイクロプ
ロセッサと、マイクロプロセッサから発行されたアクセ
ス要求のアドレスが前回発行されたアクセス要求のアド
レスと連続するかどうか検出し連続しないときにアクテ
ィブとなるブロック先頭信号を発生するアクセスサイク
ル識別手段と、キャッシュメモリと、上記マイクロプロ
セッサからのアクセス要求に応答して、上記ブロック先
頭信号がアクティブの場合はキャッシュヒットにもとづ
き上記キャッシュメモリからデータをマイクロプロセッ
サに転送するとともにメインメモリに対する高速アクセ
スモードを準備し、一方キャッシュミスヒットにもとづ
き上記メインメモリからデータをマイクロプロセッサに
転送するとともにキャッシュメモリに登録し、上記ブロ
ック先頭信号がインアクティブの場合はメインメモリか
ら高速アクセスモードによりデータをマイクロプロセッ
サに転送する制御手段とを備えている。
【００１１】かくして、マイクロプロセッサからのアク
セス要求によるアドレスが連続する場合は同要求にもと
づいてデータはメインメモリから高速アクセスモードで
転送され、キャッシュメモリに登録する必要がなくなる
ので、その分記憶容量が小さなキャッシュメモリを有効
に使用することができる。
セス要求によるアドレスが連続する場合は同要求にもと
づいてデータはメインメモリから高速アクセスモードで
転送され、キャッシュメモリに登録する必要がなくなる
ので、その分記憶容量が小さなキャッシュメモリを有効
に使用することができる。
【００１２】上記アクセスサイクル識別手段はマイクロ
プロセッサの中にシングルチップとして内蔵してもよ
い。さらには、上記キャッシュメモリおよび上記制御手
段もマイクロプロセッサの中に内蔵することもできる。
プロセッサの中にシングルチップとして内蔵してもよ
い。さらには、上記キャッシュメモリおよび上記制御手
段もマイクロプロセッサの中に内蔵することもできる。
【００１３】
【実施例】以下、本発明の実施例につき図面を用いて詳
述する。
述する。
【００１４】図１は本発明の一実施例を示すブロック図
である。本データ処理装置はマイクロプロセッサ１０
１、アクセスサイクル識別回路１００、キャッシュシス
テム３０２、ＤＲＡＭで構成されたメインメモリ３０
４、および双方向バッファ２０３を有する。マイクロプ
ロセッサから出力されるアドレス情報およびコントロー
ル信号情報はシステムアドレス／コントロールバス１０
２を介して識別回路１００およびキャッシュシステム３
０２に供給される。コントロール信号情報の中には、バ
スサイクルが起動されていることをロウレベルで示すＢ
ＣＹ信号、アクセス対象がメインメモリ３０４であるこ
とをロウレベルで示すＭＲＱ信号、およびデータをリー
ドするかライトするかをそれぞれハイおよびロウレベル
で示すＲ／Ｗ信号を含む。クロック信号１０７がマイク
ロプロセッサ１０１およびキャッシュシステム３０２に
供給されている。
である。本データ処理装置はマイクロプロセッサ１０
１、アクセスサイクル識別回路１００、キャッシュシス
テム３０２、ＤＲＡＭで構成されたメインメモリ３０
４、および双方向バッファ２０３を有する。マイクロプ
ロセッサから出力されるアドレス情報およびコントロー
ル信号情報はシステムアドレス／コントロールバス１０
２を介して識別回路１００およびキャッシュシステム３
０２に供給される。コントロール信号情報の中には、バ
スサイクルが起動されていることをロウレベルで示すＢ
ＣＹ信号、アクセス対象がメインメモリ３０４であるこ
とをロウレベルで示すＭＲＱ信号、およびデータをリー
ドするかライトするかをそれぞれハイおよびロウレベル
で示すＲ／Ｗ信号を含む。クロック信号１０７がマイク
ロプロセッサ１０１およびキャッシュシステム３０２に
供給されている。
【００１５】キャッシュシステム３０２はキャッシュメ
モリ３０３を有し、マイクロプロセッサ１０１からのア
クセス情報とアクセスサイクル識別回路１００からのブ
ロック先頭信号１４とにもとづき、プロセッサ１が要求
するデータをキャッシュメモリ３０３から読み出すかメ
インメモリ３０４から読み出すかを制御する。キャッシ
ュメモリ３０３から読み出されたデータはシステムデー
タバス４０８を介してマイクロプロセッサ１に供給され
る。このとき、バッファイネーブル（ＢＵＦＥＮ）信号
４０６をインアクティブのハイレベルにしてバッファを
非活性する。一方、メインメモリ３０４へのアクセス
は、ロウアドレスストローブ（ＲＡＳ）信号４０１、カ
ラムアドレスストローブ（ＣＡＳ）信号４０４、ライト
イネーブル（ＷＥ）信号４０４、出力イネーブル（Ｏ
Ｅ）信号４０５およびアドレスバス４０７を用いて実行
され、メモリ３０４から読み出されたデータはメモリデ
ータバス４０９、ロウレベルのＢＵＦＥＮ信号４０６に
よって活性化されたバッファ２０３、およびシステムデ
ータバス４０８を介してプロセッサ１０１に転送され
る。
モリ３０３を有し、マイクロプロセッサ１０１からのア
クセス情報とアクセスサイクル識別回路１００からのブ
ロック先頭信号１４とにもとづき、プロセッサ１が要求
するデータをキャッシュメモリ３０３から読み出すかメ
インメモリ３０４から読み出すかを制御する。キャッシ
ュメモリ３０３から読み出されたデータはシステムデー
タバス４０８を介してマイクロプロセッサ１に供給され
る。このとき、バッファイネーブル（ＢＵＦＥＮ）信号
４０６をインアクティブのハイレベルにしてバッファを
非活性する。一方、メインメモリ３０４へのアクセス
は、ロウアドレスストローブ（ＲＡＳ）信号４０１、カ
ラムアドレスストローブ（ＣＡＳ）信号４０４、ライト
イネーブル（ＷＥ）信号４０４、出力イネーブル（Ｏ
Ｅ）信号４０５およびアドレスバス４０７を用いて実行
され、メモリ３０４から読み出されたデータはメモリデ
ータバス４０９、ロウレベルのＢＵＦＥＮ信号４０６に
よって活性化されたバッファ２０３、およびシステムデ
ータバス４０８を介してプロセッサ１０１に転送され
る。
【００１６】図２を参照すると、アクセスサイクル識別
回路１００は、前アドレスレジスタ１３１、アドレス比
較器１３３、二つのディレイ回路２０１，２０３、およ
びフリップフロップ２０２を有し、システムアドレス／
コントロールバス１０２からのアドレス情報、ＭＲＱ信
号１０４、Ｒ／Ｗ信号１０５およびＢＣＹ信号１０３と
ともに図示のように接続されている。この回路１００に
供給されるアドレス情報は、マイクロプロセッサ１０１
からのアクセスアドレスのうち、メインメモリ３０４の
高速アクセスモードを使ってアクセスできデータの数、
すなわち１ブロックのデータの数に応じたビット数だけ
下位側のビットが除かれた残りの上位のアドレスビット
が供給される。例えば、１ブロックのデータ数が８とす
ると、最下位ビットを含む下位の３ビットを除いた残り
のアドレスが供給される。このアドレス情報は前アドレ
スレジスタ１３１に供給されるとともに比較器１３３の
一方の入力に供給される。比較器１３３の他方の入力に
は前アドレスレジスタ１３１の出力が供給される。比較
器１３３はＭＲＱ信号１０４がアクティブロウでかつＲ
／Ｗ信号１０５がハイ（すなわち、データリードモー
ド）のときに活性化されて両入力を比較し、一致する
（すなわち、前回のアクセスによるデータと今回のアク
セスによるデータとが同一のブロック内に存在する）と
その出力をハイレベルにする。比較器１３３の出力は、
ＢＣＹ信号のディレイ回路２０１による遅延信号により
フリップフロップ２０２に取り込まれる。その反転出力
がブロック先頭信号１４として取り出される。ディレイ
回路２０１はディレイ回路２０３によってさらに遅延さ
れ、その遅延信号とＭＲＱ信号１０４のアクティブロウ
により前アドレスレジスタ１３１はバス１０２からのア
ドレス情報を取り込む。
回路１００は、前アドレスレジスタ１３１、アドレス比
較器１３３、二つのディレイ回路２０１，２０３、およ
びフリップフロップ２０２を有し、システムアドレス／
コントロールバス１０２からのアドレス情報、ＭＲＱ信
号１０４、Ｒ／Ｗ信号１０５およびＢＣＹ信号１０３と
ともに図示のように接続されている。この回路１００に
供給されるアドレス情報は、マイクロプロセッサ１０１
からのアクセスアドレスのうち、メインメモリ３０４の
高速アクセスモードを使ってアクセスできデータの数、
すなわち１ブロックのデータの数に応じたビット数だけ
下位側のビットが除かれた残りの上位のアドレスビット
が供給される。例えば、１ブロックのデータ数が８とす
ると、最下位ビットを含む下位の３ビットを除いた残り
のアドレスが供給される。このアドレス情報は前アドレ
スレジスタ１３１に供給されるとともに比較器１３３の
一方の入力に供給される。比較器１３３の他方の入力に
は前アドレスレジスタ１３１の出力が供給される。比較
器１３３はＭＲＱ信号１０４がアクティブロウでかつＲ
／Ｗ信号１０５がハイ（すなわち、データリードモー
ド）のときに活性化されて両入力を比較し、一致する
（すなわち、前回のアクセスによるデータと今回のアク
セスによるデータとが同一のブロック内に存在する）と
その出力をハイレベルにする。比較器１３３の出力は、
ＢＣＹ信号のディレイ回路２０１による遅延信号により
フリップフロップ２０２に取り込まれる。その反転出力
がブロック先頭信号１４として取り出される。ディレイ
回路２０１はディレイ回路２０３によってさらに遅延さ
れ、その遅延信号とＭＲＱ信号１０４のアクティブロウ
により前アドレスレジスタ１３１はバス１０２からのア
ドレス情報を取り込む。
【００１７】したがって、本アクセスサイクル識別回路
１００は図３のタイミングに従って動作する。なお、本
実施例のマイクロプロセッサ１０１はＴ１乃至Ｔ４の４
ステートで１バスサイクルを実行する。すなわち、メイ
ンメモリ３０４へのデータリードアクセスにおいてマイ
クロプロセッサはＴ１ステータの開始とともにそれぞれ
ロウレベル、ロウレベルおよびハイレベルのＢＣＹ信号
１０３、ＭＲＱ信号１０４およびＲ／Ｗ信号１０５とア
ドレス情報とを出力し始める。これら信号のレベルはＴ
１ステートのほぼ中間で確定する。確定すると、アドレ
ス比較器１３３から比較出力が発生される。両アドレス
が一致のときは実線のようにハイレベルとなり、不一致
のときは点線のようにロウレベルとなる。ディレイ回路
２０１はその後、遅延されたＢＣＹ信号を出力し、比較
出力はフリップフロップ２０２にラッチされる。その
後、ディレイ回路２０３からロウアクティブの信号が出
力され、現在のアクセスアドレス情報は前アドレスレジ
スタ１３１に取り込まれる。アドレス比較器１３３の出
力はそれによってたとえロウレベルを出力していてもハ
イレベルになるが、フリップフロップ２０２の状態はか
わらない。
１００は図３のタイミングに従って動作する。なお、本
実施例のマイクロプロセッサ１０１はＴ１乃至Ｔ４の４
ステートで１バスサイクルを実行する。すなわち、メイ
ンメモリ３０４へのデータリードアクセスにおいてマイ
クロプロセッサはＴ１ステータの開始とともにそれぞれ
ロウレベル、ロウレベルおよびハイレベルのＢＣＹ信号
１０３、ＭＲＱ信号１０４およびＲ／Ｗ信号１０５とア
ドレス情報とを出力し始める。これら信号のレベルはＴ
１ステートのほぼ中間で確定する。確定すると、アドレ
ス比較器１３３から比較出力が発生される。両アドレス
が一致のときは実線のようにハイレベルとなり、不一致
のときは点線のようにロウレベルとなる。ディレイ回路
２０１はその後、遅延されたＢＣＹ信号を出力し、比較
出力はフリップフロップ２０２にラッチされる。その
後、ディレイ回路２０３からロウアクティブの信号が出
力され、現在のアクセスアドレス情報は前アドレスレジ
スタ１３１に取り込まれる。アドレス比較器１３３の出
力はそれによってたとえロウレベルを出力していてもハ
イレベルになるが、フリップフロップ２０２の状態はか
わらない。
【００１８】図４を参照すると、キャッシュシステム３
０２は、キャッシュメモリ３０３を制御するキャッシュ
メモリコントローラ３０６と、メインメモリ３０４を制
御するメインメモリコントローラ３０５と、両コントロ
ーラからのレディ信号５０１，５０２にもとづきマイク
ロプロセッサ１０１へのデータレディ（ＲＥＡＤＹ）信
号１０６を生成するＡＮＤゲート５０３とを有する。ブ
ロック先頭信号１４は両コントローラ３０６，３０５に
供給される。キャッシュメモリコントローラ３０６から
のキャッシュヒット信号５０４、キャッシュミスヒット
信号５０５はメインメモリコントローラ３０５に供給さ
れて、プロセッサ１０１が要求するデータがキャッシュ
メモリ３０３にストアされているか否かが知られる。バ
ッファ２０３（図１）に対するＢＵＦＥＮ信号４０６は
メインメモリコントローラ３０５が出力する。 以下、
図１乃至図４さらには図５のタイミングチャートを用い
て動作につき説明する。
０２は、キャッシュメモリ３０３を制御するキャッシュ
メモリコントローラ３０６と、メインメモリ３０４を制
御するメインメモリコントローラ３０５と、両コントロ
ーラからのレディ信号５０１，５０２にもとづきマイク
ロプロセッサ１０１へのデータレディ（ＲＥＡＤＹ）信
号１０６を生成するＡＮＤゲート５０３とを有する。ブ
ロック先頭信号１４は両コントローラ３０６，３０５に
供給される。キャッシュメモリコントローラ３０６から
のキャッシュヒット信号５０４、キャッシュミスヒット
信号５０５はメインメモリコントローラ３０５に供給さ
れて、プロセッサ１０１が要求するデータがキャッシュ
メモリ３０３にストアされているか否かが知られる。バ
ッファ２０３（図１）に対するＢＵＦＥＮ信号４０６は
メインメモリコントローラ３０５が出力する。 以下、
図１乃至図４さらには図５のタイミングチャートを用い
て動作につき説明する。
【００１９】マイクロプロセッサ１０１がメインメモリ
３０４に対するデータリードバスサイクルＡを起動する
と、前述のとおりアクセスサイクル識別回路１００は同
サイクルＡでのアドレス情報とその前に実行されたアク
セスでのアドレスとを比較する。これらのアドレスが不
一致、すなわち、メインメモリ３０４の高速アクセスモ
ードとしての高速ページモードを使用できないブロック
へのアクセスであったとすると、識別回路１００はハイ
レベルのブロック先頭信号１４を発生する。これによっ
て、キャッシュメモリコントローラ３０６は活性化さ
れ、本バスサイクルＡで要求されたデータがキャッシュ
メモリ３０３に登録されているかどうか検出する。登録
されているとすると、コントローラ３０６はキャッシュ
ＨＩＴ信号５０４をアクティブハイレベルとするととも
に、キャッシュＲＥＡＤＹ信号５０１、したがってデー
タＲＥＡＤＹ信号１０６をＴ３ステートでアクティブロ
ウレベルにしながらキャッシュメモリ３０３からその要
求されたデータ３０３を読み出す。当該データはシステ
ムデータバス４０８を介してマイクロプロセッサ１０１
に転送される。
３０４に対するデータリードバスサイクルＡを起動する
と、前述のとおりアクセスサイクル識別回路１００は同
サイクルＡでのアドレス情報とその前に実行されたアク
セスでのアドレスとを比較する。これらのアドレスが不
一致、すなわち、メインメモリ３０４の高速アクセスモ
ードとしての高速ページモードを使用できないブロック
へのアクセスであったとすると、識別回路１００はハイ
レベルのブロック先頭信号１４を発生する。これによっ
て、キャッシュメモリコントローラ３０６は活性化さ
れ、本バスサイクルＡで要求されたデータがキャッシュ
メモリ３０３に登録されているかどうか検出する。登録
されているとすると、コントローラ３０６はキャッシュ
ＨＩＴ信号５０４をアクティブハイレベルとするととも
に、キャッシュＲＥＡＤＹ信号５０１、したがってデー
タＲＥＡＤＹ信号１０６をＴ３ステートでアクティブロ
ウレベルにしながらキャッシュメモリ３０３からその要
求されたデータ３０３を読み出す。当該データはシステ
ムデータバス４０８を介してマイクロプロセッサ１０１
に転送される。
【００２０】一方、メインメモリコントローラ３０５の
方では、キャッシュミスヒットに備えて、メインメモリ
３０４に対するデータリード動作を起動する。すなわ
ち、メインメモリアドレスバス４０７にロウアドレスを
出力しながらＲＡＳ信号４０１をアクティブロウにし、
その後バス４０７にカラムアドレスを出力しながらＣＡ
Ｓ信号４０２をアクティブロウにする。ＷＥ信号４０４
およびＯＥ信号はそれぞれハイ、ロウレベルにする。か
かるデータリード動作の最中にアクティブハイのキャッ
シュヒット信号５０４を受けるので、コントローラ３０
５はＢＵＦＥＮ信号４０６をハイレベルに保持しバッフ
ァ２０３を非活性化しておく。
方では、キャッシュミスヒットに備えて、メインメモリ
３０４に対するデータリード動作を起動する。すなわ
ち、メインメモリアドレスバス４０７にロウアドレスを
出力しながらＲＡＳ信号４０１をアクティブロウにし、
その後バス４０７にカラムアドレスを出力しながらＣＡ
Ｓ信号４０２をアクティブロウにする。ＷＥ信号４０４
およびＯＥ信号はそれぞれハイ、ロウレベルにする。か
かるデータリード動作の最中にアクティブハイのキャッ
シュヒット信号５０４を受けるので、コントローラ３０
５はＢＵＦＥＮ信号４０６をハイレベルに保持しバッフ
ァ２０３を非活性化しておく。
【００２１】かくして、メモリリードバスサイクルＡで
のデータがキャッシュメモリ３０３からマイクロプロセ
ッサ１０１に転送されるわけであるが、メインメモリコ
ントローラ３０５は、バスサイクルＡの次のバスサイク
ルがメインメモリであってかつサイクルＡでのデータと
同一ブロック内の他のデータがアクセスされることに備
えて、ＲＡＳ信号４０１はアクティブロウレベルのまま
に保持し、ＣＡＳ信号のみをハイレベルにリセットす
る。
のデータがキャッシュメモリ３０３からマイクロプロセ
ッサ１０１に転送されるわけであるが、メインメモリコ
ントローラ３０５は、バスサイクルＡの次のバスサイク
ルがメインメモリであってかつサイクルＡでのデータと
同一ブロック内の他のデータがアクセスされることに備
えて、ＲＡＳ信号４０１はアクティブロウレベルのまま
に保持し、ＣＡＳ信号のみをハイレベルにリセットす
る。
【００２２】マイクロプロセッサ１０１は次のメモリリ
ードバスサイクルＢを起動し、同サイクルＢでのデータ
が前のサイクルＡでのデータと同一ブロック内に存在す
るものとする。すると、アクセスサイクル識別回路１０
０は今後はロウレベルのブロック先頭信号１４を出力す
る。
ードバスサイクルＢを起動し、同サイクルＢでのデータ
が前のサイクルＡでのデータと同一ブロック内に存在す
るものとする。すると、アクセスサイクル識別回路１０
０は今後はロウレベルのブロック先頭信号１４を出力す
る。
【００２３】これによって、キャッシュコントローラ３
０６は非活性化状態となる。
０６は非活性化状態となる。
【００２４】一方、メインコントローラ３０５はロウレ
ベルの信号１４により本バスサイクルＢでのデータが前
バスサイクルＡでのデータと同一ブロック内に存在して
いることを知る。したがって、システムバス１０２を介
して供給されるアドレス情報にもとづき、かつメインメ
モリ３０４はすでに高速ページモード状態にあるので、
カラムアドレスを出力しながらＣＡＳ信号４０２をアク
ティブロウにする。勿論、ＯＥ信号４０５およびＢＵＦ
ＥＮ信号４０６もアクティブロウにする。高速ページモ
ードによりメインメモリ３０４からは目的とするデータ
が直ちに読み出されるので、キャッシュコントローラ３
０６がキャッシュメモリ３０３からデータを読み出すと
きと同様に、メインメモリＲＥＡＤＹ信号５０２、した
がってデータＲＥＡＤＹ信号１０６をバスサイクルＢの
ステートＴ３でアクティブロウにする。その結果、キャ
ッシュメモリ３０３と同一のアクセススピードでメイン
メモリ３０４から目的のデータがマイクロプロセッサ１
０１に転送される。当該データは、キャッシュコントロ
ーラ３０６は非活性状態にあるので、キャッシュメモリ
３０３には登録されない。
ベルの信号１４により本バスサイクルＢでのデータが前
バスサイクルＡでのデータと同一ブロック内に存在して
いることを知る。したがって、システムバス１０２を介
して供給されるアドレス情報にもとづき、かつメインメ
モリ３０４はすでに高速ページモード状態にあるので、
カラムアドレスを出力しながらＣＡＳ信号４０２をアク
ティブロウにする。勿論、ＯＥ信号４０５およびＢＵＦ
ＥＮ信号４０６もアクティブロウにする。高速ページモ
ードによりメインメモリ３０４からは目的とするデータ
が直ちに読み出されるので、キャッシュコントローラ３
０６がキャッシュメモリ３０３からデータを読み出すと
きと同様に、メインメモリＲＥＡＤＹ信号５０２、した
がってデータＲＥＡＤＹ信号１０６をバスサイクルＢの
ステートＴ３でアクティブロウにする。その結果、キャ
ッシュメモリ３０３と同一のアクセススピードでメイン
メモリ３０４から目的のデータがマイクロプロセッサ１
０１に転送される。当該データは、キャッシュコントロ
ーラ３０６は非活性状態にあるので、キャッシュメモリ
３０３には登録されない。
【００２５】バスサイクルＢの次のメモリリードバスサ
イクルＣでのデータも同一ブロック内にあるものとする
と、上述のとおり、高速ページモードによりメインメモ
リ３０４からマイクロプロセッサ１０１に転送される。
イクルＣでのデータも同一ブロック内にあるものとする
と、上述のとおり、高速ページモードによりメインメモ
リ３０４からマイクロプロセッサ１０１に転送される。
【００２６】次のメモリリードバスサイクルＤでのデー
タが異なるブロックにあるとすると、バスサイクルＡと
同様に、キャッシュコントローラ３０６はそのデータが
キャッシュメモリ３０２に登録されているかどうかチェ
ックする。一方、メインメモリコントローラ３０５はキ
ャッシュミスヒットに備えてロウアドレスおよびカラム
アドレスをメインメモリ３０４に供給する。キャッシュ
ミスヒットが生じたとすると、キャッシュコントローラ
３０６はミスＨＩＴ信号５０５をアクティブハイにし、
メインメモリコントローラ３０５に制御を移行する。
タが異なるブロックにあるとすると、バスサイクルＡと
同様に、キャッシュコントローラ３０６はそのデータが
キャッシュメモリ３０２に登録されているかどうかチェ
ックする。一方、メインメモリコントローラ３０５はキ
ャッシュミスヒットに備えてロウアドレスおよびカラム
アドレスをメインメモリ３０４に供給する。キャッシュ
ミスヒットが生じたとすると、キャッシュコントローラ
３０６はミスＨＩＴ信号５０５をアクティブハイにし、
メインメモリコントローラ３０５に制御を移行する。
【００２７】メインメモリコントローラ３０５では、本
データリード動作は通常の低速なアクセスであるため、
ステートＴ３ではＲＥＡＤＹ信号５０２、したがって１
０６をハイレベルに保持している。すなわち、マイクロ
プロセッサ１０１に対しウェイトステートＴＷを要求す
る。ステートＴ３中に目的とするデータが準備されるの
で、ＢＵＦＥＮ信号４０６およびＲＥＡＤＹ信号５０２
（１０６）を順次アクティブロウレベルにして、メイン
メモリ３０４からのデータをバス４０９、バッファ２０
３およびバス４０８を介してマイクロプロセッサ１０１
に転送する。
データリード動作は通常の低速なアクセスであるため、
ステートＴ３ではＲＥＡＤＹ信号５０２、したがって１
０６をハイレベルに保持している。すなわち、マイクロ
プロセッサ１０１に対しウェイトステートＴＷを要求す
る。ステートＴ３中に目的とするデータが準備されるの
で、ＢＵＦＥＮ信号４０６およびＲＥＡＤＹ信号５０２
（１０６）を順次アクティブロウレベルにして、メイン
メモリ３０４からのデータをバス４０９、バッファ２０
３およびバス４０８を介してマイクロプロセッサ１０１
に転送する。
【００２８】ブロック先頭信号１４のハイレベルでのＲ
ＥＡＤＹ信号５０２のアクティブロウにより、そのとき
のデータはキャッシュメモリ３０３に登録される。
ＥＡＤＹ信号５０２のアクティブロウにより、そのとき
のデータはキャッシュメモリ３０３に登録される。
【００２９】次のメモリリードバスサイクルＥでのデー
タが同一ブロック内に存在するので、高速ページモード
によりメインメモリ３０４から目的とするデータがマイ
クロプロセッサ１０１に転送される。
タが同一ブロック内に存在するので、高速ページモード
によりメインメモリ３０４から目的とするデータがマイ
クロプロセッサ１０１に転送される。
【００３０】このように、本実施例では、マイクロプロ
セッサ１０１のメモリリードアクセスに、メモリの同一
ブロック内の複数のデータをアクセスし再び同様なアク
セスをするという再現性に着目して、必要なデータのみ
キャッシュメモリ３０３に登録し、その他のデータはメ
インメモリの高速アクセスモードを利用してアクセスし
ているので、アクセススピードを実質的に低下させるこ
となくキャッシュメモリ３０３の利用効率を高めること
ができる。
セッサ１０１のメモリリードアクセスに、メモリの同一
ブロック内の複数のデータをアクセスし再び同様なアク
セスをするという再現性に着目して、必要なデータのみ
キャッシュメモリ３０３に登録し、その他のデータはメ
インメモリの高速アクセスモードを利用してアクセスし
ているので、アクセススピードを実質的に低下させるこ
となくキャッシュメモリ３０３の利用効率を高めること
ができる。
【００３１】上記説明はメモリリードについて行った。
メモリライトの場合は、前述のとおりアクセスサイクル
識別回路１００の出力信号１４は無効である。書き込む
べきデータはメインメモリ３０４に書き込まれるわけで
あるが、キャッシュメモリ３０３においても登録されて
いるデータのみ書き替えられる。
メモリライトの場合は、前述のとおりアクセスサイクル
識別回路１００の出力信号１４は無効である。書き込む
べきデータはメインメモリ３０４に書き込まれるわけで
あるが、キャッシュメモリ３０３においても登録されて
いるデータのみ書き替えられる。
【００３２】上記実施例において、アクセスサイクル識
別回路１００はマイクロプロセッサ１０１とともにシン
グルチップとして構成してもよい。さらにはキャッシュ
メモリ３０３およびキャッシュコントローラ３０６も上
記シンクルチップに組み入れることができる。
別回路１００はマイクロプロセッサ１０１とともにシン
グルチップとして構成してもよい。さらにはキャッシュ
メモリ３０３およびキャッシュコントローラ３０６も上
記シンクルチップに組み入れることができる。
【００３３】
【発明の効果】以上のとおり、本発明によれば、キャッ
シュメモリの高速性とメインメモリの高速アクセスモー
ドとを有効に利用しており、処理スピードの高速性を実
質おとすことなくキャッシュメモリを有効に活用するこ
とができるデータ処理装置が提供される。
シュメモリの高速性とメインメモリの高速アクセスモー
ドとを有効に利用しており、処理スピードの高速性を実
質おとすことなくキャッシュメモリを有効に活用するこ
とができるデータ処理装置が提供される。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１のアクセスサイクル識別回路を示すブロッ
ク図である。
ク図である。
【図３】図２の動作を示すタイミングチャートである。
【図４】図１のキャッシュシステムを示すブロック図で
ある。
ある。
【図５】図１の動作を示すタイミングチャートである。
Claims (2)
- 【請求項１】 高速アクセスモードを有するメインメモ
リと、このメモリに対するアクセス要求を発行するマイ
クロプロセッサと、発行されたアクセス要求のアドレス
が前回発行されたアクセス要求のアドレスに対し前記メ
インメモリの高速アクセスモードを使用し得る範囲であ
るかどうか検出し使用できるときにアクティブとなるブ
ロック先頭信号を発生する手段と、キャッシュメモリ
と、前記マイクロプロセッサからのアクセス要求に応答
して、上記ブロック先頭信号がアクティブのときは前記
メインメモリから高速アクセスモードによりデータを前
記マイクロプロセッサに転送するとともに当該データの
前記キャッシュメモリへの登録を禁止する制御手段とを
備えることを特徴とするデータ処理装置。 - 【請求項２】 高速アクセスモードを有するメインメモ
リと、このメモリに対するアクセス要求を発行するマイ
クロプロセッサと、発行されたアクセス要求のアドレス
が前回発行されたアクセス要求のアドレスに対し前記メ
インメモリの前記高速アクセスモードを使用し得る範囲
であるかどうかを検出し使用できないときにアクティブ
となるブロック先頭信号を発生する手段と、キャッシュ
メモリと、前記マイクロプロセッサからのアクセス要求
に応答して、前記ブロック先頭信号のアクティブにもと
づきキャッシュヒットのときは前記キャッシュメモリか
らデータを前記マイクロプロセッサに転送するとともに
前記メインメモリに対する高速アクセスモードを準備
し、一方キャッシュミスヒットのときは前記メインメモ
リからデータをマイクロプロセッサに転送するとともに
前記キャッシュメモリに登録しかつ前記メインメモリに
対する高速アクセスモードを準備し、前記ブロック先頭
信号のインアクティブにもとづき前記メインメモリから
高速アクセスモードによりデータを前記マイクロプロセ
ッサに転送する制御手段とを備えることを特徴とするデ
ータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03223252A JP3136681B2 (ja) | 1990-09-17 | 1991-09-04 | データ処理装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24850890 | 1990-09-17 | ||
| JP2-248508 | 1990-09-17 | ||
| JP03223252A JP3136681B2 (ja) | 1990-09-17 | 1991-09-04 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0512121A true JPH0512121A (ja) | 1993-01-22 |
| JP3136681B2 JP3136681B2 (ja) | 2001-02-19 |
Family
ID=26525357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03223252A Expired - Fee Related JP3136681B2 (ja) | 1990-09-17 | 1991-09-04 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3136681B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012503224A (ja) * | 2008-09-16 | 2012-02-02 | モサイド・テクノロジーズ・インコーポレーテッド | アクティブロウを使用するキャッシュのフィルタリング |
-
1991
- 1991-09-04 JP JP03223252A patent/JP3136681B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012503224A (ja) * | 2008-09-16 | 2012-02-02 | モサイド・テクノロジーズ・インコーポレーテッド | アクティブロウを使用するキャッシュのフィルタリング |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3136681B2 (ja) | 2001-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001107 |
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