JPH07244616A - アクセス制御方法及びアクセス装置 - Google Patents

Abstract

(57)【要約】 【目的】 エラー発生時に、他のアクセス装置またはメ
モリ装置の使用領域の破壊を防ぐとともに、プロセッサ
が待ちの状態のままハングすることを防ぐことを目的と
する。 【構成】 共通バス５と、共通バス５に接続された資源
４と、共通バス５に接続され、資源４を、共通バス５を
占有してアクセスする複数のアクセス装置とを備えたデ
ータ処理システムにおいて、共通バス５を占有して資源
４をアクセス中にエラーが発生した場合、共通バス５へ
の出力は抑止しつつ資源へのアクセスシーケンスを実行
するように構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクセス制御方法及び
アクセス装置に係り、特に共通バスを占有し、その占有
した共通バスを経由して共通資源、例えばメインメモリ
等をアクセス中、エラーが発生した時、それ以後の共通
資源のアクセス制御方法及びアクセス制御を行うアクセ
ス装置に関する。

【０００２】多くのデータ処理システムにおいて、コス
ト面から共通バスが採用され、共通バスにメインメモリ
等の共通資源及びＣＰＵ装置及びチャンネル装置等が接
続されている構成がとられている。この共通バスを経由
して共通資源をアクセス中にエラーが発生した場合、こ
のエラー情報を正確に通知するとともに、このエラーが
原因で他の装置の正常な動作に与える悪影響を最小限に
するような、信頼性（Ｒｅｌｉａｂｉｌｉｔｙ）及び可
用性（Ａｖａｉｌａｂｉｌｉｔｙ）の高いデータ処理シ
ステムが要望されている。

【０００３】

【従来の技術】図１０〜図１３は従来例の説明図であ
り、図１０はデータ処理システムの説明図、図１１はア
クセス装置の説明図、図１２は従来例１のアクセス処理
フローチャート、図１３は従来例２のアクセス処理フロ
ーチャートである。

【０００４】図中、１、２、３はアクセス装置、４は共
通資源、５は共通バス、６はバス占有要求信号、７はバ
ス占有要求信号、８はバス占有開始信号、９はバス監視
装置、１０はエラー検出信号、５１はアクセスモードバ
ス、５２はアドレスバス、５３はデータバス、２１０は
プロセッサ、２１１はメモリアクセス要求信号、２１２
はアクセス装置内のアクセスモードバス、２１３はアク
セス装置内のアドレスバス、２１４はアクセス装置内の
データバス、２２０はバッファ回路、２３０はバス占有
制御回路、２３１は通知信号、２４０はエラー保持回
路、２４１はエラー通知信号を示す。

【０００５】（１）データ処理システムの説明 図１０は従来のデータ処理システムの説明図であり、共
通資源４に共通バス５を介してアクセス装置１〜３とバ
ス監視装置９が接続されている。

【０００６】アクセス装置１〜３は、プロセッサ等によ
り構成され、この例ではアクセス装置１が最も優先順位
が高く次にアクセス装置２が高く、アクセス装置３は最
も優先順位が低くなっている。

【０００７】共通資源４は、アクセス装置１〜３により
アクセスされるメインメモリ等である。バス監視装置９
は、共通バス５の監視をしエラー検出信号の出力等を行
うものである。

【０００８】（２）従来のアクセス装置の説明 図１１は従来のアクセス装置の説明図であり、図１０の
アクセス装置２を示す。このアクセス装置２には、プロ
セッサ２１０、バッファ回路２２０、バス占有制御回路
２３０、エラー保持回路２４０が設けてある。

【０００９】バッファ回路２２０は、プロセッサ２１０
からアクセスモードバス２１２、アドレスバス２１３、
データバス２１４を介して送られてくるそれぞれのアク
セスモード信号、アドレス信号、データ信号をバッファ
リングし、所定のタイミングで共通バス５であるアクセ
スモードバス５１、アドレスバス５２、データバス５３
にそれぞれ出力するものである。

【００１０】バス占有制御回路２３０は、プロセッサ２
１０からのメモリアクセス要求信号２１１をバッファリ
ングし、所定のタイミングで共通バス占有要求信号６を
生成するとともに、他装置のバス占有要求信号７を受信
するものであり、そして、この共通バス占有要求受け付
け判定を行うとともに、要求が受け付けられたと判定し
た場合は、バス占有開始信号８を出力するものである。

【００１１】エラー保持回路２４０は、エラー検出信号
１０を受信して保持し、プロセッサ２１０にエラー通知
信号２４１を出力するものである。 （３）従来例１の説明 図１２は従来例１のアクセス処理フローチャートであ
る。図中、Ｓ２１〜Ｓ２９は各処理番号を示す。以下図
１２に基づきアクセス装置２のバス占有制御回路が行う
メモリアクセス処理を説明する。

【００１２】Ｓ２１：バス占有制御回路２３０は、プロ
セッサ２１０がメモリアクセス要求信号２１１を発生中
か、又はメモリアクセス要求がバス占有制御回路２３０
内に蓄積中（ペンディング中）かを判断する。もし、メ
モリアクセス要求信号２１１が発生中、又はバス占有制
御回路２３０内にメモリアクセス要求が蓄積中でなけれ
ば、前記メモリアクセス要求が発生又は蓄積されるまで
待つ。

【００１３】Ｓ２２：この処理では、Ｓ２１で、メモリ
アクセス要求が発生中か、又はメモリアクセス要求が蓄
積中であった場合、他のアクセス装置が共通バス（以下
単に「バス」という）を占有中であるかどうかを判断す
る。もし、他のアクセス装置がバスを占有中の場合は、
占有が終了するまで待つ。

【００１４】Ｓ２３：Ｓ２２で、他のアクセス装置がバ
ス占有中でなかった場合、バス占有要求信号６を出力す
る。 Ｓ２４：この処理では、他に自装置であるアクセス装置
２より優先順位の高いバス占有要求があるかどうかを判
断する。もし他に自装置より優先順位の高いバス占有要
求があればＳ２２に戻る。

【００１５】Ｓ２５：Ｓ２４で、他に自装置より優先順
位の高いバス占有要求がなければ、バス占有要求受け付
け判定を行う。 Ｓ２６：Ｓ２５で、バス占有要求が受け付けられたと判
定した後、バス占有開始信号８を発生する。

【００１６】Ｓ２７：Ｓ２６で、バス占有開始信号８が
発生した後、バッファ回路２２０よりアクセスモードバ
ス５１、アドレスバス５２、データバス５３にそれぞれ
アクセスモード、アドレス、データ信号等を出力する。

【００１７】Ｓ２８：この処理では、Ｓ２７で、アクセ
スモード、アドレス、データ信号等の出力後、エラー検
出信号１０を受信したかどうかを判断する。もし、エラ
ー検出信号を受信しない場合はＳ２１に戻る。

【００１８】Ｓ２９：Ｓ２８で、エラー検出信号１０を
受信した場合、エラー保持回路２４０にそのエラー情報
を保持するとともに、プロセッサ２１０に通知信号２４
１で通知し、Ｓ２１に戻る。

【００１９】（４）従来例２の説明 図１３は従来例２のアクセス処理フローチャートであ
る。図中、Ｓ２１〜Ｓ２９は各処理番号を示す。図１３
は、従来例１である図１２の処理番号Ｓ２９以降が相違
しているのでこの部分の説明をする。

【００２０】図１３の処理番号Ｓ２９では、Ｓ２８で、
エラー信号１０を受信した場合、エラー保持回路２４０
にそのエラー情報を保持するとともに、プロセッサ２１
０に通知し、以降のメモリアクセス処理を一切行わず、
メモリアクセス処理を終了していた。

【００２１】

【発明が解決しようとする課題】上記の従来のものにお
いては、次のような課題があった。 上記従来例１のアクセス処理では、エラーが発生して
も、エラー情報を保持し、プロセッサ２１０に通知する
のみで、そのプロセッサ２１０がそのエラー通知を受け
て、停止するまでは、すでにバス占有制御回路２３０に
蓄積中のメモリアクセス要求がある場合は、引き続きア
クセス処理、例えばバス占有処理、バスへのデータの出
力などを行うため、共通資源であるメインメモリの誤っ
たアドレスにデータを書き込んだりして、他のアクセス
装置の使用領域を破壊する危険性があった。

【００２２】上記従来例２のアクセス処理では、エラ
ーが発生した場合、エラー情報を保持し、プロセッサ２
１０に通知すると共に、すでにバス占有制御回路２３０
に蓄積中のメモリアクセス要求があっても、それ以降の
アクセス処理を一切行わないため、例えば、プロセッサ
２１０がリードアクセス中でリードデータが到達するま
でクロック抑止などで待ち状態にある場合、そのリード
アクセスより前のアクセスでエラーが発生した場合は以
降のアクセスは実行されなくなる。このため、プロセッ
サ２１０は待ちの状態のままとなり、ユーザに対して、
何の異常状態も通知できずダンマリ状態（ハング状態）
になる。このような状態は、装置の故障の発見を遅らせ
るため、ユーザ業務に甚だしい悪影響を与えていた。

【００２３】本発明は、このような従来の課題を解決
し、他のアクセス装置又はメモリ装置の使用領域の破壊
を防ぐとともに、プロセッサが待ちの状態のままハング
する、すなわち応答なしとなるようなことを防ぐことを
目的とする。

【００２４】

【課題を解決するための手段】図１は本発明の原理説明
図であり、図１中、図１０、図１１と同じものは、同じ
符号で示してある。また、２４２はエラー保持信号、２
６０は抑止回路を示す。

【００２５】本発明は上記の課題を解決するため、次の
ように構成した。共通バス５と、共通バス５に接続され
た共通資源４と、前記共通バス５に接続され前記共通資
源４を共通バス５を占有してアクセスする複数のアクセ
ス装置とを備えたデータ処理システムのアクセス制御方
法において、前記共通バス５を占有して共通資源４をア
クセス中にエラーが発生した場合、前記共通バス５への
出力は抑止回路２６０で抑止しつつ、バス占有制御回路
により共通資源４へのアクセスシーケンスを実行するよ
うに構成した。

【００２６】

【作用】上記構成に基づく本発明の作用を、図１に基づ
いて説明する。アクセス装置２が共通バス５を占有及び
経由して共通資源４をアクセス中にエラーが発生した場
合、以後のアクセス要求があっても共通バス５への出力
を抑止回路２６０で抑止しつつ、プロセッサ２１０に対
しては、アクセス要求が受け付けられたのと同様の動作
を行うようにする。

【００２７】以上のようにして、エラー発生時に他のア
クセス装置又はメモリ装置に悪影響を及ぼすことを防ぐ
ことができ、またプロセッサ２１０が待ち状態のままハ
ングするようなことを防ぐことができる。

【００２８】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図９は、本発明の実施例を示した図であ
り、図２〜図６中、図１、図１０、図１１と同じもの
は、同じ符号で示してある。また、２３２は要求受け付
け判定回路、２５０は第１の抑止回路、２６０は第２の
抑止回路、２７０は第３の抑止回路、ＪＫ１はＪＫタイ
プのフリップフロップ（ＦＦ）、Ｄ１〜Ｄ３はＤタイプ
のフリップフロップ（ＦＦ）、Ｇ１〜Ｇ３、Ｇ５〜Ｇ１
０はアンドゲート、Ｇ４はオアゲート、ＴＲＶは双方向
トライステートバッファ（トランシーバ）、ＡＤＶはア
ドレスバスドライバ、ＡＭＤＶはアクセスモードバスド
ライバ、ＤＩＲは方向指示信号、ＷＤＢＦはライトデー
タバッファ、ＡＢＦはアドレスバッファ、ＡＭＢＦはア
クセスモードバッファ、ＲＤＢＦはリードデータバッフ
ァ、ＳＴ２はバス占有開始信号８の次のタイミング信
号、ＳＴ３はＳＴ２の次のタイミング信号、ＲＱＢＦは
メモリアクセス要求バッファを示す。なお、ＪＫ１、Ｄ
１〜Ｄ３の同期クロックは図示せず、またアンドゲート
の「白丸」の記号は論理反転を示す。

【００２９】（１）アクセス装置の説明 図２、図３はアクセス装置の説明図である。なお、本発
明の前提となるデータ処理システムの構成は、図１０の
従来例と同じであるので説明を省略してある。

【００３０】図２の実施例において、アクセス装置２に
は、プロセッサ２１０、バッファ回路２２０、バス占有
制御回路２３０、エラー保持回路２４０、第１の抑止回
路２５０、第２の抑止回路２６０が設けてある。そし
て、バス占有制御回路２３０には、要求受け付け判定回
路２３２が設けてある。

【００３１】上記各部の機能等は、次の通りである。バ
ッファ回路２２０は、プロセッサ２１０からアクセスモ
ードバス２１２、アドレスバス２１３、データバス２１
４を介して送られてくるそれぞれのアクセスモード信
号、アドレス信号、データ信号をバッファリングし、所
定のタイミングで共通バス５であるアクセスモードバス
５１、アドレスバス５２、データバス５３にそれぞれ出
力するものである。

【００３２】バス占有制御回路２３０は、プロセッサ２
１０からのメモリアクセス要求信号２１１をバッファリ
ングし、所定のタイミングでバス占有要求信号６を生成
するとともに、他の装置のバス占有要求信号７を受信す
るものであり、そして、要求受け付け判定回路２３２で
バス占有要求受け付け判定を行うとともに、要求が受け
付けられたと判定した場合は、バス占有開始信号８を出
力するものである。なお通知信号２３１は、メモリアク
セスの完了をプロセッサ２１０に伝えるものである。

【００３３】エラー保持回路２４０は、エラー検出信号
１０を受信して保持し、プロセッサ２１０にエラー通知
信号２４１を出力するとともに、エラー保持信号２４２
を出力するものである。

【００３４】第１の抑止回路２５０は、エラー保持信号
２４２が出力されている時に、バス占有開始信号８を抑
止するものである。第２の抑止回路２６０は、エラー保
持信号２４２が出力されている時に、アクセスモードバ
ス５１、アドレスバス５２、データバス５３にバッファ
回路２２０から出力されるのを抑止するものである。

【００３５】図３は第３の抑止回路を設けたアクセス装
置説明図である。図３の実施例は、図２に第３の抑止回
路２７０を設けたものである。第３の抑止回路２７０
は、エラー保持信号２４２が出力されている時に、バス
占有要求信号６を抑止するものである。他の機能等は図
２と同じである。

【００３６】（２）アクセス装置の詳細説明 図４はアクセス装置の詳細説明図である。以下図４に基
づいてアクセス装置を説明する。

【００３７】バッファ回路２２０には、ライトデータバ
ッファＷＤＢＦ、リードデータバッファＲＤＢＦ、アド
レスバッファＡＢＦ、アクセスモードバッファＡＭＢＦ
が設けてある。

【００３８】ライトデータバッファＷＤＢＦは、プロセ
ッサ２１０からのライトデータを一時バッファリングし
ておくためのものであり、先に書き込んだデータを先に
出す方式（以下「ＦＩＦＯ」という）で構成されている
ものである。

【００３９】リードデータバッファＲＤＢＦは、メイン
メモリから読み出したデータをプロセッサ２１０へ入力
するために一時保持しておくためのものである。アドレ
スバッファＡＢＦは、プロセッサ２１０からのアドレス
を一時バッファリングしておくためのものであり、ＦＩ
ＦＯで構成されているものである。

【００４０】アクセスモードバッファＡＭＢＦは、プロ
セッサ２１０からのアクセスモードを一時バッファリン
グしておくためのものであり、ＦＩＦＯで構成されてい
るものである。

【００４１】エラー保持回路２４０には、ＪＫタイプの
フリップフロップ（以下「ＦＦ」という）ＪＫ１とオア
ゲートＧ４が設けてある。ＪＫタイプＦＦであるＪＫ１
は、例えばアクセスモードパリティエラーＡＭＰＥがエ
ラー検出信号１０としてＪ入力に入力され、再起動やリ
トライのためクリア指示ＣＬＣＭがＫ入力に入力され、
エラー保持信号２４２であるアドレスモードパリティエ
ラー保持信号ＡＭＰＥＳＴＳがＱ出力として出力される
ものである。

【００４２】オアゲートＧ４は、アクセスモードパリテ
ィエラー保持信号ＡＭＰＥＳＴＳと例えばリード時のパ
リティエラー等の他装置への影響の少ない他のエラー信
号との論理和を、プロセッサ２１０への通知信号２４１
として出力するものである。

【００４３】第２の抑止回路２６０には、アンドゲート
Ｇ１、Ｇ２、Ｇ３、双方向トライステートバッファＴＲ
Ｖ、トライステートバッファＡＤＶ、ＡＭＤＶが設けて
ある。アンドゲートＧ１、Ｇ２は双方向トライステート
バッファＴＲＶのイネーブルを抑止するものである。ア
ンドゲートＧ３は、トライステートバッファＡＤＶ、Ａ
ＭＤＶのイネーブルを抑止するものである。

【００４４】双方向トライステートバッファＴＲＶは、
方向指示信号ＤＩＲが「１」の時バッファ２２０からデ
ータバス５３に出力し、逆に方向指示信号ＤＩＲが
「０」の時データバス５３からバッファ２２０へデータ
が入力されるものである。

【００４５】トライステートバッファＡＤＶは、アドレ
スバス５２のドライバである。トライステートバッファ
ＡＭＤＶは、アクセスモードバス５１のドライバであ
る。次にアクセス装置２がメモリアクセス中、アクセス
モード例えばリード、ライト、ブロックリードなどのア
クセスモードに対するパリティエラーがバス監視装置９
により検出された場合について説明する。まず、アクセ
スモードパリティエラー信号ＡＭＰＥ（エラー検出信号
１０）が、ＪＫタイプＦＦであるＪＫ１のＪ入力に入力
され、保持される。このアクセスモードのエラーはリー
ド、ライト、ブロックリードなどのアクセス種別が誤っ
ていることを示している。これは、他のエラーと異な
り、特に重大なエラーである。

【００４６】そのため、ＪＫタイプＦＦであるＪＫ１の
Ｑ出力となるアクセスモードパリティエラー保持信号Ａ
ＭＰＥＳＴＳ（２４２）がオンの時には、アンドゲート
Ｇ１、Ｇ２により、双方向トライステートバッファＴＲ
Ｖのイネーブルを抑止し、以後のデータがデータバス５
３に出力されるのを抑止する。

【００４７】さらに、上記アクセスモードパリティエラ
ー保持信号ＡＭＰＥＳＴＳがオンの時には、アドレスバ
スドライバであるトライステートバッファＡＤＶとアク
セスモードバスドライバであるトライステートバッファ
ＡＭＤＶにもアンドゲートＧ３によりそのイネーブルを
抑止し、以後のアドレスとアクセスモードがアドレスバ
ス５２とアクセスモードバス５１に出力されるのを抑止
する。

【００４８】（３）バス占有制御回路の説明 図５はバス占有制御回路の説明図である。バス占有制御
回路２３０には、メモリアクセス要求バッファＲＱＢ
Ｆ、ＤタイプＦＦであるＤ２、Ｄ３、要求受け付け判定
回路２３２が設けてあり、要求受け付け判定回路２３２
にはアンドゲートＧ５とＤタイプＦＦであるＤ１が設け
てある。

【００４９】メモリアクセス要求バッファＲＱＢＦは、
プロセッサ２１０からのメモリアクセス要求を一時バッ
ファリングしておくためのものであり、ＦＩＦＯで構成
されているものである。アンドゲートＧ５は、他の優先
順位の高いバス占有要求信号７である要求信号ＲＥＱ１
と自己のバス占有要求信号６である要求信号ＲＥＱ２が
入力され、ＤタイプＦＦであるＤ１に出力するものであ
る。

【００５０】ＤタイプＦＦであるＤ１は、アンドゲート
Ｇ６とＤタイプＦＦであるＤ２に出力するものである。
ＤタイプＦＦであるＤ２は、バス占有開始信号８（ＢＵ
ＳＳＴ１）の次のタイミング信号ＳＴ２を出力するもの
である。ＤタイプＦＦであるＤ３は、タイミング信号Ｓ
Ｔ２の次のタイミング信号（通知信号２３１となる）を
出力するものである。

【００５１】第１の抑止回路２５０には、アンドゲート
Ｇ６が設けてあり、このアンドゲートＧ６はバス占有開
始信号８（ＢＵＳＳＴ１）を抑止するものである。次
に、アクセス装置２が、メモリアクセス中、アクセスモ
ードパリティエラーがバス監視装置９により検出された
場合について説明する。

【００５２】まず、アクセスモードパリティエラー保持
信号ＡＭＰＥ（エラー保持信号１０）がアンドゲートＧ
６に入力され、以後のバス占有開始信号８（ＢＵＳＳＴ
１）がアクセス装置２から出力されるのを防止する。

【００５３】一方、要求受け付け判定回路２３２内のア
ンドゲートＧ５とＤタイプＦＦであるＤ１では、他の優
先度の高いバス占有要求信号７（ＲＥＱ１）がオフの
時、通常（エラーのない時）通り、自己のバス占有要求
信号６（ＲＥＱ２）を受け付ける。

【００５４】このＤタイプＦＦであるＤ１の出力で、Ｄ
タイプＦＦであるＤ２とＤ３からタイミング信号ＳＴ
２、ＳＴ３をつくり、これをアクセスシーケンスのタイ
ミング信号として、通常通り、メモリアクセス完了の応
答信号である通知信号２３１（ＳＴ３と同じになる）を
プロセッサに返す。

【００５５】このように、重大なエラーが発生した時
に、プロセッサ２１０に対しては、アクセス要求が受け
付けられたのと同様の動作を行うことにより、通常通り
応答信号を返すことになる。このため例えばバッファ回
路２２０内に転送待ちのデータがある等のためプロセッ
サが待ち状態のままハングする（応答なし）ようなこと
を防ぐことができる。

【００５６】（４）第３の抑止回路の説明 図６は第３の抑止回路の説明図である。。図６（Ａ）
は、自己のバス占有要求信号ＲＥＱ２（６）に第３の抑
止回路２７０を設けたものである。この抑止回路２７０
には、アンドゲートＧ９が設けてある。

【００５７】図６（Ａ）で、アクセスモードパリティエ
ラー保持信号ＡＭＰＥＳＴＳ（２４２）が出力された
時、アンドゲートＧ９により自己（アクセス装置２）の
バス占有要求信号ＲＥＱ２（６）も外部に出力されるの
を抑えている。

【００５８】このように、バス占有要求信号ＲＥＱ２
（６）の出力を抑止しながら、プロセッサ２１０に対し
ては図５の場合と同様にバス占有要求が受け付けられた
のと同様の動作を行うことができる。これにより、自己
より優先順位の低い装置へバスを使わせることも可能と
なる。

【００５９】図６（Ｂ）は、図６（Ａ）にアンドゲート
Ｇ１０を設けたものである。図６（Ｂ）で、アクセスモ
ードパリティエラー保持信号ＡＭＰＥＳＴＳ（２４２）
が出力された時、アンドゲートＧ１０により、他のバス
占有要求信号ＲＥＱ１（７）の有無にかかわらず、自己
のバス占有要求信号ＲＥＱ２（６）は常に受け付けられ
るようになっている。

【００６０】このように、他のアクセス装置のバス占有
要求の有無に関係なく、速やかにメモリアクセス要求バ
ッファＲＱＢＦ等に溜まっているバス占有要求を受け付
けられたのと同様の動作（シーケンス）を行うことがで
きる。このため、エラー状態の表示などの次のエラー処
理動作への移行を早く行うことができる。

【００６１】（５）アクセス処理の説明 図７〜図９はアクセス処理フローチャートである。図
中、Ｓ１〜Ｓ１５は各処理番号を示す。図７はアクセス
処理フローチャート１であり、以下図７に基づいて、バ
ス占有制御回路が行うメモリアクセス処理を説明する。

【００６２】Ｓ１：この処理では、エラー保持回路２４
０にエラー信号が保持中かどうかを判断する。 Ｓ２：この処理では、Ｓ１で、エラー信号が保持中でな
かった場合、プロセッサ２１０がメモリアクセス要求信
号２１１を発生中か、または、バス占有制御回路２３０
内にメモリアクセス要求が蓄積中かを判断する。もし、
メモリアクセス要求信号２１１が発生中またはバス占有
制御回路２３０内にメモリアクセス要求が蓄積中でなけ
れば、前記メモリアクセス要求が発生または蓄積される
まで待つ。

【００６３】Ｓ３：この処理では、Ｓ１で、エラー信号
が保持中の場合、プロセッサ２１０がメモリアクセス要
求信号２１１を発生中か、または、メモリアクセス要求
がバス占有制御回路２３０内に蓄積中かを判断する。も
し、メモリアクセス要求信号２１１が発生中またはバス
占有制御回路２３０内にメモリアクセス要求が蓄積中で
なければ、このメモリアクセス処理を終了する。

【００６４】Ｓ４：この処理では、Ｓ２及びＳ３で、メ
モリアクセス要求が発生中かまたはメモリアクセス要求
が蓄積中の場合、他のアクセス装置がバスを占有中であ
るかどうかを判断する。もし他のアクセス装置がバスを
占有中の場合は、その占有が終了するまで待つ。

【００６５】Ｓ６：Ｓ４で、他のアクセス装置がバス占
有中でなかった場合、バス占有要求信号６を出力する。 Ｓ７：この処理では、他に自装置であるアクセス装置２
より優先順位の高いバス占有要求があるかどうかを判断
する。もし、他に自装置より優先順位の高いバス占有要
求があればＳ４に戻る。

【００６６】Ｓ８：Ｓ７で、他に自装置より優先順位の
高い要求がなければ、バス占有要求受け付け判定を行
う。 Ｓ９：この処理では、Ｓ８で、バス占有要求が受け付け
られたと判定した後、エラー保持回路２４０にエラー信
号が保持中かどうかを判断する。

【００６７】Ｓ１０：Ｓ９で、エラー保持回路２４０に
エラー信号が保持中でない場合、バス占有開始信号８を
発生する。 Ｓ１１：Ｓ１０で、バス占有開始信号８が発生した後、
バッファ回路２２０よりアクセスモードバス５１、アド
レスバス５２、データバス５３にそれぞれアクセスモー
ド、アドレス、データ信号等を出力する。

【００６８】Ｓ１２：この処理では、Ｓ１１で、アクセ
スモード、アドレス、データ信号等の出力後、エラー検
出信号１０を受信したかどうかを判断する。もし、エラ
ー検出信号１０を受信しなかった場合はＳ１に戻る。

【００６９】Ｓ１３：Ｓ１２で、エラー検出信号１０を
受信した場合、エラー保持回路２４０にそのエラー情報
を保持するとともに、プロセッサ２１０にエラー通知信
号２４１で通知し、Ｓ１に戻る。

【００７０】Ｓ１４：Ｓ９で、エラー保持回路２４０に
エラー信号が保持中の場合、第１の抑止回路２５０でバ
ス占有開始信号８の出力を抑止し、バス占有開始のシー
ケンスのみ進ませる。

【００７１】Ｓ１５：Ｓ１４で、バス占有開始信号８の
出力を抑止した後、第２の抑止回路２６０でアクセスモ
ード、アドレス、データ信号などがそれぞれアクセスモ
ードバス５１、アドレスバス５２、データバス５３に出
力されるのを抑止し、アクセスシーケンスのみ進ませて
Ｓ１に戻る。

【００７２】図８はアクセス処理フローチャート２であ
る。図８は、図７の処理番号Ｓ４とＳ６の間に処理番号
Ｓ５を設けた点で相違するものである。この処理番号Ｓ
５は、図７のＳ４で他のアクセス装置がバス占有中でな
かった場合、エラー保持回路２４０にエラー信号が保持
中かどうかを判断するものである。そして、もしこのエ
ラー保持回路２４０にエラー信号が保持中であれば、処
理番号Ｓ６のバス占有要求信号６を出力しないように、
処理番号Ｓ７に移行するものである。

【００７３】なお、この他の処理は、図７のものと同様
であるので説明を省略する。この図８の処理では、エラ
ー発生の場合、自己より優先順位の低い装置へバスを使
わせることが可能となる。

【００７４】図９はアクセス処理フローチャート３であ
る。図９は、図８の処理番号Ｓ３で、プロセッサ２１０
がメモリアクセス要求信号２１１を発生中か、または、
メモリアクセス要求がバス占有制御回路２３０に蓄積中
の場合、他のアクセス装置がバス占有中かまたは、他に
自装置より優先順位の高いバス占有要求があるかどうか
にかかわらず処理番号Ｓ８に移行するものである。

【００７５】なお、この他の処理は、図８のものと同様
である。この図９のような処理を行うことによりエラー
発生の場合、処理番号Ｓ１４、Ｓ１５に早く移行するこ
とができエラー状態の表示などの次のエラー処理動作へ
の移行を早く行うことができる。

【００７６】

【発明の効果】以上説明したように、本発明によれば次
のような効果がある。アクセスモードパリティエラーの
ような重大なエラーが発生した時に、他のアクセス装置
またはメモリ装置に悪影響を及ぼすことを防ぐことがで
きると同時に、プロセッサに対しては、バス占有要求が
受け付けられたと同様の動作を行うことにより、プロセ
ッサが待ち状態のままハングすることを防ぐことができ
る。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】実施例におけるアクセス装置説明図である。

【図３】第３の抑止回路を設けたアクセス装置説明図で
ある。

【図４】アクセス装置の詳細説明図である。

【図５】バス占有制御回路の説明図である。

【図６】第３の抑止回路の説明図である。

【図７】アクセス処理フローチャート１

【図８】アクセス処理フローチャート２

【図９】アクセス処理フローチャート３

【図１０】従来のデータ処理システムの説明図である。

【図１１】従来のアクセス装置の説明図である。

【図１２】従来例１のアクセス処理フローチャート

【図１３】従来例２のアクセス処理フローチャート

【符号の説明】

２ アクセス装置 ４ 共通資源 ５ 共通バス ６ バス占有要求信号 ７ バス占有要求信号 ８ バス占有開始信号 １０ エラー検出信号 ２１０ プロセッサ ２１１ メモリアクセス要求信号 ２２０ バッファ回路 ２３０ バス占有制御回路 ２３１ 通知信号 ２４０ エラー保持回路 ２４１ エラー通知信号 ２４２ エラー保持信号 ２６０ 抑止回路

フロントページの続き (72)発明者 桜井 康智 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小田原 孝一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野中 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 共通バス（５）と、 前記共通バス（５）に接続された資源（４）と、 前記共通バス（５）に接続され、前記資源（４）を、前
   記共通バス（５）を占有してアクセスする複数のアクセ
   ス装置とを備えたデータ処理システムにおいて、 前記共通バス（５）を占有して前記資源（４）をアクセ
   ス中にエラーが発生した場合、 前記共通バス（５）への出力は抑止しつつ前記資源
   （４）へのアクセスシーケンスを実行することを特徴と
   するアクセス制御方法。
2. 【請求項２】 共通バス（５）と、 前記共通バス（５）に接続された資源（４）と、 前記共通バス（５）に接続され、前記資源（４）を、前
   記共通バス（５）を占有してアクセスする複数のアクセ
   ス装置とを備えたデータ処理システムにおいて、 前記共通バス（５）を占有して前記資源（４）をアクセ
   ス中にエラーが発生した場合、 前記資源（４）をアクセス中のアクセス装置（２）は、
   以後の前記資源（４）をアクセスするための前記共通バ
   ス（５）へのバス占有要求の出力を抑止するとともに、 前記共通バス（５）への出力は抑止しつつ前記資源
   （４）へのアクセスシーケンスを実行することを特徴と
   するアクセス制御方法。
3. 【請求項３】 共通バス（５）のバス占有要求を行うバ
   ス占有制御手段（２３０）と、 エラーを検出、保持するエラー保持手段（２４０）と、 アクセス要求を発生するプロセッサ（２１０）とを備え
   たアクセス装置（２）において、 前記アクセス装置（２）が前記共通バス（５）を占有及
   び経由して資源（４）をアクセス中に前記エラー保持手
   段（２４０）にエラー情報が保持されている場合、 以後の前記資源（４）をアクセスするための前記共通バ
   ス（５）への出力を抑止するための抑止手段（２６０）
   とを設けたことを特徴とするアクセス装置。
4. 【請求項４】 前記エラー保持手段（２４０）にエラー
   情報が保持されている場合、 前記バス占有制御手段（２３０）により、前記資源
   （４）へのアクセスシーケンスを実行することを特徴と
   した請求項３記載のアクセス装置。
5. 【請求項５】 前記エラー保持手段（２４０）にエラー
   情報が保持されている場合、 前記バス占有制御手段（２３０）により、前記資源
   （４）へのアクセスシーケンスを実行して前記プロセッ
   サ（２１０）へ通知信号（２３１）を送出することを特
   徴とした請求項４記載のアクセス装置。