JPH11274501A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11274501A JPH11274501A JP10072081A JP7208198A JPH11274501A JP H11274501 A JPH11274501 A JP H11274501A JP 10072081 A JP10072081 A JP 10072081A JP 7208198 A JP7208198 A JP 7208198A JP H11274501 A JPH11274501 A JP H11274501A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 絶縁用トレンチにより囲まれた島状の論理素
子形成領域内に論理回路用トランジスタを形成する場合
に、その製造過程で論理素子形成領域に発生する結晶欠
陥を低減すること。 【解決手段】 ＳＯＩ構造とされた単結晶シリコン層１
４には、枠状をなす絶縁用トレンチ１５群によって互い
に分離された状態の島状の論理素子形成領域１６及び複
数個の電力用素子形成領域１７が形成される。各電力用
素子形成領域１７には、Ｎチャネル型ＬＤＭＯＳ及びＰ
チャネル型ＬＤＭＯＳが電力用半導体素子としてそれぞ
れ形成される。論理素子形成領域１６は、絶縁用トレン
チ１５と接する周辺部領域を含んた状態の枠状のＮウェ
ル２７が形成されると共に、そのＮウェル２７により囲
まれた状態のＰウェル２８が形成されたもので、それら
Ｎウェル２７及びＰウェル２８中に、論理回路用のＣＭ
ＯＳトランジスタが形成される。
子形成領域内に論理回路用トランジスタを形成する場合
に、その製造過程で論理素子形成領域に発生する結晶欠
陥を低減すること。 【解決手段】 ＳＯＩ構造とされた単結晶シリコン層１
４には、枠状をなす絶縁用トレンチ１５群によって互い
に分離された状態の島状の論理素子形成領域１６及び複
数個の電力用素子形成領域１７が形成される。各電力用
素子形成領域１７には、Ｎチャネル型ＬＤＭＯＳ及びＰ
チャネル型ＬＤＭＯＳが電力用半導体素子としてそれぞ
れ形成される。論理素子形成領域１６は、絶縁用トレン
チ１５と接する周辺部領域を含んた状態の枠状のＮウェ
ル２７が形成されると共に、そのＮウェル２７により囲
まれた状態のＰウェル２８が形成されたもので、それら
Ｎウェル２７及びＰウェル２８中に、論理回路用のＣＭ
ＯＳトランジスタが形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に絶
縁用トレンチによって囲まれた状態の島状の論理素子形
成領域を設けて成る半導体装置に関する。
縁用トレンチによって囲まれた状態の島状の論理素子形
成領域を設けて成る半導体装置に関する。
【０００２】
【従来の技術】自動車用のフラットパネルディスプレイ
に使用されるＥＬディスプレイ或いはプラズマディスプ
レイなどの駆動には、制御用ＩＣと電力用半導体素子を
１チップ上に搭載したモノリシックパワーＩＣ（所謂イ
ンテリジェントパワーＩＣ）を利用することが行われて
いる。このようなパワーＩＣにおいては、半導体基板上
に絶縁用トレンチにより囲まれた状態の複数の島状領域
を設けて、各島状領域のそれぞれに制御用ＩＣを構成す
る論理回路素子と負荷制御用の電力用半導体素子（例え
ばパワーＭＯＳＦＥＴ）とを形成することが行われてい
る。
に使用されるＥＬディスプレイ或いはプラズマディスプ
レイなどの駆動には、制御用ＩＣと電力用半導体素子を
１チップ上に搭載したモノリシックパワーＩＣ（所謂イ
ンテリジェントパワーＩＣ）を利用することが行われて
いる。このようなパワーＩＣにおいては、半導体基板上
に絶縁用トレンチにより囲まれた状態の複数の島状領域
を設けて、各島状領域のそれぞれに制御用ＩＣを構成す
る論理回路素子と負荷制御用の電力用半導体素子（例え
ばパワーＭＯＳＦＥＴ）とを形成することが行われてい
る。
【０００３】図６には上記のようなパワーＩＣに形成さ
れる論理回路素子部分の基本的な平面レイアウト例の概
略が示されている。この図６において、枠状の絶縁用ト
レンチ１に囲まれた論理素子形成領域２は、Ｐウェル３
内にＮウェル４を配置した構造となっており、それらＰ
ウェル３及びＮウェル４にＣＭＯＳトランジスタなどの
ような論理回路用トランジスタが形成される。尚、図６
の例では、論理素子形成領域２の幅寸法Ｗは１００μｍ
前後に設定されている。
れる論理回路素子部分の基本的な平面レイアウト例の概
略が示されている。この図６において、枠状の絶縁用ト
レンチ１に囲まれた論理素子形成領域２は、Ｐウェル３
内にＮウェル４を配置した構造となっており、それらＰ
ウェル３及びＮウェル４にＣＭＯＳトランジスタなどの
ような論理回路用トランジスタが形成される。尚、図６
の例では、論理素子形成領域２の幅寸法Ｗは１００μｍ
前後に設定されている。
【０００４】
【発明が解決しようとする課題】モノリシックパワーＩ
Ｃの製造プロセスにおいては、素子分離用のＬＯＣＯＳ
酸化膜を形成するための熱処理を含む種々の熱処理など
が行われるものであるが、図６のようにＰウェル３が絶
縁用トレンチ１と接している構成では、その接合部分
で、上記のような熱処理に伴い応力の歪みが発生するた
め、このような歪みに起因して、Ｐウェル３における絶
縁用トレンチ１との境界部分（図６中に破線帯で示す部
分）に、最大で２０〜２５μｍ程度の幅に達する結晶欠
陥が発生する場合があり、これにより論理回路用トラン
ジスタの接合リークが増大するという問題点が発生して
いることが判明した。
Ｃの製造プロセスにおいては、素子分離用のＬＯＣＯＳ
酸化膜を形成するための熱処理を含む種々の熱処理など
が行われるものであるが、図６のようにＰウェル３が絶
縁用トレンチ１と接している構成では、その接合部分
で、上記のような熱処理に伴い応力の歪みが発生するた
め、このような歪みに起因して、Ｐウェル３における絶
縁用トレンチ１との境界部分（図６中に破線帯で示す部
分）に、最大で２０〜２５μｍ程度の幅に達する結晶欠
陥が発生する場合があり、これにより論理回路用トラン
ジスタの接合リークが増大するという問題点が発生して
いることが判明した。
【０００５】本発明は上記事情に鑑みてなされたもので
あり、その目的は、絶縁用トレンチにより囲まれた島状
の論理素子形成領域内に論理回路用トランジスタを形成
する場合に、その製造過程で論理素子形成領域に発生す
る結晶欠陥を低減できるようになる半導体装置を提供す
ることにある。
あり、その目的は、絶縁用トレンチにより囲まれた島状
の論理素子形成領域内に論理回路用トランジスタを形成
する場合に、その製造過程で論理素子形成領域に発生す
る結晶欠陥を低減できるようになる半導体装置を提供す
ることにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載したような手段を採用できる。この手
段は、論理素子形成領域（１６）の少なくとも表面側に
絶縁用トレンチ（１５）と接する周辺部領域を含んで成
る枠状のＮ型不純物拡散領域（２７）を形成した構成に
特徴を有する。この場合、一般的に、単結晶半導体にお
いて、Ｎ型不純物を拡散した領域はＰ型不純物を拡散し
た領域に比べて応力の歪みに起因した結晶欠陥が少ない
ことが知られており、従って、上記のように絶縁用トレ
ンチ（１５）と接する部分にＮ型不純物拡散領域（２
７）を形成した構成によれば、半導体装置の製造過程に
おいて論理素子形成領域（１６）に発生する結晶欠陥を
低減できるようになる。このため、Ｎ型不純物拡散領域
（２７）により囲まれた状態のＰウェル（２８）に形成
される論理回路用トランジスタ（２６）での接合リーク
が抑制されるようになって、論理回路の特性低下を未然
に防止できるようになる。 請求項２に記載した手段の
ように、Ｐウェル（２８）及びＮ型不純物拡散領域（２
７）の双方に論理回路用トランジスタ（２６）を形成す
る構成とした場合には、相補形の論理回路用トランジス
タ（２６）の形成を容易に行い得るようになるなど、応
用範囲を拡大できる。
に請求項１に記載したような手段を採用できる。この手
段は、論理素子形成領域（１６）の少なくとも表面側に
絶縁用トレンチ（１５）と接する周辺部領域を含んで成
る枠状のＮ型不純物拡散領域（２７）を形成した構成に
特徴を有する。この場合、一般的に、単結晶半導体にお
いて、Ｎ型不純物を拡散した領域はＰ型不純物を拡散し
た領域に比べて応力の歪みに起因した結晶欠陥が少ない
ことが知られており、従って、上記のように絶縁用トレ
ンチ（１５）と接する部分にＮ型不純物拡散領域（２
７）を形成した構成によれば、半導体装置の製造過程に
おいて論理素子形成領域（１６）に発生する結晶欠陥を
低減できるようになる。このため、Ｎ型不純物拡散領域
（２７）により囲まれた状態のＰウェル（２８）に形成
される論理回路用トランジスタ（２６）での接合リーク
が抑制されるようになって、論理回路の特性低下を未然
に防止できるようになる。 請求項２に記載した手段の
ように、Ｐウェル（２８）及びＮ型不純物拡散領域（２
７）の双方に論理回路用トランジスタ（２６）を形成す
る構成とした場合には、相補形の論理回路用トランジス
タ（２６）の形成を容易に行い得るようになるなど、応
用範囲を拡大できる。
【０００７】請求項３記載の手段のように、半導体基板
（１１）上に論理素子形成領域（１６）及び電力用素子
形成領域（１７）を設けて、各素子形成領域（１６、１
７）に論理回路用トランジスタ（２６）及び電力用半導
体素子（２０、２１）を形成する際に、論理素子形成領
域（１６）側のＮ型不純物拡散層（２７）の深さと電力
用素子形成領域（１７）側に形成される電力用半導体素
子（２０、２１）のためのＮウェル（２２、２５）の深
さとを同一に設定した場合には、上記Ｎ型不純物拡散層
（２７）及びＮウェル（２２、２５）を同一のマスクを
利用した１回の工程で形成できるようになるから、その
製造工程を簡略化できるようになる。
（１１）上に論理素子形成領域（１６）及び電力用素子
形成領域（１７）を設けて、各素子形成領域（１６、１
７）に論理回路用トランジスタ（２６）及び電力用半導
体素子（２０、２１）を形成する際に、論理素子形成領
域（１６）側のＮ型不純物拡散層（２７）の深さと電力
用素子形成領域（１７）側に形成される電力用半導体素
子（２０、２１）のためのＮウェル（２２、２５）の深
さとを同一に設定した場合には、上記Ｎ型不純物拡散層
（２７）及びＮウェル（２２、２５）を同一のマスクを
利用した１回の工程で形成できるようになるから、その
製造工程を簡略化できるようになる。
【０００８】請求項４記載の手段のように、半導体基板
（１１）上に論理素子形成領域（１６）及び電力用素子
形成領域（１７）を設けて、各素子形成領域（１６、１
７）に論理回路用トランジスタ（２６）及び電力用半導
体素子（２０、２１）を形成する際に、論理素子形成領
域（１６）側のＰウェル（２８）の深さと電力用素子形
成領域（１７）側に形成される電力用半導体素子（２
０、２１）のためのＰウェル（２３、２４）の深さとを
同一に設定した場合には、上記各Ｐウェル（２３、２
４、２８）を同一のマスクを利用した１回の工程で形成
できるようになるから、その製造工程を簡略化できるよ
うになる。
（１１）上に論理素子形成領域（１６）及び電力用素子
形成領域（１７）を設けて、各素子形成領域（１６、１
７）に論理回路用トランジスタ（２６）及び電力用半導
体素子（２０、２１）を形成する際に、論理素子形成領
域（１６）側のＰウェル（２８）の深さと電力用素子形
成領域（１７）側に形成される電力用半導体素子（２
０、２１）のためのＰウェル（２３、２４）の深さとを
同一に設定した場合には、上記各Ｐウェル（２３、２
４、２８）を同一のマスクを利用した１回の工程で形成
できるようになるから、その製造工程を簡略化できるよ
うになる。
【０００９】
【発明の実施の形態】以下、本発明の一実施例について
図１ないし図５を参照しながら説明する。図１には、制
御用ＩＣ及び電力用半導体素子を１チップ上に搭載した
モノリシックパワーＩＣの基本構造の平面レイアウトが
示され、図２には同基本構造の概略的な断面構造が模式
的に示され、さらに、図３には完成状態でのモノリシッ
クパワーＩＣの断面構造が模式的に示されている。
図１ないし図５を参照しながら説明する。図１には、制
御用ＩＣ及び電力用半導体素子を１チップ上に搭載した
モノリシックパワーＩＣの基本構造の平面レイアウトが
示され、図２には同基本構造の概略的な断面構造が模式
的に示され、さらに、図３には完成状態でのモノリシッ
クパワーＩＣの断面構造が模式的に示されている。
【００１０】図１及び図２において、ＳＯＩ基板１１
（本発明でいう半導体基板に相当）は、例えばＰ型シリ
コン基板より成るベース基板１２上に、絶縁分離用のシ
リコン酸化膜１３を介して単結晶シリコン層１４を設け
た構造（図２参照）となっており、この単結晶シリコン
層１４には、枠状をなす絶縁用トレンチ１５群によって
互いに分離された状態の島状の論理素子形成領域１６及
び複数個の電力用素子形成領域１７が形成されている。
尚、絶縁用トレンチ１５は、絶縁分離用のシリコン酸化
膜１８及びポリシリコン１９により埋め戻されている
（図１参照）。
（本発明でいう半導体基板に相当）は、例えばＰ型シリ
コン基板より成るベース基板１２上に、絶縁分離用のシ
リコン酸化膜１３を介して単結晶シリコン層１４を設け
た構造（図２参照）となっており、この単結晶シリコン
層１４には、枠状をなす絶縁用トレンチ１５群によって
互いに分離された状態の島状の論理素子形成領域１６及
び複数個の電力用素子形成領域１７が形成されている。
尚、絶縁用トレンチ１５は、絶縁分離用のシリコン酸化
膜１８及びポリシリコン１９により埋め戻されている
（図１参照）。
【００１１】上記各電力用素子形成領域１７には、図３
に示すようなＮチャネル型ＬＤＭＯＳ２０（Lateral Do
uble-diffused MOS ：横型二重拡散ＭＯＳトランジス
タ）及びＰチャネル型ＬＤＭＯＳ２１が、それぞれ本発
明でいう電力用半導体素子として形成されるものであ
り、そのためのウェル構造が設けられている。具体的に
は、Ｎチャネル型のＬＤＭＯＳ２０用の電力用素子形成
領域１７には、ドレインのためのＮウェル２２が形成さ
れると共に、ソース及びチャネル形成用のリング形状の
Ｐウェル２３が形成される。また、Ｐチャネル型のＬＤ
ＭＯＳ２１用の電力用素子形成領域１７には、ドレイン
のためのＰウェル２４が形成されると共に、ソース及び
チャネル形成用のリング形状のＮウェル２５が形成され
る。
に示すようなＮチャネル型ＬＤＭＯＳ２０（Lateral Do
uble-diffused MOS ：横型二重拡散ＭＯＳトランジス
タ）及びＰチャネル型ＬＤＭＯＳ２１が、それぞれ本発
明でいう電力用半導体素子として形成されるものであ
り、そのためのウェル構造が設けられている。具体的に
は、Ｎチャネル型のＬＤＭＯＳ２０用の電力用素子形成
領域１７には、ドレインのためのＮウェル２２が形成さ
れると共に、ソース及びチャネル形成用のリング形状の
Ｐウェル２３が形成される。また、Ｐチャネル型のＬＤ
ＭＯＳ２１用の電力用素子形成領域１７には、ドレイン
のためのＰウェル２４が形成されると共に、ソース及び
チャネル形成用のリング形状のＮウェル２５が形成され
る。
【００１２】上記論理素子形成領域１６には、図３に示
すようなＣＭＯＳトランジスタ２６（本発明でいう論理
回路用トランジスタに相当）などが形成されるものであ
り、そのためのウェル構造が設けられている。具体的に
は、論理素子形成領域１６には、前記絶縁用トレンチ１
５と接する周辺部領域を含んた状態の枠状のＮウェル２
７（本発明でいうＮ型不純物拡散領域に相当）が形成さ
れると共に、そのＮウェル２７により囲まれた状態のＰ
ウェル２８が形成される。
すようなＣＭＯＳトランジスタ２６（本発明でいう論理
回路用トランジスタに相当）などが形成されるものであ
り、そのためのウェル構造が設けられている。具体的に
は、論理素子形成領域１６には、前記絶縁用トレンチ１
５と接する周辺部領域を含んた状態の枠状のＮウェル２
７（本発明でいうＮ型不純物拡散領域に相当）が形成さ
れると共に、そのＮウェル２７により囲まれた状態のＰ
ウェル２８が形成される。
【００１３】尚、図２に示すように、単結晶シリコン層
１４のうち、シリコン酸化膜１３に接する下層領域に
は、実質的に真性半導体層として機能する低不純物濃度
層２９（不純物濃度は例えば１×１０１４／cm３程度以
下）が形成されており、この低不純物濃度層２９は、前
記ＬＤＭＯＳ２０及び２１において電界緩和層として作
用するようになっている。また、図２中に符号３４で示
した部分は後述するＬＯＣＯＳ酸化膜である（図１中に
は図示せず）。
１４のうち、シリコン酸化膜１３に接する下層領域に
は、実質的に真性半導体層として機能する低不純物濃度
層２９（不純物濃度は例えば１×１０１４／cm３程度以
下）が形成されており、この低不純物濃度層２９は、前
記ＬＤＭＯＳ２０及び２１において電界緩和層として作
用するようになっている。また、図２中に符号３４で示
した部分は後述するＬＯＣＯＳ酸化膜である（図１中に
は図示せず）。
【００１４】さて、以下においては、図３に示されたＬ
ＤＭＯＳ２０、２１及びＣＭＯＳトランジスタ２６の構
成について概略的に説明しておく。
ＤＭＯＳ２０、２１及びＣＭＯＳトランジスタ２６の構
成について概略的に説明しておく。
【００１５】Ｎチャネル型のＬＤＭＯＳ２０は、Ｎウェ
ル２２及びＰウェル２３間の領域（低不純物濃度層２９
を除いた領域）が、Ｎ−拡散層より成るドリフト層３０
となっている。このドリフト層３０は、比較的高い抵抗
が必要であるため低不純物濃度層として設けられるもの
であるが、前記低不純物濃度層２９より高い不純物濃度
に設定されている。
ル２２及びＰウェル２３間の領域（低不純物濃度層２９
を除いた領域）が、Ｎ−拡散層より成るドリフト層３０
となっている。このドリフト層３０は、比較的高い抵抗
が必要であるため低不純物濃度層として設けられるもの
であるが、前記低不純物濃度層２９より高い不純物濃度
に設定されている。
【００１６】上記Ｐウェル２３は、低不純物濃度層２９
に達する電界緩和領域２３ａと、表面側部位に上記電界
緩和領域２３ａと連続するように形成されたチャネル形
成領域２３ｂとにより構成されている。この場合、電界
緩和領域２３ａの不純物濃度は、チャネル形成領域２３
ｂの不純物濃度より低い状態になっている。チャネル形
成領域２３ｂは、Ｎ＋拡散層より成るＮ型ソース層３１
と共に周知の二重拡散技術により形成されるものであ
り、これにより、そのチャネル形成領域２３ｂの表面部
にＮチャネル領域が形成される構成となっている。尚、
チャネル形成領域２３ｂの表面側には、Ｐウェル２３の
電位を取るためのＰ＋拡散層３２が形成されている。
に達する電界緩和領域２３ａと、表面側部位に上記電界
緩和領域２３ａと連続するように形成されたチャネル形
成領域２３ｂとにより構成されている。この場合、電界
緩和領域２３ａの不純物濃度は、チャネル形成領域２３
ｂの不純物濃度より低い状態になっている。チャネル形
成領域２３ｂは、Ｎ＋拡散層より成るＮ型ソース層３１
と共に周知の二重拡散技術により形成されるものであ
り、これにより、そのチャネル形成領域２３ｂの表面部
にＮチャネル領域が形成される構成となっている。尚、
チャネル形成領域２３ｂの表面側には、Ｐウェル２３の
電位を取るためのＰ＋拡散層３２が形成されている。
【００１７】前記Ｎウェル２２は、低不純物濃度層２９
に達する所謂ディープドレインを形成するもので、前記
Ｐウェル２３の拡散深さと同程度の深さとなるように形
成されている。また、Ｎウェル２２の表面部には、Ｎ＋
拡散層より成るドレインコンタクト層３３が形成されて
いる。尚、上記ディープドレインを形成するＮウェル２
２の不純物濃度は、ドリフト層３０の不純物濃度及びド
レインコンタクト層３３の不純物濃度の中間レベルに設
定されるものである。
に達する所謂ディープドレインを形成するもので、前記
Ｐウェル２３の拡散深さと同程度の深さとなるように形
成されている。また、Ｎウェル２２の表面部には、Ｎ＋
拡散層より成るドレインコンタクト層３３が形成されて
いる。尚、上記ディープドレインを形成するＮウェル２
２の不純物濃度は、ドリフト層３０の不純物濃度及びド
レインコンタクト層３３の不純物濃度の中間レベルに設
定されるものである。
【００１８】Ｎウェル２２及びＰウェル２３間には、電
界緩和のためのＬＯＣＯＳ酸化膜３４が形成されてい
る。また、前記Ｎチャネル領域と対応した部分には、例
えばポリシリコン配線膜より成るゲート電極３５が図示
しないゲート酸化膜（シリコン酸化膜）を介して形成さ
れている。
界緩和のためのＬＯＣＯＳ酸化膜３４が形成されてい
る。また、前記Ｎチャネル領域と対応した部分には、例
えばポリシリコン配線膜より成るゲート電極３５が図示
しないゲート酸化膜（シリコン酸化膜）を介して形成さ
れている。
【００１９】Ｐチャネル型のＬＤＭＯＳ２１は、Ｐウェ
ル２４及びＮウェル２５間の領域（低不純物濃度層２９
を除いた領域）が、Ｐ−拡散層より成るドリフト層３６
となっている。このドリフト層３６も、比較的高い抵抗
が必要であるため低不純物濃度層として設けられるもの
であるが、前記低不純物濃度層２９より高い不純物濃度
に設定されている。
ル２４及びＮウェル２５間の領域（低不純物濃度層２９
を除いた領域）が、Ｐ−拡散層より成るドリフト層３６
となっている。このドリフト層３６も、比較的高い抵抗
が必要であるため低不純物濃度層として設けられるもの
であるが、前記低不純物濃度層２９より高い不純物濃度
に設定されている。
【００２０】上記Ｎウェル２５は、低不純物濃度層２９
に達する電界緩和領域２５ａと、表面側部位に上記電界
緩和領域２５ａと連続するように形成されたチャネル形
成領域２５ｂとにより構成されている。この場合にも、
電界緩和領域２５ａの不純物濃度は、チャネル形成領域
２５ｂの不純物濃度より低い状態になっている。チャネ
ル形成領域２５ｂは、Ｐ＋拡散層より成るＰ型ソース層
３７と共に周知の二重拡散技術により形成されるもので
あり、これにより、そのチャネル形成領域２５ｂの表面
部にＰチャネル領域が形成される構成となっている。
尚、チャネル形成領域２５ｂの表面側には、Ｎウェル２
５の電位を取るためのＮ＋拡散層３８が形成されてい
る。
に達する電界緩和領域２５ａと、表面側部位に上記電界
緩和領域２５ａと連続するように形成されたチャネル形
成領域２５ｂとにより構成されている。この場合にも、
電界緩和領域２５ａの不純物濃度は、チャネル形成領域
２５ｂの不純物濃度より低い状態になっている。チャネ
ル形成領域２５ｂは、Ｐ＋拡散層より成るＰ型ソース層
３７と共に周知の二重拡散技術により形成されるもので
あり、これにより、そのチャネル形成領域２５ｂの表面
部にＰチャネル領域が形成される構成となっている。
尚、チャネル形成領域２５ｂの表面側には、Ｎウェル２
５の電位を取るためのＮ＋拡散層３８が形成されてい
る。
【００２１】前記Ｐウェル２４は、低不純物濃度層２９
に達するディープドレインを形成するもので、前記Ｎウ
ェル２５の拡散深さと同程度の深さとなるように形成さ
れている。また、Ｐウェル２４の表面部には、Ｐ＋拡散
層より成るドレインコンタクト層３９が形成されてい
る。尚、上記ディープドレインを形成するＰウェル２４
の不純物濃度は、ドリフト層３６の不純物濃度及びドレ
インコンタクト層３９の不純物濃度の中間レベルに設定
されるものである。
に達するディープドレインを形成するもので、前記Ｎウ
ェル２５の拡散深さと同程度の深さとなるように形成さ
れている。また、Ｐウェル２４の表面部には、Ｐ＋拡散
層より成るドレインコンタクト層３９が形成されてい
る。尚、上記ディープドレインを形成するＰウェル２４
の不純物濃度は、ドリフト層３６の不純物濃度及びドレ
インコンタクト層３９の不純物濃度の中間レベルに設定
されるものである。
【００２２】Ｐウェル２４及びＮウェル２５間にも、電
界緩和のための前記ＬＯＣＯＳ酸化膜３４が形成されて
いる。尚、このＬＯＣＯＳ酸化膜３４は、前記絶縁用ト
レンチ１５上にも形成されるものである。また、前記Ｐ
チャネル領域と対応した部分には、例えばポリシリコン
配線膜より成るゲート電極４０が図示しないゲート酸化
膜（シリコン酸化膜）を介して形成されている。
界緩和のための前記ＬＯＣＯＳ酸化膜３４が形成されて
いる。尚、このＬＯＣＯＳ酸化膜３４は、前記絶縁用ト
レンチ１５上にも形成されるものである。また、前記Ｐ
チャネル領域と対応した部分には、例えばポリシリコン
配線膜より成るゲート電極４０が図示しないゲート酸化
膜（シリコン酸化膜）を介して形成されている。
【００２３】ＣＭＯＳトランジスタ２６は、Ｎウェル２
７中にＰ＋拡散層より成るソース領域４１ａ及びドレイ
ン領域４１ｂを形成した周知構成のＰチャネルＭＯＳト
ランジスタ４１と、Ｐウェル２８中にＮ＋拡散層より成
るソース領域４２ａ及びドレイン領域４２ｂを形成した
周知構成のＮチャネルＭＯＳトランジスタ４２とから構
成されたものである。尚、ＰチャネルＭＯＳトランジス
タ４１及びＮチャネルＭＯＳトランジスタ４２における
各チャネル領域と対応した部分には、例えばポリシリコ
ン配線膜より成るゲート電極４１ｃ及び４２ｃが図示し
ないゲート酸化膜（シリコン酸化膜）を介して形成され
ている。
７中にＰ＋拡散層より成るソース領域４１ａ及びドレイ
ン領域４１ｂを形成した周知構成のＰチャネルＭＯＳト
ランジスタ４１と、Ｐウェル２８中にＮ＋拡散層より成
るソース領域４２ａ及びドレイン領域４２ｂを形成した
周知構成のＮチャネルＭＯＳトランジスタ４２とから構
成されたものである。尚、ＰチャネルＭＯＳトランジス
タ４１及びＮチャネルＭＯＳトランジスタ４２における
各チャネル領域と対応した部分には、例えばポリシリコ
ン配線膜より成るゲート電極４１ｃ及び４２ｃが図示し
ないゲート酸化膜（シリコン酸化膜）を介して形成され
ている。
【００２４】図４及び図５には、上記構成のモノリシッ
クパワーＩＣの製造方法が模式的な断面図により示され
ており、以下これについて説明する。
クパワーＩＣの製造方法が模式的な断面図により示され
ており、以下これについて説明する。
【００２５】まず、図４（ａ）に示すように、高抵抗Ｆ
Ｚ基板、若しくはボロン或いはリン、砒素、アンチモン
などの不純物濃度が極めて低い状態（１×１０１４／cm
３程度以下）のＣＺ基板で、表面の面方位が（１００）
の単結晶シリコン基板４３を用意し、その表面に熱酸化
によりシリコン酸化膜１３を形成する。
Ｚ基板、若しくはボロン或いはリン、砒素、アンチモン
などの不純物濃度が極めて低い状態（１×１０１４／cm
３程度以下）のＣＺ基板で、表面の面方位が（１００）
の単結晶シリコン基板４３を用意し、その表面に熱酸化
によりシリコン酸化膜１３を形成する。
【００２６】次いで、貼り合わせ工程及び研磨工程を順
次実行することにより、図４（ｂ）に示すようなＳＯＩ
基板１１を形成する。具体的には、貼り合わせ工程で
は、まず、表面が鏡面化されたベース基板１２を用意
し、このベース基板１２の表面と前記単結晶シリコン基
板４３のシリコン酸化膜１３側の表面に親水化処理を施
す。具体的には、例えば、９０〜１２０℃程度に保温さ
れた硫酸と過酸化水素水との混合溶液（Ｈ2 ＳＯ4 ：Ｈ
2 Ｏ2 ＝４：１）による洗浄及び純水洗浄を順次行った
後に、スピン乾燥により各基板１２及び４３の表面に吸
着する水分量を制御する。この後に、ベース基板１２及
び単結晶シリコン基板４３を上記親水化処理面で密着さ
せて貼り合わせた後に、熱処理を施すことにより一体化
する。
次実行することにより、図４（ｂ）に示すようなＳＯＩ
基板１１を形成する。具体的には、貼り合わせ工程で
は、まず、表面が鏡面化されたベース基板１２を用意
し、このベース基板１２の表面と前記単結晶シリコン基
板４３のシリコン酸化膜１３側の表面に親水化処理を施
す。具体的には、例えば、９０〜１２０℃程度に保温さ
れた硫酸と過酸化水素水との混合溶液（Ｈ2 ＳＯ4 ：Ｈ
2 Ｏ2 ＝４：１）による洗浄及び純水洗浄を順次行った
後に、スピン乾燥により各基板１２及び４３の表面に吸
着する水分量を制御する。この後に、ベース基板１２及
び単結晶シリコン基板４３を上記親水化処理面で密着さ
せて貼り合わせた後に、熱処理を施すことにより一体化
する。
【００２７】次いで、上記研磨工程では、単結晶シリコ
ン基板４３を貼り合わせ面と反対側の面から研削・研磨
する加工を、その膜厚が１０μｍ程度になるまで実行し
て単結晶シリコン層１４を形成し、これによりＳＯＩ基
板１１を形成する。
ン基板４３を貼り合わせ面と反対側の面から研削・研磨
する加工を、その膜厚が１０μｍ程度になるまで実行し
て単結晶シリコン層１４を形成し、これによりＳＯＩ基
板１１を形成する。
【００２８】尚、この実施例では、単結晶シリコン基板
４３側にシリコン酸化膜１３を形成する構成としたが、
ベース基板１２側、或いは双方の基板１２及び４３にシ
リコン酸化膜を形成する構成としても良い。
４３側にシリコン酸化膜１３を形成する構成としたが、
ベース基板１２側、或いは双方の基板１２及び４３にシ
リコン酸化膜を形成する構成としても良い。
【００２９】続いて、図４（ｃ）に示すような状態まで
加工する。具体的には、単結晶シリコン層２４の表面に
例えばＣＶＤ法によりシリコン酸化膜（図示せず）を形
成し、この後にフォトリソグラフィ技術及びドライエッ
チング技術によって絶縁用トレンチ１５を形成する。次
に、絶縁用トレンチ１５の内壁に熱酸化法などにより膜
厚０．５μｍ程度以上のシリコン酸化膜１８を形成した
後に、その絶縁用トレンチ１５をポリシリコン１９によ
り埋め戻し、この状態から研削・研磨加工或いはエッチ
バック法などにより上記図示しないシリコン酸化膜など
を除去すると共に表面を平坦化し、以て絶縁用トレンチ
１５によって島状に分離された状態の論理素子形成領域
１６及び複数個の電力用素子形成領域１７を形成する。
加工する。具体的には、単結晶シリコン層２４の表面に
例えばＣＶＤ法によりシリコン酸化膜（図示せず）を形
成し、この後にフォトリソグラフィ技術及びドライエッ
チング技術によって絶縁用トレンチ１５を形成する。次
に、絶縁用トレンチ１５の内壁に熱酸化法などにより膜
厚０．５μｍ程度以上のシリコン酸化膜１８を形成した
後に、その絶縁用トレンチ１５をポリシリコン１９によ
り埋め戻し、この状態から研削・研磨加工或いはエッチ
バック法などにより上記図示しないシリコン酸化膜など
を除去すると共に表面を平坦化し、以て絶縁用トレンチ
１５によって島状に分離された状態の論理素子形成領域
１６及び複数個の電力用素子形成領域１７を形成する。
【００３０】この後には、図４（ｄ）に示した状態まで
加工する。具体的には、ＬＤＭＯＳ２０のためのＰウェ
ル２３の電界緩和領域２３ａ、及びＬＤＭＯＳ２１のた
めのＰウェル２４、並びにＣＭＯＳトランジスタ２６の
ためのＰウェル２８のそれぞれ対応した位置に開口部を
有したマスクを施した状態で、Ｐ型不純物のイオン注入
及び熱拡散を行うことにより、Ｐウェル２３の電界緩和
領域２３ａ、Ｐウェル２４及び２８を形成し、その後に
上記マスクを除去する。このような工程が行われる結
果、上記各Ｐウェル２３、２４及び２８の深さが同一に
設定されることになる。
加工する。具体的には、ＬＤＭＯＳ２０のためのＰウェ
ル２３の電界緩和領域２３ａ、及びＬＤＭＯＳ２１のた
めのＰウェル２４、並びにＣＭＯＳトランジスタ２６の
ためのＰウェル２８のそれぞれ対応した位置に開口部を
有したマスクを施した状態で、Ｐ型不純物のイオン注入
及び熱拡散を行うことにより、Ｐウェル２３の電界緩和
領域２３ａ、Ｐウェル２４及び２８を形成し、その後に
上記マスクを除去する。このような工程が行われる結
果、上記各Ｐウェル２３、２４及び２８の深さが同一に
設定されることになる。
【００３１】次いで、図５（ｅ）に示した状態まで加工
する。具体的には、まず、ＬＤＭＯＳ２０のためのＮウ
ェル２２、及びＬＤＭＯＳ２１のためのＮウェル２５の
電界緩和領域２５ａ、並びにＣＭＯＳトランジスタ２６
のためのＮウェル２７のそれぞれ対応した位置に開口部
を有したマスクを施した状態で、Ｎ型不純物のイオン注
入及び熱拡散を行うことにより、Ｎウェル２２及び２７
並びにＮウェル２５の電界緩和領域２５ａを形成し、そ
の後に上記マスクを除去する。このような工程が行われ
る結果、上記各Ｎウェル２２、２５及び２７の深さが同
一に設定されることになる。
する。具体的には、まず、ＬＤＭＯＳ２０のためのＮウ
ェル２２、及びＬＤＭＯＳ２１のためのＮウェル２５の
電界緩和領域２５ａ、並びにＣＭＯＳトランジスタ２６
のためのＮウェル２７のそれぞれ対応した位置に開口部
を有したマスクを施した状態で、Ｎ型不純物のイオン注
入及び熱拡散を行うことにより、Ｎウェル２２及び２７
並びにＮウェル２５の電界緩和領域２５ａを形成し、そ
の後に上記マスクを除去する。このような工程が行われ
る結果、上記各Ｎウェル２２、２５及び２７の深さが同
一に設定されることになる。
【００３２】さらに、図５（ｆ）に示した状態まで加工
する。具体的には、ＬＤＭＯＳ２０のドリフト層３０及
びＬＤＭＯＳ２１のドリフト層３６を、それぞれの導電
型に対応した不純物のイオン注入及び熱拡散により順次
形成する。尚、単結晶シリコン層１４の電力用素子形成
領域１７における上記ドリフト層３０及び３６以外の部
分、並びに前記論理素子形成領域１６におけるＮウェル
２７及びＰウェル２８以外の部分が、それぞれ低不純物
濃度層２９となるものである。
する。具体的には、ＬＤＭＯＳ２０のドリフト層３０及
びＬＤＭＯＳ２１のドリフト層３６を、それぞれの導電
型に対応した不純物のイオン注入及び熱拡散により順次
形成する。尚、単結晶シリコン層１４の電力用素子形成
領域１７における上記ドリフト層３０及び３６以外の部
分、並びに前記論理素子形成領域１６におけるＮウェル
２７及びＰウェル２８以外の部分が、それぞれ低不純物
濃度層２９となるものである。
【００３３】そして、図５（ｇ）に示すように、公知の
手法を用いて、ＬＯＣＯＳ酸化膜３４、図示しないゲー
ト酸化膜用のシリコン酸化膜、ゲート電極３５、４０、
４１ｃ及び４２ｃを形成した後に、図５（ｈ）に示すよ
うに、同じく公知の二重拡散技術などの手法を用いて、
Ｐウェル２３のチャネル形成領域２３ｂ、Ｎ型ソース層
３１、Ｎウェル２５のチャネル形成領域２５ｂ、ドレイ
ンコンタクト層３３及び３９、Ｐ＋拡散層３２、Ｐ型ソ
ース層３７、Ｎ＋拡散層３８、ソース領域４１ａ及び４
２ａ、ドレイン領域４１ｂ及び４２ｂ、図示しない電
極、配線、表面保護膜などを形成し、図３に示すような
モノリシックパワーＩＣを完成させる。
手法を用いて、ＬＯＣＯＳ酸化膜３４、図示しないゲー
ト酸化膜用のシリコン酸化膜、ゲート電極３５、４０、
４１ｃ及び４２ｃを形成した後に、図５（ｈ）に示すよ
うに、同じく公知の二重拡散技術などの手法を用いて、
Ｐウェル２３のチャネル形成領域２３ｂ、Ｎ型ソース層
３１、Ｎウェル２５のチャネル形成領域２５ｂ、ドレイ
ンコンタクト層３３及び３９、Ｐ＋拡散層３２、Ｐ型ソ
ース層３７、Ｎ＋拡散層３８、ソース領域４１ａ及び４
２ａ、ドレイン領域４１ｂ及び４２ｂ、図示しない電
極、配線、表面保護膜などを形成し、図３に示すような
モノリシックパワーＩＣを完成させる。
【００３４】上記した本実施例によれば、論理素子形成
領域１６に絶縁用トレンチ１５と接する周辺部領域を含
んで成る枠状のＮウェル２７を形成する構成としたこと
に特徴を有する。この場合、一般的に、単結晶シリコン
において、Ｎ型不純物を拡散した領域はＰ型不純物を拡
散した領域に比べて応力の歪みに起因した結晶欠陥が少
ないという事情があるから、モノリシックパワーＩＣの
製造過程、特にはＬＯＣＯＳ３４を形成するための熱処
理或いはその他の熱処理時において、Ｎウェル２７にお
ける絶縁用トレンチ１５との接合部分で熱応力に伴う歪
みが発生した場合でも、その歪みに起因した結晶欠陥を
低減できるようになる。このため、Ｎウェル２７及びこ
れに囲まれた状態のＰウェル２８に形成されるＣＭＯＳ
トランジスタ２６での接合リークが抑制されるようにな
って、論理回路部分の特性低下を未然に防止できるよう
になる。
領域１６に絶縁用トレンチ１５と接する周辺部領域を含
んで成る枠状のＮウェル２７を形成する構成としたこと
に特徴を有する。この場合、一般的に、単結晶シリコン
において、Ｎ型不純物を拡散した領域はＰ型不純物を拡
散した領域に比べて応力の歪みに起因した結晶欠陥が少
ないという事情があるから、モノリシックパワーＩＣの
製造過程、特にはＬＯＣＯＳ３４を形成するための熱処
理或いはその他の熱処理時において、Ｎウェル２７にお
ける絶縁用トレンチ１５との接合部分で熱応力に伴う歪
みが発生した場合でも、その歪みに起因した結晶欠陥を
低減できるようになる。このため、Ｎウェル２７及びこ
れに囲まれた状態のＰウェル２８に形成されるＣＭＯＳ
トランジスタ２６での接合リークが抑制されるようにな
って、論理回路部分の特性低下を未然に防止できるよう
になる。
【００３５】また、本実施例によれば、単結晶シリコン
層１４上に、電力素子としてのＮチャネルＬＤＭＯＳ２
０及びＰチャネルＬＤＭＯＳ２１、並びに論理回路用の
ＣＭＯＳトランジスタ２６を形成する場合において、Ｌ
ＤＭＯＳ２０及び２１が形成された電力用素子形成領域
１７側のＰウェル２３の電界緩和領域２３ａ及びＰウェ
ル２４、並びにＣＭＯＳトランジスタ２６が形成された
論理素子形成領域１６側のＰウェル２８を、同一のマス
クを利用した１回の工程で形成できるようになると共
に、上記電力用素子形成領域１７側のＮウェル２２及び
Ｎウェル２５の電界緩和領域２５ａ、並びに上記論理素
子形成領域１６側のＮウェル２７も同一のマスクを利用
した１回の工程で形成できるようになるから、その製造
工程を簡略化できるという利点が出てくる。
層１４上に、電力素子としてのＮチャネルＬＤＭＯＳ２
０及びＰチャネルＬＤＭＯＳ２１、並びに論理回路用の
ＣＭＯＳトランジスタ２６を形成する場合において、Ｌ
ＤＭＯＳ２０及び２１が形成された電力用素子形成領域
１７側のＰウェル２３の電界緩和領域２３ａ及びＰウェ
ル２４、並びにＣＭＯＳトランジスタ２６が形成された
論理素子形成領域１６側のＰウェル２８を、同一のマス
クを利用した１回の工程で形成できるようになると共
に、上記電力用素子形成領域１７側のＮウェル２２及び
Ｎウェル２５の電界緩和領域２５ａ、並びに上記論理素
子形成領域１６側のＮウェル２７も同一のマスクを利用
した１回の工程で形成できるようになるから、その製造
工程を簡略化できるという利点が出てくる。
【００３６】尚、本発明は上記した実施例に限定される
ものではなく、次のような変形または拡張が可能であ
る。
ものではなく、次のような変形または拡張が可能であ
る。
【００３７】Ｎ型不純物拡散領域は、論理素子形成領域
の少なくとも表面側の部分に、絶縁用トレンチと接する
周辺部領域を含んだ形状で設ければ良いものである。ま
た、論理回路用トランジスタとしてバイポーラトランジ
スタを設ける構成とすることもできる。
の少なくとも表面側の部分に、絶縁用トレンチと接する
周辺部領域を含んだ形状で設ければ良いものである。ま
た、論理回路用トランジスタとしてバイポーラトランジ
スタを設ける構成とすることもできる。
【図１】本発明の一実施例におけるモノリシックパワー
ＩＣの基本構造を示す平面レイアウト図
ＩＣの基本構造を示す平面レイアウト図
【図２】同基本構造の模式的断面図
【図３】モノリシックパワーＩＣの完成状態での模式的
断面図
断面図
【図４】製造工程を示す模式的な断面図その１
【図５】製造工程を示す模式的な断面図その２
【図６】従来のモノリシックパワーＩＣに形成される論
理回路素子部分の基本的な平面レイアウト図
理回路素子部分の基本的な平面レイアウト図
【符号の説明】 １１はＳＯＩ基板（半導体基板）、１２はベース基板、
１４は単結晶シリコン層、１５は絶縁用トレンチ、１６
は論理素子形成領域、１７は電力用素子形成領域、２０
及び２１はＬＤＭＯＳ（電力用半導体素子）、２６はＣ
ＭＯＳトランジスタ（論理回路用トランジスタ）、２７
はＮウェル（Ｎ型不純物拡散領域）、２８はＰウェル、
３４はＬＯＣＯＳ酸化膜を示す。
１４は単結晶シリコン層、１５は絶縁用トレンチ、１６
は論理素子形成領域、１７は電力用素子形成領域、２０
及び２１はＬＤＭＯＳ（電力用半導体素子）、２６はＣ
ＭＯＳトランジスタ（論理回路用トランジスタ）、２７
はＮウェル（Ｎ型不純物拡散領域）、２８はＰウェル、
３４はＬＯＣＯＳ酸化膜を示す。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２２
Claims (4)
- 【請求項１】 半導体基板（１１）上に絶縁用トレンチ
（１５）により囲まれた島状の論理素子形成領域（１
６）を設け、この論理素子形成領域（１６）内に論理回
路用トランジスタ（２６）を形成するようにした半導体
装置において、 前記論理素子形成領域（１６）の少なくとも表面側に前
記絶縁用トレンチ（１５）と接する周辺部領域を含んで
形成された枠状のＮ型不純物拡散領域（２７）と、 前記論理素子形成領域（１６）に前記Ｎ型不純物拡散領
域（２７）により囲まれた状態で形成されたＰウェル
（２８）とを備え、 少なくとも前記Ｐウェル（２８）に前記論理回路用トラ
ンジスタ（２６）を形成する構成としたことを特徴とす
る半導体装置。 - 【請求項２】 前記Ｐウェル（２８）及びＮ型不純物拡
散領域（２７）の双方に前記論理回路用トランジスタ
（２６）を形成する構成としたことを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 前記半導体基板（１１）上に絶縁用トレ
ンチ（１５）により囲まれた島状の電力用素子形成領域
（１７）を設け、 前記論理素子形成領域（１６）側のＮ型不純物拡散層
（２７）の深さと前記電力用素子形成領域（１７）側に
形成される電力用半導体素子（２０、２１）のためのＮ
ウェル（２２、２５）の深さとを同一に設定したことを
特徴とする請求項１または２記載の半導体装置。 - 【請求項４】 前記半導体基板（１１）上に絶縁用トレ
ンチ（１５）により囲まれた島状の電力用素子形成領域
を設け、 前記論理素子形成領域（１６）側のＰウェル（２８）の
深さと前記電力用素子形成領域（１７）側に形成される
電力用半導体素子（２０、２１）のためのＰウェル（２
３、２４）の深さとを同一に設定したことを特徴とする
請求項１ないし３の何れかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10072081A JPH11274501A (ja) | 1998-03-20 | 1998-03-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10072081A JPH11274501A (ja) | 1998-03-20 | 1998-03-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274501A true JPH11274501A (ja) | 1999-10-08 |
Family
ID=13479117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10072081A Pending JPH11274501A (ja) | 1998-03-20 | 1998-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274501A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103793A (ja) * | 2002-09-09 | 2004-04-02 | Denso Corp | 半導体装置およびその製造方法 |
| EP1700343A1 (fr) * | 2003-12-12 | 2006-09-13 | Atmel Grenoble | Procede de fabrication de puces electroniques en silicium aminci |
| JP2006319231A (ja) * | 2005-05-16 | 2006-11-24 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2008205439A (ja) * | 2007-02-16 | 2008-09-04 | Power Integrations Inc | チェッカーボード型高電圧垂直トランジスタレイアウト |
| EP1998372A1 (en) | 2007-05-30 | 2008-12-03 | NEC Electronics Corporation | SOI semiconductor device |
-
1998
- 1998-03-20 JP JP10072081A patent/JPH11274501A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103793A (ja) * | 2002-09-09 | 2004-04-02 | Denso Corp | 半導体装置およびその製造方法 |
| US7838909B2 (en) | 2002-09-09 | 2010-11-23 | Denso Corporation | Semiconductor device with trench structure |
| EP1700343A1 (fr) * | 2003-12-12 | 2006-09-13 | Atmel Grenoble | Procede de fabrication de puces electroniques en silicium aminci |
| JP2006319231A (ja) * | 2005-05-16 | 2006-11-24 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2008205439A (ja) * | 2007-02-16 | 2008-09-04 | Power Integrations Inc | チェッカーボード型高電圧垂直トランジスタレイアウト |
| EP1998372A1 (en) | 2007-05-30 | 2008-12-03 | NEC Electronics Corporation | SOI semiconductor device |
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