JPS5940563A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5940563A JPS5940563A JP57150960A JP15096082A JPS5940563A JP S5940563 A JPS5940563 A JP S5940563A JP 57150960 A JP57150960 A JP 57150960A JP 15096082 A JP15096082 A JP 15096082A JP S5940563 A JPS5940563 A JP S5940563A
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Classifications
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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-
- H—ELECTRICITY
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係υ、特にＣＭＯ８
型半導体装置の製造方法に関する。
型半導体装置の製造方法に関する。
ＣＭＯ８型半導体装置は、消費電力が小さく大きなノイ
ズマージンが得られる等の特長を有し、将来の超ＬＳＩ
形成のための重要な技術として注目されている。しかし
、この装置では１つのチップの上にｎ型の基板とｐ型の
基板金持ち、それぞれの基板に形成されたｐチャネル及
びｎチャネルトランジスタを相互に接続して回路が構成
されるため、高集積化には解決すべき数々の問題が残っ
ている。特に問題となるのは、ウェルの形成方法とその
分離であシ、ウェルの微細化が困難であるばかシか、ウ
ェル境界部近くに形成するとＰｎＰｎの寄生構造でのス
イッチング（所謂ラッチアッフ０現象）が生じ、回路が
破壊される等の不都合があった。
ズマージンが得られる等の特長を有し、将来の超ＬＳＩ
形成のための重要な技術として注目されている。しかし
、この装置では１つのチップの上にｎ型の基板とｐ型の
基板金持ち、それぞれの基板に形成されたｐチャネル及
びｎチャネルトランジスタを相互に接続して回路が構成
されるため、高集積化には解決すべき数々の問題が残っ
ている。特に問題となるのは、ウェルの形成方法とその
分離であシ、ウェルの微細化が困難であるばかシか、ウ
ェル境界部近くに形成するとＰｎＰｎの寄生構造でのス
イッチング（所謂ラッチアッフ０現象）が生じ、回路が
破壊される等の不都合があった。
以下、この問題’ｉ ＣＭＯＳインバータを例にとり説
明する。第１図（ａ）〜（ｃ）は従来のＣＭＯＳインバ
ータ製造工程を示す断面図である。まず、第１図（８）
に示す如く、ｎ型半導体基板１上に５１０２膜からなる
マスク層２を形成し、その開口部を通してポロ／（Ｂ）
を、例えば１００〔ｋｖ〕の加速電圧、２〜３ｘｔｏ［
ｃｍ：］のドーズ量でイオン注入する。ここで、図中３
がイオン注入領域である。次いで１２００〔℃〕約８時
間の熱処理を行い、第１図（ｂ）に示す如くポロンを拡
散させ、接合深さが５〜６〔μｍ〕となるようにする。
明する。第１図（ａ）〜（ｃ）は従来のＣＭＯＳインバ
ータ製造工程を示す断面図である。まず、第１図（８）
に示す如く、ｎ型半導体基板１上に５１０２膜からなる
マスク層２を形成し、その開口部を通してポロ／（Ｂ）
を、例えば１００〔ｋｖ〕の加速電圧、２〜３ｘｔｏ［
ｃｍ：］のドーズ量でイオン注入する。ここで、図中３
がイオン注入領域である。次いで１２００〔℃〕約８時
間の熱処理を行い、第１図（ｂ）に示す如くポロンを拡
散させ、接合深さが５〜６〔μｍ〕となるようにする。
このようにして形成されたＰ型拡散層ｐ−ウェル４であ
る。
る。
次に、上記マスク層２ｆ：、除去し、第１図（ｃ）に示
す如くフィールド酸化膜５、ダート酸化膜６ ａ。
す如くフィールド酸化膜５、ダート酸化膜６ ａ。
６ｂ、ダート電極７ａ 、７ｂを形成し、さらにソース
・ドレインとなるＰ拡散層８＊、９ｇ及びＮ＋拡散層ｓ
ｂ ｔ ９ｂ等を形成し、ｐ−チャネルトランジスタ
１０ａ及びｎ−チャネルトランジスタ１０ｂを形成する
。その後、絶縁膜を介してＡｔの配線等を形成し、必要
な電気的接続を施すことによって、ＣＭＯＳインバータ
が作成されることになる。
・ドレインとなるＰ拡散層８＊、９ｇ及びＮ＋拡散層ｓ
ｂ ｔ ９ｂ等を形成し、ｐ−チャネルトランジスタ
１０ａ及びｎ−チャネルトランジスタ１０ｂを形成する
。その後、絶縁膜を介してＡｔの配線等を形成し、必要
な電気的接続を施すことによって、ＣＭＯＳインバータ
が作成されることになる。
このような従来の方法によると、イオン注入されたゾロ
ンを熱拡散させ５〜６〔μｍ〕の接合深さを持つｐ−ウ
ェル４を形成する際、ポロンが＋１へ方向にも約４〜５
〔μｍ〕拡散するため、ｐウニ、領域も横方向に拡がる
。しだがって、小さなエルを精度よく形成することは困
難であった。
ンを熱拡散させ５〜６〔μｍ〕の接合深さを持つｐ−ウ
ェル４を形成する際、ポロンが＋１へ方向にも約４〜５
〔μｍ〕拡散するため、ｐウニ、領域も横方向に拡がる
。しだがって、小さなエルを精度よく形成することは困
難であった。
また、第１図（ｃ）に示したようにｐチャネルトランジ
スタ１０ａのドレイン９ａ％ ｎ型基板１、ｐ−ウェル
４及びｎチャネルトランジスタ１０ｂのソー７８ｂの間
にｐｎｐｎの寄生構造が形成され、これが回路動作中に
ＯＮすると回路が破壊されるという、所謂ラッチ・アッ
プ現象が生じる。これを防止するためには１層９ａ（ド
レイン）と一層８ｂ（ソース）との間隔を十分に離す必
要があシ、これがＣＭＯ８ＩＣの微細化を妨げる大きな
要因となっていた。なお、上述した問題はＣＭＯＳイン
バータに限らず各種のＣＭＯ８型半導体装置についても
同様に云えることである。
スタ１０ａのドレイン９ａ％ ｎ型基板１、ｐ−ウェル
４及びｎチャネルトランジスタ１０ｂのソー７８ｂの間
にｐｎｐｎの寄生構造が形成され、これが回路動作中に
ＯＮすると回路が破壊されるという、所謂ラッチ・アッ
プ現象が生じる。これを防止するためには１層９ａ（ド
レイン）と一層８ｂ（ソース）との間隔を十分に離す必
要があシ、これがＣＭＯ８ＩＣの微細化を妨げる大きな
要因となっていた。なお、上述した問題はＣＭＯＳイン
バータに限らず各種のＣＭＯ８型半導体装置についても
同様に云えることである。
〔発明の目的〕
本発明の目的は、小さなウェルを精度良く形成すること
ができ、かつラッチ・アップ等の発生を未然に防止する
ことができ、ＣＭＯ８型半導体装置の微細化及び信頼性
向上に害毒し得る半導体装置の製造方法を提供すること
にある。
ができ、かつラッチ・アップ等の発生を未然に防止する
ことができ、ＣＭＯ８型半導体装置の微細化及び信頼性
向上に害毒し得る半導体装置の製造方法を提供すること
にある。
本発明の骨子は、ウェルと基板との間或いはウェル間に
溝を設け、この溝に絶縁膜を埋め込むことにある。
溝を設け、この溝に絶縁膜を埋め込むことにある。
すなわち本発明は、半導体基板上の一部に該基板と逆導
電型のウェルを形成し、このウェル及び基板上にそれぞ
れ能動素子を形成して半導体装置を製造するに際し、上
記基板上のウェル形成領域外に１層以上の第１の被膜を
形成したのち、この被膜の周辺部の基板を選択エツチン
グして溝部を形成し、次いで上記溝部に絶縁膜を埋め込
み、しかるのち上記被膜及び絶縁膜をマスクとし前記基
板に該基板と逆導電型の不純物をドーピングするように
した方法である。
電型のウェルを形成し、このウェル及び基板上にそれぞ
れ能動素子を形成して半導体装置を製造するに際し、上
記基板上のウェル形成領域外に１層以上の第１の被膜を
形成したのち、この被膜の周辺部の基板を選択エツチン
グして溝部を形成し、次いで上記溝部に絶縁膜を埋め込
み、しかるのち上記被膜及び絶縁膜をマスクとし前記基
板に該基板と逆導電型の不純物をドーピングするように
した方法である。
また本発明は、半導体基板上に第１導電型の第１ウエル
及び第２導電型の第２ウエルを形成し、これらのウェル
上にそれぞれ能動素子を形成して半導体装置を製造する
に際し、上記基板の第２ウエル形成領域上に１層以上の
第１の被膜を形成したのち、この被膜の周辺部の基板全
選択エツチングして溝部を形成し、次いで上記溝部に絶
縁膜を埋め込み、次いで上記第１の被膜及び絶縁膜をマ
スクとして第１ウエル形成領域上に第１導電型の不純物
をドーピングし、次いで上記第１ウエル形成領域上に第
３の被膜を形成し、次いで前記第１の被膜を除去し、し
かるのち上記第３の被膜をマスクとして前記第２ウエル
形成領域上に第２導電型の不純物をドーピングするよう
にした方法である。
及び第２導電型の第２ウエルを形成し、これらのウェル
上にそれぞれ能動素子を形成して半導体装置を製造する
に際し、上記基板の第２ウエル形成領域上に１層以上の
第１の被膜を形成したのち、この被膜の周辺部の基板全
選択エツチングして溝部を形成し、次いで上記溝部に絶
縁膜を埋め込み、次いで上記第１の被膜及び絶縁膜をマ
スクとして第１ウエル形成領域上に第１導電型の不純物
をドーピングし、次いで上記第１ウエル形成領域上に第
３の被膜を形成し、次いで前記第１の被膜を除去し、し
かるのち上記第３の被膜をマスクとして前記第２ウエル
形成領域上に第２導電型の不純物をドーピングするよう
にした方法である。
本発明によれば、溝部に埋め込んだ絶縁膜によりウェル
の横方向の拡がシが規定されるため、小さなウェルを精
度良く形成することができる。
の横方向の拡がシが規定されるため、小さなウェルを精
度良く形成することができる。
さらに、溝部に埋め込んだ絶縁膜によシ各素子間が確実
に分離されるため、ラッチアップ現象等を招くこともな
い。したがって、ＣＭＯ８半導体装置の微細化及び信頼
性向上に絶大なる効果を発揮する。
に分離されるため、ラッチアップ現象等を招くこともな
い。したがって、ＣＭＯ８半導体装置の微細化及び信頼
性向上に絶大なる効果を発揮する。
第２図（ａ）〜（ｈ）は本発明の第１の実施例に係わる
ＣＭＯＳインバータ製造工程を示す断面図である。
ＣＭＯＳインバータ製造工程を示す断面図である。
まず、第２図（、）に示す如くｎ型シリコン基板（半導
体基板）１ノ上に、熱酸化膜（５ｉｎ２膜）１２及びＳ
ｉ 、Ｎ４膜１３からなる第１の被膜をそれぞれ例え
ば１０００［Ｘ）形成する。続いて、例えばフォトレジ
スト１４を選択的に形成し、とのレジスト１４をマスク
として８１．Ｎ４膜１３及び５ｉｎ２膜１２をエツチン
グ除去する。次いで、第２図（ｂ）に示す如く全面に例
えばプラズマ５１０２膜（第２の被膜）１５を約１０〔
μｍ〕形成する。その後この試料を例えばＮＨ４Ｆで約
２０〜３０秒エツチングし、第２図（ｃ）に示す如く段
差部においてのみグラズマ５ｉｎ２１５をエツチング除
去する。
体基板）１ノ上に、熱酸化膜（５ｉｎ２膜）１２及びＳ
ｉ 、Ｎ４膜１３からなる第１の被膜をそれぞれ例え
ば１０００［Ｘ）形成する。続いて、例えばフォトレジ
スト１４を選択的に形成し、とのレジスト１４をマスク
として８１．Ｎ４膜１３及び５ｉｎ２膜１２をエツチン
グ除去する。次いで、第２図（ｂ）に示す如く全面に例
えばプラズマ５１０２膜（第２の被膜）１５を約１０〔
μｍ〕形成する。その後この試料を例えばＮＨ４Ｆで約
２０〜３０秒エツチングし、第２図（ｃ）に示す如く段
差部においてのみグラズマ５ｉｎ２１５をエツチング除
去する。
次に、フォトレジスト膜１４を除去すると共にレジスト
１４上のプラズマ８１０□膜１５をリフトオフによシ除
去する。次いで、第２図（ｄ）に示す如くＳｉ３Ｈ４膜
１３及び残置されたプラズマ５１０２膜１５をマスクと
して、シリコン基板１１を方向性エツチング法により選
択エツチングし、前記第１の被膜のパターン周辺に溝部
１６を５〜１０〔μｍ〕の深さに形成する。続いて、プ
ラズマ８１０□膜１５をエツチング除去したのち、第２
図（、）に示す如く全面に例えばＣｖＤＳＩ０２膜（絶
縁膜）１７を約２０００［Ｘ）堆積させ、前記溝部１６
を埋めると同時に全面を覆う。次いで、方向性エツチン
グ法によシ全面エツチングを施し、ＳｉＯ２膜１７全１
７０００［Ｘ］除去すると第２図（ｆ）に示す如く、溝
部１６が５ＩＯ２膜１７で充填された構造となる。続い
て、Ｓ ｉ ３Ｎ４膜１３及び５ｌｏ２膜１７をマスク
として、ボロ７（Ｂ）を拡散しｐウェル１８を形成する
。ここで、上記ポロンの拡散はポロンナイトライドを用
いた気相拡散で吃よいし、ポロンのイオン注入とドライ
ブイン拡散とを組み合わせたものでもよい。
１４上のプラズマ８１０□膜１５をリフトオフによシ除
去する。次いで、第２図（ｄ）に示す如くＳｉ３Ｈ４膜
１３及び残置されたプラズマ５１０２膜１５をマスクと
して、シリコン基板１１を方向性エツチング法により選
択エツチングし、前記第１の被膜のパターン周辺に溝部
１６を５〜１０〔μｍ〕の深さに形成する。続いて、プ
ラズマ８１０□膜１５をエツチング除去したのち、第２
図（、）に示す如く全面に例えばＣｖＤＳＩ０２膜（絶
縁膜）１７を約２０００［Ｘ）堆積させ、前記溝部１６
を埋めると同時に全面を覆う。次いで、方向性エツチン
グ法によシ全面エツチングを施し、ＳｉＯ２膜１７全１
７０００［Ｘ］除去すると第２図（ｆ）に示す如く、溝
部１６が５ＩＯ２膜１７で充填された構造となる。続い
て、Ｓ ｉ ３Ｎ４膜１３及び５ｌｏ２膜１７をマスク
として、ボロ７（Ｂ）を拡散しｐウェル１８を形成する
。ここで、上記ポロンの拡散はポロンナイトライドを用
いた気相拡散で吃よいし、ポロンのイオン注入とドライ
ブイン拡散とを組み合わせたものでもよい。
次に、第２図（ｇ）に示す如くＳｉ３Ｈ４膜１３及び５
ｉｎ２膜１２′ｔ−除去する。そして、第２図（ｈ）に
示す如くフィールド酸化膜１９、ケ゛−ト酸化膜２０ｍ
１２０ｂ、ダート電極２１ ａ ＊ ２ ｌ ｂ −ソ
ース・ドレインとなるＰ拡散層２２ ａ 、 ２３ｍ及
びＮ拡散層２２ｂ、２３ｂ等全形成する。その後、従来
方法と同様に層間絶縁膜やＡｔ配線等を形成することに
よってＣＭＯＳインバータが作製されることになる。
ｉｎ２膜１２′ｔ−除去する。そして、第２図（ｈ）に
示す如くフィールド酸化膜１９、ケ゛−ト酸化膜２０ｍ
１２０ｂ、ダート電極２１ ａ ＊ ２ ｌ ｂ −ソ
ース・ドレインとなるＰ拡散層２２ ａ 、 ２３ｍ及
びＮ拡散層２２ｂ、２３ｂ等全形成する。その後、従来
方法と同様に層間絶縁膜やＡｔ配線等を形成することに
よってＣＭＯＳインバータが作製されることになる。
かくして本実施例方法によれば、ｎウェル１８を形成す
るだめの拡散工程に際し、両側が５ｌｏ２膜１７で囲ま
れているためポロンは横方向には拡散しない。このため
、微細なｐ−ウェル領域を容易に形成することができる
。また、ｐチャネルトランジスタのソース若しくはドレ
イン２３ｇ及びｎチャネルトランジスタのソース若しく
はドレイン２２ｂｆ：第２図（ｈ）に示した如く近接さ
せても、溝部１６に充填された５１０２膜１７によって
各トランジスタが隔られているため、ラッチアップ現象
を、従来法によって十分能した構造をとった場合と同じ
かそれ以上に起こし難くすることができる。したがって
、ＣＭＯＳインバータの微細化を極めて容易に実現する
ことができた。なお、前述した溝部１６を形成すること
によって、ウェルの分離を実現する方法はこれまでにも
いろいろ試みられているが、溝を形成するだめのマスク
形成工程とｐウェル拡散を行うためのマスク形成工程が
それぞれ別々に行われていたため、工程も複雑になシ、
さらに微細なｐ−ウェルを形成することにおいても不利
であった。これに対し、本実施例では溝を形成するため
のマスク形成工程をセルファラインで行うことができ、
さらにｐウェル拡散のだめのマスクを溝形成のだめのマ
スクとしても用いているので、その工程が極めて容易に
なる等の利点もある。
るだめの拡散工程に際し、両側が５ｌｏ２膜１７で囲ま
れているためポロンは横方向には拡散しない。このため
、微細なｐ−ウェル領域を容易に形成することができる
。また、ｐチャネルトランジスタのソース若しくはドレ
イン２３ｇ及びｎチャネルトランジスタのソース若しく
はドレイン２２ｂｆ：第２図（ｈ）に示した如く近接さ
せても、溝部１６に充填された５１０２膜１７によって
各トランジスタが隔られているため、ラッチアップ現象
を、従来法によって十分能した構造をとった場合と同じ
かそれ以上に起こし難くすることができる。したがって
、ＣＭＯＳインバータの微細化を極めて容易に実現する
ことができた。なお、前述した溝部１６を形成すること
によって、ウェルの分離を実現する方法はこれまでにも
いろいろ試みられているが、溝を形成するだめのマスク
形成工程とｐウェル拡散を行うためのマスク形成工程が
それぞれ別々に行われていたため、工程も複雑になシ、
さらに微細なｐ−ウェルを形成することにおいても不利
であった。これに対し、本実施例では溝を形成するため
のマスク形成工程をセルファラインで行うことができ、
さらにｐウェル拡散のだめのマスクを溝形成のだめのマ
スクとしても用いているので、その工程が極めて容易に
なる等の利点もある。
第３図（ａ）、（ｂ）は第２の実施例に係わる工程断面
図である。この実施例が先に説明した第１の実施例と異
なる点は、前記半導体基板としてπ型基板３１を用いた
ことにある。すなわち、π型基板３１を用い前記第２図
（ｆ）までは先の実施例と同様の工程とし、その後５１
３Ｎ４膜１３をマスクとして選択酸化を行い第３図（、
）に示す如く酸化膜（５ｔＯ２膜）３２を形成する。次
いで、Ｓｔ Ｎ膜１３及びＳｉＯ２膜１２全１２したの
ち、４ 第３図（ｂ）に示す如くヒ素（Ａｓ ）等のｎ型の不純
物を選択酸化によって形成された５ｉｏ２１摸（第３の
被膜）３２をマスクに基板３ノに導入しｎウェル３３を
形成する。これによシ、π型基板３１上にｎ−ウェル３
３及びｐ−ウェル１８を同時に形成することができ、か
つこれらｆ：５ｉｏ２膜３２で分離した構造が実現され
ることになる。
図である。この実施例が先に説明した第１の実施例と異
なる点は、前記半導体基板としてπ型基板３１を用いた
ことにある。すなわち、π型基板３１を用い前記第２図
（ｆ）までは先の実施例と同様の工程とし、その後５１
３Ｎ４膜１３をマスクとして選択酸化を行い第３図（、
）に示す如く酸化膜（５ｔＯ２膜）３２を形成する。次
いで、Ｓｔ Ｎ膜１３及びＳｉＯ２膜１２全１２したの
ち、４ 第３図（ｂ）に示す如くヒ素（Ａｓ ）等のｎ型の不純
物を選択酸化によって形成された５ｉｏ２１摸（第３の
被膜）３２をマスクに基板３ノに導入しｎウェル３３を
形成する。これによシ、π型基板３１上にｎ−ウェル３
３及びｐ−ウェル１８を同時に形成することができ、か
つこれらｆ：５ｉｏ２膜３２で分離した構造が実現され
ることになる。
したがって、この実施例によっても先の第１の実施例と
同様の効果が得られるのは勿論のことである。なお、前
記ｐウェルとｎウェルとの形成順序は逆に行ってもよい
。また、基板として先の実施例と同じくｎ型の基板１１
を用いて酸化膜３２をマスクに行うイオン注入を、例え
ばｎ型基板１ノにおけるフィールド反転防止及びチャネ
ル部の閾値コントロールを目的に行ってもよい。この場
合、例えばＡｓのイオン注入が用イられ５０ｋｖ〜１０
０Ｋｖで、５×１♂１〜１ｏ１３の範囲のドーズ景で・
イオン注入すればよい。
同様の効果が得られるのは勿論のことである。なお、前
記ｐウェルとｎウェルとの形成順序は逆に行ってもよい
。また、基板として先の実施例と同じくｎ型の基板１１
を用いて酸化膜３２をマスクに行うイオン注入を、例え
ばｎ型基板１ノにおけるフィールド反転防止及びチャネ
ル部の閾値コントロールを目的に行ってもよい。この場
合、例えばＡｓのイオン注入が用イられ５０ｋｖ〜１０
０Ｋｖで、５×１♂１〜１ｏ１３の範囲のドーズ景で・
イオン注入すればよい。
第４図は第３図の実施例に係わる工程断面図である。こ
の実施例は先の第１の実施例の改良であシ、前記第２図
（ｄ）の段階で溝部１６の底部にｎ型の不純物をイオン
注入し、ｎ型不純物の高濃度不純物層４１をｎ型基板１
１内に形成した場合を示す。この様な構造をとるとｐ−
ウェル１８の界面における空気層のｎ基板１ノ側におけ
る空気層の形状は第４図中に破線で示す如くなっている
。すなわち、空気層の拡がシが高濃度層４１によってお
きかとられるため、ラッチアップやパンチスルーの耐圧
をさらに筒くすることができる。
の実施例は先の第１の実施例の改良であシ、前記第２図
（ｄ）の段階で溝部１６の底部にｎ型の不純物をイオン
注入し、ｎ型不純物の高濃度不純物層４１をｎ型基板１
１内に形成した場合を示す。この様な構造をとるとｐ−
ウェル１８の界面における空気層のｎ基板１ノ側におけ
る空気層の形状は第４図中に破線で示す如くなっている
。すなわち、空気層の拡がシが高濃度層４１によってお
きかとられるため、ラッチアップやパンチスルーの耐圧
をさらに筒くすることができる。
なお、本発明は上述した各実施例に限定されるものでは
ない。前記第１の本実施例では、プラズマ５１０２膜１
５をリフト・オフによって除去してからシリコン基板１
１の選択エツチングを行ったが、これは必ずしも行わな
くてもよい。
ない。前記第１の本実施例では、プラズマ５１０２膜１
５をリフト・オフによって除去してからシリコン基板１
１の選択エツチングを行ったが、これは必ずしも行わな
くてもよい。
すなわち、第２図（ｃ）の状態でシリコン基板１１のエ
ツチングを行うようにしてもよい。また、前記溝部への
絶縁膜の充填としてＣｖＤＳＩＯ２膜１５の堆積全１５
たが、この代シに熱酸化を行ってもよい。さらに、残置
されたプラズマ５１０２膜１７を除去してから溝部１６
への絶縁物の充填を行っているが、５ｉ０２膜１５の除
去前、すなわち第２図（ｄ）の段階で行ってもよい。ま
た、前記第１の被膜としてレジスト／５１３Ｎ４／５Ｉ
Ｏ２を用いて説明したが、これ以外のいかなる組合せで
もよい。例えばレジストのかわりにＡｔを用いてもよい
し、５ｔＯ２膜或いはＳ ｉ ３Ｎ、膜単独であっても
よい。また、段差部でのエツチング速度が平坦部でのエ
ツチング速度よシも速い膜としてプラズマ５１０２膜の
場合についてのみ述べたが、これ以外のもの例えばプラ
ズマ８１３Ｎ４、プラズマＰＳＧ膜或いはスパッタリン
グで堆積されたＳｉ０ 、８１．Ｎ４． ＰＳＧ膜等
でもよい。さらに、Ａｔの蒸着を用いて段差部で薄くな
った膜を等方エツチングで除去して、残った）、ｔｔＪ
？タンを用いても同様の効果が得られる。また、このよ
うな性質の膜を一切用いずマスク合せ工程を用いてマヌ
ク材を第２図（ｄ）に示す如く残置しても本発明の主旨
を逸脱するものではない。また、第２図（ｈ）では図示
されたｎチャネルトランジスタとドチャネルトランジス
タとの分離はウェルの分離用酸化膜１７をそのまま用い
てい、るが、これに加えフィールド酸化膜で分離を行っ
てもよい。
ツチングを行うようにしてもよい。また、前記溝部への
絶縁膜の充填としてＣｖＤＳＩＯ２膜１５の堆積全１５
たが、この代シに熱酸化を行ってもよい。さらに、残置
されたプラズマ５１０２膜１７を除去してから溝部１６
への絶縁物の充填を行っているが、５ｉ０２膜１５の除
去前、すなわち第２図（ｄ）の段階で行ってもよい。ま
た、前記第１の被膜としてレジスト／５１３Ｎ４／５Ｉ
Ｏ２を用いて説明したが、これ以外のいかなる組合せで
もよい。例えばレジストのかわりにＡｔを用いてもよい
し、５ｔＯ２膜或いはＳ ｉ ３Ｎ、膜単独であっても
よい。また、段差部でのエツチング速度が平坦部でのエ
ツチング速度よシも速い膜としてプラズマ５１０２膜の
場合についてのみ述べたが、これ以外のもの例えばプラ
ズマ８１３Ｎ４、プラズマＰＳＧ膜或いはスパッタリン
グで堆積されたＳｉ０ 、８１．Ｎ４． ＰＳＧ膜等
でもよい。さらに、Ａｔの蒸着を用いて段差部で薄くな
った膜を等方エツチングで除去して、残った）、ｔｔＪ
？タンを用いても同様の効果が得られる。また、このよ
うな性質の膜を一切用いずマスク合せ工程を用いてマヌ
ク材を第２図（ｄ）に示す如く残置しても本発明の主旨
を逸脱するものではない。また、第２図（ｈ）では図示
されたｎチャネルトランジスタとドチャネルトランジス
タとの分離はウェルの分離用酸化膜１７をそのまま用い
てい、るが、これに加えフィールド酸化膜で分離を行っ
てもよい。
さらに、フィールド酸化膜の形成はいかなる方法を用い
て形成してもよく、いわゆる従来のＬＯＣＯ８法、埋め
込み酸化膜による方法など何を用いてもよいことは言う
までもない。要するに本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することができる。
て形成してもよく、いわゆる従来のＬＯＣＯ８法、埋め
込み酸化膜による方法など何を用いてもよいことは言う
までもない。要するに本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することができる。
第１図（、）〜（ｃ）は従来のＣＭＯＳインバータ製工
程を示す断面図、第２図（、）〜（ｈ）は本発明の第１
の実施例に係わるＣＭＯＳインバータ製造工程を示す断
面図、第３図（、）〜（ｂ）は第２の実施例に係わる工
程断面図、第４図は第３の実施例に係わる工程断面図で
ある。 １１・・・ｎ型シリコン基板、１２・・・熱酸化膜（Ｓ
１０２膜）、１３・・・５１３Ｎ４膜、１４・・・レジ
スト、１５・・・グラズマＳｉＯ□膜、１６・・・溝部
、１７・・・ＣＶＤ ５ｉ０２膜（絶縁膜）、１ Ｂ
・・・ウェル、２０ａ。 ２０ ｂ ・・・ダート酸化膜、２１ ａ 、 ２ ｌ
ｂ −ダート電極、２２ ａ 、 ２２ ｂ 、 ２
．９ ａ 、 ２３ ｂ−’ソース・ドレイン、３ Ｊ
’・・・π型基板、３２・・・酸化膜（ＳＩＯ２膜）、
３３・・・ｎウェル、４１・・・高濃度不純物層。 出願人代理人 弁理士 鈴 江 武 彦第２図 ＩＱ ＩＩ 第３図 第４図 ３０５−
程を示す断面図、第２図（、）〜（ｈ）は本発明の第１
の実施例に係わるＣＭＯＳインバータ製造工程を示す断
面図、第３図（、）〜（ｂ）は第２の実施例に係わる工
程断面図、第４図は第３の実施例に係わる工程断面図で
ある。 １１・・・ｎ型シリコン基板、１２・・・熱酸化膜（Ｓ
１０２膜）、１３・・・５１３Ｎ４膜、１４・・・レジ
スト、１５・・・グラズマＳｉＯ□膜、１６・・・溝部
、１７・・・ＣＶＤ ５ｉ０２膜（絶縁膜）、１ Ｂ
・・・ウェル、２０ａ。 ２０ ｂ ・・・ダート酸化膜、２１ ａ 、 ２ ｌ
ｂ −ダート電極、２２ ａ 、 ２２ ｂ 、 ２
．９ ａ 、 ２３ ｂ−’ソース・ドレイン、３ Ｊ
’・・・π型基板、３２・・・酸化膜（ＳＩＯ２膜）、
３３・・・ｎウェル、４１・・・高濃度不純物層。 出願人代理人 弁理士 鈴 江 武 彦第２図 ＩＱ ＩＩ 第３図 第４図 ３０５−
Claims (5)
- （１） 半導体基板上の一部に該基板と逆導電型のウ
ェルを形成し、このウェル及び上記基板上にそれぞれ能
動素子を形成する半導体装置の製造方法において、前記
基板上のウェル形成領域外に１層以上の第１の被膜含形
成する工程と、上記被膜の周辺部の基板を選択エツチン
グして溝部を形成する工程と、上記溝部に絶縁膜を埋め
込む工程と、上記被膜及び絶縁膜をマスクとし前記基板
に該基板と逆導電型の不純物をドーピングする工程とを
具備したことを特徴とする半導体装置の製造方法。 - （２）前記基板を選択エツチングして溝部を形成する工
程は、前記被膜が形成された基板上の全面に段差部にお
けるエツチング速度が平坦部におけるエツチング速度よ
り速い第２の被膜を形成したのち、全面エツチングを施
し上記第２の被膜の段差部を除去し、次いで残存した第
２の被膜をマスクの一部として前記基板を選択エツチン
グすることである特許請求の範囲第１項記載の半導体装
置の製造方法。 - （３）半導体基板上に第１導電型の第１ウエル及び第２
導電型の第２ウエルを形成し、これらのウェル上にそれ
ぞれ能動素子を形成する半導体装置の製造方法において
、前記基板の第２ウエル形成領域上に１層以上の第１の
被膜を形成する工程と、上記第１の被膜の周辺部の基板
を選択エツチングして溝部を形成する工程と、上記溝部
に絶縁膜を埋め込む工程と、上記第１の被膜及び絶縁膜
をマスクとして第１ウエル形成領域上に第１導電型の不
純物をドーピングする工程と、上記第１ウエル形成領域
上に第３の被膜を形成する工程と、次いで前記第１の被
膜全除去する工程と、次いで上記第３の被膜をマスクと
して前記第２ウエル形成領域上に第２導電型の不純物を
ドーピングする工程とを具備したことを特徴する半導体
装置の製造方法。 - （４）前記基板を選択エツチングして溝部を形成する工
程は、前記第１の被膜が形成された基板上の全面に段差
部におけるエツチング速度が平坦部におけるエツチング
速度よシ速い第２の被膜を形成したのち、全面エツチン
グを施し上記第２の被膜の段差部を除去し、次いで残存
した第２の被膜をマスクの一部として前記基板を選択エ
ツチングすることである特許請求の範囲第３項記載の半
導体装置の製造方法。 - （５）前記第３の被膜は前記基板の選択酸化によって形
成されたものであシ、前記第１の被膜は耐酸化性膜を含
むものである特許請求の範囲第３項又は第４項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150960A JPS5940563A (ja) | 1982-08-31 | 1982-08-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150960A JPS5940563A (ja) | 1982-08-31 | 1982-08-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5940563A true JPS5940563A (ja) | 1984-03-06 |
| JPH0481339B2 JPH0481339B2 (ja) | 1992-12-22 |
Family
ID=15508191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57150960A Granted JPS5940563A (ja) | 1982-08-31 | 1982-08-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940563A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61500140A (ja) * | 1983-10-11 | 1986-01-23 | アメリカン テレフオン アンド テレグラフ カムパニ− | 相補型金属−酸化物−半導体デバイスを含む半導体回路 |
| JPS6252957A (ja) * | 1985-09-02 | 1987-03-07 | Toshiba Corp | Ｃｍｏｓ半導体装置 |
| US4656730A (en) * | 1984-11-23 | 1987-04-14 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method for fabricating CMOS devices |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55148466A (en) * | 1979-05-10 | 1980-11-19 | Nec Corp | Cmos semiconductor device and its manufacture |
| JPS55154748A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Complementary mos semiconductor device |
| JPS55154770A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Manufacture of complementary mos semiconductor device |
-
1982
- 1982-08-31 JP JP57150960A patent/JPS5940563A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55148466A (en) * | 1979-05-10 | 1980-11-19 | Nec Corp | Cmos semiconductor device and its manufacture |
| JPS55154748A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Complementary mos semiconductor device |
| JPS55154770A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Manufacture of complementary mos semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61500140A (ja) * | 1983-10-11 | 1986-01-23 | アメリカン テレフオン アンド テレグラフ カムパニ− | 相補型金属−酸化物−半導体デバイスを含む半導体回路 |
| US4656730A (en) * | 1984-11-23 | 1987-04-14 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method for fabricating CMOS devices |
| JPS6252957A (ja) * | 1985-09-02 | 1987-03-07 | Toshiba Corp | Ｃｍｏｓ半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0481339B2 (ja) | 1992-12-22 |
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