JP2001060634A

JP2001060634A - 半導体装置およびその製造方法

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Publication number: JP2001060634A
Application number: JP11234173A
Authority: JP
Inventors: Kenji Kono; 憲司河野; Shoji Mizuno; 祥司水野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-08-20
Filing date: 1999-08-20
Publication date: 2001-03-06
Anticipated expiration: 2019-08-20
Also published as: JP4304779B2

Abstract

(57)【要約】【課題】新規な構成にてコストダウンを図ることができ
る半導体装置およびその製造方法を提供する。【解決手段】ＳＯＩ基板１のシリコン層４においてアッ
プドレインＭＯＳＦＥＴ８とＮＰＮトランジスタ９とダ
ブルウエルＣＭＯＳ１０が形成されている。ダブルウエ
ルＣＭＯＳ１０で使用するｐウエル領域５０およびｎウ
エル領域５８が、アップドレインＭＯＳＦＥＴ形成領域
およびバイポーラトランジスタ形成領域においてもそれ
ぞれ形成され、ｐウエル領域１３，３１およびｎウエル
領域１８，３７にてアップドレインＭＯＳＦＥＴ８とＮ
ＰＮトランジスタ９が構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、同一の半導体基
板上にパワーデバイスとＢｉＣＭＯＳを形成した半導体
装置に係り、例えば、自動車用コントローラに使われる
複合ＩＣに適用できるものである。

【０００２】

【従来の技術】従来、自動車の負荷駆動に供されるディ
スクリートのパワーＭＯＳＦＥＴには縦型ＤＭＯＳ（以
下、ＶＤＭＯＳ）があるが、パワーＭＯＳＦＥＴにバイ
ポーラトランジスタやＣＭＯＳを１チップ上に集積し
た、いわゆる、複合ＩＣの分野では、その集積のし易さ
からＶＤＭＯＳの基板底面のドレインを基板表面にもっ
てくるアップドレイン（ＵｐＤｒａｉｎ）型のパワーＭ
ＯＳＦＥＴ、あるいはドレイン・ソースを交互に配置し
たＬＤＭＯＳがよく利用される。図２３にはパワーデバ
イスとしてアップドレインＭＯＳＦＥＴを用いた場合の
縦断面図を、図２４には同じくパワーデバイスとしてＬ
ＤＭＯＳＦＥＴを用いた場合の縦断面図を示す。また、
図２５には、複合ＩＣとしてパワーデバイスとＢｉＣＭ
ＯＳを形成した場合におけるＢｉＣＭＯＳを構成するＮ
ＰＮトランジスタの縦断面図を、図２６には同じくＢｉ
ＣＭＯＳを構成すべくＰＮＰトランジスタを用いた場合
の縦断面図を示す。

【０００３】ところが、複合ＩＣに必要な耐圧、オン抵
抗を有するパワーデバイスを形成するには、ＣＭＯＳ工
程にはないチャネルｐウエル領域２００（図２３，２４
参照）、アップドレインＭＯＳＦＥＴ用ｎウエル領域２
１０（図２３参照）、ＬＤＭＯＳＦＥＴ用ウエル領域２
２０（図２４参照）といったパワーデバイス専用のウエ
ル領域の形成が必要であった。また、バイポーラトラン
ジスタを形成するにはベース領域２３０、エミッタ領域
２４０（図２５，２６参照）といった専用工程が必要
で、このため工程数が多く、製造コストが高いという問
題があった。

【０００４】

【発明が解決しようとする課題】そこで、この発明の目
的は、新規な構成にてコストダウンを図ることができる
半導体装置およびその製造方法を提供することにある。

【０００５】

【課題を解決するための手段】請求項１に記載の発明に
よれば、ダブルウエルＣＭＯＳにおいては第１および第
２導電型のウエル領域が使用され、この第１および第２
導電型のウエル領域が、パワーデバイス形成領域および
バイポーラトランジスタ形成領域においてもそれぞれ形
成される。このウエル領域にてパワーデバイスおよびバ
イポーラトランジスタが構成される。

【０００６】よって、パワーデバイスの専用マスクおよ
びバイポーラトランジスタの専用マスクを使わずに、半
導体基板にパワーデバイス、バイポーラトランジスタを
形成することができる。その結果、同一の半導体基板上
にパワーデバイスとＢｉＣＭＯＳを形成した半導体装置
において、コストダウンを図ることができる。

【０００７】請求項５に記載の発明によれば、半導体基
板の上に配置した第１のマスクを用いて、パワーデバイ
スとバイポーラトランジスタとダブルウエルＣＭＯＳの
それぞれの形成領域に同時に第１導電型のウエル領域が
形成される。さらに、半導体基板の上に配置した第２の
マスクを用いて、パワーデバイスとバイポーラトランジ
スタとダブルウエルＣＭＯＳのそれぞれの形成領域に同
時に第２導電型のウエル領域が形成される。その後、パ
ワーデバイスおよびダブルウエルＣＭＯＳの形成領域に
同時にゲート電極が配置される。

【０００８】このように、パワーデバイスの専用マスク
およびバイポーラトランジスタの専用マスクを使わず
に、半導体基板にパワーデバイス、バイポーラトランジ
スタを形成することができる。その結果、同一の半導体
基板上にパワーデバイスとＢｉＣＭＯＳを形成した半導
体装置において、コストダウンを図ることができる。

【０００９】

【発明の実施の形態】以下、この発明を具体化した実施
の形態を図面に従って説明する。図１に、本実施の形態
における複合ＩＣの縦断面図を示す。この複合ＩＣは自
動車用コントローラを構成する部材として使用されるも
のであって、フューエルインジェクタ（電磁弁）等の負
荷を駆動するためのものである。

【００１０】複合ＩＣには、アップドレイン（ＵｐＤｒ
ａｉｎ）ＭＯＳＦＥＴ８、ＮＰＮトランジスタ９、ＣＭ
ＯＳ１０が集積化されている。ＭＯＳ構造を有するパワ
ーデバイスであるアップドレインＭＯＳＦＥＴ８の仕様
は数アンペア、数１０ボルトのオーダーであり、ＮＰＮ
トランジスタ９およびＣＭＯＳ１０の仕様（ＢｉＣＭＯ
Ｓの仕様）はミリアンペアのオーダーで、印加電圧が１
０ボルト程度である。また、ＣＭＯＳ１０は、ｎＭＯ
Ｓ，ｐＭＯＳともウエル内に形成された、ダブルウエル
ＣＭＯＳである。

【００１１】図１において、半導体基板としてＳＯＩ基
板１が使用されており、ＳＯＩ基板１はｐ型シリコン基
板２の上にシリコン酸化膜３を介して薄膜のシリコン層
４を配置した構成となっている。シリコン層４において
は、ｎ^-型シリコン層６の下にｎ⁺型シリコン層５が埋
め込まれている。ｎ⁺型シリコン層５はアンチモン（Ｓ
ｂ）をドープしたものである。

【００１２】シリコン層４にはトレンチ７が形成され、
その内壁面にはシリコン酸化膜が形成されるとともに同
トレンチ７内にはポリシリコンが充填されている。この
トレンチ７により多数の島が区画形成されている。各島
に、アップドレインＭＯＳＦＥＴ８、ＮＰＮトランジス
タ９、ＣＭＯＳ１０を構成するｎＭＯＳ，ｐＭＯＳがそ
れぞれ形成されている。

【００１３】アップドレインＭＯＳＦＥＴ８の詳細な構
成を図２に示す。また、図１のＮＰＮトランジスタ９の
詳細な構成を図３に示す。さらに、図１のＣＭＯＳ１０
の詳細な構成を図４に示す。

【００１４】まず、図４のＣＭＯＳ１０について説明す
る。ｎＭＯＳ形成島において、ｎ^-型シリコン層６の表
層部にはｐウエル領域５０が形成されている。ｎ^-型シ
リコン層６の上にはゲート酸化膜５１を介してポリシリ
コンゲート電極５２が形成されている。ｐウエル領域５
０の内部においてその表層部にはｎ⁺型領域５３とｎ⁺
型領域５４が離間した位置に形成されている。ｎ^-型シ
リコン層６上のＬＯＣＯＳ酸化膜５５の上にはソース電
極（アルミ層）５６およびドレイン電極（アルミ層）５
７が配置され、このソース電極（アルミ層）５６はｎ⁺
型領域５３と、また、ドレイン電極（アルミ層）５７は
ｎ⁺型領域５４と接触している。

【００１５】また、図４のｐＭＯＳ形成島において、ｎ
^-型シリコン層６の表層部にはｎウエル領域５８が形成
され、ｎウエル領域５８はｎ^-型シリコン層６の表層部
からｎ⁺型シリコン層５に達している。ｎウエル領域５
８の上にはゲート酸化膜５９を介してポリシリコンゲー
ト電極６０が形成されている。ｎウエル領域５８の内部
においてその表層部にはｐ⁺型領域６１とｐ⁺型領域６
２が離間した位置に形成されている。ｎ^-型シリコン層
６上のＬＯＣＯＳ酸化膜５５の上にはドレイン電極（ア
ルミ層）６３およびソース電極（アルミ層）６４が配置
され、このドレイン電極（アルミ層）６３はｐ⁺型領域
６１と、また、ソース電極（アルミ層）６４はｐ⁺型領
域６２と接触している。

【００１６】図２のアップドレインＭＯＳＦＥＴ８につ
いて説明する。シリコン層４の上にはゲート酸化膜１１
を介してポリシリコンゲート電極１２が配置されてい
る。ポリシリコンゲート電極１２の端部でのｎ^-型シリ
コン層６の表層部にはｐウエル領域１３が形成されてい
る。このｐウエル領域１３はダブルウエルＣＭＯＳ１０
（図４）のｐウエル領域５０と同時に形成されたもので
ある。ｐウエル領域１３の内部においてその表層部には
ｎ⁺型領域１４およびｐ⁺型領域１５が形成されてい
る。前述のポリシリコンゲート電極１２の上はシリコン
酸化膜１６にて覆われている。シリコン酸化膜１６の上
にはソース電極（アルミ層）１７が配置され、このソー
ス電極（アルミ層）１７はｎ⁺型領域１４およびｐ⁺型
領域１５と接触している。

【００１７】また、ｐウエル領域１３の間、つまり、ソ
ースセル間にはｎウエル領域１８が形成され、ｎウエル
領域１８はｎ^-型シリコン層６の表層部からｎ⁺型シリ
コン層５に達している。このｎウエル領域１８はダブル
ウエルＣＭＯＳ１０（図４）のｎウエル領域５８と同時
に形成されたものである。さらに、ｎ型シリコン層５，
６の表層部にはディープｎ⁺型領域１９がｎウエル領域
１８よりも深く形成されている。ディープｎ⁺型領域１
９の内部においてその表層部にはｎ⁺型領域２０が形成
されている。ｎ型シリコン層５，６上のＬＯＣＯＳ酸化
膜２１の上にはドレイン電極（アルミ層）２２が配置さ
れ、このドレイン電極（アルミ層）２２はｎ⁺型領域２
０と接触している。ドレイン電極（アルミ層）２２およ
びソース電極（アルミ層）１７の上にはシリコン酸化膜
２３が形成されている。

【００１８】このようなアップドレインＭＯＳＦＥＴ８
においては、ポリシリコンゲート電極１２への電圧印加
により、ソース電極（アルミ層）１７から電流が、ｎ⁺
型領域１４およびｐ⁺型領域１５→ｐウエル領域１３の
表層部→ｎウエル領域１８→ｎ⁺型シリコン層５→ディ
ープｎ⁺型領域１９→ｎ⁺型領域２０→ドレイン電極
（アルミ層）２２へと流れる。

【００１９】図３のＮＰＮトランジスタ９について説明
する。ｎ^-型シリコン層６の表層部にはｐウエル領域３
１が形成されている。このｐウエル領域３１はダブルウ
エルＣＭＯＳ１０（図４）のｐウエル領域５０と同時に
形成されたものである。ｐウエル領域３１の内部におい
てその表層部にはｎ⁺型領域３２とｐ⁺型領域３３が離
間した位置に形成されている。ｎ^-型シリコン層６上の
ＬＯＣＯＳ酸化膜３４の上にはエミッタ電極（アルミ
層）３５およびベース電極（アルミ層）３６が配置さ
れ、このエミッタ電極（アルミ層）３５はｎ⁺型領域３
２と、また、ベース電極（アルミ層）３６はｐ⁺型領域
３３と接触している。

【００２０】また、ｎ^-型シリコン層６の表層部にはｎ
ウエル領域３７が形成され、ｎウエル領域３７はｎ^-型
シリコン層６の表層部からｎ⁺型シリコン層５に達して
いる。このｎウエル領域３７はダブルウエルＣＭＯＳ１
０（図４）のｎウエル領域５８と同時に形成されたもの
である。さらに、ｎウエル領域３７の内部においてその
表層部にはｎ⁺型領域３８が形成され、ＬＯＣＯＳ酸化
膜３４の上のコレクタ電極（アルミ層）３９と接触して
いる。

【００２１】次に、複合ＩＣの製造方法を、図５〜図１
５を用いて説明する。まず、図５に示すように、ＳＯＩ
ウエハ（ＳＯＩ基板）１を用意する。シリコン層４の厚
さは約１３μｍであり、埋め込まれたｎ⁺層５は厚さが
約３μｍ、濃度が約１×１０¹⁵ｃｍ^-3、ρｓが約２０Ω
／□である。そして、このウエハ１に対し、素子分離の
ためのトレンチ７を形成する。詳しくは、ドライエッチ
ングで埋め込み酸化膜３に達する深さまで分離溝を掘
り、ケミカルドライエッチング（ＣＤＥ）を行い、さら
に、アニールを行ってダメージを回復させる。、その
後、側壁酸化するとともに、ポリシリコン埋め込みを行
い、さらに、ケミカルメカニカルポリッシュ（ＣＭＰ）
処理を行い不要なポリシリコンを除去する。その後、ト
レンチ上部を平坦化するとともに、埋め込みポリシリコ
ンの表面酸化を行う。

【００２２】そして、図６に示すように、ディープｎ⁺
型領域１９の形成のためにリン（Ｐ）をインプラ（１×
１０¹⁵ｃｍ^-2ドーズ）し、熱処理として１１７０℃で約
３時間行う。

【００２３】さらに、図７に示すように、ｎウエル領域
（１８，３７，５８）を形成すべく、ウエハ１上にマス
クＭ１を配置してリン（Ｐ）をインプラ（１×１０¹²ｃ
ｍ^-2）し、さらに、熱処理として１１７０℃で約３時間
行う。

【００２４】引き続き、図８に示すように、ｐウエル領
域１３，３１，５０を形成すべく、ウエハ１上にマスク
Ｍ２を配置してボロン（Ｂ）をインプラ（１×１０¹³ｃ
ｍ^-2）し、熱処理として１１７０℃で３時間程度行う。
この工程においてアップドレインＭＯＳＦＥＴ形成領域
においては、図１５に示すように、マスク７０を配置し
た状態で各ソースセルに開口した領域７０ａからイオン
注入にてシリコン層６に不純物が打ち込まれる。

【００２５】その後、図９に示すように、厚さ１μｍの
ＬＯＣＯＳ酸化膜２１，３４，５５を同時に形成する。
さらに、図１０に示すように、ゲート酸化を行い、膜厚
が約３０ｎｍのゲート酸化膜１１，５１，５９を形成す
る。そして、全面に閾値調整用インプラ（ボロンを１×
１０¹²ｃｍ^-2ドーズ）し、熱処理を行う。その後、ゲー
トとなるポリシリコン膜を堆積し（厚さ約３００ｎ
ｍ）、これをパターニングしてゲート電極１２，５２，
６０を形成する。

【００２６】引き続き、図１１に示すように、砒素（Ａ
ｓ）を約５×１０¹⁵インプラし、ｎ ⁺型領域１４，２
０，３２，３８，５３，５４を形成する。さらに、図１
２に示すように、ボロン（Ｂ）をインプラ（５×１０¹⁵
ｃｍ^-2ドーズ）し、ｐ⁺型領域１５，３３，６１，６２
を形成する。これで、パワーＭＯＳ、バイポーラトラン
ジスタ、ＣＭＯＳの全デバイス工程が終了する。

【００２７】さらに、図１３に示すように、ＢＰＳＧ膜
を堆積するとともにリフローし、さらに、エッチングに
よりコンタクトホール７１を形成する。その後、図１４
に示すように、アルミのスパッタにより、厚さ０．５μ
ｍ程度のアルミ層（第１層目）を形成し、これをパター
ニングしてアルミ層２２，１７，３５，３６，３９，５
６，５７，６３，６４を形成する。

【００２８】その後に、図１に示すように、１層目のア
ルミ層（２２等）の上に、厚さ１μｍ程度の絶縁膜（Ｔ
ＥＯＳ膜）２４を堆積し、この膜２４に対しビアホール
形成用エッチングを行いビアホール２５を形成する。さ
らにその上に、アルミのスパッタにより、厚さ１μｍ程
度のアルミ層（第２層目）を形成し、これをパターニン
グして２層目のアルミ層２６を形成する。その後、厚さ
１．５μｍ程度のＳｉＮ膜をデポし、表面保護膜２７を
形成する。そして、表面保護膜２７に対しパッド部をエ
ッチングすることにより２層目のアルミ層２６のパッド
部を露出させて配線が完了する。

【００２９】以上で、複合ＩＣの製造が終了するが、ト
レンチ７の形成工程はデバイスの形成工程の後でもよ
い。図２に示すアップドレインＭＯＳＦＥＴ８の代わり
に、同じく横型のＭＯＳＦＥＴであるＬＤＭＯＳＦＥＴ
を用いてもよい。この例を図１６に示す。図１６におい
て、シリコン層４の上にはゲート酸化膜１０１を介して
ポリシリコンゲート電極１０２が配置されている。ポリ
シリコンゲート電極１０２の端部でのｎ^-型シリコン層
６の表層部にはｐウエル領域１０３が形成されるととも
に、ｐウエル領域１０３の内部においてその表層部には
ｎ⁺型領域１０４およびｐ⁺型領域１０５が形成されて
いる。前述のポリシリコンゲート電極１０２の上はシリ
コン酸化膜１０６にて覆われている。シリコン酸化膜１
０６の上にはソース電極（アルミ層）１０７が配置さ
れ、このソース電極（アルミ層）１０７はｎ⁺型領域１
０４およびｐ⁺型領域１０５と接触している。ｐウエル
領域１０３はダブルウエルＣＭＯＳ１０（図４）のｐウ
エル領域５０と同時に形成されたものである。

【００３０】また、図１６のｐウエル領域１０３の間、
つまり、ソースセル間にはｎウエル領域１０８が形成さ
れ、ｎウエル領域１０８はｎ^-型シリコン層６の表層部
からｎ⁺型シリコン層５に達している。ｎウエル領域１
０８の内部での表層部にはｎ ⁺型領域１０９が形成さ
れ、ｎ⁺型領域１０９はドレイン電極（アルミ層）１１
０と接触している。ｎウエル領域１０８はダブルウエル
ＣＭＯＳ１０（図４）のｎウエル領域５８と同時に形成
されたものである。

【００３１】このＬＤＭＯＳＦＥＴ１００の製造工程に
おいて、図１７に示すように、マスク１１１を配置した
状態で各ソースセルに開口した領域１１１ａからイオン
注入にてシリコン層６に不純物が打ち込まれる。

【００３２】また、図３のＮＰＮトランジスタの代わり
に、図１８に示すＰＮＰトランジスタを形成してもよ
い。つまり、ｎ^-型シリコン層６の表層部にはｐウエル
領域１２１，１２２が形成されている。ｐウエル領域１
２１，１２２はダブルウエルＣＭＯＳ１０（図４）のｐ
ウエル領域５０と同時に形成されたものである。また、
ｐウエル領域１２１の内部においてその表層部にはｐ⁺
型領域１２３が形成されている。シリコン層４上のＬＯ
ＣＯＳ酸化膜１２４の上にはコレクタ電極（アルミ層）
１２５が配置され、このコレクタ電極（アルミ層）１２
５はｐ⁺型領域１２３と接触している。ｐウエル領域１
２２の内部においてその表層部にはｐ⁺型領域１２６が
形成され、エミッタ電極１２７と接している。

【００３３】また、ｎ^-型シリコン層６の表層部にはｎ
ウエル領域１２８が形成され、ｎウエル領域１２８はｎ
^-型シリコン層６の表層部からｎ⁺型シリコン層５に達
している。さらに、ｎウエル領域１２８の内部において
その表層部にはｎ⁺型領域１２９が形成され、ＬＯＣＯ
Ｓ酸化膜１２４の上のベース電極（アルミ層）１３０と
接触している。同じく、ｎ^-型シリコン層６の表層部に
おけるｐウエル領域１２１とｐウエル領域１２２の間に
はｎウエル領域１３１が形成されている。ｎウエル領域
１２８，１３１はダブルウエルＣＭＯＳ１０（図４）の
ｎウエル領域５８と同時に形成されたものである。

【００３４】このように、図２のパワーデバイス８のチ
ャネルｐウエル領域１３に図４のダブルウエルＣＭＯＳ
１０のｐウエル領域５０を、図２のアップドレインＭＯ
ＳＦＥＴ８のｎウエル領域１８、図１６のＬＤＭＯＳＦ
ＥＴのウエル領域１０８に図４のダブルウエルＣＭＯＳ
のｎウエル領域５８を部分的に入れることで必要な耐
圧、オン抵抗の最適設計を行う。たとえば、図２３，２
４の従来のＤＳＡＭＯＳ（Ｄｏｕｂｌｅｄｉｆｆｕｓ
ｅｄＳｅｌｆＡｌｉｇｎｅｄＭＯＳ）においては
チャネルｐウエル領域２００は、ゲートポリシリコンを
マスクにインプラし熱拡散で形成していたのを、図８の
ように、ポリシリコン配置の前工程においてｐウエル領
域１３，３１，５０をポリシリコンの配置予定領域から
（ポリシリコンウィンドウから）、たとえば１μｍ程度
広げてインプラすることにより従来のチャネルｐウエル
と同等のウエルを形成する。また、図２のアップドレイ
ンＭＯＳＦＥＴのｎウエル領域１８は、図２４に示すよ
うに、従来、素子領域全面にインプラし拡散させて形成
していたが、図２のごとく、単純に図４のＣＭＯＳのｎ
ウエル領域５８に代えると、濃度が濃すぎるため、耐圧
が低下する。従って、図２のソースセルの間にだけ、Ｃ
ＭＯＳでのｎウエル領域５８の形成時に同時にインプラ
し熱拡散で下地の埋め込みｎ⁺拡散層５まで到達させる
ことにより、チャネル抵抗、エピ基板抵抗を削減でき、
耐圧を低下させることなく素子のオン抵抗だけを下げる
ことができる。

【００３５】同じく図１６のＬＤＭＯＳＦＥＴについて
も、図２４に示すように、従来、ｎウエルを素子領域全
面にいれて耐圧、オン抵抗の最適設計していたのを、図
４のＣＭＯＳでのｎウエル領域５８の形成時に同時にイ
ンプラしてｎウエル領域１０８とすることで、濃いウエ
ルであっても耐圧、オン抵抗の最適化が図られる。

【００３６】また、図３のＮＰＮトランジスタについて
は、図２５に示す従来のベース・エミッタを図４のＣＭ
ＯＳのｐウエル領域５０，ｎ⁺領域５３，５４と同時に
形成する。また、図１８のＰＮＰトランジスタについて
はエミッタ・コレクタ領域（１２１，１２２）をＣＭＯ
Ｓのｐウエル領域５０で、さらに、ベース領域（１２
８）をＣＭＯＳのｎウエル領域５８で形成する。こうす
ることで、工程削減、サイズ削減を行うことができる。

【００３７】次に、ｐウエル、ｎウエルの各領域につい
て言及する。まず、ｐウエル領域について説明する。従
来、複合ＩＣ工程のパワーＭＯＳＦＥＴ（アップドレイ
ン，ＬＤＭＯＳ）は、パワーデバイス専用のウエル（チ
ャネルｐウエル）をゲートポリシリコンをマスクにして
チャネル領域形成のためのイオン注入を行うとともに、
熱処理を行い、さらに、同じポリシリコンをマスクにし
てｎ⁺ソース領域形成のためのイオン注入を行ってデバ
イスを形成していた。こうしたゲートポリシリコンをイ
ンプラ用拡散窓に利用した二重拡散ＭＯＳ（ＤＭＯＳ：
ＤｏｕｂｌｅｄｉｆｆｕｓｅｄＭＯＳ）が開発され
たそもそもの理由は、開発当時（１９７０年頃）のＩＣ
プロセス技術では露光装置をはじめデバイス加工精度が
悪く（開発当時の最小加工寸法は約１０μｍ程度）、チ
ャネル抵抗の小さい、つまり、ゲートチャネル長が十分
短い（約１μｍ程度）ＭＯＳを作ることができず、その
ためゲートポリシリコンをマスクにしてチャネル領域お
よびｎ⁺領域形成のために二重拡散する方法が考え出さ
れた。この技術は、チャネル領域形成のためのイオン注
入層とゲートポリシリコンマスクのアライメントが自動
的にでき熱処理による不純物の拡散でチャネル長が決め
られ、短いチャネル長でも安定して製作できるので、Ｖ
ＤＭＯＳやＩＧＢＴなどのディスクリートパワーデバイ
スでは現在でも利用されている。また、パワーデバイス
を形成する複合ＩＣ工程でもこうした従来のパワーＭＯ
Ｓのデバイス設計、ゲートチャネル加工方法を踏襲して
きた。

【００３８】しかし、最近の超ＬＳＩ加工技術はサブミ
クロン（約０．１μｍ程度）のゲート長を形成できるま
でに進歩しており、そのマスクアライメント精度も１９
７０年代とは比較にならないほど高い（標準偏差３σが
０．１μｍ以下）。バイポーラトランジスタ，ＣＭＯ
Ｓ，パワーデバイスを１チップに形成する複合ＩＣ工程
も現在ではＬＳＩ工程と同じ高精度な加工、露光装置を
使用するので、必ずしも従来のようにポリシリコンをマ
スクにした二重拡散をする必要はなくなりつつある。つ
まり、ＤＭＯＳのチャネル領域をＣＭＯＳのｐウエル層
で代用して、ＬＯＣＯＳ工程、ポリシリコン形成工程、
ソース用ｎ⁺領域の形成工程といったＣＭＯＳ工程順序
でＤＭＯＳを加工しても従来の二重拡散法と同様１μｍ
程度のチャネル長をもつ、つまり、チャネル抵抗の小さ
いパワーＭＯＳを作ることが可能である。

【００３９】ただし、ゲート形成とチャネル領域の形成
についてその順序が従来と逆になるので、ｐウエル領域
のレイアウトには工夫が必要となる。つまり、チャネル
長を１μｍ程度に設計するには、ポリシリコンウィンド
ウに対して１μｍ以下のオーバーラップとなるサイズに
ｐウエル（図２の符号１３）をインプラする必要がある
（図２３の従来のチャネルはソースセル全面にイオン注
入していた）。

【００４０】換言すれば、チャネル長は、従来、熱処理
温度と時間で調整していたのを、ｐウエルの形成マスク
とポリシリコンマスクで決定することになる。マスク精
度（アライメント、最小寸法）は、０．１μｍ以下で、
チャネル長、セル内の対称性は十分確保できる。

【００４１】次に、ｎウエル（ＣＭＯＳ）の入れ方につ
いて説明する。エピ抵抗（アップドレインＭＯＳＦＥＴ
の場合）、ドリフト抵抗（ＬＤＭＯＳの場合）を下げる
目的でＣＭＯＳのｎウエルを入れる場合、従来のように
パワーデバイス形成領域の全面にイオン注入するとチャ
ネル部のｐウエル濃度がｎウエルと重ね打ちされること
で低下し（例えば、図２のｐ領域１３が全面に形成した
ｎウエル領域１８にて重ね打ちされ）、チャネル部でパ
ンチスルーしやすくなりドレイン耐圧の低下を招く。な
ぜなら、一般にＣＭＯＳの閾値電圧Ｖｔｈ（約１ボル
ト）はＤＭＯＳのＶｔｈ値（約２ボルト）より低いの
で、ｐウエル濃度は、従来、ＤＭＯＳのチャネルｐウエ
ル濃度より低く（ドーズ量で約１／５）、また逆にＣＭ
ＯＳのｎウエルは全面にイオン注入していたＤＭＯＳの
従来のｎウエル（アップドレインＭＯＳでのｎウエル，
ＬＤＭＯＳでのｎウエル）より濃度が濃い（およそ約２
倍）からである。故に、ｎウエル（ＣＭＯＳ）はパワー
ＭＯＳ全面ではなくチャネルウエル部にはかからないよ
うにイオン注入している。具体的には、図２のアップド
レインＭＯＳならチャネルｐウエル領域１３とチャネル
ｐウエル領域１３の間（つまり、隣接するソースセルの
間）、図１６のＬＤＭＯＳならソースセルと隣接したド
レインセルにだけ入れるなど工夫している。

【００４２】こうすることでＣＭＯＳのｎ，ｐウエル領
域で、パワーＭＯＳのチャネルｐウエル、アップドレイ
ンＭＯＳＦＥＴでのｎウエル領域，ＬＤＭＯＳＦＥＴで
のｎウエル領域を代用でき、ホト、インプラ工程、およ
びマスク削減ができる。

【００４３】次に、バイポーラトランジスタについて説
明を加える。図２６に示した従来のラテラルのＰＮＰト
ランジスタ構造では、エミッタ・コレクタ間の耐圧を維
持するために、ある程度その距離Ｌを大きくしてレイア
ウトする必要があった。詳しくは、ＮＰＮトランジスタ
のコレクタ耐圧（自動車用複合ＩＣ仕様ではコレクタ耐
圧Ｖｃｅｏが２５ボルト以上）を確保するためにｎ^-基
板濃度を約１×１０¹⁵ｃｍ^-3程度に下げているためｎ^-
基板をそのままラテラルのＰＮＰトランジスタのベース
層に利用する図２６の従来のＰＮＰトランジスタ構造で
は、コレクタ・エミッタ間がパンチスルーしやすいため
間隔を離す（Ｖｃｅｏが２５ボルト以上なら約１０μ
ｍ）必要から、デバイスサイズを縮小するにはこうした
耐圧設計上の理由から限界があった。また同様の理由
で、ｎ^-ベース層の上にポリシリコン（図２６の符号２
５０）を配置してポリシリコン電位をエミッタ共通とす
ることで空乏層の延びを抑え、耐圧を確保するなどの特
別な工夫が必要であった。このポリシリコン２５０を逆
フィールドプレートとする方法では、コレクタ電圧がエ
ミッタ電圧より大きい場合のコレクタ・エミッタ間の耐
圧は確保できるが（Ｖｃｅｏが約６０ボルト）、逆に、
エミッタ電圧がコレクタ電圧より大きい場合のエミッタ
・コレクタ間の耐圧は逆に低下する（Ｖｅｃｏが約６ボ
ルト）ため、電位関係を逆にしないなど回路設計に注意
を要していた。

【００４４】そこで、図１８の本例ではｎ^-ベース領域
の一部に、ＣＭＯＳのｎウエル領域１３１を入れること
で、ｎ^-濃度を部分的に上げて空乏層の延びを抑える。
これにより、従来より狭い間隔（図１８中のＬ寸法）で
エミッタ・コレクタ間の耐圧を確保し、かつポリシリコ
ン逆フィールドプレート方法のような耐圧の極性をもた
ない構造であるから回路設計が簡単でかつ素子サイズの
小さいＰＮＰトランジスタが実現できる。電流増幅率に
関しては、ｎウエル領域１３１をエミッタ・コレクタ間
のほぼ中央に配置してエミッタ・ベース界面の濃度低下
を防ぐことでエミッタの注入効率を下げず、かつエミッ
タ・コレクタ間隔を狭めることからエミッタから注入さ
れたホールの輸送効率は実質ほとんど変わらないため電
流増幅率ｈｆｅの低下は殆ど起きない。

【００４５】同様に、図３のＮＰＮトランジスタのベー
ス・エミッタに図４のＣＭＯＳのｐウエル領域５０およ
びソース・ドレイン領域５３，５４，６１，６２を使っ
ても、図２５の従来の専用ベース・エミッタ工程のベー
ス活性層（ベース層２３０から重ね打ちしたエミッタ層
２４０を差し引いた部分）とＣＭＯＳのｐウエル濃度が
近く（約１×１０¹⁶ｃｍ^-3）、さらにエミッタ層２４
０、ｎ⁺ソース・ドレイン濃度も約１×１０²⁰ｃｍ^-3と
同じなので注入効率、輸送効率は変わらず電流増幅率ｈ
ｆｅは殆ど低下しない。また、図２５の従来のエミッタ
層２４０の拡散深さが約２μｍであり、これを、図３に
おいてＣＭＯＳのｎ⁺を用いて拡散深さが約０．２μｍ
の領域３２とすることで、ベースコンタクト・エミッタ
コンタクトの間隔（図３のＬ寸法）を縮小でき、素子サ
イズを小さくできる。

【００４６】スイッチング速度については、ＳＯＩ／ト
レンチ分離構造ではオンからオフ動作への遅延時間が支
配的になるが、これは、もともと酸化膜分離したデバイ
ス領域に溜まった残留ホールが原因であり、素子サイズ
が縮小すれば残留ホール数の絶対数も低減できるのでス
イッチング速度は増加する。

【００４７】以上説明したように、パワーデバイス形成
に必要なチャネルウエル、アップドレインＭＯＳＦＥＴ
でのｎウエル，ＬＤＭＯＳＦＥＴでのウエルをすべてＣ
ＭＯＳのウエルで代用することにより、パワーデバイス
の専用工程を削減することができる。また、バイポーラ
トランジスタのベース、エミッタもＣＭＯＳのｐウエ
ル、ｎ⁺で代用してバイポーラトランジスタの専用工程
を削減することで製造コストの低減を図ることができ
る。

【００４８】このように、本実施の形態は下記の特徴を
有する。（イ）同一のＳＯＩ基板１に、少なくともアップドレイ
ンＭＯＳＦＥＴ８とＮＰＮトランジスタ９とダブルウエ
ルＣＭＯＳ１０が形成された半導体装置を製造すべく、
図７に示すように、ＳＯＩ基板１の上に配置した第１の
マスクＭ１を用いて、アップドレインＭＯＳＦＥＴ８と
ＮＰＮトランジスタ９とダブルウエルＣＭＯＳ１０のそ
れぞれの形成領域に同時にｎウエル領域（第１導電型の
ウエル領域）１８，３７，５８を形成し、図８に示すよ
うに、ＳＯＩ基板１の上に配置した第２のマスクＭ２を
用いて、アップドレインＭＯＳＦＥＴ８とＮＰＮトラン
ジスタ９とダブルウエルＣＭＯＳ１０のそれぞれの形成
領域に同時にｐウエル領域（第２導電型のウエル領域）
１３，３１，５０を形成し、図１０に示すように、アッ
プドレインＭＯＳＦＥＴ８およびダブルウエルＣＭＯＳ
１０の形成領域に同時にポリシリコンゲート電極１２，
５２，６０を配置した。

【００４９】つまり、図１に示すように、ダブルウエル
ＣＭＯＳ１０で使用するｎおよびｐウエル領域５０，５
８を、アップドレインＭＯＳＦＥＴ８の形成領域および
ＮＰＮトランジスタ９の形成領域においてもそれぞれ形
成し、このウエル領域（１３，１８，３１，３７）にて
アップドレインＭＯＳＦＥＴ８およびＮＰＮトランジス
タ９を構成した。

【００５０】よって、自動車用コントローラに使用され
るパワーＭＯＳＦＥＴには一般に、低コスト、低オン抵
抗、高耐量が要求されるが、アップドレインＭＯＳＦＥ
Ｔ８、ＮＰＮトランジスタ９の専用マスクを使わずにＳ
ＯＩ基板１にパワーデバイス８、バイポーラトランジス
タ９を形成することができる。その結果、同一のＳＯＩ
基板１上にパワーデバイス８とＢｉＣＭＯＳを形成した
複合ＩＣにおいて、コストダウンを図ることができる。

【００５１】以上は、Ｎチャネル型ＭＯＳで説明した
が、ＰチャネルＭＯＳについてもｎウエルとｐウエルを
交換すれば同じ効果が期待できる。また、パワーデバイ
スはＭＯＳＦＥＴに限らずＩＧＢＴ、サイリスタ等のパ
ワーデバイスについても同様である。

【００５２】詳しくは、ＩＧＢＴに関しては、図１９に
示すように、エミッタにおいてｐウエル領域１４０を局
所的に形成するとともに、コレクタにおいてｎウエル領
域１４１を局所的に形成する。従来のＩＧＢＴは図２０
に示すように、ＳｉＯ₂上のシリコン層での表層側にお
いてｐウエル領域１５０が形成されるとともに、その表
層部にｎウエル領域１５１が全面に形成されていたが、
図１９の場合はＣＭＯＳでのウエルと同時に形成される
ｐウエル領域１４０およびｎウエル領域１４１を用いて
ＩＧＢＴを構成している。また、サイリスタに関して
は、図２１に示すように、ゲート・カソードにおいてｐ
ウエル領域１６０を局所的に形成するとともに、ゲート
・カソード〜アノード間においてｎウエル領域１６１を
局所的に形成する。従来のサイリスタは、図２２に示す
ように、ＳｉＯ₂上のシリコン層での表層側においてｐ
ウエル領域１７０が形成されるとともに、その表層部に
ｎウエル領域１７１が全面に形成されていたが、図２１
の場合はＣＭＯＳでのウエルと同時に形成されるｎウエ
ル領域１６１およびｐウエル領域１６０を用いてサイリ
スタを構成している。

【図面の簡単な説明】

【図１】実施の形態における複合ＩＣの縦断面図。

【図２】アップドレインＭＯＳＦＥＴの構成図。

【図３】ＮＰＮトランジスタの構成図。

【図４】ダブルウエルＣＭＯＳの構成図。

【図５】実施の形態における複合ＩＣの製造工程を示
す縦断面図。

【図６】実施の形態における複合ＩＣの製造工程を示
す縦断面図。

【図７】実施の形態における複合ＩＣの製造工程を示
す縦断面図。

【図８】実施の形態における複合ＩＣの製造工程を示
す縦断面図。

【図９】実施の形態における複合ＩＣの製造工程を示
す縦断面図。

【図１０】実施の形態における複合ＩＣの製造工程を
示す縦断面図。

【図１１】実施の形態における複合ＩＣの製造工程を
示す縦断面図。

【図１２】実施の形態における複合ＩＣの製造工程を
示す縦断面図。

【図１３】実施の形態における複合ＩＣの製造工程を
示す縦断面図。

【図１４】実施の形態における複合ＩＣの製造工程を
示す縦断面図。

【図１５】複合ＩＣの製造工程を説明するための図。

【図１６】ＬＤＭＯＳＦＥＴの構成図。

【図１７】複合ＩＣの製造工程を説明するための図。

【図１８】ＰＮＰトランジスタの構成図。

【図１９】本例のＩＧＢＴの構成図。

【図２０】従来のＩＧＢＴの構成図。

【図２１】本例のサイリスタの構成図。

【図２２】従来のサイリスタの構成図。

【図２３】従来のアップドレインＭＯＳＦＥＴの構成
図。

【図２４】従来のＬＤＭＯＳＦＥＴの構成図。

【図２５】従来のＮＰＮトランジスタの構成図。

【図２６】従来のＰＮＰトランジスタの構成図。

【符号の説明】

１…ＳＯＩ基板、８…アップドレインＭＯＳＦＥＴ、９
…ＮＰＮトランジスタ、１０…ダブルウエルＣＭＯＳ、
１２…ポリシリコンゲート電極、１３…ｐウエル領域、
１８…ｐウエル領域、３１…ｐウエル領域、３７…ｎウ
エル領域、５０…ｐウエル領域、５２…ポリシリコンゲ
ート電極、５８…ｎウエル領域、６０…ポリシリコンゲ
ート電極、Ｍ１…マスク、Ｍ２…マスク。

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Claims

【特許請求の範囲】

【請求項１】同一の半導体基板に、少なくともパワー
デバイスとバイポーラトランジスタとダブルウエルＣＭ
ＯＳが形成された半導体装置であって、ダブルウエルＣＭＯＳで使用する第１および第２導電型
のウエル領域を、パワーデバイス形成領域およびバイポ
ーラトランジスタ形成領域においてもそれぞれ形成し、
このウエル領域にてパワーデバイスおよびバイポーラト
ランジスタを構成したことを特徴とする半導体装置。
【請求項２】前記パワーデバイスは、横型のＭＯＳＦ
ＥＴである請求項１に記載の半導体装置。
【請求項３】前記パワーデバイスは、ＩＧＢＴである
請求項１に記載の半導体装置。
【請求項４】前記パワーデバイスは、サイリスタであ
る請求項１に記載の半導体装置。
【請求項５】同一の半導体基板に、少なくとも、ＭＯ
Ｓ構造を有するパワーデバイスとバイポーラトランジス
タとダブルウエルＣＭＯＳが形成された半導体装置の製
造方法であって、半導体基板の上に配置した第１のマスクを用いて、パワ
ーデバイスとバイポーラトランジスタとダブルウエルＣ
ＭＯＳのそれぞれの形成領域に同時に第１導電型のウエ
ル領域を形成する工程と、半導体基板の上に配置した第２のマスクを用いて、パワ
ーデバイスとバイポーラトランジスタとダブルウエルＣ
ＭＯＳのそれぞれの形成領域に同時に第２導電型のウエ
ル領域を形成する工程と、前記パワーデバイスおよびダブルウエルＣＭＯＳの形成
領域に同時にゲート電極を配置する工程と、を備えたこ
とを特徴とする半導体装置の製造方法。
【請求項６】前記パワーデバイスは、横型のＭＯＳＦ
ＥＴである請求項５に記載の半導体装置の製造方法。
【請求項７】前記パワーデバイスは、ＩＧＢＴである
請求項５に記載の半導体装置の製造方法。