JP2003258119A - 半導体装置の製造方法 - Google Patents
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】
【課題】 駆動電圧が異なる高耐圧トランジスタと低耐
圧トランジスタとを同一基板に有する半導体装置の製造
方法を提供する。 【解決手段】 半導体装置の製造方法は、（ａ）第１導
電型の半導体基板１０の所定領域に第２導電型の第１不
純物をイオン注入によって導入し、（ｂ）半導体基板１
０の表面に酸化膜１８を形成し、酸素を含まない雰囲気
中で熱処理することにより第１不純物を拡散させて第２
導電型の第１ウェル２０を形成し、（ｃ）第１ウェル２
０の所定領域に、酸化膜１８を介して第１導電型の第２
不純物をイオン注入によって導入し、熱処理によって該
第２不純物を拡散させて第１導電型の第２ウェルを形成
すること、を含む。
圧トランジスタとを同一基板に有する半導体装置の製造
方法を提供する。 【解決手段】 半導体装置の製造方法は、（ａ）第１導
電型の半導体基板１０の所定領域に第２導電型の第１不
純物をイオン注入によって導入し、（ｂ）半導体基板１
０の表面に酸化膜１８を形成し、酸素を含まない雰囲気
中で熱処理することにより第１不純物を拡散させて第２
導電型の第１ウェル２０を形成し、（ｃ）第１ウェル２
０の所定領域に、酸化膜１８を介して第１導電型の第２
不純物をイオン注入によって導入し、熱処理によって該
第２不純物を拡散させて第１導電型の第２ウェルを形成
すること、を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、同一半導体基板
に、高耐圧トランジスタと低耐圧トランジスタとを有す
る半導体装置の製造方法に関する。
に、高耐圧トランジスタと低耐圧トランジスタとを有す
る半導体装置の製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】例えば
液晶パネル駆動用ＬＳＩ、ＣＣＤ駆動用ＬＳＩなどは、
１０Ｖ以上の電源電圧で動作させるため、通常２０Ｖ以
上の耐圧を有する高耐圧トランジスタが必要となる。こ
れに対し、小型化，高速化を必要とする内部制御ロジッ
ク部には、低耐圧トランジスタが使用される。高耐圧ト
ランジスタが形成されるウェルは、ウェル耐圧を確保す
るために、ウェルを深くする必要がある。これに対し、
低耐圧トランジスタが形成されるウェルは、素子の小型
化，高速化を図るために浅くする傾向がある。そのた
め、かかる高耐圧トランジスタは、低耐圧トランジスタ
とは異なるチップに形成され、いわゆる外付け回路とす
ることが知られている。
液晶パネル駆動用ＬＳＩ、ＣＣＤ駆動用ＬＳＩなどは、
１０Ｖ以上の電源電圧で動作させるため、通常２０Ｖ以
上の耐圧を有する高耐圧トランジスタが必要となる。こ
れに対し、小型化，高速化を必要とする内部制御ロジッ
ク部には、低耐圧トランジスタが使用される。高耐圧ト
ランジスタが形成されるウェルは、ウェル耐圧を確保す
るために、ウェルを深くする必要がある。これに対し、
低耐圧トランジスタが形成されるウェルは、素子の小型
化，高速化を図るために浅くする傾向がある。そのた
め、かかる高耐圧トランジスタは、低耐圧トランジスタ
とは異なるチップに形成され、いわゆる外付け回路とす
ることが知られている。
【０００３】本発明の目的は、駆動電圧が異なる高耐圧
トランジスタと低耐圧トランジスタとを同一基板に有す
る半導体装置の製造方法を提供することにある。
トランジスタと低耐圧トランジスタとを同一基板に有す
る半導体装置の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法は、 （ａ）第１導電型の半導体基板の所定領域に第２導電型
の第１不純物をイオン注入によって導入し、 （ｂ）前記半導体基板の表面に酸化膜を形成し、つい
で、酸素を含まない雰囲気中で熱処理することにより、
前記第１不純物を拡散させて第２導電型の第１ウェルを
形成し、 （ｃ）前記第１ウェルの所定領域に、前記酸化膜を介し
て第１導電型の第２不純物をイオン注入によって導入
し、ついで、熱処理によって該第２不純物を拡散させて
第１導電型の第２ウェルを形成すること、を含む。
置の製造方法は、 （ａ）第１導電型の半導体基板の所定領域に第２導電型
の第１不純物をイオン注入によって導入し、 （ｂ）前記半導体基板の表面に酸化膜を形成し、つい
で、酸素を含まない雰囲気中で熱処理することにより、
前記第１不純物を拡散させて第２導電型の第１ウェルを
形成し、 （ｃ）前記第１ウェルの所定領域に、前記酸化膜を介し
て第１導電型の第２不純物をイオン注入によって導入
し、ついで、熱処理によって該第２不純物を拡散させて
第１導電型の第２ウェルを形成すること、を含む。
【０００５】本発明の製造方法によれば、前記工程
（ｂ）において、酸素を含まない雰囲気、例えば窒素、
アルゴンなどの不活性ガス中で熱処理することにより、
前記半導体基板がさらに酸化されることがない。その結
果、前記酸化膜がさらに厚くなることがなく、その膜厚
を維持できる。したがって、前記工程（ｃ）において、
かかる酸化膜をイオン注入時の保護膜として兼用するこ
とができ、工程数を低減できる。
（ｂ）において、酸素を含まない雰囲気、例えば窒素、
アルゴンなどの不活性ガス中で熱処理することにより、
前記半導体基板がさらに酸化されることがない。その結
果、前記酸化膜がさらに厚くなることがなく、その膜厚
を維持できる。したがって、前記工程（ｃ）において、
かかる酸化膜をイオン注入時の保護膜として兼用するこ
とができ、工程数を低減できる。
【０００６】本発明の製造方法によれば、高耐圧トラン
ジスタが形成される前記第１ウェルと、低耐圧トランジ
スタが形成される前記第２ウェルとが異なる工程で形成
されるので、前記第１ウェルと前記第２ウェルとを独立
に設計することができる。その結果、低耐圧トランジス
タの小型化，高速化に対応して前記第２ウェルを浅く形
成することができ、それに伴いウェルの面積も小さくで
きるので、ウェルの集積度を高めることができる。
ジスタが形成される前記第１ウェルと、低耐圧トランジ
スタが形成される前記第２ウェルとが異なる工程で形成
されるので、前記第１ウェルと前記第２ウェルとを独立
に設計することができる。その結果、低耐圧トランジス
タの小型化，高速化に対応して前記第２ウェルを浅く形
成することができ、それに伴いウェルの面積も小さくで
きるので、ウェルの集積度を高めることができる。
【０００７】本発明においては、前記工程（ａ）におい
て、前記半導体基板の上に、酸化に対してマスク機能を
有する耐酸化層を選択的に形成し、ついで、該耐酸化層
をマスクとして前記半導体基板に前記第１不純物を導入
し、前記耐酸化層をマスクとして前記半導体基板の表面
を選択酸化することによりＬＯＣＯＳ層を形成し、前記
耐酸化層を除去した後、前記ＬＯＣＯＳ層をマスクとし
て前記半導体基板に第２導電型の不純物を導入すること
により、該半導体基板に前記第１ウェルに隣接する第３
ウェルを形成することができる。このプロセスによれ
ば、ツインウェルを構成する第１ウェルと第３ウェルと
を自己整合的に形成することができる。
て、前記半導体基板の上に、酸化に対してマスク機能を
有する耐酸化層を選択的に形成し、ついで、該耐酸化層
をマスクとして前記半導体基板に前記第１不純物を導入
し、前記耐酸化層をマスクとして前記半導体基板の表面
を選択酸化することによりＬＯＣＯＳ層を形成し、前記
耐酸化層を除去した後、前記ＬＯＣＯＳ層をマスクとし
て前記半導体基板に第２導電型の不純物を導入すること
により、該半導体基板に前記第１ウェルに隣接する第３
ウェルを形成することができる。このプロセスによれ
ば、ツインウェルを構成する第１ウェルと第３ウェルと
を自己整合的に形成することができる。
【０００８】本発明においては、前記第１ウェル内に第
２導電型の第４ウェルを形成することができる。そし
て、前記第２ウェルに第２導電型の低耐圧トランジスタ
を形成し、前記第４ウェルに第１導電型の低耐圧トラン
ジスタを形成し、前記第１ウェルに第１導電型の高耐圧
トランジスタを形成し、前記第３ウェルに第２導電型の
高耐圧トランジスタを形成することができる。
２導電型の第４ウェルを形成することができる。そし
て、前記第２ウェルに第２導電型の低耐圧トランジスタ
を形成し、前記第４ウェルに第１導電型の低耐圧トラン
ジスタを形成し、前記第１ウェルに第１導電型の高耐圧
トランジスタを形成し、前記第３ウェルに第２導電型の
高耐圧トランジスタを形成することができる。
【０００９】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【００１０】図１〜図７は、本実施の形態にかかる半導
体装置の製造方法を模式的に示す断面図である。
体装置の製造方法を模式的に示す断面図である。
【００１１】（Ａ）図１に示すように、第１導電型（こ
の例ではＰ型）の半導体（シリコン）基板１０を熱酸化
することにより、半導体基板１０の表面に厚さ４０ｎｍ
程度の酸化シリコン層１２を形成する。その後、この酸
化シリコン層１２上に、厚さ１４０〜１６０ｎｍの耐酸
化層としての窒化シリコン層１４を形成する。ついで、
この窒化シリコン層１４上にレジスト層Ｒ１００を形成
する。このレジスト層Ｒ１００は、Ｎ型の第１ウェルに
対応する位置に開口部が形成されるようにパターニング
される。ついで、レジスト層Ｒ１００をマスクとして窒
化シリコン層１４をエッチングする。ついで、レジスト
層Ｒ１００および窒化シリコン層１４をマスクとして、
半導体基板１０に例えばリン（第１不純物）イオンを注
入し、第２導電型（この例ではＮ型）の不純物層２０ａ
を形成する。このとき、リンイオンは、例えば１２０ｋ
ｅＶの加速電圧で注入することができる。
の例ではＰ型）の半導体（シリコン）基板１０を熱酸化
することにより、半導体基板１０の表面に厚さ４０ｎｍ
程度の酸化シリコン層１２を形成する。その後、この酸
化シリコン層１２上に、厚さ１４０〜１６０ｎｍの耐酸
化層としての窒化シリコン層１４を形成する。ついで、
この窒化シリコン層１４上にレジスト層Ｒ１００を形成
する。このレジスト層Ｒ１００は、Ｎ型の第１ウェルに
対応する位置に開口部が形成されるようにパターニング
される。ついで、レジスト層Ｒ１００をマスクとして窒
化シリコン層１４をエッチングする。ついで、レジスト
層Ｒ１００および窒化シリコン層１４をマスクとして、
半導体基板１０に例えばリン（第１不純物）イオンを注
入し、第２導電型（この例ではＮ型）の不純物層２０ａ
を形成する。このとき、リンイオンは、例えば１２０ｋ
ｅＶの加速電圧で注入することができる。
【００１２】（Ｂ）図１および図２に示すように、レジ
スト層Ｒ１００を除去した後、窒化シリコン層１４を耐
酸化マスクとして半導体基板１０を熱酸化することによ
り、Ｎ型の不純物層２０ａ上に厚さ５００ｎｍ程度のＬ
ＯＣＯＳ層１６を形成する。ついで、窒化シリコン層１
４を除去した後、ＬＯＣＯＳ層１６をマスクとして半導
体基板１０にボロンイオンを注入し、Ｐ型の不純物層５
０ａを形成する。このとき、ボロンイオンは、例えば６
０ｋｅＶの加速電圧で注入することができる。
スト層Ｒ１００を除去した後、窒化シリコン層１４を耐
酸化マスクとして半導体基板１０を熱酸化することによ
り、Ｎ型の不純物層２０ａ上に厚さ５００ｎｍ程度のＬ
ＯＣＯＳ層１６を形成する。ついで、窒化シリコン層１
４を除去した後、ＬＯＣＯＳ層１６をマスクとして半導
体基板１０にボロンイオンを注入し、Ｐ型の不純物層５
０ａを形成する。このとき、ボロンイオンは、例えば６
０ｋｅＶの加速電圧で注入することができる。
【００１３】（Ｃ）図３および図４に示すように、酸化
シリコン層１２およびＬＯＣＯＳ層１６を除去した後、
半導体基板１０上に熱酸化によって厚さ４０ｎｍ程度の
酸化シリコン層（酸化膜）１８を形成する。ついで、酸
素を含まない雰囲気中で、Ｎ型の不純物層２０ａおよび
Ｐ型の不純物層５０ａにおける不純物を熱処理により拡
散（ドライブイン）させることにより、Ｎ型の第１ウェ
ル２０とＰ型の第３ウェル５０を自己整合的に形成す
る。そして、この拡散工程の熱処理は、酸素を含まない
雰囲気、例えば窒素、アルゴンなどの不活性ガス中で行
われるため、半導体基板のさらなる酸化が生じないので
酸化シリコン層１８の膜厚は変化しない。したがって、
かかる酸化シリコン層１８を次のイオン注入時の保護膜
として用いることができる。
シリコン層１２およびＬＯＣＯＳ層１６を除去した後、
半導体基板１０上に熱酸化によって厚さ４０ｎｍ程度の
酸化シリコン層（酸化膜）１８を形成する。ついで、酸
素を含まない雰囲気中で、Ｎ型の不純物層２０ａおよび
Ｐ型の不純物層５０ａにおける不純物を熱処理により拡
散（ドライブイン）させることにより、Ｎ型の第１ウェ
ル２０とＰ型の第３ウェル５０を自己整合的に形成す
る。そして、この拡散工程の熱処理は、酸素を含まない
雰囲気、例えば窒素、アルゴンなどの不活性ガス中で行
われるため、半導体基板のさらなる酸化が生じないので
酸化シリコン層１８の膜厚は変化しない。したがって、
かかる酸化シリコン層１８を次のイオン注入時の保護膜
として用いることができる。
【００１４】このような保護膜は、イオン注入時にイオ
ンの衝突によって半導体基板の表面がダメージを受ける
のを防止する機能を有する。一方、保護膜は、その膜厚
が厚すぎるとイオンの注入効率が低下する。したがっ
て、かかる酸化シリコン層からなる保護膜は、上述した
点を考慮して、例えば４０〜８０ｎｍに設定される。
ンの衝突によって半導体基板の表面がダメージを受ける
のを防止する機能を有する。一方、保護膜は、その膜厚
が厚すぎるとイオンの注入効率が低下する。したがっ
て、かかる酸化シリコン層からなる保護膜は、上述した
点を考慮して、例えば４０〜８０ｎｍに設定される。
【００１５】（Ｄ）図４に示すように、前記工程（Ｃ）
で形成された酸化シリコン層１８上に、第４ウェルに対
応する位置に開口部を有するレジスト層Ｒ２００を形成
する。このレジスト層Ｒ２００をマスクとして、酸化シ
リコン層１８を介してＮ型の第１ウェル２０の所定領域
にリンイオンを注入し、Ｎ型の不純物層４０ａを形成す
る。このとき、リンイオンは、例えば６０ｋｅＶの加速
電圧で注入することができる。
で形成された酸化シリコン層１８上に、第４ウェルに対
応する位置に開口部を有するレジスト層Ｒ２００を形成
する。このレジスト層Ｒ２００をマスクとして、酸化シ
リコン層１８を介してＮ型の第１ウェル２０の所定領域
にリンイオンを注入し、Ｎ型の不純物層４０ａを形成す
る。このとき、リンイオンは、例えば６０ｋｅＶの加速
電圧で注入することができる。
【００１６】（Ｅ）図５に示すように、レジスト層Ｒ２
００を除去した後、酸化シリコン層１８上に、第２ウェ
ルに対応する位置に開口部を有するレジスト層Ｒ３００
を形成する。このレジスト層Ｒ３００をマスクとして、
酸化シリコン層１８を介して第１ウェル２０の所定領域
にたとえばボロン（第２不純物）イオンを注入し、Ｐ型
の不純物層３０ａを形成する。このときボロンイオン
は、例えば６０ｋｅＶの加速電圧で注入することができ
る。ついで、レジスト層Ｒ３００を除去する。
００を除去した後、酸化シリコン層１８上に、第２ウェ
ルに対応する位置に開口部を有するレジスト層Ｒ３００
を形成する。このレジスト層Ｒ３００をマスクとして、
酸化シリコン層１８を介して第１ウェル２０の所定領域
にたとえばボロン（第２不純物）イオンを注入し、Ｐ型
の不純物層３０ａを形成する。このときボロンイオン
は、例えば６０ｋｅＶの加速電圧で注入することができ
る。ついで、レジスト層Ｒ３００を除去する。
【００１７】（Ｆ）図６に示すように、熱処理により、
Ｐ型の不純物層３０ａおよびＮ型の不純物層４０ａにお
ける不純物を同時に拡散（ドライブイン）させることに
より、Ｐ型の第２ウェル３０およびＮ型の第４ウェル４
０を形成する。このとき、第１ウェル２０および第３ウ
ェル５０の不純物も同時に拡散される。
Ｐ型の不純物層３０ａおよびＮ型の不純物層４０ａにお
ける不純物を同時に拡散（ドライブイン）させることに
より、Ｐ型の第２ウェル３０およびＮ型の第４ウェル４
０を形成する。このとき、第１ウェル２０および第３ウ
ェル５０の不純物も同時に拡散される。
【００１８】このようにして、Ｐ型の半導体基板１０に
は、Ｎ型の第１ウェル２０と、第１ウェル２０と接する
状態でＰ型の第３ウェル５０とが形成される。さらに、
第１ウェル２０内には、Ｐ型の第２ウェル３０と、Ｎ型
の第４ウェル４０と、が形成される。なお、前記工程
（Ｄ）と工程（Ｅ）の順序は逆であってもよい。
は、Ｎ型の第１ウェル２０と、第１ウェル２０と接する
状態でＰ型の第３ウェル５０とが形成される。さらに、
第１ウェル２０内には、Ｐ型の第２ウェル３０と、Ｎ型
の第４ウェル４０と、が形成される。なお、前記工程
（Ｄ）と工程（Ｅ）の順序は逆であってもよい。
【００１９】（Ｇ）図７に示すように、素子分離絶縁層
（図示せず）、ゲート絶縁層、ゲート電極およびソース
／ドレイン層などを公知の方法により形成して、所定の
トランジスタを形成する。具体的には、第１ウェル２０
より浅い第２ウェル３０および第４ウェル４０には、低
耐圧トランジスタが形成され、第１ウェル２０および第
３ウェル５０には、高耐圧トランジスタが形成される。
（図示せず）、ゲート絶縁層、ゲート電極およびソース
／ドレイン層などを公知の方法により形成して、所定の
トランジスタを形成する。具体的には、第１ウェル２０
より浅い第２ウェル３０および第４ウェル４０には、低
耐圧トランジスタが形成され、第１ウェル２０および第
３ウェル５０には、高耐圧トランジスタが形成される。
【００２０】すなわち、第２ウェル３０には、Ｎチャネ
ル型の低耐圧トランジスタ１００ＮＬが形成されてい
る。低耐圧トランジスタ１００ＮＬは、Ｎ型の不純物層
からなるソース／ドレイン層３２ａ，３２ｂと、ゲート
絶縁層３４と、ゲート電極３６とを有する。
ル型の低耐圧トランジスタ１００ＮＬが形成されてい
る。低耐圧トランジスタ１００ＮＬは、Ｎ型の不純物層
からなるソース／ドレイン層３２ａ，３２ｂと、ゲート
絶縁層３４と、ゲート電極３６とを有する。
【００２１】第４ウェル４０には、Ｐチャネル型の低耐
圧トランジスタ２００ＰＬが形成されている。低耐圧ト
ランジスタ２００ＰＬは、Ｐ型の不純物層からなるソー
ス／ドレイン層４２ａ，４２ｂと、ゲート絶縁層４４
と、ゲート電極４６とを有する。
圧トランジスタ２００ＰＬが形成されている。低耐圧ト
ランジスタ２００ＰＬは、Ｐ型の不純物層からなるソー
ス／ドレイン層４２ａ，４２ｂと、ゲート絶縁層４４
と、ゲート電極４６とを有する。
【００２２】第３ウェル５０には、Ｎチャネル型の高耐
圧トランジスタ３００ＮＨが形成されている。高耐圧ト
ランジスタ３００ＮＨは、Ｎ型の不純物層からなるソー
ス／ドレイン層５２ａ，５２ｂと、ゲート絶縁層５４
と、ゲート電極５６とを有する。
圧トランジスタ３００ＮＨが形成されている。高耐圧ト
ランジスタ３００ＮＨは、Ｎ型の不純物層からなるソー
ス／ドレイン層５２ａ，５２ｂと、ゲート絶縁層５４
と、ゲート電極５６とを有する。
【００２３】第１ウェル２０には、Ｐチャネル型の高耐
圧トランジスタ４００ＰＨが形成されている。高耐圧ト
ランジスタ４００ＰＨは、Ｐ型の不純物層からなるソー
ス／ドレイン層２２ａ，２２ｂと、ゲート絶縁層２４
と、ゲート電極２６とを有する。
圧トランジスタ４００ＰＨが形成されている。高耐圧ト
ランジスタ４００ＰＨは、Ｐ型の不純物層からなるソー
ス／ドレイン層２２ａ，２２ｂと、ゲート絶縁層２４
と、ゲート電極２６とを有する。
【００２４】低耐圧トランジスタ１００ＮＬ，２００Ｐ
Ｌは、例えば１．８〜５Ｖの駆動電圧で駆動される。高
耐圧トランジスタ３００ＮＨ，４００ＰＨは、低耐圧ト
ランジスタ１００ＮＬ，２００ＰＬに比べてかなり高い
駆動電圧、たとえば２０〜６０Ｖの駆動電圧で駆動され
る。低耐圧トランジスタ１００ＮＬ，２００ＰＬと高耐
圧トランジスタ３００ＮＨ，４００ＰＨとの耐圧を対比
すると、（高耐圧トランジスタの耐圧）／（低耐圧トラ
ンジスタの耐圧）は、たとえば３〜６０である。ここ
で、「耐圧」とは、代表的にはドレイン耐圧を意味す
る。
Ｌは、例えば１．８〜５Ｖの駆動電圧で駆動される。高
耐圧トランジスタ３００ＮＨ，４００ＰＨは、低耐圧ト
ランジスタ１００ＮＬ，２００ＰＬに比べてかなり高い
駆動電圧、たとえば２０〜６０Ｖの駆動電圧で駆動され
る。低耐圧トランジスタ１００ＮＬ，２００ＰＬと高耐
圧トランジスタ３００ＮＨ，４００ＰＨとの耐圧を対比
すると、（高耐圧トランジスタの耐圧）／（低耐圧トラ
ンジスタの耐圧）は、たとえば３〜６０である。ここ
で、「耐圧」とは、代表的にはドレイン耐圧を意味す
る。
【００２５】本実施の形態において、各ウェルの構成
は、各ウェル内に設けられるトランジスタの耐圧および
しきい値、各ウェル間の接合耐圧およびパンチスルー耐
圧などを考慮して形成される。
は、各ウェル内に設けられるトランジスタの耐圧および
しきい値、各ウェル間の接合耐圧およびパンチスルー耐
圧などを考慮して形成される。
【００２６】まず、ウェルの不純物濃度について述べ
る。低耐圧トランジスタが形成される第２ウェル３０お
よび第４ウェル４０における不純物濃度は、高耐圧トラ
ンジスタが形成される第１ウェル２０および第３ウェル
５０における不純物濃度より高く設定される。これによ
り、各ウェルの不純物濃度を各トランジスタの駆動電圧
および耐圧に応じて適切に設定できる。第２ウェル３０
および第４ウェル４０の不純物濃度は、例えば表面濃度
で４．０×１０16〜７．０×１０17ａｔｏｍｓ／ｃｍ3
である。また、第１ウェル２０および第３ウェル５０の
不純物濃度は、例えば表面濃度で８．０×１０15〜４．
０×１０16ａｔｏｍｓ／ｃｍ3である。
る。低耐圧トランジスタが形成される第２ウェル３０お
よび第４ウェル４０における不純物濃度は、高耐圧トラ
ンジスタが形成される第１ウェル２０および第３ウェル
５０における不純物濃度より高く設定される。これによ
り、各ウェルの不純物濃度を各トランジスタの駆動電圧
および耐圧に応じて適切に設定できる。第２ウェル３０
および第４ウェル４０の不純物濃度は、例えば表面濃度
で４．０×１０16〜７．０×１０17ａｔｏｍｓ／ｃｍ3
である。また、第１ウェル２０および第３ウェル５０の
不純物濃度は、例えば表面濃度で８．０×１０15〜４．
０×１０16ａｔｏｍｓ／ｃｍ3である。
【００２７】ウェルの深さは、ウェル耐圧を考慮する
と、低耐圧トランジスタが形成される第２ウェル３０，
第４ウェル４０が、高耐圧トランジスタが形成される第
１ウェル２０，第３ウェル５０より浅く形成される。例
えば、第１ウェル２０の深さは１０〜２０μｍであり、
第２ウェル３０，第４ウェル４０の深さは３〜１０μｍ
である。第１ウェル２０の深さと、第２ウェル３０およ
び第４ウェル４０の深さとを対比すると、両者の深さの
比は、それぞれたとえば２〜５である。
と、低耐圧トランジスタが形成される第２ウェル３０，
第４ウェル４０が、高耐圧トランジスタが形成される第
１ウェル２０，第３ウェル５０より浅く形成される。例
えば、第１ウェル２０の深さは１０〜２０μｍであり、
第２ウェル３０，第４ウェル４０の深さは３〜１０μｍ
である。第１ウェル２０の深さと、第２ウェル３０およ
び第４ウェル４０の深さとを対比すると、両者の深さの
比は、それぞれたとえば２〜５である。
【００２８】図７に示す各トランジスタは、図示しない
素子分離絶縁層によって分離されている。そして、各高
耐圧トランジスタ３００ＮＨ，４００ＰＨは、例えば、
ゲート電極がソース／ドレイン層と重なりをもたない、
いわゆるオフセットゲート構造を有することができる。
以下に述べる例では、各高耐圧トランジスタは、ＬＯＣ
ＯＳオフセット構造を有する。すなわち、各高耐圧トラ
ンジスタは、ゲート電極と、ソース／ドレイン層との間
にオフセット領域が設けられている。このオフセット領
域は、半導体基板上の所定領域に設けられたオフセット
ＬＯＣＯＳ層の下の低濃度不純物層から構成されてい
る。
素子分離絶縁層によって分離されている。そして、各高
耐圧トランジスタ３００ＮＨ，４００ＰＨは、例えば、
ゲート電極がソース／ドレイン層と重なりをもたない、
いわゆるオフセットゲート構造を有することができる。
以下に述べる例では、各高耐圧トランジスタは、ＬＯＣ
ＯＳオフセット構造を有する。すなわち、各高耐圧トラ
ンジスタは、ゲート電極と、ソース／ドレイン層との間
にオフセット領域が設けられている。このオフセット領
域は、半導体基板上の所定領域に設けられたオフセット
ＬＯＣＯＳ層の下の低濃度不純物層から構成されてい
る。
【００２９】図８は、オフセットゲート構造の例として
高耐圧トランジスタ４００ＰＨの構造を示す断面図であ
る。図９は、高耐圧トランジスタ４００ＰＨの要部を示
す平面図である。
高耐圧トランジスタ４００ＰＨの構造を示す断面図であ
る。図９は、高耐圧トランジスタ４００ＰＨの要部を示
す平面図である。
【００３０】Ｐチャネル型の高耐圧トランジスタ４００
ＰＨは、Ｎ型の第１ウェル２０上に設けられたゲート絶
縁層２４と、このゲート絶縁層２４上に形成されたゲー
ト電極２６と、ゲート絶縁層２４の周囲に設けられたオ
フセットＬＯＣＯＳ層６５ａと、このオフセットＬＯＣ
ＯＳ層６５ａの下に形成されたＰ型の低濃度不純物層か
らなるオフセット不純物層５７ａと、オフセットＬＯＣ
ＯＳ層６５ａの外側に設けられた、ソース／ドレイン層
２２ａ，２２ｂとを有する。
ＰＨは、Ｎ型の第１ウェル２０上に設けられたゲート絶
縁層２４と、このゲート絶縁層２４上に形成されたゲー
ト電極２６と、ゲート絶縁層２４の周囲に設けられたオ
フセットＬＯＣＯＳ層６５ａと、このオフセットＬＯＣ
ＯＳ層６５ａの下に形成されたＰ型の低濃度不純物層か
らなるオフセット不純物層５７ａと、オフセットＬＯＣ
ＯＳ層６５ａの外側に設けられた、ソース／ドレイン層
２２ａ，２２ｂとを有する。
【００３１】高耐圧トランジスタ４００ＰＨと隣り合う
トランジスタとは、素子分離ＬＯＣＯＳ層（素子分離絶
縁層）６５ｂによって電気的に分離されている。そし
て、図示のＮ型の第１ウェル２０内においては、素子分
離ＬＯＣＯＳ層６５ｂの下にはＮ型の低濃度不純物層か
らなるチャネルストッパ層６３ｃが形成されている。ウ
ェルコンタクト層２７は、ソース／ドレイン層２２ｂ
と、ＬＯＣＯＳ層６５ｃによって分離されている。ＬＯ
ＣＯＳ層６５ｃの下には、図示しないチャネルストッパ
層を形成することができる。
トランジスタとは、素子分離ＬＯＣＯＳ層（素子分離絶
縁層）６５ｂによって電気的に分離されている。そし
て、図示のＮ型の第１ウェル２０内においては、素子分
離ＬＯＣＯＳ層６５ｂの下にはＮ型の低濃度不純物層か
らなるチャネルストッパ層６３ｃが形成されている。ウ
ェルコンタクト層２７は、ソース／ドレイン層２２ｂ
と、ＬＯＣＯＳ層６５ｃによって分離されている。ＬＯ
ＣＯＳ層６５ｃの下には、図示しないチャネルストッパ
層を形成することができる。
【００３２】各高耐圧トランジスタがＬＯＣＯＳオフセ
ット構造を有することにより、ドレイン耐圧が大きく、
高耐圧のＭＯＳＦＥＴを構成できる。すなわち、オフセ
ットＬＯＣＯＳ層６５ａの下に低濃度不純物層からなる
オフセット不純物層５７ａを設けることにより、オフセ
ットＬＯＣＯＳ層がない場合に比べてオフセット不純物
層５７ａをチャネル領域に対して相対的に深くできる。
その結果、トランジスタのＯＦＦ状態のときに、このオ
フセット不純物層５７ａによって深い空乏層が形成で
き、ドレイン電極の近傍の電界を緩和してドレイン耐圧
を高めることができる。
ット構造を有することにより、ドレイン耐圧が大きく、
高耐圧のＭＯＳＦＥＴを構成できる。すなわち、オフセ
ットＬＯＣＯＳ層６５ａの下に低濃度不純物層からなる
オフセット不純物層５７ａを設けることにより、オフセ
ットＬＯＣＯＳ層がない場合に比べてオフセット不純物
層５７ａをチャネル領域に対して相対的に深くできる。
その結果、トランジスタのＯＦＦ状態のときに、このオ
フセット不純物層５７ａによって深い空乏層が形成で
き、ドレイン電極の近傍の電界を緩和してドレイン耐圧
を高めることができる。
【００３３】また、第２ウェル３０および第４ウェル４
０は第１ウェル２０内に形成されるため、それぞれ半導
体基板１０とは電気的に分離される。そのため、第２，
第４ウェル３０，４０毎にバイアス条件を独立に設定す
ることが可能となる。すなわち、第２ウェル３０および
第４ウェル４０のそれぞれに半導体基板１０の基板電位
Ｖｓｕｂと独立に駆動電圧を設定できる。そして、例え
ば図１０に示すように、低耐圧トランジスタ１００Ｎ
Ｌ，２００ＰＬの駆動電圧Ｖ１，Ｖ２を、高耐圧トラン
ジスタ３００ＮＬ，４００ＰＬの駆動電圧Ｖ３，Ｖ４の
中間に設定することにより、低耐圧トランジスタの駆動
電圧レベルから高耐圧トランジスタの駆動電圧レベルへ
変換するレベルシフト回路の設計を効率よくかつ容易に
することができる。
０は第１ウェル２０内に形成されるため、それぞれ半導
体基板１０とは電気的に分離される。そのため、第２，
第４ウェル３０，４０毎にバイアス条件を独立に設定す
ることが可能となる。すなわち、第２ウェル３０および
第４ウェル４０のそれぞれに半導体基板１０の基板電位
Ｖｓｕｂと独立に駆動電圧を設定できる。そして、例え
ば図１０に示すように、低耐圧トランジスタ１００Ｎ
Ｌ，２００ＰＬの駆動電圧Ｖ１，Ｖ２を、高耐圧トラン
ジスタ３００ＮＬ，４００ＰＬの駆動電圧Ｖ３，Ｖ４の
中間に設定することにより、低耐圧トランジスタの駆動
電圧レベルから高耐圧トランジスタの駆動電圧レベルへ
変換するレベルシフト回路の設計を効率よくかつ容易に
することができる。
【００３４】本実施の形態の製造方法によれば、前記工
程（Ｃ）において、酸素を含まない雰囲気中で熱処理す
ることにより、半導体基板１０がさらに酸化されること
がない。その結果、酸化シリコン層１８がさらに厚くな
ることがなく、その膜厚を維持できる。したがって、前
記工程（Ｄ）において、酸化シリコン層１８をイオン注
入時の保護膜として兼用することができ、工程数を低減
できる。
程（Ｃ）において、酸素を含まない雰囲気中で熱処理す
ることにより、半導体基板１０がさらに酸化されること
がない。その結果、酸化シリコン層１８がさらに厚くな
ることがなく、その膜厚を維持できる。したがって、前
記工程（Ｄ）において、酸化シリコン層１８をイオン注
入時の保護膜として兼用することができ、工程数を低減
できる。
【００３５】通常、不純物の拡散を行うための熱処理は
酸素の存在下で行われるため、熱処理によって酸化膜が
厚くなるのでイオン注入の保護膜としては適切ではな
い。そのため、イオン注入の前にかかる酸化膜を除去
し、新たに半導体基板の表面に熱酸化膜を形成すること
が行われている。本発明の製造方法によれば、このよう
なプロセスに比べて酸化膜の除去と新たな酸化膜の形成
工程を減ずることができ、プロセスの簡略化を達成でき
る。
酸素の存在下で行われるため、熱処理によって酸化膜が
厚くなるのでイオン注入の保護膜としては適切ではな
い。そのため、イオン注入の前にかかる酸化膜を除去
し、新たに半導体基板の表面に熱酸化膜を形成すること
が行われている。本発明の製造方法によれば、このよう
なプロセスに比べて酸化膜の除去と新たな酸化膜の形成
工程を減ずることができ、プロセスの簡略化を達成でき
る。
【００３６】本実施の形態の製造方法によれば、高耐圧
トランジスタ４００ＰＨが形成される第１ウェル２０
と、低耐圧トランジスタ１００ＮＬ，２００ＰＬが形成
される第２ウェル３０および第４ウェル４０とが、異な
るイオン注入工程および異なる熱処理によるドライブイ
ン工程で形成されるので、第２ウェル３０および第４ウ
ェル４０を第１ウェル２０とは独立に設計することがで
きる。その結果、低耐圧トランジスタの小型化，高速化
に対応して第２ウェル３０および第４ウェル４０を浅く
形成することができ、それに伴いこれらのウェルの面積
も小さくできるので、第２，第３ウェル３０，４０の集
積度を高めることができる。
トランジスタ４００ＰＨが形成される第１ウェル２０
と、低耐圧トランジスタ１００ＮＬ，２００ＰＬが形成
される第２ウェル３０および第４ウェル４０とが、異な
るイオン注入工程および異なる熱処理によるドライブイ
ン工程で形成されるので、第２ウェル３０および第４ウ
ェル４０を第１ウェル２０とは独立に設計することがで
きる。その結果、低耐圧トランジスタの小型化，高速化
に対応して第２ウェル３０および第４ウェル４０を浅く
形成することができ、それに伴いこれらのウェルの面積
も小さくできるので、第２，第３ウェル３０，４０の集
積度を高めることができる。
【００３７】本実施の形態の製造方法によれば、工程
（Ｆ）の熱処理によって、不純物層３０ａおよび不純物
層４０ａの不純物をそれぞれ拡散させて、Ｐ型の第２ウ
ェル３０およびＮ型の第４ウェル４０を同時に形成する
ことができる。また、本実施の形態の製造方法によれ
ば、工程（Ｃ）の熱処理によって、不純物層２０ａおよ
び不純物層５０ａの不純物をそれぞれ拡散させて、Ｎ型
の第２ウェル２０およびＰ型の第３ウェル５０を同時に
形成することができる。
（Ｆ）の熱処理によって、不純物層３０ａおよび不純物
層４０ａの不純物をそれぞれ拡散させて、Ｐ型の第２ウ
ェル３０およびＮ型の第４ウェル４０を同時に形成する
ことができる。また、本実施の形態の製造方法によれ
ば、工程（Ｃ）の熱処理によって、不純物層２０ａおよ
び不純物層５０ａの不純物をそれぞれ拡散させて、Ｎ型
の第２ウェル２０およびＰ型の第３ウェル５０を同時に
形成することができる。
【００３８】本発明は、上記実施の形態に限定されず、
発明の要旨の範囲内で各種の態様を取りうる。たとえ
ば、上記実施の形態は、第１導電型がＰ型、第２導電型
がＮ型の例であったが、この逆の導電型でもよい。ま
た、半導体装置の層構造あるいは平面構造はデバイスの
設計によって上記実施の形態と異なる構造を取りうる。
発明の要旨の範囲内で各種の態様を取りうる。たとえ
ば、上記実施の形態は、第１導電型がＰ型、第２導電型
がＮ型の例であったが、この逆の導電型でもよい。ま
た、半導体装置の層構造あるいは平面構造はデバイスの
設計によって上記実施の形態と異なる構造を取りうる。
【図１】本発明の実施の形態にかかる半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図２】本発明の実施の形態にかかる半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図３】本発明の実施の形態にかかる半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図４】本発明の実施の形態にかかる半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図５】本発明の実施の形態にかかる半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図６】本発明の実施の形態にかかる半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図７】本発明の実施の形態にかかる半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図８】本発明の実施の形態に係る製造方法によって形
成された半導体装置の高耐圧トランジスタの構造例を示
す断面図である。
成された半導体装置の高耐圧トランジスタの構造例を示
す断面図である。
【図９】図８に示す高耐圧トランジスタの要部を示す平
面図である。
面図である。
【図１０】図７に示す半導体装置における各トランジス
タの駆動電圧の関係を示す図である。
タの駆動電圧の関係を示す図である。
１０ 半導体基板
１２ 酸化シリコン層
１４ 窒化シリコン層
１６ ＬＯＣＯＳ層
１８ 酸化シリコン層
２０ 第１ウェル
２２ａ，２２ｂ ソース／ドレイン層
２４ ゲート絶縁層
２６ ゲート電極
３０ 第２ウェル
３２ａ，３２ｂ ソース／ドレイン層
３４ ゲート絶縁層
３６ ゲート電極
４０ 第４ウェル
４２ａ，４２ｂ ソース／ドレイン層
４４ ゲート絶縁層
４６ ゲート電極
５０ 第３ウェル
５２ａ，５２ｂ ソース／ドレイン層
５４ ゲート絶縁層
５６ ゲート電極
１００ＮＬ，２００ＰＬ 低耐圧トランジスタ
３００ＮＨ，４００ＰＨ 高耐圧トランジスタ
Ｒ１００〜Ｒ３００ レジスト層
Claims (6)
- 【請求項１】 （ａ）第１導電型の半導体基板の所定領
域に第２導電型の第１不純物をイオン注入によって導入
し、 （ｂ）前記半導体基板の表面に酸化膜を形成し、つい
で、酸素を含まない雰囲気中で熱処理することにより、
前記第１不純物を拡散させて第２導電型の第１ウェルを
形成し、 （ｃ）前記第１ウェルの所定領域に、前記酸化膜を介し
て第１導電型の第２不純物をイオン注入によって導入
し、ついで、熱処理によって該第２不純物を拡散させて
第１導電型の第２ウェルを形成すること、を含む、半導
体装置の製造方法。 - 【請求項２】 請求項１において、 前記工程（ａ）において、前記半導体基板の上に、酸化
に対してマスク機能を有する耐酸化層を選択的に形成
し、ついで、該耐酸化層をマスクとして前記半導体基板
に前記第１不純物を導入し、 前記耐酸化層をマスクとして前記半導体基板の表面を選
択酸化することによりＬＯＣＯＳ層を形成し、 前記耐酸化層を除去した後、前記ＬＯＣＯＳ層をマスク
として前記半導体基板に第２導電型の不純物を導入する
ことにより、該半導体基板に前記第１ウェルに隣接する
第３ウェルを形成すること、を有する、半導体装置の製
造方法。 - 【請求項３】 請求項１または２において、 前記第２ウェルの不純物濃度を、前記第１ウェルの不純
物濃度より高くする、半導体装置の製造方法。 - 【請求項４】 請求項１ないし３のいずれかにおいて、 前記第１ウェル内に第２導電型の第４ウェルを形成す
る、半導体装置の製造方法。 - 【請求項５】 請求項４において、 前記第２ウェルに第２導電型の低耐圧トランジスタを形
成し、 前記第４ウェルに第１導電型の低耐圧トランジスタを形
成し、 前記第１ウェルに第１導電型の高耐圧トランジスタを形
成し、 前記第３ウェルに第２導電型の高耐圧トランジスタを形
成すること、 を有する、半導体装置の製造方法。 - 【請求項６】 請求項１ないし５のいずれかにおいて、 前記第２ウェルに対する前記第１ウェルの深さの比は、
２〜５である、半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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