JPH11220030A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11220030A
JPH11220030A JP10021177A JP2117798A JPH11220030A JP H11220030 A JPH11220030 A JP H11220030A JP 10021177 A JP10021177 A JP 10021177A JP 2117798 A JP2117798 A JP 2117798A JP H11220030 A JPH11220030 A JP H11220030A
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cell
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Abstract

(57)【要約】 【課題】 セル間配線層などが長くなり、動作速度の遅
延が生じるという課題があった。 【解決手段】 シールド配線層８を、機能セル３が形成
されている領域の全面を覆うように、第３の絶縁膜６ｃ
上に配置する。そして、シールド配線層８を、第２のス
ルーホール１０を介して、機能セル３が形成されている
領域以外の領域で電源配線層やグランド配線層などの一
定の電位の配線層に接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体基板に形
成された機能セルを構成する最上のセル内配線層より上
側に、シールド配線層を備えた半導体装置及びその製造
方法に関するものである。
【０００２】
【従来の技術】図６は従来例１の半導体装置の構成を概
略的に示す平面図である。図７は図６中のIII −III 線
に沿った断面図である。図６，図７において、１０１は
半導体装置、１０２は半導体基板、１０３は半導体基板
１０２に形成された、ＤＲＡＭやアナログ回路などが形
成されている機能セル、１０４は機能セル１０３間を接
続するセル間配線層である。
【０００３】機能セル１０３において、１０５は機能セ
ル１０３を構成するセル内配線層、１０６ａは半導体基
板１０２とセル内配線層１０５との間に形成された第１
の絶縁膜、１０６ｂはセル内配線層１０５間に形成され
た第２の絶縁膜、１０６ｃは最上のセル内配線層１０５
上に形成された第３の絶縁膜、１０７ａは半導体基板１
０２とセル内配線層１０５とを接続するためのコンタク
トホール、１０７ｂは異なる層に形成されたセル内配線
層１０５間を接続するためのスルーホールである。
【０００４】このような従来の半導体装置１０１では、
セル間配線層１０４を、機能セル１０３が形成されてい
る領域以外の領域において、第３の絶縁膜１０６ｃ上に
形成している。なお、機能セル１０３が形成されている
領域以外の領域に形成する配線層がセル間配線層１０４
である場合について説明したが、Ｉ／Ｏセルに接続する
配線層、電源配線層、グランド配線層などである場合も
ある。また、セル間配線層１０４を第３の絶縁膜１０６
ｃ上に形成している場合について説明したが、その他の
層に形成している場合もある。
【０００５】また、図８は従来例２の半導体装置の構成
を概略的に示す平面図である。図９は図８中のIV−IV線
に沿った断面図である。図８、図９において、１１１は
半導体装置、１１３は半導体基板１０２に形成された、
ＤＲＡＭやアナログ回路などが形成されている機能セ
ル、１１４は機能セル１１３間を接続するセル間配線層
である。
【０００６】機能セル１１３において、１１６ｃは最上
のセル内配線層１０５とセル間配線層１１４との間に形
成された第３の絶縁膜、１１６ｄはセル間配線層１１４
上に形成された第４の絶縁膜である。その他の構成要素
は図６又は図７において、同一符号を付して示したもの
と同一あるいは同等である。
【０００７】このような従来の半導体装置１１１では、
セル間配線層１１４を、予め機能セル１１３の内部にお
いて、第３の絶縁膜１１６ｃ上に形成している。なお、
機能セル１１３の内部に予め形成する配線層がセル間配
線層１１４である場合について説明したが、Ｉ／Ｏセル
に接続する配線層、電源配線層、グランド配線層などで
ある場合もある。また、セル間配線層１１４を第３の絶
縁膜１１６ｃ上に形成している場合について説明した
が、その他の層に形成している場合もある。
【０００８】また、本願発明の関連技術として、特開昭
６０−２２４２４４号公報、特開平３−２６３３５５号
公報、特開平４−６９９５０号公報、特開昭６３−２４
４８７７号公報及び特開平１−１６４０４８号公報に開
示されている技術があるが、いずれも以下に説明する本
願発明の特徴を開示していない。
【０００９】
【発明が解決しようとする課題】以上のように、従来例
１の半導体装置では、セル間配線層１０４などを、機能
セル１０３が形成されている領域以外の領域に形成して
いるため、セル間配線層１０４などが長くなり、動作速
度の遅延が生じるという課題があった。
【００１０】また、従来例２の半導体装置は、セル間配
線層１１４などを、予め機能セル１１３の内部に形成す
るものであるため、機能セル１１３を構成するセル内配
線１０５の配線構造によっては、セル間配線層１１４な
どを形成することができないという課題があった。
【００１１】この発明は上記のような課題を解決するた
めになされたもので、動作速度の遅延が緩和された半導
体装置及びその製造方法を得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板に形成された機能セルと、機能セルを
構成する最上のセル内配線層より上側に機能セルを覆う
ように形成され、一定電位の配線層に接続されたシール
ド配線層とを備えたものである。
【００１３】この発明に係る半導体装置は、シールド配
線層を、機能セルが形成されている領域の全面を覆うよ
うに形成しているものである。
【００１４】この発明に係る半導体装置は、シールド配
線層を、機能セルが形成されている領域のうちセンシテ
ィブな信号を伝送するセル内配線層が形成されている領
域の全面を覆うように形成しているものである。
【００１５】この発明に係る半導体装置は、シールド配
線層を、機能セルが形成されている領域以外の領域で一
定電位の配線層に接続しているものである。
【００１６】この発明に係る半導体装置は、機能セル
を、メモリが形成されているものとしたものである。
【００１７】この発明に係る半導体装置の製造方法は、
半導体基板に機能セルを形成する工程と、機能セルを構
成する最上のセル内配線層より上側に、機能セルを覆う
ようにシールド配線層を形成する工程と、シールド配線
層を一定電位の配線層に接続する工程とを含むものであ
る。
【００１８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体装置の構成を示す平面図である。図２は図１中のＩ
−Ｉ線に沿った断面図である。図１，図２において、１
は半導体装置、２は半導体基板、３は半導体基板２に形
成された、ＤＲＡＭ（メモリ）やアナログ回路などが形
成されている機能セル、４は機能セル３間を接続するセ
ル間配線層である。
【００１９】機能セル３において、５は機能セル３を構
成するセル内配線層、６ａは半導体基板２とセル内配線
層５との間に形成された第１の絶縁膜、６ｂはセル内配
線層５間に形成された第２の絶縁膜、６ｃは最上のセル
内配線層５上に形成された第３の絶縁膜、７ａは半導体
基板２とセル内配線層５とを接続するためのコンタクト
ホール、７ｂは異なる層に形成されたセル内配線層５間
を接続するための第１のスルーホールである。
【００２０】また、８は機能セル３を構成する最上のセ
ル内配線層５より上側に、機能セル３を覆うように形成
され、一定電位の配線層に接続されたシールド配線層、
９はシールド配線層８とセル間配線層４との間に形成さ
れた第４の絶縁膜、１０はシールド配線層８を電源配線
層やグランド配線層などの一定の電位の配線層に接続す
るための第２のスルーホールである。
【００２１】このような実施の形態１による半導体装置
１では、シールド配線層８を、機能セル３が形成されて
いる領域の全面を覆うように、第３の絶縁膜６ｃ上に形
成している。そして、シールド配線層８を、第２のスル
ーホール１０を介して、機能セル３が形成されている領
域以外の領域で電源配線層やグランド配線層などの一定
の電位の配線層に接続している。電源配線層やグランド
配線層などの一定の電位の配線層は、設計に依存した任
意の層に形成されている。
【００２２】また、このような実施の形態１による半導
体装置１では、セル間配線層４を、機能セル３が形成さ
れている領域を横切るように、第４の絶縁膜９上に形成
している。なお、機能セル３が形成されている領域を横
切るように形成する配線層がセル間配線層４である場合
について説明したが、Ｉ／Ｏセルに接続する配線層、電
源配線層、グランド配線層などである場合もある。
【００２３】次にこの発明の実施の形態１による半導体
装置の製造方法について説明する。図３はこの発明の実
施の形態１による半導体装置の製造工程を示す断面図で
ある。
【００２４】半導体装置１を製造する場合、先ず、半導
体基板２に機能セル３を形成する（図３（Ａ））。この
実施の形態１では、半導体基板２中に機能セル３を構成
するトランジスタなどを形成した後、半導体基板２上に
第１の絶縁膜６ａを形成し、第１の絶縁膜６ａ上にセル
内配線層５及び第２の絶縁膜６ｂを交互に形成し、最上
のセル内配線層５上に第３の絶縁膜６ｃを形成する。そ
の際、第１の絶縁膜６ａには半導体基板２とセル内配線
層５とを接続するコンタクトホール７ａを形成し、第２
の絶縁膜６ｂには異なる層に形成されたセル内配線層５
間を接続するための第１のスルーホール７ｂを形成す
る。
【００２５】その後、機能セル３を構成する最上のセル
内配線層５より上側に、機能セル３を覆うようにシール
ド配線層８を形成する（図３（Ｂ））。この実施の形態
１では、第３の絶縁膜６ｃ上に、機能セル３が形成され
ている領域の全面を覆うようにシールド配線層８を形成
する。
【００２６】その後、機能セル３が形成されている領域
を横切るように、セル間配線層４を形成する（図３
（Ｃ））。この実施の形態１では、シールド配線層８上
に第４の絶縁膜９を形成した後、第４の絶縁膜９上にセ
ル間配線層４を形成する。
【００２７】また、この実施の形態１では、シールド配
線層８を電源配線層やグランド配線層などの一定の電位
の配線層に第２のスルーホール１０を介して接続するた
め、シールド配線層８を下層の配線層と接続する場合に
は、シールド配線層８の形成工程以前に第２のスルーホ
ール１０を形成し、シールド配線層８を上層の配線層と
接続する場合には、シールド配線層８の形成工程以後に
第２のスルーホール１０を形成する。
【００２８】以上のように、この実施の形態１によれ
ば、シールド配線層８を、機能セル３が形成されている
領域の全面を覆うように、機能セル３を構成する最上の
セル内配線層５より上側に形成し、一定電位の配線層に
接続しているため、セル内配線層５が十分にシールドさ
れる。このため、セル間配線層４などを、機能セル３が
形成されている領域に形成されたシールド配線層８より
上側に形成することができる。従って、セル間配線層４
などが短くなり、動作速度の遅延が緩和されるという効
果が得られる。
【００２９】また、この実施の形態１によれば、シール
ド配線層８を、機能セル３が形成されている領域の全面
を覆うように形成しているため、機能セル３を構成する
セル内配線５がいかなる配線構造であっても、セル間配
線層４などをシールド配線層８より上側に形成すること
ができる効果が得られる。
【００３０】また、この実施の形態１によれば、シール
ド配線層８を、機能セル３が形成されている領域の全面
を覆うように形成しているため、シールド配線層８より
上層に形成される配線層や絶縁膜の平坦性が良くなると
いう効果が得られる。
【００３１】また、この実施の形態１によれば、シール
ド配線層８を、機能セル３が形成されている領域以外の
領域で一定の電位の配線層に接続しているため、機能セ
ル３を構成するセル内配線の配線構造を考慮することな
く、シールド配線層８を一定の電位の配線層に接続する
ことができる効果が得られる。
【００３２】また、この実施の形態１によれば、機能セ
ル３として、ＤＲＡＭが形成されているものを用いる場
合には、機能セル３が大面積となるため、セル間配線層
４などを、機能セル３が形成されている領域に形成され
たシールド配線層８より上側に形成することにより、半
導体装置１の面積を小さくすることができる効果が得ら
れる。
【００３３】実施の形態２．図４はこの発明の実施の形
態２による半導体装置の構成を示す平面図である。図５
は図４中のII−II線に沿った断面図である。図４，図５
において、１１は半導体装置、１３は半導体基板２に形
成された、ＤＲＡＭ（メモリ）やアナログ回路などが形
成されている機能セル、１４は機能セル１３間を接続す
るセル間配線層である。
【００３４】機能セル１３において、１５は機能セル１
３を構成するセル内配線層であり、セル内配線層１５の
うち、１５ａはセンシティブな信号を伝送するセル内配
線層、１５ｂはセンシティブな信号以外の信号を伝送す
るセル内配線層である。また、１８は機能セル３を構成
する最上のセル内配線層５より上側に、機能セル１３を
覆うように形成され、一定電位の配線層に接続されたシ
ールド配線層である。その他の構成要素は図１又は図２
において、同一符号を付して示したものと同一あるいは
同等である。
【００３５】センシティブな信号とは、周囲の信号の影
響を受け易い電位振幅の小さい信号である。具体的に
は、ＤＲＡＭにおける読み出し信号がセンシティブな信
号といえるが、ここでは、電位振幅が電源電位の絶対値
より小さく信号をセンシティブな信号とする。
【００３６】このような実施の形態２による半導体装置
１１では、シールド配線層１８を、機能セル１３が形成
されている領域のうちセンシティブな信号を伝送するセ
ル内配線層１５ａが形成されている領域の全面を覆うよ
うに、第３の絶縁膜６ｃ上に形成している。そして、シ
ールド配線層１８を、第２のスルーホール１０を介し
て、機能セル１３が形成されている領域以外の領域で電
源配線層やグランド配線層などの一定の電位の配線層に
接続している。電源配線層やグランド配線層などの一定
の電位の配線層は、設計に依存した任意の層に形成され
ている。
【００３７】また、このような実施の形態２による半導
体装置１１では、セル間配線層１４を、機能セル１３が
形成されている領域を横切るように、センシティブな信
号を伝送するセル内配線層１５ａが形成されている領域
では第４の絶縁膜９上に形成し、センシティブな信号を
伝送するセル内配線層１５ａが形成されている領域以外
の領域では第３の絶縁膜６ｃ上に形成している。なお、
セル間配線層１４を、センシティブな信号を伝送するセ
ル内配線層１５ａが形成されている領域以外の領域にお
いて第３の絶縁膜６ｃ上に形成する場合について説明し
たが、他の層に形成する場合もある。また、機能セル１
３が形成されている領域を横切るように形成する配線層
がセル間配線層１４である場合について説明したが、Ｉ
／Ｏセルに接続する配線層、電源配線層、グランド配線
層などである場合もある。
【００３８】この発明の実施の形態２による半導体装置
の製造方法は実施の形態１の場合と同様である。
【００３９】以上のように、この実施の形態２によれ
ば、シールド配線層１８を、機能セル１３が形成されて
いる領域のうちセンシティブな信号を伝送するセル内配
線層１５ａが形成されている領域の全面を覆うように、
機能セル１３を構成する最上のセル内配線層１５より上
側に形成し、一定電位の配線層に接続しているため、セ
ンシティブな信号を伝送するセル内配線層１５ａが十分
にシールドされる。このため、セル間配線層１４など
を、周囲の信号の影響を受け易いセンシティブな信号を
伝送するセル内配線層１５ａが形成されている領域に形
成されたシールド配線層１８より上側に形成することが
できる。従って、セル間配線層１４などが短くなり、動
作速度の遅延が緩和されるという効果が得られる。
【００４０】また、この実施の形態２によれば、シール
ド配線層１８を、センシティブな信号を伝送するセル内
配線層１５ａが形成されている領域にのみ形成している
ため、セル間配線層１４などを、センシティブな信号を
伝送するセル内配線層１５ａが形成されている領域以外
の領域おいて、設計に依存した任意の層に形成すること
ができる効果が得られる。
【００４１】また、この実施の形態２によれば、シール
ド配線層１８を、機能セル１３が形成されている領域の
うちセンシティブな信号を伝送するセル内配線層１５ａ
が形成されている領域の全面を覆うように形成している
ため、機能セル１３を構成するセル内配線層１５がいか
なる配線構造であっても、セル間配線層１４などをシー
ルド配線層８より上側に形成することができる効果が得
られる。
【００４２】また、この実施の形態２によれば、シール
ド配線層１８を、機能セル１３が形成されている領域以
外の領域で一定の電位の配線層に接続しているため、機
能セル１３を構成するセル内配線層１５の配線構造を考
慮することなく、シールド配線層１８を一定の電位の配
線層に接続することができる効果が得られる。
【００４３】また、この実施の形態２によれば、機能セ
ル１３として、ＤＲＡＭが形成されているものを用いる
場合には、機能セル１３が大面積となるため、セル間配
線層１４などを、機能セル１３が形成されている領域に
形成されたシールド配線層１８より上側に形成すること
により、半導体装置１１の面積を小さくすることができ
る効果が得られる。
【００４４】なお、上述した実施の形態１及び実施の形
態２では、シールド配線層を１層形成する場合について
説明したが、シールド配線層を複数層形成する場合であ
っても、同様の効果が得られる。特に、シールド配線層
を１層形成しただけではシールドが難しい場合には、シ
ールド配線層を複数層形成することが有効である。
【００４５】
【発明の効果】以上のように、この発明によれば、半導
体装置が、半導体基板に形成された機能セルと、機能セ
ルを構成する最上のセル内配線層より上側に機能セルを
覆うように形成され、一定電位の配線層に接続されたシ
ールド配線層とを備えるように構成したので、セル間配
線層などを、機能セルが形成されている領域に形成され
たシールド配線層より上側に形成することができる。従
って、セル間配線層などが短くなり、動作速度の遅延が
緩和されるという効果がある。
【００４６】この発明によれば、シールド配線層を、機
能セルが形成されている領域の全面を覆うように形成し
ているので、機能セルを構成するセル内配線がいかなる
配線構造であっても、セル間配線層などをシールド配線
層より上側に形成することができる効果がある。また、
シールド配線層より上層に形成される配線層や絶縁膜の
平坦性が良くなるという効果が得られる。
【００４７】この発明によれば、シールド配線層を、機
能セルが形成されている領域のうちセンシティブな信号
を伝送するセル内配線層が形成されている領域の全面を
覆うように形成しているので、セル間配線層などを、セ
ンシティブな信号を伝送するセル内配線層が形成されて
いる領域以外の領域おいて、設計に依存した任意の層に
形成することができる効果が得られる。
【００４８】この発明によれば、シールド配線層を、機
能セルが形成されている領域以外の領域で一定電位の配
線層に接続しているので、機能セルを構成するセル内配
線の配線構造を考慮することなく、シールド配線層を一
定の電位の配線層に接続することができる効果がある。
【００４９】この発明によれば、機能セルを、メモリが
形成されているものとしたので、セル間配線層などを、
機能セルが形成されている領域に形成されたシールド配
線層より上側に形成することにより、半導体装置の面積
を小さくすることができる効果がある。
【００５０】この発明によれば、半導体装置を、半導体
基板に機能セルを形成する工程と、機能セルを構成する
最上のセル内配線層より上側に、機能セルを覆うように
シールド配線層を形成する工程と、シールド配線層を一
定電位の配線層に接続する工程とを含むように製造する
ので、動作速度の遅延が緩和された半導体装置を製造す
ることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置の
構成を示す平面図である。
【図２】 図１中のＩ−Ｉ線に沿った断面図である。
【図３】 この発明の実施の形態１による半導体装置の
製造工程を示す断面図である。
【図４】 この発明の実施の形態２による半導体装置の
構成を示す平面図である。
【図５】 図４中のII−II線に沿った断面図である。
【図６】 従来例１の半導体装置の構成を概略的に示す
平面図である。
【図７】 図６中のIII −III 線に沿った断面図であ
る。
【図８】 従来例２の半導体装置の構成を概略的に示す
平面図である。
【図９】 図８中のIV−IV線に沿った断面図である。
【符号の説明】
１，１１ 半導体装置、２ 半導体基板、３，１３ 機
能セル、５，１５，１５ａ，１５ｂ セル内配線層、
８，１８ シールド配線層。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に形成された機能セルと、 上記機能セルを構成する最上のセル内配線層より上側に
    上記機能セルを覆うように形成され、一定電位の配線層
    に接続されたシールド配線層とを備えたことを特徴とす
    る半導体装置。
  2. 【請求項２】 シールド配線層は、機能セルが形成され
    ている領域の全面を覆っていることを特徴とする請求項
    １記載の半導体装置。
  3. 【請求項３】 シールド配線層は、機能セルが形成され
    ている領域のうちセンシティブな信号を伝送するセル内
    配線層が形成されている領域の全面を覆っていることを
    特徴とする請求項１記載の半導体装置。
  4. 【請求項４】 シールド配線層は、機能セルが形成され
    ている領域以外の領域で一定電位の配線層に接続されて
    いることを特徴とする請求項１記載の半導体装置。
  5. 【請求項５】 機能セルは、メモリが形成されているも
    のであることを特徴とする請求項１記載の半導体装置。
  6. 【請求項６】 半導体基板に機能セルを形成する工程
    と、 上記機能セルを構成する最上のセル内配線層より上側
    に、上記機能セルを覆うようにシールド配線層を形成す
    る工程と、 上記シールド配線層を一定電位の配線層に接続する工程
    とを含むことを特徴とする半導体装置の製造方法。
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