JP2003158183A - 半導体装置の製造方法およびレチクルパターン作成方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極パターニングが安定して行われる
半導体メモリ装置またはメモリ混載ＬＳＩの高性能化、
低コスト化を実現する。 【解決手段】 第一の領域Ａのゲート電極を形成するエ
ッチング工程で用いる第一のレジストマスクパターン１
３が、第一の領域Ａにおけるゲート電極パターンと、第
二の領域Ｂにおいてゲート電極パターンのない部分にダ
ミーパターン１６を設けこのダミーパターン１６のみが
開口しているパターンとからなり、第二の領域Ｂのゲー
ト電極を形成するエッチング工程で用いる第二のレジス
トマスクパターン１５が、第一の領域Ａ全域を覆い第二
の領域Ｂにおけるゲート電極パターンと、第一のレジス
トマスクパターン１３のダミーパターン１６を覆うパタ
ーンとからなる。これにより、第一の領域Ａのゲート電
極加工用の第一のレジストマスクパターン１３の開口率
を上昇させゲート寸法精度が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
ならびに半導体記憶装置と論理回路を同一チップに有す
るメモリ混載半導体装置の製造に適用される半導体装置
の製造方法およびレチクルパターン作成方法に関する。

【０００２】

【従来の技術】近年、スタチック型ＲＡＭ、ダイナミッ
ク型ＲＡＭ、フラッシュ型ＥＥＰＲＯＭに代表される半
導体記憶装置は産業用、民生用電子機器に広く用いられ
るようになった。これらは記憶装置としての機能を有す
る単体メモリ装置だけでなくマイクロプロセッサをはじ
めとする大規模集積回路の中に組み込み、高速、低消費
電力、高機能なシステムＬＳＩを構成する上で不可欠と
なっている。

【０００３】半導体記憶装置および半導体記憶装置を組
み込んだシステムＬＳＩ（以下メモリ混載ＬＳＩと呼
ぶ）を製造するにあたり、メモリ部のゲート電極と、メ
モリ周辺回路および混載ＬＳＩ論理回路（以下回路部と
呼ぶ）のゲート電極は同時に堆積された同一のポリシリ
コンを用いることが工程を簡略化する上で一般的にとら
れている。しかしながら両者の構造の違いからゲート電
極のパターン形成をそれぞれ個別のフォトマスクパター
ンを用いて実施することがしばしば行なわれる。

【０００４】例えば特開昭５９−４１７２にメモリ素子
部と周辺回路素子部のゲート電極形成をそれぞれ個別の
フォトマスクを用いて独立したエッチング工程で行なう
方法が示されている。以下図５を用いて従来技術を用い
たポリシリコンゲート電極形成方法について説明する。
図５（ａ）はメモリセルのゲート電極をパターニングす
る工程における断面図を示し、１０はシリコン基板上に
形成された素子分離のためのフィールド酸化膜、１１は
フィールド酸化膜１０で分離された活性領域、１２はポ
リシリコン膜、１３はメモリセルのゲート電極をパター
ニングするためのフォトレジストである。メモリ部はメ
モリセルのゲート形状に合わせてレジストがパターニン
グされ回路部はエッチングされないようにその全域がフ
ォトレジスト１３で覆われている。その後ポリシリコン
のドライエッチングによりメモリセルのゲート電極が形
成されイオン注入等の工程を経てメモリセルが形成され
る。図５（ｂ）は回路部トランジスタのゲート電極をパ
ターニングする工程における断面図を示している。図５
（ｂ）において１０，１１，１２は図５（ａ）に記載の
構成部材と同じであり、１４はパターニングされたメモ
リセルのゲート電極、１５は回路部のゲート電極をパタ
ーニングするためのフォトレジストである。回路部はト
ランジスタのゲート形状に合わせてレジストがパターニ
ングされメモリ部はその全域がフォトレジスト１５で覆
われている。その後ポリシリコンのドライエッチングに
より回路部トランジスタのゲート電極が形成されイオン
注入等の工程を経てメモリ周辺回路および論理回路部ト
ランジスタが形成される。

【０００５】

【発明が解決しようとする課題】以上に説明した従来の
ゲート電極パターニング方法ではマスク開口率がポリシ
リコンのドライエッチングに対して不適当な値となり安
定してゲートパターン形成ができないという課題を有し
ている。

【０００６】特にメモリ混載ＬＳＩにおいてはチップサ
イズのうちメモリコア部と回路部の占める割合が品種に
より異なり、例えばフラッシュメモリを混載したＬＳＩ
でフラッシュメモリコア：論理回路部が１：１であって
も図５（ａ）に示されるメモリセル部ゲート電極パター
ニング用レジストの開口率が十数パーセントしか得られ
ないが、１:１０の比率になれば３パーセント程度と非
常に低い値になってしまうことがしばしば発生する。一
般にレジスト開口率が低下するとポリシリコン／ＳｉＯ
₂エッチング選択比の低下、エッチング形状の劣化を生
じる。ポリシリコン／ＳｉＯ₂エッチング選択比の低下
はポリシリコン下部のゲート酸化膜でエッチングが止ま
らずシリコン基板が露出しさらにシリコン基板がエッチ
ングされるという致命的不良を生じ、半導体装置の製造
歩留を著しく低下させる要因となる。またゲート電極の
断面形状が台形になりやすくゲート寸法精度が悪化して
ＬＳＩの特性ばらつきが大きくなるという問題点があっ
た。

【０００７】したがって、この発明の目的は、ゲート電
極パターニングが安定して行われる半導体メモリ装置ま
たはメモリ混載ＬＳＩの高性能化、低コスト化を実現す
る半導体装置の製造方法およびレチクルパターンの作成
方法を提供することである。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、この発明の請求項１記載の半導体装置の製造方法
は、半導体基板上に形成されたゲート酸化膜上に堆積さ
れた導電膜が個別のフォトマスクを用いた２回のエッチ
ング工程でパターニングされ、分割した２領域のゲート
電極パターンを形成する際に、第一の領域のゲート電極
を形成するエッチング工程で用いる第一のレジストマス
クパターンが、第一の領域におけるゲート電極パターン
と、第二の領域においてゲート電極パターンのない部分
にダミーパターンを設けこのダミーパターンのみが開口
しているパターンとからなり、第二の領域のゲート電極
を形成するエッチング工程で用いる第二のレジストマス
クパターンが、第一の領域全域を覆い第二の領域におけ
るゲート電極パターンと、前記第一のレジストマスクパ
ターンのダミーパターンを覆うパターンとからなる。

【０００９】このように、第一の領域のゲート電極を形
成するエッチング工程で用いる第一のレジストマスクパ
ターンが、第一の領域におけるゲート電極パターンと、
第二の領域においてゲート電極パターンのない部分にダ
ミーパターンを設けこのダミーパターンのみが開口して
いるパターンとからなり、第二の領域のゲート電極を形
成するエッチング工程で用いる第二のレジストマスクパ
ターンが、第一の領域全域を覆い第二の領域におけるゲ
ート電極パターンと、第一のレジストマスクパターンの
ダミーパターンを覆うパターンとからなるので、第一の
領域のゲート電極加工用の第一のレジストマスクパター
ンの開口率を上昇させることができる。このため、安定
した精度良いゲート電極エッチングが実現でき、半導体
装置または半導体記憶装置を混載したＬＳＩの高性能
化、低コスト化に極めて大きな効果が発揮される。ま
た、第二の領域のゲート電極加工用の第二のレジストマ
スクパターンでダミーパターン開口部を覆っているの
で、ダミーパターンが活性領域上に設けられた場合、第
二の領域のゲート電極パターニング時に活性領域がエッ
チング除去されて段差を生じ電気的不具合を起こすこと
を防止することができる。

【００１０】請求項２記載の半導体装置の製造方法は、
半導体基板上に形成されたゲート酸化膜およびフィール
ド酸化膜上に堆積された導電膜が個別のフォトマスクを
用いた２回のエッチング工程でパターニングされ、分割
した２領域のゲート電極パターンを形成する際に、第一
の領域のゲート電極を形成するエッチング工程で用いる
第一のレジストマスクパターンが、第一の領域における
ゲート電極パターンと、第二の領域においてフィールド
酸化膜上でかつゲート電極パターンのない部分にダミー
パターンを設けこのダミーパターンのみが開口している
パターンとからなり、第二の領域のゲート電極を形成す
るエッチング工程で用いる第二のレジストマスクパター
ンが、第一の領域全域を覆い第二の領域におけるゲート
電極パターンからなる。

【００１１】このように、第一の領域のゲート電極を形
成するエッチング工程で用いる第一のレジストマスクパ
ターンが、第一の領域におけるゲート電極パターンと、
第二の領域においてフィールド酸化膜上でかつゲート電
極パターンのない部分にダミーパターンを設けこのダミ
ーパターンのみが開口しているパターンとからなり、第
二の領域のゲート電極を形成するエッチング工程で用い
る第二のレジストマスクパターンが、第一の領域全域を
覆い第二の領域におけるゲート電極パターンからなるの
で、第一の領域のゲート電極加工用の第一のレジストマ
スクパターンの開口率を上昇させることができる。この
ため、安定した精度良いゲート電極エッチングが実現で
き、半導体装置または半導体記憶装置を混載したＬＳＩ
の高性能化、低コスト化に極めて大きな効果が発揮され
る。また、第二の領域のゲート電極パターニング時にダ
ミーパターンの下はフィールド酸化膜であり、フィール
ド酸化膜はエッチングガスにさらされても膜厚が多少減
少するだけで形状異常または電気的不具合を生じること
がないので、ダミーパターンをレジストで覆う必要はな
い。このため、第二の領域のゲート電極加工用の第二の
レジストマスクパターンの開口率を低下させることがな
く、第二の領域のゲート電極パターンニング精度も高く
なる。

【００１２】請求項３記載の半導体装置の製造方法は、
請求項１または２記載の半導体装置の製造方法におい
て、半導体基板がシリコン基板であり、導電膜がポリシ
リコンである。このように、半導体基板がシリコン基板
であり、導電膜がポリシリコンであるので、ポリシリコ
ンゲート電極形成にあたり、マスク開口率が低下しポリ
シリコン／ＳｉＯ₂エッチング選択比が低下することを
防止し、シリコン基板がエッチングされるという不良が
なくなる。

【００１３】請求項４記載のレチクルパターンの作成方
法は、第一の領域と第二の領域を有する半導体チップの
チップ全域、活性領域、第一の領域、第一の領域内にあ
るゲート電極、第二の領域内にあるゲート電極をそれぞ
れ定義するレイヤがあり、各ゲート電極パターニング用
レチクルパターンをコンピュータ処理により求めたマス
クデータを使用して発生させる際に、ダミーパターンが
論理式（式１）、 （チップ全域）−（第一の領域）−（第二の領域内にあるゲート電極） …（ 式１） から生成され、第一の領域内ゲート電極加工用マスクデータが論理式（式２）、 （チップ全域）−（第一の領域）＋（第一の領域内にあるゲート電極）−（ダ ミーパターン） …（式２） 第二の領域内ゲート電極加工用マスクデータが論理式（式３）、 （第二の領域内にあるゲート電極）＋（ダミーパターン）＋（第一の領域） …（式３） からそれぞれ生成される。

【００１４】このように、各ゲート電極パターニング用
レチクルパターンをコンピュータ処理により求めたマス
クデータを使用して発生させる際に、第一の領域内ゲー
ト電極加工マスクデータが論理式（式１）および（式
２）から生成され、第二の領域内ゲート電極加工マスク
データが論理式（式１）および（式３）から生成される
ので、請求項１の構成である第二の領域においてゲート
電極のない部分を開口させることができる。また、開口
したダミーパターン部分をレジストで覆うことができ
る。

【００１５】請求項５記載のレチクルパターンの作成方
法は、第一の領域と第二の領域を有する半導体チップの
チップ全域、活性領域、第一の領域、第一の領域内にあ
るゲート電極、第二の領域内にあるゲート電極をそれぞ
れ定義するレイヤがあり、各ゲート電極パターニング用
レチクルパターンをコンピュータ処理により求めたマス
クデータを使用して発生させる際に、ダミーパターンが
論理式（式４）、 （チップ全域）−（第一の領域）−（第二の領域内にあるゲート電極）−（活 性領域） …（式４） から生成され、第一の領域内ゲート電極加工用マスクデータが論理式（式５）、 （チップ全域）−（第一の領域）＋（第一の領域内にあるゲート電極）−（ダ ミーパターン） …（式５） 第二の領域内ゲート電極加工用マスクデータが論理式（式６）、 （第二の領域内にあるゲート電極）＋（第一の領域） …（式６） からそれぞれ生成される。

【００１６】このように、各ゲート電極パターニング用
レチクルパターンをコンピュータ処理により求めたマス
クデータを使用して発生させる際に、第一の領域内ゲー
ト電極加工マスクデータが論理式（式４）および（式
５）から生成され、第二の領域内ゲート電極加工マスク
データが論理式（式６）から生成されるので、請求項２
の構成である第二の領域においてフィールド酸化膜上す
なわち活性領域でなくかつゲート電極のない部分を開口
させることができる。

【００１７】

【発明の実施の形態】この発明の第１の実施の形態を図
１に基づいて説明する。なお本実施形態において図５に
示した従来の形態と同じ構成部材については符号を等し
くしてその説明を省略する。

【００１８】図１はこの発明の第１の実施形態における
メモリセル部および回路部のゲート電極パターニング用
レジストパターンを示している。すなわち、半導体基板
上に形成されたゲート酸化膜上に堆積された導電膜が個
別のフォトマスクを用いた２回のエッチング工程でパタ
ーニングされ、分割した２領域（メモリ部Ａと回路部
Ｂ）のゲート電極を形成する際、第一の領域のゲート電
極を形成するエッチング工程で用いる第一のレジストマ
スクパターン１３と第二の領域のゲート電極を形成する
エッチング工程で用いる第二のレジストマスクパターン
１５を示す。

【００１９】図１（ａ）はメモリセルのゲート電極をパ
ターニングする工程における断面図を示す。図５（ａ）
と比較してこの第一のレジストマスクパターン１３は、
メモリセルＡにおけるゲート電極パターンの他に、回路
部Ｂのゲート電極を形成しない部分にダミーパターン１
６を設けこの部分のレジストを開口している。ダミーパ
ターン１６はゲート電極を形成しない部分であれば活性
領域１１上であってもフィールド酸化膜１０上であって
もよい。ダミーパターン１６を開口することによりメモ
リセルＡのゲート電極パターニング用レジストの開口率
を大幅に増加させることが可能となり従来技術のゲート
電極エッチング時の問題を解決することができる。

【００２０】図１（ｂ）は回路部のゲート電極をパター
ニングする工程における断面図を示す。この第二のレジ
ストマスクパターン１５は、メモリセル部Ａ全域を覆い
回路部Ｂのゲート電極をパターニングしているのは図５
（ａ）と同じであるが図１（ａ）で開口したダミーパタ
ーン１６部分をレジストで覆っている。これはダミーパ
ターン１６が活性領域１１上に設けられた場合、回路部
Ｂのゲート電極パターニング時にポリシリコン１２が既
に除去されてゲート酸化膜が露出しておりゲート酸化膜
のエッチングに続いて更に基板が露出して活性領域１１
がエッチング除去されて段差を生じ電気的不具合を起こ
すことを防止するために不可欠である。

【００２１】この発明の第２の実施の形態を図２に基づ
いて説明する。

【００２２】図２はこの発明の第２の実施形態における
メモリセル部および回路部のゲート電極パターニング用
レジストパターンを示している。すなわち、第１の実施
の形態と同様に、第一の領域のゲート電極を形成するエ
ッチング工程で用いる第一のレジストマスクパターン１
３と第二の領域のゲート電極を形成するエッチング工程
で用いる第二のレジストマスクパターン１５を示す。

【００２３】図２（ａ）はメモリセルのゲート電極をパ
ターニングする工程における断面図を示す。この第一の
レジストマスクパターン１３は、メモリセルＡにおける
ゲート電極パターンの他に、回路部Ｂのゲート電極を形
成しない部分にダミーパターン１６を設けこの部分のレ
ジストを開口している。図１（ａ）と異なる点は、ダミ
ーパターン１６を設ける部分を回路部Ｂのゲート電極が
形成されずかつフィールド酸化膜１０上に限定している
ことである。

【００２４】図２（ｂ）は回路部のゲート電極をパター
ニングする工程における断面図を示す。この第二のレジ
ストマスクパターン１５は、図１（ｂ）と比較してダミ
ーパターン１６部分をレジストで覆う必要がなく回路部
Ｂはゲート電極パターンのみとしている。これは回路部
Ｂのゲート電極パターニング時にダミーパターン１６部
分のポリシリコン１２が既に除去されているがその下は
フィールド酸化膜１０であり、フィールド酸化膜１０は
通常０.３〜０.５μｍと十分厚くエッチングガスにさら
されてもフィールド酸化膜１０の膜厚が多少減少するだ
けで形状異常または電気的不具合を生じることがなく、
ダミーパターン１６部分をレジストで覆う必要がないた
めである。

【００２５】この発明の第１の実施形態ではメモリセル
Ａのゲート電極パターニング用マスク１３の開口率は上
昇するが、回路部Ｂのゲート電極パターニング用マスク
１５はダミーパターン１６部分をレジストで覆うためそ
の開口率は逆に低下する。これに対してこの発明の第２
の実施形態ではダミーパターン１６部分をレジストで覆
う必要がないため、回路部Ｂのゲート電極パターニング
用マスク１５の開口率を低下させることがなく回路部Ｂ
のゲート電極パターニング精度を犠牲にすることがない
という更なる特徴を有している。

【００２６】この発明の第１実施形態および第２実施形
態の各ゲート電極パターニング用レチクルパターンはコ
ンピュータを用いた論理演算により自動発生させること
ができる。すなわち、このレチクルパターンの作成方法
は、第一の領域と第二の領域を有する半導体チップのチ
ップ全域、活性領域、第一の領域、第一の領域内にある
ゲート電極、第二の領域内にあるゲート電極をそれぞれ
定義するレイヤがあり、各ゲート電極パターニング用レ
チクルパターンをコンピュータ処理により求めたマスク
データを使用して発生させる。

【００２７】図３はこの発明の第３の実施の形態のレチ
クルパターン作成方法を示し、第１実施形態に用いるこ
とができるレチクルパターンを自動発生する方法を示す
概念図である。図３（ａ）に設計された半導体チップの
マスクレイアウト模式図の例を示している。図３（ａ）
において、２０は半導体チップ全域を定義するレイヤで
あり、２１はその中のメモリ部を定義するレイヤ、２２
はメモリセルのゲート電極を定義するレイヤ、２３は活
性領域を定義するレイヤである。活性領域２３はトラン
ジスタのソース・ドレイン等だけでなくシャロートレン
チ分離時の平坦化を改善するために素子分離領域に設け
られるダミーパターンが合わせて描かれている。２４は
回路部のゲート電極を定義するレイヤである。

【００２８】図３（ｂ）はこの発明の第１実施形態を採
用する際のメモリセルゲート電極パターニング用マスク
データを自動発生させたパターンを示している。図中塗
面２５がレジストパターンに対応しており、２６が自動
発生したダミーパターンでこの部分のレジストが開口し
ている。このダミーパターン２６は図３（ａ）のマスク
レイアウトデータより論理式（式７）、 （チップ全域）−（メモリセル領域）−（回路部のゲート電極） …（式７） によって発生させることができる。これを用いてメモリセルゲート電極パターニ ング用レチクルパターン２５は論理式（式８）、 （チップ全域）−（メモリセル領域）＋（メモリセルのゲート電極）−（ダミ ーパターン） …（式８） によって発生させることができこの発明の第１実施形態
の趣旨である回路部において回路部ゲート電極のない部
分を開口させることができる。

【００２９】図３（ｃ）はこの発明の第１実施形態を採
用する際の回路部ゲート電極パターニング用マスクデー
タをコンピュータを利用して自動発生させたパターンを
示している。図３（ｃ）において、２７は回路部のゲー
ト電極パターニング用レチクルパターンである。このレ
チクルパターン２７は論理式（式９）、 （回路部のゲート電極）＋（ダミーパターン）＋（メモリセル領域） …（式 ９） によってダミーパターン部分をレジストで覆うことがで
きる。

【００３０】この発明の第２実施形態に使用される各ゲ
ート電極パターニング用レチクルパターンも同様にコン
ピュータを用いた論理演算により自動発生させることが
可能である。

【００３１】図４はこの発明の第４の実施の形態のレチ
クルパターン作成方法を示し、第２実施形態に用いるこ
とができるレチクルパターンを自動発生する方法を示す
概念図である。図４（ａ）に設計された半導体チップの
マスクレイアウト模式図の例を示している。第３の実施
の形態と同様に、半導体チップ全域を定義するレイヤ２
０、その中のメモリ部を定義するレイヤ２１、メモリセ
ルのゲート電極を定義するレイヤ２２、活性領域を定義
するレイヤ２３、回路部のゲート電極を定義するレイヤ
２４がある。

【００３２】図４（ｂ）はこの発明の第２実施形態を採
用する際のメモリセルゲート電極パターニング用マスク
データを自動発生させたパターンを示している。図４
（ｂ）に示すように、メモリセルのゲート電極パターニ
ング用レチクルパターン２５、自動発生したダミーパタ
ーン２６があり、ダミーパターン２６の部分でレジスト
が開口している。このダミーパターン２６は図４（ａ）
のマスクレイアウトデータより論理式（式１０）、 （チップ全域）−（メモリセル領域）−（回路部のゲート電極）−（活性領域 ） …（式１０） によって発生させることができる。これを用いてメモリ
セルゲート電極パターニング用レチクルパターン２５は
第３の実施の形態のレチクルパターン作成方法と同様の
論理式（式８）によってこの発明の第２実施形態の趣旨
である回路部においてフィールド酸化膜上すなわち活性
領域でなくかつ回路部ゲート電極のない部分を開口させ
ることができる。

【００３３】図４（ｃ）はこの発明の第２実施形態を採
用する際の回路部ゲート電極パターニング用マスクデー
タをコンピュータを利用して自動発生させたパターンを
示している。図４（ｃ）に示すように、回路部のゲート
電極パターニング用レチクルパターン２７があり、この
レチクルパターン２７は論理式（式１１）、 （回路部のゲート電極）＋（メモリセル領域） …（式１１） が使用される。

【００３４】このようにしてメモリセルおよび回路部の
各ゲート電極パターニング用マスクデータを準備し、こ
のデータによってレチクルを作成すれば本発明を容易に
実現することができる。更にこの方法を用いればメモリ
混載ＬＳＩチップにおいてメモリコア部：論理回路部の
比率にかかわらずマスク開口率が設計ルールに依存した
ある値に収束する傾向があり特に多品種メモリ混載ＬＳ
Ｉの製造に大きな効果がある。

【００３５】なお、ダミーパターンを自動発生させる際
にダミーパターンがフィールド酸化膜あるいは回路部ゲ
ート電極とマスクずれ等で接触することのないようマス
クデータにリサイズを施してマージンをとることが賢明
である。

【００３６】本実施形態では第一の領域をメモリ部、第
二の領域をメモリ周辺回路および論理回路部として説明
したが、本発明はメモリに限らず半導体チップを２領域
に分割してそれぞれ個々にゲート電極パターニングを行
なう場合に適用でき同様の作用、効果が期待できること
は言うまでもない。

【００３７】

【発明の効果】この発明の請求項１記載の半導体装置の
製造方法によれば、第一の領域のゲート電極を形成する
エッチング工程で用いる第一のレジストマスクパターン
が、第一の領域におけるゲート電極パターンと、第二の
領域においてゲート電極パターンのない部分にダミーパ
ターンを設けこのダミーパターンのみが開口しているパ
ターンとからなり、第二の領域のゲート電極を形成する
エッチング工程で用いる第二のレジストマスクパターン
が、第一の領域全域を覆い第二の領域におけるゲート電
極パターンと、第一のレジストマスクパターンのダミー
パターンを覆うパターンとからなるので、第一の領域の
ゲート電極加工用の第一のレジストマスクパターンの開
口率を上昇させることができる。このため、安定した精
度良いゲート電極エッチングが実現でき、半導体装置ま
たは半導体記憶装置を混載したＬＳＩの高性能化、低コ
スト化に極めて大きな効果が発揮される。また、第二の
領域のゲート電極加工用の第二のレジストマスクパター
ンでダミーパターン開口部を覆っているので、ダミーパ
ターンが活性領域上に設けられた場合、第二の領域のゲ
ート電極パターニング時に活性領域がエッチング除去さ
れて段差を生じ電気的不具合を起こすことを防止するこ
とができる。

【００３８】請求項２記載の半導体装置の製造方法によ
れば、第一の領域のゲート電極を形成するエッチング工
程で用いる第一のレジストマスクパターンが、第一の領
域におけるゲート電極パターンと、第二の領域において
フィールド酸化膜上でかつゲート電極パターンのない部
分にダミーパターンを設けこのダミーパターンのみが開
口しているパターンとからなり、第二の領域のゲート電
極を形成するエッチング工程で用いる第二のレジストマ
スクパターンが、第一の領域全域を覆い第二の領域にお
けるゲート電極パターンからなるので、第一の領域のゲ
ート電極加工用の第一のレジストマスクパターンの開口
率を上昇させることができる。このため、安定した精度
良いゲート電極エッチングが実現でき、半導体装置また
は半導体記憶装置を混載したＬＳＩの高性能化、低コス
ト化に極めて大きな効果が発揮される。また、第二の領
域のゲート電極パターニング時にダミーパターンの下は
フィールド酸化膜であり、フィールド酸化膜はエッチン
グガスにさらされても膜厚が多少減少するだけで形状異
常または電気的不具合を生じることがないので、ダミー
パターンをレジストで覆う必要はない。このため、第二
の領域のゲート電極加工用の第二のレジストマスクパタ
ーンの開口率を低下させることがなく、第二の領域のゲ
ート電極パターンニング精度も高くなる。

【００３９】請求項３では、半導体基板がシリコン基板
であり、導電膜がポリシリコンであるので、ポリシリコ
ンゲート電極形成にあたり、マスク開口率が低下しポリ
シリコン／ＳｉＯ₂エッチング選択比が低下することを
防止し、シリコン基板がエッチングされるという不良が
なくなる。

【００４０】この発明の請求項４記載のレチクルパター
ンの作成方法によれば、各ゲート電極パターニング用レ
チクルパターンをコンピュータ処理により求めたマスク
データを使用して発生させる際に、第一の領域内ゲート
電極加工マスクデータが論理式（式１）および（式２）
から生成され、第二の領域内ゲート電極加工マスクデー
タが論理式（式１）および（式３）から生成されるの
で、請求項１の構成である第二の領域においてゲート電
極のない部分を開口させることができる。また、開口し
たダミーパターン部分をレジストで覆うことができる。

【００４１】この発明の請求項５記載のレチクルパター
ンの作成方法によれば、各ゲート電極パターニング用レ
チクルパターンをコンピュータ処理により求めたマスク
データを使用して発生させる際に、第一の領域内ゲート
電極加工マスクデータが論理式（式４）および（式５）
から生成され、第二の領域内ゲート電極加工マスクデー
タが論理式（式６）から生成されるので、請求項２の構
成である第二の領域においてフィールド酸化膜上すなわ
ち活性領域でなくかつゲート電極のない部分を開口させ
ることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態におけるメモリセル
部および回路部のゲート電極パターニング用レジストパ
ターンを示す断面図である。

【図２】この発明の第２の実施形態におけるメモリセル
部および回路部のゲート電極パターニング用レジストパ
ターンを示す断面図である。

【図３】この発明の第３の実施の形態のレチクルパター
ン作成方法を示す概念図である。

【図４】この発明の第４の実施の形態のレチクルパター
ン作成方法を示す概念図である。

【図５】従来例のメモリセル部および回路部のゲート電
極パターニング用レジストパターンを示す断面図であ
る。

【符号の説明】

１０ フィールド酸化膜 １１ 活性領域 １２ ポリシリコン膜 １３ メモリセルのゲート電極パターニング用レジスト １４ メモリセルのゲート電極 １５ 回路部のゲート電極パターニング用レジスト １６ ダミーパターン ２０ チップ全域を定義するレイヤ ２１ メモリセル部を定義するレイヤ ２２ メモリセルのゲート電極を定義するレイヤ ２３ 活性領域を定義するレイヤ ２４ 回路部のゲート電極を定義するレイヤ ２５ メモリセルのゲート電極パターニング用レチクル
パターン ２６ 自動発生したダミーパターン ２７ 回路部のゲート電極パターニング用レチクルパタ
ーン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 21/30 ５０２Ｐ 27/04 27/04 Ａ 27/10 ４８１ 27/108 Ｆターム(参考） 2H095 BA02 BA05 BB01 BB31 5F038 CA18 DF04 DF05 DF11 EZ09 EZ15 EZ20 5F064 BB02 BB09 BB13 BB14 DD26 GG03 HH06 5F083 NA01 PR01 PR44 PR54 ZA05 ZA28

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成されたゲート酸化膜
   上に堆積された導電膜が個別のフォトマスクを用いた２
   回のエッチング工程でパターニングされ、分割した２領
   域のゲート電極を形成する際に、 第一の領域のゲート電極を形成するエッチング工程で用
   いる第一のレジストマスクパターンが、第一の領域にお
   けるゲート電極パターンと、第二の領域においてゲート
   電極パターンのない部分にダミーパターンを設けこのダ
   ミーパターンのみが開口しているパターンとからなり、 第二の領域のゲート電極を形成するエッチング工程で用
   いる第二のレジストマスクパターンが、第一の領域全域
   を覆い第二の領域におけるゲート電極パターンと、前記
   第一のレジストマスクパターンのダミーパターンを覆う
   パターンとからなることを特徴とする半導体装置の製造
   方法。
2. 【請求項２】 半導体基板上に形成されたゲート酸化膜
   およびフィールド酸化膜上に堆積された導電膜が個別の
   フォトマスクを用いた２回のエッチング工程でパターニ
   ングされ、分割した２領域のゲート電極を形成する際
   に、 第一の領域のゲート電極を形成するエッチング工程で用
   いる第一のレジストマスクパターンが、第一の領域にお
   けるゲート電極パターンと、第二の領域においてフィー
   ルド酸化膜上でかつゲート電極パターンのない部分にダ
   ミーパターンを設けこのダミーパターンのみが開口して
   いるパターンとからなり、 第二の領域のゲート電極を形成するエッチング工程で用
   いる第二のレジストマスクパターンが、第一の領域全域
   を覆い第二の領域におけるゲート電極パターンからなる
   ことを特徴とする半導体装置の製造方法。
3. 【請求項３】 半導体基板がシリコン基板であり、導電
   膜がポリシリコンである請求項１または２記載の半導体
   装置の製造方法。
4. 【請求項４】 第一の領域と第二の領域を有する半導体
   チップのチップ全域、活性領域、第一の領域、第一の領
   域内にあるゲート電極、第二の領域内にあるゲート電極
   をそれぞれ定義するレイヤがあり、各ゲート電極パター
   ニング用レチクルパターンをコンピュータ処理により求
   めたマスクデータを使用して発生させる際に、ダミーパ
   ターンが論理式（式１）、 （チップ全域）−（第一の領域）−（第二の領域内にあるゲート電極） …（ 式１） から生成され、第一の領域内ゲート電極加工用マスクデータが論理式（式２）、 （チップ全域）−（第一の領域）＋（第一の領域内にあるゲート電極）−（ダ ミーパターン） …（式２） 第二の領域内ゲート電極加工用マスクデータが論理式（式３）、 （第二の領域内にあるゲート電極）＋（ダミーパターン）＋（第一の領域） …（式３） からそれぞれ生成されることを特徴とするレチクルパタ
   ーン作成方法。
5. 【請求項５】 第一の領域と第二の領域を有する半導体
   チップのチップ全域、活性領域、第一の領域、第一の領
   域内にあるゲート電極、第二の領域内にあるゲート電極
   をそれぞれ定義するレイヤがあり、各ゲート電極パター
   ニング用レチクルパターンをコンピュータ処理により求
   めたマスクデータを使用して発生させる際に、ダミーパ
   ターンが論理式（式４）、 （チップ全域）−（第一の領域）−（第二の領域内にあるゲート電極）−（活 性領域） …（式４） から生成され、第一の領域内ゲート電極加工用マスクデータが論理式（式５）、 （チップ全域）−（第一の領域）＋（第一の領域内にあるゲート電極）−（ダ ミーパターン） …（式５） 第二の領域内ゲート電極加工用マスクデータが論理式（式６）、 （第二の領域内にあるゲート電極）＋（第一の領域） …（式６） からそれぞれ生成されることを特徴とするレチクルパタ
   ーン作成方法。