JP4137005B2 - 位相同期回路 - Google Patents
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Description
図1は、本実施形態における位相同期回路100の概略構成を示すブロック図である。位相同期回路100は、入力基準信号BDに同期した出力信号DOUTを、多相クロック信号CKLIPを使用して生成する。位相同期回路100は、例えば、プリンタの同期信号を生成する回路に利用することができる。尚、本例においては、多相クロック信号CKLIPの位相数が256である場合を例として、以下に説明を行う。図2は、多相クロック信号CKLIPのタイミングを示している。点線で示された1周期の間に256の位相の異なる信号が示されている。
図4は本実施形態における位相同期回路200の概略構成を示すブロック図である。本位相同期回路200は、多相クロック信号と基準信号の同期を判別する2つの異なる同期判別回路を備えている。各同期判別回路は基準信号と多相クロック信号の同期判別を実行する。一方の同期判別回路には、レプリカ遅延回路によって遅延された基準信号が入力される。各同期判別回路の判別結果から、演算処理によって、多相クロック信号から選択すべきクロック信号を決定することができる。
図8は、他の実施形態に係る位相同期回路300の概略構成を示すブロック図である。位相同期回路300は、実施の形態2で説明された位相同期回路200の構成において、演算回路301が位相同期オフセットを調整する機能を備えている。その他の点は位相同期回路200と同様である。演算回路301における演算処理は、(DT=DTE−(DDE−DTE)+OFFSET=2*DTE−DDE+OFFSET)に従って実行される。OFFSETを外部もしくは内部回路から与えることによって、位相同期位置を調整することが可能となる。尚、DTEは演算回路301によって2倍され、キャリーは切り捨てられるので演算回路301への入力は[6:0]でよく、演算回路301の入力端子が一つ削除されている。
図11は、実施の形態2において説明された第1の同期判別回路201の他の構成例を説明するタイミング・チャートである。図11においては、クロック信号CLKIP[253]が基準信号BD2と同期する例が示されている。本例におけるフリップ・フロップ分211の構成は、上記説明と同様である。本例においては、エンコーダ212のエンコード処理が上記例と異なる。本例において、エンコーダ212は3ビット以上のビット・パターンを検出することによって、同期クロック信号を判別する。
103 同期判別回路、104 レプリカ遅延回路、
105 クロック選択回路、106 出力制御ロジック、
107 出力バッファ、200 位相同期回路、201 第1同期判定回路、
202 第2同期判別回路、203 レプリカ遅延回路、204 演算回路、
211 フリップ・フロップ、212 エンコーダ、300 位相同期回路、
301 演算回路、400 位相同期回路、401 演算回路、
410 可変遅延回路、501 多相クロック信号生成回路、
710 位相比較器、720 遅延制御回路、730 可変遅延回路、
740 レプリカ遅延回路、750 データ出力制御回路
Claims (8)
- 入力された信号に同期した出力信号を生成する位相同期回路であって、
入力クロック信号に応じて前記出力信号を出力する出力回路と、
前記入力された信号に同期した出力信号を前記出力回路が出力するように、多相クロック信号の中から前記出力回路に入力されるクロック信号を選択する選択回路と、
前記入力された信号に応じた基準信号と前記多相クロック信号との位相を比較し、第1の同期クロック信号を決定する第1の同期判別回路と、
前記基準信号よりも遅延した遅延基準信号を出力するレプリカ遅延回路と、
前記遅延基準信号と前記多相クロック信号との位相を比較し、第2の同期クロック信号を決定する第2の同期判別回路と、
前記第1の同期判別回路と前記第2の同期判別回路との判別結果に基づき、前記多相クロック信号から、クロック信号を決定する決定回路と、
を備え、
前記選択回路は、前記決定回路の決定に基づき、前記多相クロック信号から前記クロック信号を選択する、
位相同期回路。 - 前記入力された信号に同期するタイミングに対して、前記出力回路における遅延時間分早いタイミングのクロック信号が前記出力回路に入力される、請求項1に記載の位相同期回路。
- 前記レプリカ遅延回路による遅延によって、前記選択回路による遅延及び前記出力回路による遅延が補償される、請求項1又は2に記載の位相同期回路。
- 前記入力された信号が入力される入力回路をさらに備え、
前記レプリカ遅延回路による遅延によって、さらに、前記入力回路による遅延が補償される、請求項3に記載の位相同期回路。 - 前記決定回路は位相同期オフセットを調整する、請求項1又は2に記載の位相同期回路。
- 前記決定回路は、前記レプリカ遅延回路による遅延時間の乗算値を使用して位相同期位置を調整する、請求項1又は5に記載の位相同期回路。
- 前記選択回路は、前記入力された信号に同期するタイミングに対して、前記選択回路及び前記出力回路における遅延時間分早いタイミングのクロック信号を選択する、請求項1に記載の位相同期回路。
- 前記多相クロック信号のそれぞれを特定するサフィックスが定義されており、
前記判定回路は、前記第1の同期クロック信号のサフィックスと前記第2の同期クロック信号のサフィックスとに基づき、前記クロック信号を決定する、
請求項1に記載の位相同期回路。
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