JP4137005B2 - 位相同期回路 - Google Patents

Description

本発明は位相同期回路に関し、特に、多相クロック信号から信号を選択し、基準信号の位相に同期した信号を出力する位相同期回路に関する。

多くの電子機器において、基準信号に同期した信号を生成する回路が利用されている。例えば、コンピュータにおいて、ＣＰＵやチップセットに与えるクロック信号を生成するために、基準信号に応じて発振器から特定周波数のクロック信号を選んで出力する回路が利用されている。このように、基準信号に対する位相同期方法、特に、周期信号としての基準信号に対する位相同期方法としては、ＰＬＬ（Phase-Locked Loop）やＤＬＬ（Delay-Locked Loop）等の方法が提案されている。

従来技術における位相同期回路は、例えば、特許文献１に開示されている。本文献は、周期信号としての基準信号に対する位相同期回路を開示している。図１３は、この従来の技術における位相同期回路の概略構成を示すブロック図である。図１３に示された位相同期回路はＤＬＬ帰還回路であり、ＥＸＣＬＫと位相が一致した出力信号ＤＯＵＴを出力する。また、位相同期回路は、位相比較器７１０、遅延制御回路７２０、可変遅延回路７３０、レプリカ遅延回路７４０を備える。

位相同期回路の動作について説明する。位相比較器７１０は、基準クロック信号ＥＸＣＬＫとリカバリ・クロック信号ＲＣＬＫとの位相を比較し、比較結果に応じた信号を遅延制御回路７２０に出力する。遅延制御回路７２０は、相比較器７１０の比較結果に応じて、これらの位相が一致するように可変遅延回路７３０の遅延を制御する。

可変遅延回路７３０からの出力は、データ出力制御回路７５０を介して外部に出力信号ＤＯＵＴとして出力される。可変遅延回路７３０の出力タイミングと出力信号ＤＯＵＴの出力タイミングの間に、データ出力制御回路７５０における遅延が発生する。基準信号ＥＸＣＬＫと出力信号ＤＯＵＴの位相を一致させるため、レプリカ遅延回路７４０がデータ出力制御回路７５０と位相比較器７１０との間に接続されている。

レプリカ遅延回路７４０の遅延時間が、データ出力制御回路７５０における遅延時間と同一であり、基準信号ＥＸＣＬＫと出力信号ＤＯＵＴの位相を一致させることができる。尚、製造ばらつきや使用条件によるデータ出力制御回路７５０との遅延誤差を少なくするため、典型的には、レプリカ遅延回路７４０は、データ出力制御回路７５０と同等の回路構成を備えている。

図１４は、基準クロック信号ＥＸＣＬＫ、リカバリ・クロック信号ＲＣＬＫ、可変遅延回路７３０の出力信号ＣＬＫ２及び出力信号ＤＯＵＴの各時間変化を示すタイミング・チャートである。図１４に示すように、ＥＸＣＬＫとＲＣＬＫとの位相が一致するので、レプリカ遅延回路７４０の入力信号にあたるＣＬＫ２は、ＥＸＣＬＫよりレプリカ遅延回路７４０の遅延時間だけ位相が進んだ前倒しクロックとなる。また、データ出力制御回路７５０の遅延時間は前述の通りレプリカ遅延回路７４０の遅延時間と等しい。このため、データ出力制御回路７５０がＣＬＫ２から生成したＤＯＵＴの位相は、ＥＸＣＬＫの位相と同期することになる。

図１３に示した従来回路の位相同期コンセプトは、レプリカ遅延後の信号ＲＣＬＫと入力基準信号ＥＸＣＬＫとの位相を一致させ、レプリカ遅延前の信号ＣＬＫ２をトリガとして出力回路を駆動することにより、内部遅延をキャンセルするというものである。

一方、位相の異なる複数のクロック信号を生成し、基準信号とタイミングのずれが最も小さいクロック信号を選択することによって、同期クロック信号を発生する同期クロック信号発生器が、特許文献２において提案されている。この同期クロック信号発生器は、プリンタの同期信号の生成に使用される。位相の異なる複数のクロック信号を生成するため、まず、通常のビットレートの周波数で、発振器がクロック信号を発振する。このクロック信号は複数段のバッファによって遅延され、各バッファが遅延時間の異なる遅延信号を出力する。これによって、位相の異なる複数のクロック信号が生成される。

また、ビームディテクタの出力信号が基準信号として入力される。基準信号と各バッファの出力タイミングを比較して、基準信号のタイミングに最も近いクロック信号が選択される。選択されたクロック信号は、基準信号に同期した同期クロック信号として出力される。これによって比較的低い周波数の発振器を使用した同期クロック信号発生装置を得ることができ、回路設計等を容易にすることができる。

特開２００１−３５１３８１号公報 特開２０００−３１５９４４号公報

上記特許文献１に開示されたＤＬＬ回路は、周期的な基準信号に対して位相同期した信号を生成することができる。しかし、基準信号が非周期信号でランダムに入力される場合、ＤＬＬのような帰還回路による位相同期を行うことはできない。一方、上記特許文献２に開示された同期クロック信号発生装置のように、基準信号に応じて位相の異なる多相クロック信号からクロック信号を選択することによって、基準信号が非周期信号である場合においても、基準信号に対して位相同期した信号を生成することができる。

しかし、基準信号と多相クロック信号との間における位相同期において、内部回路における遅延についてこれまで検討されることがなかった。このため、基準信号あるいは多相クロック信号について内部回路による遅延が発生する場合、基準信号に同期した出力信号を生成することができなかった。従って、多相クロック信号を利用する位相同期回路において、内部遅延を必要な精度において補償する構成が必要とされる。また、半導体回路装置に対しては、回路面積あるいは消費電力の低減が恒常的に要求される。このため、より効率的な回路構成によって内部遅延を補償することが望ましい。

本発明は上記のような事情を背景としてなされたものであって、本発明の一つの目的は、多相クロック信号を使用する位相同期回路における内部遅延を効果的に補償し基準信号に同期した出力信号を生成することである。本発明の他の目的は、多相クロック信号と基準信号の位相同期において、効率的な回路構成によって内部遅延を補償することである。本発明の他の目的は、多相クロック信号を使用する位相同期回路において、内部遅延を高精度に補償することである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるだろう。

以下に課題を解決するための手段を開示する。本項目において、いくつかの構成要素は、実施の形態において説明された構成要素と対応付けられている。しかし、この対応付けは発明の理解の容易のためになされたものであって、各要素は実施の形態の対応要素にのみ限定されるものでない。

本発明の第１の態様は、入力された信号に同期した出力信号を生成する位相同期回路であって、入力クロック信号に応じて前記出力信号を出力する出力回路（例えば、図１もしくは４における、出力制御ロジック１０６及び出力バッファ１０７）と、前記入力された信号に同期した出力信号を前記出力回路が出力するように、多相クロック信号の中から前記出力回路に入力されるクロック信号を選択する選択回路（例えば図１もしくは図４におけるクロック選択回路１０５）と、前記入力された信号に応じた基準信号と多相クロック信号との位相を比較し、第１の同期クロック信号を決定する第１の同期判別回路（例えば、図４における第１同期判別回路２０１）と、前記基準信号よりも遅延した遅延基準信号を出力するレプリカ遅延回路（例えば、図４におけるレプリカ遅延回路２０３）と、前記レプリカ遅延回路によって出力された遅延基準信号と前記多相クロック信号との位相を比較し、第２の同期クロック信号を決定する第２の同期判別回路（例えば、図４における第２同期判別回路２０２）と、前記第１の同期判別回路と前記第２の同期判別回路との判別結果に基づき、前記多相クロック信号から、クロック信号を決定する決定回路（例えば、図４における演算回路２０４）と、を有する。さらに、前記選択回路は、前記決定回路の決定に基づき、前記多相クロック信号から前記クロック信号を選択する。この構成を有することによって、内部回路による遅延によらず入力された信号に同期した出力信号を出力することができる。また、これによって、多相クロックのそれぞれに対応するレプリカ遅延回路を用意することなく、位相同期回路を構成することができる。

前記入力された信号に同期するタイミングに対して、前記出力回路における遅延時間分早いタイミングのクロック信号が前記出力回路に入力される。これによって出力回路による遅延によらず入力された信号に同期した出力信号を出力することができる。あるいは、前記選択回路は、前記入力された信号に同期するタイミングに対して、前記選択回路及び前記出力回路における遅延時間分早いタイミングのクロック信号を選択する。これによって、選択回路及び出力回路による遅延によらず、入力された信号に同期した出力信号を出力することができる。

前記レプリカ遅延回路による遅延によって、前記選択回路による遅延時間及び前記出力回路による遅延が補償される。これによって、上記各回路における遅延を補償することができる。前記入力された信号が入力される入力回路をさらに備え、前記レプリカ遅延回路による遅延によって、さらに、前記入力回路による遅延が補償される。これによって、上記各回路における遅延を補償することができる。

前記決定回路は位相同期オフセットを調整することが好ましい。あるいは、前記決定回路は、前記レプリカ遅延回路による遅延時間の乗算値を使用して位相同期位置を調整することが好ましい。これによって、位相同期位置の調整を効果的に行うことができる。あるいは、前記多相クロック信号のそれぞれを特定するサフィックスが定義されており、前記判定回路は、前記第１の同期クロック信号のサフィックスと前記第２の同期クロック信号のサフィックスとに基づき、前記クロック信号を決定することが好ましい。これによって、効率的な演算処理によって決定回路がクロック信号を決定することができる。

本発明によれば、多相クロック信号を使用する位相同期回路における内部遅延を効果的に補償し基準信号に同期した出力信号を生成することができる。

以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。尚、各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略されている。

実施の形態１．
図１は、本実施形態における位相同期回路１００の概略構成を示すブロック図である。位相同期回路１００は、入力基準信号ＢＤに同期した出力信号ＤＯＵＴを、多相クロック信号ＣＫＬＩＰを使用して生成する。位相同期回路１００は、例えば、プリンタの同期信号を生成する回路に利用することができる。尚、本例においては、多相クロック信号ＣＫＬＩＰの位相数が２５６である場合を例として、以下に説明を行う。図２は、多相クロック信号ＣＫＬＩＰのタイミングを示している。点線で示された１周期の間に２５６の位相の異なる信号が示されている。

位相同期回路１００は、入力回路として、基準信号ＢＤが入力する入力バッファ１０１及び入力制御ロジック１０２を備えている。入力制御ロジック１０２は、入力された基準信号についての極性制御などを実行する。同期判別回路１０３は、基準信号と多相クロック信号のそれぞれの位相を比較し、基準信号に同期するクロック信号（基準信号に最もタイミングの近いクロック信号）を決定する。レプリカ遅延回路１０４は、基準信号と多相クロック信号の内部回路における遅延を補償するため、多相クロック信号に所定の遅延を与える。レプリカ遅延回路１０４は、２５６の多相クロック信号のそれぞれに対応する２５６のレプリカ遅延素子を備えている。レプリカ遅延回路１０４の遅延によって、各内部回路における遅延が補償される。レプリカ遅延回路１０４による遅延時間については、後に説明する。

クロック選択回路１０５は、同期判別回路１０３の判別結果に基づき、多相クロック信号から一つのクロック信号を選択する。位相同期回路１００は、さらに、選択されたクロック信号に応じて出力信号を出力する出力回路を備えている。本例において、出力回路は、出力制御ロジック１０６及び出力バッファ１０７で構成されている。出力制御ロジック１０６は出力信号の極性制御や出力レベル制御などを実行する。

位相同期回路１００の全体的動作について説明する。外部から入力された基準信号ＢＤは、入力バッファ１０１及び入力制御ロジック１０２を介して、同期判別回路１０３に入力される。基準信号は入力バッファ１０１及び入力制御ロジック１０２によって遅延される。入力バッファ１０１及び入力制御ロジック１０２によって遅延された基準信号は、図１において、符号ＢＤ２によって指示されている。

一方、２５６相の多相クロック信号ＣＬＫＩＰは、レプリカ遅延回路１０４を介して同期判別回路１０３に入力される。多相クロック信号ＣＬＫＩＰはレプリカ遅延回路１０４によって遅延され、多相クロック信号ＣＬＫＤとなる。同期判別回路１０３は、基準信号ＢＤ２が多相クロック信号ＣＬＫＤのいずれのクロック信号に最も位相が合っているか（同期するか）を判別し、位相が最も合っている（同期する）クロック信号を特定する８ビット信号ＤＴを出力する。

クロック選択回路１０５は、同期判別回路１０３が決定したサフィックスＤＴに応じて、多相クロック信号ＣＬＫＩＰから一つのクロック信号ＣＬＫＳを選択する。選択されたクロック信号ＣＬＫＳは、出力制御ロジック１０６に入力される。出力制御ロジック１０６は、クロック信号ＣＬＫＳをトリガとして、出力バッファ１０７を介して出力信号ＤＯＵＴを出力する。

次に、本位相同期回路１００における各信号のタイミングについて、図３のタイミング・チャートを参照して説明する。図３において、ａは入力バッファ１０１の遅延時間、ｂは入力制御ロジック１０２の遅延時間、ｃはクロック選択回路１０５の遅延時間、ｄは出力制御ロジック１０６の遅延時間、ｅは出力バッファ１０７の遅延時間である。レプリカ遅延回路１０４の遅延時間は上記各内部回路の遅延時間を含む。レプリカ遅延回路１０４の遅延時間ｘは上記５つの回路部の遅延時間の総和であり、ｘ＝（ａ＋ｂ＋ｃ＋ｄ＋ｅ）の関係が満たされている。

また、図３においては、多相クロック信号ＣＬＫＩＰからサフィックス[ｎ３]で示されるクロック信号ＣＬＫＩＰ[ｎ３]が選択される。レプリカ遅延回路１０４によって遅延され、同期判別回路１０３で選択されるクロック信号は、ＣＬＫＤ[ｎ３]で示されている。ＣＬＫＩＰ[ｎ０]は、入力基準信号ＢＤに同期した、仮想クロック信号である。入力基準信号ＢＤに同期しているため、仮想クロック信号ＣＬＫＩＰ[ｎ０]は、出力信号ＤＯＵＴと同期している。

多相クロック信号ＣＬＫＩＰの位相に対して、出力信号ＤＯＵＴの位相は、クロック選択回路１０５、出力制御ロジック１０６及び出力バッファ１０７による遅延（ｃ＋ｄ＋ｅ）が存在する。このため、入力基準信号ＢＤに同期した出力信号ＤＯＵＴを出力するため、クロック信号ＣＬＫＩＰ[ｎ３]の位相は、仮想クロック信号ＣＬＫＩＰ[ｎ０]（出力信号ＤＯＵＴ）に対して、（ｃ＋ｄ＋ｅ）の時間分進んでいる必要がある。

ここで、各信号間の位相差（タイミングのずれ）を見ると、入力された基準信号ＢＤに対して、入力回路１０１、１０２で遅延された基準信号ＢＤ２は、（ａ＋ｂ）時間分遅れている。同期判別回路１０３は基準信号ＢＤ２と同期したクロック信号を選択するため、クロック信号ＣＬＫＤ[ｎ３]は基準信号ＢＤ２に位相同期している。レプリカ遅延回路１０４の遅延時間はｘ（＝（ａ＋ｂ＋ｃ＋ｄ＋ｅ））であるので、クロック信号ＣＬＫＩＰ[ｎ３]の位相は、クロック信号ＣＬＫＤ[ｎ３]に対して、遅延時間ｘ分進んでいる。

一方、入力基準信号ＢＤの位相は、基準信号ＢＤ２に対して（ａ＋ｂ）時間分進んでいる。このため、クロック信号ＣＬＫＩＰ[ｎ３]と入力基準信号ＢＤの位相差は、ｘ−（ａ＋ｂ）で表すことができる。つまり、クロック信号ＣＬＫＩＰ[ｎ３]の位相は、入力基準信号ＢＤに対して、（ｘ−（ａ＋ｂ））＝（ｃ＋ｄ＋ｅ）時間分進んでいる。入力基準信号ＢＤと仮想クロック信号ＣＬＫＩＰ[ｎ０]は同期しているので、クロック信号ＣＬＫＩＰ[ｎ３]の位相は、仮想クロック信号ＣＬＫＩＰ[ｎ０]に対して、（ｃ＋ｄ＋ｅ）時間分進んでいる。これは、上記した要求される関係を満たしている。

上記のように本実施形態によれば、内部遅延が生ずる場合において、非周期的なタイミングで入力される基準信号の位相に出力信号を同期させて出力することができる。尚、入力及び出力回路を含む回路構成は、設計によって適宜変更されるものであって、本例の記載に限定されるものではない。例えば、入力制御回路等を省く回路構成も可能である。この点は以下の記載において同様である。

実施の形態２．
図４は本実施形態における位相同期回路２００の概略構成を示すブロック図である。本位相同期回路２００は、多相クロック信号と基準信号の同期を判別する２つの異なる同期判別回路を備えている。各同期判別回路は基準信号と多相クロック信号の同期判別を実行する。一方の同期判別回路には、レプリカ遅延回路によって遅延された基準信号が入力される。各同期判別回路の判別結果から、演算処理によって、多相クロック信号から選択すべきクロック信号を決定することができる。

図４を参照して、位相同期回路２００は、第１の同期判別回路２０１及び第２の同期判別回路２０２を備えている。第１及び第２の同期判別回路２０１、２０２は、入力される多相クロック信号と基準信号の位相を比較し、基準信号に最も位相が近い（基準信号に同期した）クロック信号を選択する。第２の同期判別回路には、レプリカ遅延回路２０３によって遅延された基準信号ＢＤ２Ｄが入力される。レプリカ遅延回路２０３の遅延によって、各内部回路による遅延が補償される。レプリカ遅延回路２０３の遅延時間については後に説明される。

第１及び第２の同期判別回路２０１、２０２は、選択したクロック信号を特定するサフィックスを出力する。本例においてサフィックスは８ビット・データによって示され、第１の同期判別回路２０１はサフィックスＤＴＥを出力し、第２の同期判別回路２０２はサフィックスＤＤＥを出力する。演算回路２０４は、第１及び第２の同期判別回路２０１、２０２の出力信号に基づき、多相クロック信号から選択するクロック信号を決定し、そのクロック信号を特定するサフィックスＤＴをクロック選択回路１０５に出力する。演算回路２０４による演算処理については、後に説明される。

次に、位相同期回路２００の全体的動作について説明する。外部から入力された基準信号ＢＤは、入力バッファ１０１及び入力制御ロジック１０２を介して、第１の同期判別回路２０１に入力される。入力バッファ１０１及び入力制御ロジック１０２によって遅延された基準信号は、図１と同様に符号ＢＤ２によって示されている。遅延された基準信号ＢＤ２は分岐され、レプリカ遅延回路２０３に入力される。レプリカ遅延回路２０３によって遅延された基準信号ＢＤ２Ｄは、第２の同期判別回路２０２に入力される。

第１の同期判別回路２０１には多相クロック信号ＣＬＫＩＰが入力されており、基準信号ＢＤ２と同期するクロック信号を多相クロック信号ＣＬＫＩＰの中から判別する。判別されたクロック信号のサフィックスＤＴＥは、第１同期判別回路２０１から演算回路２０４に入力される。第２の同期判別回路２０２にも多相クロック信号ＣＬＫＩＰが入力されており、基準信号ＢＤ２Ｄと同期するクロック信号を多相クロック信号ＣＬＫＩＰの中から判別する。判別されたクロック信号のサフィックスＤＤＥは、第２同期判別回路２０２から演算回路２０４に入力される。

演算回路２０４はＤＴＥ及びＤＤＥに基づき多相クロック信号ＣＫＬＩＰから選択するクロック信号を決定する。決定されたクロック信号のサフィックスＤＴは、演算回路２０４からクロック選択回路１０５に入力される。クロック選択回路１０５は、ＤＴに応じて、多相クロック信号ＣＫＬＩＰから一つのクロック信号ＣＬＫＳを選択する。選択されたクロック信号ＣＬＫＳは、出力制御ロジック１０６に入力される。出力制御ロジック１０６は、クロック信号ＣＬＫＳをトリガとして、出力バッファ１０７を介して出力信号ＤＯＵＴを出力する。これによって、入力された同期信号ＢＤに同期した出力信号ＤＯＵＴが出力される。

次に、本位相同期回路２００における各信号のタイミングについて、図５のタイミング・チャートを参照して説明する。ＣＫＬＩＰ[ｎ１]は、第１の同期判別回路２０１によって決定されたクロック信号、ＣＫＬＩＰ[ｎ２]は、第２の同期判別回路２０２によって決定されたクロック信号である。ＣＫＬＩＰ[ｎ３]は、クロック選択回路１０５によって選択されたクロック信号である。ＣＫＬＩＰ[ｎ０]は、実施の形態１と同様に、入力された基準信号ＢＤに同期する仮想的なクロック信号を示している。

[]内の数字はクロック信号を特定するサフィックスを示しており、クロック選択回路１０５に選択されるクロック信号のサフィックス（ｎ３）と、第１同期判別回路２０１及び第２同期判別回路のそれぞれに選択されるクロック信号のサフィックス（ｎ１）、（ｎ２）は、（ｎ３＝ｎ１−（ｎ２−ｎ１）＝２＊ｎ１−ｎ２）の関係を満たしている。つまり、（ＤＴ＝ＤＴＥ−（ＤＤＥ−ＤＴＥ））である。なお、この演算においてキャリーは切り捨てられる。ａ、ｂ、ｃ、ｄ、ｅの各遅延時間は、図３に示された時間と同様である。また、ｘはレプリカ遅延回路２０３の遅延時間であり、ｘ＝（ａ＋ｂ＋ｃ＋ｄ＋ｅ）の関係を満たし、各内部回路の遅延時間を含んでいる。このように、レプリカ遅延回路２０３によって、内部回路による各遅延が補償される。尚、遅延を生ずる回路要素は回路構成によって変化するものであり、本形態の回路構成に限定されるものではないことはいうまでもない。

多相クロック信号ＣＬＫＩＰの位相に対して、出力信号ＤＯＵＴの位相は、クロック選択回路１０５、出力制御ロジック１０６及び出力バッファ１０７による遅延（ｃ＋ｄ＋ｅ）が存在する。このため、入力基準信号ＢＤに同期した出力信号ＤＯＵＴを出力するため、クロック信号ＣＬＫＩＰ[ｎ３]の位相は、仮想クロック信号ＣＬＫＩＰ[ｎ０]（出力信号ＤＯＵＴ）に対して、（ｃ＋ｄ＋ｅ）の時間分進んでいる必要がある。

ここで、各信号間の位相差（タイミングのずれ）を見ると、入力された基準信号ＢＤに対して、入力回路１０１、１０２で遅延された基準信号ＢＤ２は、（ａ＋ｂ）時間分遅れている。また、レプリカ遅延回路２０３は、基準信号ＢＤ２Ｄを、基準信号ＢＤ２に対して、ｘ（＝（ａ＋ｂ＋ｃ＋ｄ＋ｅ））の時間分遅れさせる。第１の同期判別回路２０１によって選択されるＣＫＬＩＰ[ｎ１]はＢＤ２と同期し、第２の同期判別回路２０２によって選択されるＣＫＬＩＰ[ｎ２]はＢＤ２Ｄと同期している。

演算回路２０４は、ＤＴＥとＤＢの位相差及びＤＤＥとＤＴＥの位相差に基づいてＤＴを決定することによって、基準信号ＢＤに同期した主力信号ＤＯＵＴを出力することができる。本例において、演算回路２０４によって選択されるクロック信号ＣＫＬＩＰ[ｎ３]は、（ｎ３＝ｎ１−（ｎ２−ｎ１）＝２＊ｎ１−ｎ２）によって決定される。ＣＫＬＩＰ[ｎ３]は、ＣＫＬＩＰ[ｎ１]に対して、ＣＫＬＩＰ[ｎ２]とＣＫＬＩＰ[ｎ１]の位相差分の時間だけ進んでいる。ＣＫＬＩＰ[ｎ２]とＣＫＬＩＰ[ｎ１]の位相差分の時間はｘであるので、ＣＫＬＩＰ[ｎ３]は、ＣＫＬＩＰ[ｎ１]に対して、ｘだけ進んでいる。ＣＫＬＩＰ[ｎ１]は、入力された基準信号ＢＤに対して、（ａ＋ｂ）の時間分遅れている。従って、ＣＫＬＩＰ[ｎ３]は、基準信号ＢＤに対して、（ｃ＋ｄ＋ｅ）の時間分進んでいる。

仮想クロック信号ＣＬＫＩＰ[ｎ０]は入力された基準信号ＢＤ及び出力信号ＤＯＵＴと同期している。ＣＫＬＩＰ[ｎ３]は、基準信号ＢＤ、仮想クロック信号ＣＬＫＩＰ[ｎ０]及び出力信号ＤＯＵＴに対して、（ｃ＋ｄ＋ｅ）の時間分進んでいる。これは、上記した要求される関係を満たしている。

上記のように本実施形態によれば、多相クロック信号を使用して、入力された基準信号に同期した出力信号を生成することができる。レプリカ遅延回路には基準信号が入力され、基準信号を所定の遅延時間分遅らせる。多相クロック信号を遅延させる場合と比較し、レプリカ遅延要素を多相クロック分用意することが必要とされないため、回路面積及び消費電流を小さくすることができる。また、レプリカ遅延要素間の素子特性ばらつきによる問題を避けることができる。

尚、上記例においては、２つの同期判定回路２０１、２０２には同一の多相クロック信号が入力されているが、例えば、一方に入力される多相クロック信号は遅延されていてもよい。また、レプリカ遅延回路２０３に入力される基準信号と第１の同期判別回路２０１に入力される基準信号が同期していることは必要とされない。これらの場合においては、レプリカ遅延回路２０３の遅延時間を適切に設定することによって、入力された基準信号に同期した出力信号を生成することができる。これらの点は、以下の実施形態の説明において同様である。

ここで、第１の同期判別回路２０１の構成例を、図６を参照して説明する。また、図７には、第１の同期判別回路２０１のタイミング・チャートが示されている。本例においては、ＣＬＫＩＰ[２５３]が選択される例が示される。第１の同期判別回路２０１は、複数（本例では２５６）のフリップ・フロップから構成されるフリップ・フロップ群２１１と、フリップ・フロップ群２１１からの出力信号ＦＦに応じて８ビット信号ＤＴＥを生成するエンコーダ２１２を備えている。フリップ・フロップ群２１１のそれぞれのフリップ・フロップに、多相クロック信号ＣＬＫＩＰのそれぞれと、クロック信号としての基準信号ＢＤ２が入力される。

図７に示すように、フリップ・フロップ群２１１の出力信号ＦＦは、ＢＤ２の立ち上がりで変化する。多相クロック信号ＣＬＫＩＰのうち、基準信号ＢＤ２と位相の合う（同期する）クロック信号が入力されるフリップ・フロップ（ＦＦ[２５３]）の出力はＨとなる。また、フリップ・フロップ（ＦＦ[２５３]）の後のフリップ・フロップ（ＦＦ[２５４]）の出力はＬとなる。このように、基準信号ＢＤ２と同期するクロック信号が入力されるフリップ・フロップ及びその後のフリップ・フロップの出力信号によって“Ｈ”、“Ｌ”のビット・パターンが生成される。

エンコーダ２１２はこのビット・パターンを検出し、いずれのクロック信号が基準信号ＢＤ２と位相が合っているかを判別し、結果を８ビット・データにエンコードする。本例においては、ＣＬＫＩＰ[２５３]とＢＤ２の位相が合っていると判別し、ＣＬＫＩＰ[２５３]のサフィックスである２５３を８ビットにエンコードして出力する。

実施の形態３．
図８は、他の実施形態に係る位相同期回路３００の概略構成を示すブロック図である。位相同期回路３００は、実施の形態２で説明された位相同期回路２００の構成において、演算回路３０１が位相同期オフセットを調整する機能を備えている。その他の点は位相同期回路２００と同様である。演算回路３０１における演算処理は、（ＤＴ＝ＤＴＥ−（ＤＤＥ−ＤＴＥ）＋ＯＦＦＳＥＴ＝２＊ＤＴＥ−ＤＤＥ＋ＯＦＦＳＥＴ）に従って実行される。ＯＦＦＳＥＴを外部もしくは内部回路から与えることによって、位相同期位置を調整することが可能となる。尚、ＤＴＥは演算回路３０１によって２倍され、キャリーは切り捨てられるので演算回路３０１への入力は[６：０]でよく、演算回路３０１の入力端子が一つ削除されている。

図９は位相同期回路３００のタイミング・チャートを示している。レプリカ遅延回路２０３の遅延時間ｘに遅延誤差ｙが加算されている。入力信号のスルーレートや出力付加容量などの外部要因の変動が大きい場合、高精度のレプリカ遅延回路を構成することが困難な場合がある。このようなケースにおいて、レプリカ遅延回路２０３の遅延時間には遅延誤差ｙが生ずる。図９に示すように、演算回路３０１のＯＦＦＳＥＴの値は、遅延誤差ｙを補償する値に設定される。具体的には、ｙ＝周期／多相クロック数×ＯＦＦＳＥＴの関係となる。その他の点は、実施の形態２において説明されたタイミング・チャートと同様である。

演算式から理解されるように、ＣＫＬＩＰ[ｎ３]は、ＣＫＬＩＰ[ｎ１]に対して、ＣＫＬＩＰ[ｎ２]とＣＫＬＩＰ[ｎ１]の位相差分からＯＦＦＳＥＴを差し引いた時間だけ進んでいる（ＯＦＦＳＥＴ分遅れる）。ＣＫＬＩＰ[ｎ２]とＣＫＬＩＰ[ｎ１]の位相差分の時間はｘであるので、ＣＫＬＩＰ[ｎ２]は、ＣＫＬＩＰ[ｎ１]に対して、ｘ＝（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｙ）だけ進んでいる。ＣＫＬＩＰ[ｎ１]は、入力された基準信号ＢＤに対して、（ａ＋ｂ）の時間分遅れている。

従って、ＣＫＬＩＰ[ｎ３]は、基準信号ＢＤに対して、（ｃ＋ｄ＋ｅ＋ｙ）からＯＦＦＳＥＴを差し引いた時間分進んでいる。ここで、ＯＦＦＳＥＴが遅延誤差ｙを補償する値であるので、ＣＫＬＩＰ[ｎ３]は、基準信号ＢＤに対して、（ｃ＋ｄ＋ｅ）の時間分進んでいることとなり、必要とされる条件が満たされる。このように、ＯＦＦＳＥＴを適切な値に設定することによって、位相同期回路３００内の誤差を補償することができる。あるいは、４５°シフト、９０°シフトなどのオフセットを付けた同期も容易に実現することができる。

図１０は、図８に示された演算回路３０１の補正機能を向上した演算回路４０１を備える位相同期回路４００が示されている。演算回路４０１の演算式は、（ＤＴ＝ＤＴＥ−（ＤＤＥ−ＤＴＥ）×ＭＵＬ＋ＯＦＦＳＥＴ）と表される。レプリカ遅延回路２０３によるレプリカ遅延時間（ＤＤＥ−ＤＴＥ）にＭＵＬを乗じることによって、位相同期位置を調整する。尚、ＭＵＬは必ずしも整数である必要はない。

ＭＵＬは可変値として外部から与えることによって、ＯＦＦＳＥＴと共に位相同期位置の調整に使用することができる。あるいは演算回路４０１内において固定値として設定することができる。例えば、ＭＵＬ＝２と設定することによって、レプリカ遅延回路２０３の遅延時間を半分にすることができる。これにより、レプリカ遅延回路２０３の面積を低減することが可能となる。尚、ＭＵＬはＯＦＦＳＥＴと共に使用する必要はない。

その他の実施形態．
図１１は、実施の形態２において説明された第１の同期判別回路２０１の他の構成例を説明するタイミング・チャートである。図１１においては、クロック信号ＣＬＫＩＰ[２５３]が基準信号ＢＤ２と同期する例が示されている。本例におけるフリップ・フロップ分２１１の構成は、上記説明と同様である。本例においては、エンコーダ２１２のエンコード処理が上記例と異なる。本例において、エンコーダ２１２は３ビット以上のビット・パターンを検出することによって、同期クロック信号を判別する。

図１１の例において、エンコーダ２１２は４ビットのビット・パターンによって同期信号を判別する。本例においては、クロック信号ＣＬＫＩＰ[２５３]が基準信号ＢＤ２と同期するが、エンコーダ２１２はフリップ・フロップの出力ＦＦ[２５１：２５４]に基づいて同期クロック信号を判別する。ＦＦ[２５１：２５３]は、それぞれＨレベルであり、ＦＦ[２５４]はＬレベルとなる。このため、４ビット・パターン“Ｈ、Ｈ、Ｈ、Ｌ”を検出することによって、ＢＤ２はＣＬＫＩＰ[２５３]と同期していると判別する。このように、３ビット以上のビット・パターンによって同期クロック信号を判別することによって、フリップ・フロップのばらつきによって期待した以外のフリップ・フロップから“Ｈ、Ｌ”のビット・パターンが出力された場合であっても、正確に同期クロック信号を判別することができる。

最後に、図１２は、本発明の位相同期回路４００に多相クロック信号生成回路５０１を付加した回路構成を示している。多相クロック信号生成回路５０１は、広く知られた回路構成を使用することができ、説明は省略される。多相クロック信号生成回路５０１は、１相のクロックＣＬＫＲに同期して多相クロック信号ＣＬＫＩＰを出力する。位相同期回路４００の構成及び動作については上に説明した通りである。これによれば、１相のクロックＣＬＫＲを入力として、基準信号ＢＤに同期した出力信号ＤＯＵＴを出力することができる。

第１の実施形態における位相同期回路１００の概略構成を示すブロック図である。 第１の実施形態における多相クロック信号ＣＫＬＩＰのタイミングを示している。 第１の実施形態における位相同期回路における各信号のタイミングを示すタイミング・チャートである。 第２の実施形態における位相同期回路の概略構成を示すブロック図である。 第２の実施形態における位相同期回路の各信号のタイミングを示すタイミング・チャートである。 第２の実施形態における第１の同期判別回路の構成例を示すブロック図である。 第２の実施形態における第１の同期判別回路のタイミング・チャートである。 他の実施形態における位相同期回路の概略構成を示すブロック図である。 他の実施形態における位相同期回路のタイミング・チャートである。 他の実施形態における補正機能を向上した演算回路を備える位相同期回路の概略構成を示すブロック図である。 第１の同期判別回路の他の構成例を説明するタイミング・チャートである。 本発明の位相同期回路に多相クロック信号生成回路を付加した回路構成を示すブロック図である。 従来の技術における位相同期回路の概略構成を示す回路図である。 従来の技術における位相同期回路のタイミング・チャートである。

符号の説明

１００ 位相同期回路、１０１ 入力バッファ、１０２ 入力制御ロジック、
１０３ 同期判別回路、１０４ レプリカ遅延回路、
１０５ クロック選択回路、１０６ 出力制御ロジック、
１０７ 出力バッファ、２００ 位相同期回路、２０１ 第１同期判定回路、
２０２ 第２同期判別回路、２０３ レプリカ遅延回路、２０４ 演算回路、
２１１ フリップ・フロップ、２１２ エンコーダ、３００ 位相同期回路、
３０１ 演算回路、４００ 位相同期回路、４０１ 演算回路、
４１０ 可変遅延回路、５０１ 多相クロック信号生成回路、
７１０ 位相比較器、７２０ 遅延制御回路、７３０ 可変遅延回路、
７４０ レプリカ遅延回路、７５０ データ出力制御回路

Claims (8)

1. 入力された信号に同期した出力信号を生成する位相同期回路であって、
   入力クロック信号に応じて前記出力信号を出力する出力回路と、
   前記入力された信号に同期した出力信号を前記出力回路が出力するように、多相クロック信号の中から前記出力回路に入力されるクロック信号を選択する選択回路と、
   前記入力された信号に応じた基準信号と前記多相クロック信号との位相を比較し、第１の同期クロック信号を決定する第１の同期判別回路と、
   前記基準信号よりも遅延した遅延基準信号を出力するレプリカ遅延回路と、
   前記遅延基準信号と前記多相クロック信号との位相を比較し、第２の同期クロック信号を決定する第２の同期判別回路と、
   前記第１の同期判別回路と前記第２の同期判別回路との判別結果に基づき、前記多相クロック信号から、クロック信号を決定する決定回路と、
   を備え、
   前記選択回路は、前記決定回路の決定に基づき、前記多相クロック信号から前記クロック信号を選択する、
   位相同期回路。
2. 前記入力された信号に同期するタイミングに対して、前記出力回路における遅延時間分早いタイミングのクロック信号が前記出力回路に入力される、請求項１に記載の位相同期回路。
3. 前記レプリカ遅延回路による遅延によって、前記選択回路による遅延及び前記出力回路による遅延が補償される、請求項１又は２に記載の位相同期回路。
4. 前記入力された信号が入力される入力回路をさらに備え、
   前記レプリカ遅延回路による遅延によって、さらに、前記入力回路による遅延が補償される、請求項３に記載の位相同期回路。
5. 前記決定回路は位相同期オフセットを調整する、請求項１又は２に記載の位相同期回路。
6. 前記決定回路は、前記レプリカ遅延回路による遅延時間の乗算値を使用して位相同期位置を調整する、請求項１又は５に記載の位相同期回路。
7. 前記選択回路は、前記入力された信号に同期するタイミングに対して、前記選択回路及び前記出力回路における遅延時間分早いタイミングのクロック信号を選択する、請求項１に記載の位相同期回路。
8. 前記多相クロック信号のそれぞれを特定するサフィックスが定義されており、
   前記判定回路は、前記第１の同期クロック信号のサフィックスと前記第２の同期クロック信号のサフィックスとに基づき、前記クロック信号を決定する、
   請求項１に記載の位相同期回路。

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