JP2773669B2 - ディジタルｐｌｌ回路 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
-
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- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/50—All digital phase-locked loop
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はディジタルＰＬＬ回路に
関し、特にジッタを多く含むバースト状データ信号を受
信する光通信システム等の受信装置に用いて好適なディ
ジタルＰＬＬ回路に関するものである。
関し、特にジッタを多く含むバースト状データ信号を受
信する光通信システム等の受信装置に用いて好適なディ
ジタルＰＬＬ回路に関するものである。
【０００２】
【従来の技術】一般のＰＬＬ（フェイズロックドルー
プ）回路は図２０に示す構成となっている。図２０に示
す如く、入力端子１９００には入力データが供給され、
位相比較器１９０２の一入力となっている。この位相比
較器の他入力には、ＶＣＯ（電圧制御発振器）１９０４
からの発振出力が分周器１９０５により分周された後に
印加されており、２つの入力の位相比較が行われる。
プ）回路は図２０に示す構成となっている。図２０に示
す如く、入力端子１９００には入力データが供給され、
位相比較器１９０２の一入力となっている。この位相比
較器の他入力には、ＶＣＯ（電圧制御発振器）１９０４
からの発振出力が分周器１９０５により分周された後に
印加されており、２つの入力の位相比較が行われる。
【０００３】この位相比較結果はローパスフィルタ１９
０３を介して高周波成分が除去されてＶＣＯ１９０４へ
入力され、このＶＣＯの発振制御が行われる。こうする
ことにより、ＶＣＯの出力には入力端子１９００へ供給
された入力データに同期した出力が得られる。従って、
入力データからこの入力データに位相同期したクロック
が抽出され出力端子１９０１へ導出されるようになって
いる。
０３を介して高周波成分が除去されてＶＣＯ１９０４へ
入力され、このＶＣＯの発振制御が行われる。こうする
ことにより、ＶＣＯの出力には入力端子１９００へ供給
された入力データに同期した出力が得られる。従って、
入力データからこの入力データに位相同期したクロック
が抽出され出力端子１９０１へ導出されるようになって
いる。
【０００４】
【発明が解決しようとする課題】この様な従来の一般的
なＰＬＬ回路においては、位相誤差信号（位相比較結
果）をローパスフィルタにて高周波成分を除去して平滑
化した信号によって、ＶＣＯの発振周波数を制御して、
入力データに対して位相引き込みを行っているために、
周波数偏差や、デューティ変動、ジッタ等による大きな
位相変動を有するバースト受信データの入力に対して
は、位相引き込み時間が長くなり、抽出クロックによる
受信データのリタイミングの際に、識別誤りを生ずると
いう問題がある。
なＰＬＬ回路においては、位相誤差信号（位相比較結
果）をローパスフィルタにて高周波成分を除去して平滑
化した信号によって、ＶＣＯの発振周波数を制御して、
入力データに対して位相引き込みを行っているために、
周波数偏差や、デューティ変動、ジッタ等による大きな
位相変動を有するバースト受信データの入力に対して
は、位相引き込み時間が長くなり、抽出クロックによる
受信データのリタイミングの際に、識別誤りを生ずると
いう問題がある。
【０００５】本発明の目的は、周波数変動、デューティ
変動、ジッタ等を有するバースト受信データに対して位
相同期した抽出クロックを速やかに得ると共に、リタイ
ミング誤りのない受信データをも得るようにしたディジ
タルＰＬＬ回路を提供することである。
変動、ジッタ等を有するバースト受信データに対して位
相同期した抽出クロックを速やかに得ると共に、リタイ
ミング誤りのない受信データをも得るようにしたディジ
タルＰＬＬ回路を提供することである。
【０００６】
【課題を解決するための手段】本発明によるディジタル
ＰＬＬ回路は、バースト状データ信号と周波数が同一で
位相が順次３６０度／Ｎ（Ｎは２以上の整数）づつずれ
たＮ相クロックのうちどの相のクロックを抽出するかを
示す抽出信号に応じてこれ等Ｎ相クロックを択一的に抽
出するクロック抽出手段と、前記バースト状データ信号
を前記Ｎ相クロックの各クロックによりサンプリングし
てＮ個のサンプリングデータを生成するサンプリング手
段と、前記抽出信号により示される抽出クロックを基準
の第１相クロックとして以下順次第２相〜第Ｎ相クロッ
クとし、これ等第１相〜第Ｎ相クロックに対応して前記
Ｎ個のサンプリングデータを並べ代えて第１相〜第Ｎ相
サンプリングデータとして出力する並べ代え手段と、こ
れ等並べ代え後の第１相〜第Ｎ相サンプリングデータを
抽出された前記基準の第１相クロックによりラッチする
ラッチ手段と、前記ラッチ手段の各相のラッチ出力の互
いに隣り合う相同士のレベルにより、立下がりエッジが
存在する相の位置を検出して立下がりエッジ位置情報を
前記クロックの１周期毎に生成し、また立下がりエッジ
及び立上がり個数を夫々検出して立下がり個数情報及び
立上がり個数情報を前記１周期毎に生成するエッジ検出
手段と、前記立下がりエッジ位置情報の過去から現在ま
での平均値を前記１周期毎に算出して前記抽出信号とし
て出力する平均値算出手段と、前記並べ代え後の第１相
〜第Ｎ相サンプリングデータ、前記立下がり個数情報及
び立上がり個数情報を基に前記第１相〜第Ｎ相サンプリ
ングデータを前記１周期毎に択一的に導出するデータ選
択手段と、前記データ選択手段の選択出力を前記基準の
第１相クロックによりリタイミングするリタイミング手
段と、を含むことを特徴としている。
ＰＬＬ回路は、バースト状データ信号と周波数が同一で
位相が順次３６０度／Ｎ（Ｎは２以上の整数）づつずれ
たＮ相クロックのうちどの相のクロックを抽出するかを
示す抽出信号に応じてこれ等Ｎ相クロックを択一的に抽
出するクロック抽出手段と、前記バースト状データ信号
を前記Ｎ相クロックの各クロックによりサンプリングし
てＮ個のサンプリングデータを生成するサンプリング手
段と、前記抽出信号により示される抽出クロックを基準
の第１相クロックとして以下順次第２相〜第Ｎ相クロッ
クとし、これ等第１相〜第Ｎ相クロックに対応して前記
Ｎ個のサンプリングデータを並べ代えて第１相〜第Ｎ相
サンプリングデータとして出力する並べ代え手段と、こ
れ等並べ代え後の第１相〜第Ｎ相サンプリングデータを
抽出された前記基準の第１相クロックによりラッチする
ラッチ手段と、前記ラッチ手段の各相のラッチ出力の互
いに隣り合う相同士のレベルにより、立下がりエッジが
存在する相の位置を検出して立下がりエッジ位置情報を
前記クロックの１周期毎に生成し、また立下がりエッジ
及び立上がり個数を夫々検出して立下がり個数情報及び
立上がり個数情報を前記１周期毎に生成するエッジ検出
手段と、前記立下がりエッジ位置情報の過去から現在ま
での平均値を前記１周期毎に算出して前記抽出信号とし
て出力する平均値算出手段と、前記並べ代え後の第１相
〜第Ｎ相サンプリングデータ、前記立下がり個数情報及
び立上がり個数情報を基に前記第１相〜第Ｎ相サンプリ
ングデータを前記１周期毎に択一的に導出するデータ選
択手段と、前記データ選択手段の選択出力を前記基準の
第１相クロックによりリタイミングするリタイミング手
段と、を含むことを特徴としている。
【０００７】更に、前記データ選択手段は、前記第１相
〜第Ｎ相サンプリングデータの前記１周期内で最初にエ
ッジが発生するサンプリングデータの相を検出する手段
と、前記立下がり個数情報及び立上がり個数情報が共に
ゼロを示すとき及び前記立下がり個数情報のみが１また
は立上がり個数情報のみが１を示すとき、前記基準の第
１相クロックに対して略１８０度位相差を有する相クロ
ックに対応するサンプリングデータを選択し、前記立下
がり個数情報及び立上がり個数情報が共に１を示すと
き、前記１周期内で最初にエッジが検出されたサンプリ
ングデータを選択するセレクタとを有することを特徴と
している。
〜第Ｎ相サンプリングデータの前記１周期内で最初にエ
ッジが発生するサンプリングデータの相を検出する手段
と、前記立下がり個数情報及び立上がり個数情報が共に
ゼロを示すとき及び前記立下がり個数情報のみが１また
は立上がり個数情報のみが１を示すとき、前記基準の第
１相クロックに対して略１８０度位相差を有する相クロ
ックに対応するサンプリングデータを選択し、前記立下
がり個数情報及び立上がり個数情報が共に１を示すと
き、前記１周期内で最初にエッジが検出されたサンプリ
ングデータを選択するセレクタとを有することを特徴と
している。
【０００８】
【作用】バースト状のデータ信号と周波数が同一で位相
が順次３６０度／ＮづつずれたＮ相クロックを生成して
おき、これ等Ｎ相クロックの各々によりデータ信号をサ
ンプリングし、これ等各サンプリングデータのうちエッ
ジが平均的に検出されたサンプリングデータに対応する
相のクロックを抽出クロックとして基準の第１相クロッ
クとする。この基準の第１相クロックを基準として以下
順次第２〜第Ｎ相クロックとしてこれ等第１〜第Ｎ相ク
ロックに対応してサンプリングデータを並べ代え第１〜
第Ｎ相サンプリングデータとし、基準の第１相クロック
でこれ等第１〜第Ｎ相サンブリングデータをラッチす
る。
が順次３６０度／ＮづつずれたＮ相クロックを生成して
おき、これ等Ｎ相クロックの各々によりデータ信号をサ
ンプリングし、これ等各サンプリングデータのうちエッ
ジが平均的に検出されたサンプリングデータに対応する
相のクロックを抽出クロックとして基準の第１相クロッ
クとする。この基準の第１相クロックを基準として以下
順次第２〜第Ｎ相クロックとしてこれ等第１〜第Ｎ相ク
ロックに対応してサンプリングデータを並べ代え第１〜
第Ｎ相サンプリングデータとし、基準の第１相クロック
でこれ等第１〜第Ｎ相サンブリングデータをラッチす
る。
【０００９】ラッチ後の第１〜第Ｎ相データを基に１周
期毎のバースト状受信データのパターンを識別し、ラッ
チされた第１〜第Ｎ相サンプリングデータのうちから識
別すべきデータを選択して基準の第１相クロックにより
この選択データをリタイミングして導出するようにす
る。こうすることで、ジッタ等が大きく含まれていて
も、バースト状受信データの識別が正確にかつ速やかに
行われ、かつ抽出クロックも導出されることになる。
期毎のバースト状受信データのパターンを識別し、ラッ
チされた第１〜第Ｎ相サンプリングデータのうちから識
別すべきデータを選択して基準の第１相クロックにより
この選択データをリタイミングして導出するようにす
る。こうすることで、ジッタ等が大きく含まれていて
も、バースト状受信データの識別が正確にかつ速やかに
行われ、かつ抽出クロックも導出されることになる。
【００１０】
【実施例】以下、図面を用いて本発明の実施例につき説
明する。
明する。
【００１１】図１は本発明の一実施例のブロック図であ
り、バースト状の受信データ１０１は入力端子１を介し
てデータサンプリング回路３へ入力される。このデータ
サンプリング回路３へは、更にＮ相クロック入力端子２
−１〜２−Ｎ（Ｎは２以上の整数）を介してＮ相クロッ
ク１０３−１〜１０３−Ｎが印加されており、これ等Ｎ
相クロック信号は、図６にその波形例を示す如く、入力
データ１０１と同一周波数でかつ互いに位相が３６０度
／Ｎづつ順次ずれたものである。
り、バースト状の受信データ１０１は入力端子１を介し
てデータサンプリング回路３へ入力される。このデータ
サンプリング回路３へは、更にＮ相クロック入力端子２
−１〜２−Ｎ（Ｎは２以上の整数）を介してＮ相クロッ
ク１０３−１〜１０３−Ｎが印加されており、これ等Ｎ
相クロック信号は、図６にその波形例を示す如く、入力
データ１０１と同一周波数でかつ互いに位相が３６０度
／Ｎづつ順次ずれたものである。
【００１２】このデータサンプリング回路３は、受信入
力データ１０１を各相クロック１０３−１〜１０３−Ｎ
によりサンブリングし、かつクロックセレクタによる抽
出クロック１０５によりこれ等Ｎ個の各サンプリングデ
ータをリタイミングすると共に、この抽出クロックを基
準の第１相クロックとみなして各相クロックを以下順次
第２〜第Ｎ相クロックとみなし、これ等第１〜第Ｎ相ク
ロックに対応してＮ個のサンブリングデータを並べ代え
（ローテーション）を行って出力（１０６−１〜１０６
−Ｎ）するものである。尚、出力１０６−０は参照用サ
ンプリングデータである。
力データ１０１を各相クロック１０３−１〜１０３−Ｎ
によりサンブリングし、かつクロックセレクタによる抽
出クロック１０５によりこれ等Ｎ個の各サンプリングデ
ータをリタイミングすると共に、この抽出クロックを基
準の第１相クロックとみなして各相クロックを以下順次
第２〜第Ｎ相クロックとみなし、これ等第１〜第Ｎ相ク
ロックに対応してＮ個のサンブリングデータを並べ代え
（ローテーション）を行って出力（１０６−１〜１０６
−Ｎ）するものである。尚、出力１０６−０は参照用サ
ンプリングデータである。
【００１３】エッジ検出回路４はこれ等ローテーション
後のＮ個のサンブリングデータ（基準の第１相クロック
により全てリタイミングされている）を基にエッジ検出
を行うものであり、１周期毎に立下がりエッジ個数１０
９、立上がりエッジ個数１１０、更には立下がりエッジ
の位置（相番号）を示すエッジ位置情報１０７を生成す
る。
後のＮ個のサンブリングデータ（基準の第１相クロック
により全てリタイミングされている）を基にエッジ検出
を行うものであり、１周期毎に立下がりエッジ個数１０
９、立上がりエッジ個数１１０、更には立下がりエッジ
の位置（相番号）を示すエッジ位置情報１０７を生成す
る。
【００１４】立下がりエッジカウンタ５はエッジ位置情
報１０７を受けてこのエッジ位置情報１０７が示す立下
がり相番号の過去から現在までの平均値１０４を算出す
るものである。この立下がりエッジ位置情報の平均値１
０４が前述した基準となる第１相クロックの相番号とな
り、クロックセレクタ７のクロック選択信号となると共
に、データサンプリング回路３におけるローテーション
時の基準を示す相番号として用いられる。
報１０７を受けてこのエッジ位置情報１０７が示す立下
がり相番号の過去から現在までの平均値１０４を算出す
るものである。この立下がりエッジ位置情報の平均値１
０４が前述した基準となる第１相クロックの相番号とな
り、クロックセレクタ７のクロック選択信号となると共
に、データサンプリング回路３におけるローテーション
時の基準を示す相番号として用いられる。
【００１５】データ識別リタイミング回路８は、クロッ
クセレクタ７による抽出クロック（基準となる第１相ク
ロック）１０５によってデータサンプリング回路３から
のＮ個のサンプリングデータ１０６−１〜１０６−Ｎの
一つをリタイミングして出力（１１２）するものであ
る。このリタイミング対象とすべきＮ個のサンプリング
データの一つを定めるために、エッジ検出回路４からの
立下がり個数１０９、立上がり個数１１０及びＮ個のサ
ンプリングデータ１０６−１〜１０６−Ｎを全て参照
し、入力受信データのパターン認識を行い、この認識結
果に従って、リタイミング対象とすべき１つのサンプリ
ングデータが決定されるようになっている。
クセレクタ７による抽出クロック（基準となる第１相ク
ロック）１０５によってデータサンプリング回路３から
のＮ個のサンプリングデータ１０６−１〜１０６−Ｎの
一つをリタイミングして出力（１１２）するものであ
る。このリタイミング対象とすべきＮ個のサンプリング
データの一つを定めるために、エッジ検出回路４からの
立下がり個数１０９、立上がり個数１１０及びＮ個のサ
ンプリングデータ１０６−１〜１０６−Ｎを全て参照
し、入力受信データのパターン認識を行い、この認識結
果に従って、リタイミング対象とすべき１つのサンプリ
ングデータが決定されるようになっている。
【００１６】図２は図１に示したデータサンプリング回
路３の回路構成の概要を表したものである。図２におい
て、端子Ａ１より入力されたデータ信号は、フリツプフ
ロップ回路３０１−１〜３０１−Ｎそれぞれのデータ端
子に入力され、端子Ａ２−１〜Ａ２−Ｎより入力された
Ｎ相クロック信号は、それぞれ対応するフリツプフロッ
プ回路３０１−１〜３０１−Ｎ及びフリツプフロップ回
路３０２−１〜３０２−Ｎのクロック端子に入力され
る。
路３の回路構成の概要を表したものである。図２におい
て、端子Ａ１より入力されたデータ信号は、フリツプフ
ロップ回路３０１−１〜３０１−Ｎそれぞれのデータ端
子に入力され、端子Ａ２−１〜Ａ２−Ｎより入力された
Ｎ相クロック信号は、それぞれ対応するフリツプフロッ
プ回路３０１−１〜３０１−Ｎ及びフリツプフロップ回
路３０２−１〜３０２−Ｎのクロック端子に入力され
る。
【００１７】フリツプフロップ回路３０１−１〜３０１
−Ｎの出力は、フリツプフロップ回路３０２−１〜３０
２−Ｎのそれぞれ対応するデータ端子と、Ｎ個の入力の
中から選択制御信号が示すもの１個を選択し出力を行う
選択回路３０３−１〜３０３−Ｎの入力端子に一相ずつ
シフトした状態でそれぞれ入力される。
−Ｎの出力は、フリツプフロップ回路３０２−１〜３０
２−Ｎのそれぞれ対応するデータ端子と、Ｎ個の入力の
中から選択制御信号が示すもの１個を選択し出力を行う
選択回路３０３−１〜３０３−Ｎの入力端子に一相ずつ
シフトした状態でそれぞれ入力される。
【００１８】フリツプフロップ回路３０２−１〜３０２
−Ｎの出力は、Ｎ個の入力の中から端子Ａ３より入力さ
れた選択制御信号が示すもの１個を選択し出力を行う選
択回路３０３−０の入力端子に、Ｎ、１、２、３、・・
・、Ｎ−１の順番で入力される。
−Ｎの出力は、Ｎ個の入力の中から端子Ａ３より入力さ
れた選択制御信号が示すもの１個を選択し出力を行う選
択回路３０３−０の入力端子に、Ｎ、１、２、３、・・
・、Ｎ−１の順番で入力される。
【００１９】選択回路３０３−０〜３０３−Ｎの出力
は、端子Ａ４より入力された抽出クロック信号をクロッ
ク信号とするフリツプフロップ回路３０４−０〜３０４
−Ｎのデータ端子に入力される。フリツプフロップ回路
３０４−０〜３０４−Ｎから端子Ａ５−０〜Ａ５−Ｎを
経てサンプリングデータ信号が出力される。
は、端子Ａ４より入力された抽出クロック信号をクロッ
ク信号とするフリツプフロップ回路３０４−０〜３０４
−Ｎのデータ端子に入力される。フリツプフロップ回路
３０４−０〜３０４−Ｎから端子Ａ５−０〜Ａ５−Ｎを
経てサンプリングデータ信号が出力される。
【００２０】図３は図１に示したエッジ検出回路４の回
路構成の概要を表したものである。図３において、第一
のＮＡＮＤ論理回路６０１−１〜６０１−Ｎには、サン
プリングデータ信号１０６−０〜１０６−（Ｎ−１）
と、サンプリングデータ信号１０６−１〜１０６−Ｎの
論理状態を反転したものが入力される。
路構成の概要を表したものである。図３において、第一
のＮＡＮＤ論理回路６０１−１〜６０１−Ｎには、サン
プリングデータ信号１０６−０〜１０６−（Ｎ−１）
と、サンプリングデータ信号１０６−１〜１０６−Ｎの
論理状態を反転したものが入力される。
【００２１】第二のＮＡＮＤ論理回路６０２−１〜６０
２−Ｎには、サンプリングデータ信号１０６−０〜１０
６−（Ｎ−１）の論理状態を反転したものと、サンブリ
ングデータ信号１０６−１〜１０６−Ｎが入力される。
２−Ｎには、サンプリングデータ信号１０６−０〜１０
６−（Ｎ−１）の論理状態を反転したものと、サンブリ
ングデータ信号１０６−１〜１０６−Ｎが入力される。
【００２２】第一のＮＡＮＤ論理回路６０１−１〜６０
１−Ｎの出力は、符号化器６０３と加算器６０５に入力
される。第二のＮＡＮＤ論理回路６０２−１〜６０２−
Ｎの出力は、加算器６０６に入力される。
１−Ｎの出力は、符号化器６０３と加算器６０５に入力
される。第二のＮＡＮＤ論理回路６０２−１〜６０２−
Ｎの出力は、加算器６０６に入力される。
【００２３】符号化器６０３では、立下がりエッジが存
在する位置（“０”がたつ位置であり、その相番号であ
る）を符号化し、立下がりエッジ位置情報信号１０７を
出力する。
在する位置（“０”がたつ位置であり、その相番号であ
る）を符号化し、立下がりエッジ位置情報信号１０７を
出力する。
【００２４】加算器６０５では、立下がりエッジの個数
（“０”の個数）をカウントし、立下がりエッジ個数情
報信号１０９を出力する。加算器６０６では、立ち上が
りエッジの個数（“０”の個数）をカウントし、立ち上
がりエッジ個数情報信号１１０を出力する。
（“０”の個数）をカウントし、立下がりエッジ個数情
報信号１０９を出力する。加算器６０６では、立ち上が
りエッジの個数（“０”の個数）をカウントし、立ち上
がりエッジ個数情報信号１１０を出力する。
【００２５】図４は図１に示した立下がりエッジカウン
タ５の回路構成の概要を表したものである。図４におい
て、端子Ｂ１より入力されたエッジ位置情報信号は、ｍ
分の１の余算演算を行うｍ分の１重み付け部７０１に入
力される（ｍは１以上の整数）。
タ５の回路構成の概要を表したものである。図４におい
て、端子Ｂ１より入力されたエッジ位置情報信号は、ｍ
分の１の余算演算を行うｍ分の１重み付け部７０１に入
力される（ｍは１以上の整数）。
【００２６】記憶部７０２は、端子Ｂ２より入力された
抽出クロック信号をクロック信号として入力し、加算器
７０３からの加算演算結果の状態を維持し、四捨五入回
路７０４へ出力するものである。加算器７０３では、ｍ
分の１重み付け部７０１からの余算演算結果と、記憶部
７０２からの出力との加算演算を行い、補正した平均値
を記憶部７０２に出力を行う。
抽出クロック信号をクロック信号として入力し、加算器
７０３からの加算演算結果の状態を維持し、四捨五入回
路７０４へ出力するものである。加算器７０３では、ｍ
分の１重み付け部７０１からの余算演算結果と、記憶部
７０２からの出力との加算演算を行い、補正した平均値
を記憶部７０２に出力を行う。
【００２７】四捨五入回路７０４は、記憶部７０２から
の出力を整数に四捨五入してエッジ平均値信号として端
子Ｂ３に出力を行うものである。
の出力を整数に四捨五入してエッジ平均値信号として端
子Ｂ３に出力を行うものである。
【００２８】図５は図１に示したデータ識別リタイミン
グ回路８の回路構成の概要を表したものである。図５に
おいて、端子Ｄ３−０〜Ｄ３−Ｎより入力されたサンプ
リングデータ信号は、符号化器８０２に入力され、端子
Ｄ３−１〜Ｄ３−Ｎより入力されたサンプリングデータ
信号は、Ｎ個の入力の中から選択制御信号が示すもの１
個を選択し出力を行う選択回路８０１に入力される。
グ回路８の回路構成の概要を表したものである。図５に
おいて、端子Ｄ３−０〜Ｄ３−Ｎより入力されたサンプ
リングデータ信号は、符号化器８０２に入力され、端子
Ｄ３−１〜Ｄ３−Ｎより入力されたサンプリングデータ
信号は、Ｎ個の入力の中から選択制御信号が示すもの１
個を選択し出力を行う選択回路８０１に入力される。
【００２９】符号化器８０２では、サンプリングデータ
信号よりデータの最初のエッジ位置を符号化し、出力を
行うもので、図３の符号化器６０３と同一のものであ
る。
信号よりデータの最初のエッジ位置を符号化し、出力を
行うもので、図３の符号化器６０３と同一のものであ
る。
【００３０】３個の入力の中から選択制御信号が示すも
の１個を選択し出力を行う選択回路８０４には、符号化
器８０２からのデータの最初のエッジ位置を示す符号化
出力と、ｓ（１以上Ｎ以下の整数）と、ｔ（１以上Ｎ以
下の整数）とが入力される。
の１個を選択し出力を行う選択回路８０４には、符号化
器８０２からのデータの最初のエッジ位置を示す符号化
出力と、ｓ（１以上Ｎ以下の整数）と、ｔ（１以上Ｎ以
下の整数）とが入力される。
【００３１】選択回路８０４では、端子Ｄ１より入力さ
れた立下がりエッジ個数情報信号と、端子Ｄ２より入力
された立上がりエッジ個数情報信号が選択制御端子に入
力され、立下がりエッジのみが１個の時にはｓが選択出
力され、立上がりエッジのみが１個の時にはｔが選択出
力され、立下がりエッジと立上がりエッジが１個ずつ
（データのエッジが２個）の時には符号化器８０２から
の符号化出力が選択出力される。
れた立下がりエッジ個数情報信号と、端子Ｄ２より入力
された立上がりエッジ個数情報信号が選択制御端子に入
力され、立下がりエッジのみが１個の時にはｓが選択出
力され、立上がりエッジのみが１個の時にはｔが選択出
力され、立下がりエッジと立上がりエッジが１個ずつ
（データのエッジが２個）の時には符号化器８０２から
の符号化出力が選択出力される。
【００３２】選択回路８０１では、サンプリングデータ
の中から、選択回路８０４の選択出力信号が示すサンプ
リングデータを選択し出力する。選択回路８０１からの
選択出力信号は、フリツプフロップ回路８０５におい
て、抽出クロック信号をクロック信号としてリタイミン
グされ、リタイミングデータ信号として端子Ｄ５に出力
される。
の中から、選択回路８０４の選択出力信号が示すサンプ
リングデータを選択し出力する。選択回路８０１からの
選択出力信号は、フリツプフロップ回路８０５におい
て、抽出クロック信号をクロック信号としてリタイミン
グされ、リタイミングデータ信号として端子Ｄ５に出力
される。
【００３３】クロックセレクタ７は、立下がり平均値信
号１０４を選択制御信号として、Ｎ相クロック信号１０
３−１〜１０３−Ｎの中から抽出クロック信号１０５を
選択出力するものである。
号１０４を選択制御信号として、Ｎ相クロック信号１０
３−１〜１０３−Ｎの中から抽出クロック信号１０５を
選択出力するものである。
【００３４】次に、タイミングチャートを用いて、Ｎ相
クロック信号を８相クロック信号（Ｎ＝８）とし、ｍ分
の１重み付け部７０１を４分の１重み付け部（ｍ＝４）
とし、図５のｓを４に、ｔを４に夫々設定した場合の動
作について説明する。
クロック信号を８相クロック信号（Ｎ＝８）とし、ｍ分
の１重み付け部７０１を４分の１重み付け部（ｍ＝４）
とし、図５のｓを４に、ｔを４に夫々設定した場合の動
作について説明する。
【００３５】図６はデータ入力信号１０１と、８相クロ
ック信号１０３−１〜１０３−８を入力した時の抽出ク
ロック信号１０５並びにサンプリングデータ信号１０６
−０〜１０６−８の振る舞いについて示したタイミング
チャートである。
ック信号１０３−１〜１０３−８を入力した時の抽出ク
ロック信号１０５並びにサンプリングデータ信号１０６
−０〜１０６−８の振る舞いについて示したタイミング
チャートである。
【００３６】立下がりエッジ平均値信号１０４が現在
“３”の場合、すなわち入力受信データのエッジ（レベ
ル遷移）が平均して第３相クロックに同期して生じてい
る場合を考える。データ信号１０１は、フリツプフロッ
プ回路３０１と３０２により、時間方向に８相クロック
信号１０３−１〜１０３−８で２周期分サンプリング及
び保持される。その後、先の立下がりエッジ平均値信号
１０４の示す値（“３”）により３相目クロック１０３
−３が基準の第１相クロックとされ、この基準の第１相
クロックを基に選択回路３０３−０〜３０３−８で各相
対応のサンプリングデータのローテーションが行われ
る。よって、選択出力信号は基準となる第１相クロック
信号１０３−３でサンプリングされたものを基準（１の
位置）にして順に２、３、４、５、６、７、８、１、２
となる。
“３”の場合、すなわち入力受信データのエッジ（レベ
ル遷移）が平均して第３相クロックに同期して生じてい
る場合を考える。データ信号１０１は、フリツプフロッ
プ回路３０１と３０２により、時間方向に８相クロック
信号１０３−１〜１０３−８で２周期分サンプリング及
び保持される。その後、先の立下がりエッジ平均値信号
１０４の示す値（“３”）により３相目クロック１０３
−３が基準の第１相クロックとされ、この基準の第１相
クロックを基に選択回路３０３−０〜３０３−８で各相
対応のサンプリングデータのローテーションが行われ
る。よって、選択出力信号は基準となる第１相クロック
信号１０３−３でサンプリングされたものを基準（１の
位置）にして順に２、３、４、５、６、７、８、１、２
となる。
【００３７】それらを抽出クロック１０５（基準の第１
相クロック１０３−３）でフリツプフロップ回路３０４
によりラッチしたものが、サンプリングデータ１０６−
０〜１０６−８となる。その結果、抽出クロックである
クロック信号１０３−３でサンプリングされたものが、
基準であるサンプリングデータ１０６−１となり出力さ
れることになる。ここで抽出クロック１０５を基準に、
データを時間方向にサンプリングしたことになる。
相クロック１０３−３）でフリツプフロップ回路３０４
によりラッチしたものが、サンプリングデータ１０６−
０〜１０６−８となる。その結果、抽出クロックである
クロック信号１０３−３でサンプリングされたものが、
基準であるサンプリングデータ１０６−１となり出力さ
れることになる。ここで抽出クロック１０５を基準に、
データを時間方向にサンプリングしたことになる。
【００３８】図７はサンプリングデータ信号１０６−０
〜１０６−８と抽出クロック１０５が入力した際の、エ
ッジ検出回路４の振る舞いについて示したタイミングチ
ャートである。
〜１０６−８と抽出クロック１０５が入力した際の、エ
ッジ検出回路４の振る舞いについて示したタイミングチ
ャートである。
【００３９】第一のＮＡＮＤ論理回路６０１では、立下
がりエッジの存在する位置にだけ“０”が出力され、そ
れ以外は“１”が出力される。第二のＮＡＮＤ論理回路
６０２では、立上がりエッジの存在する位置にだけ
“０”が出力され、それ以外は“１”が出力される。
がりエッジの存在する位置にだけ“０”が出力され、そ
れ以外は“１”が出力される。第二のＮＡＮＤ論理回路
６０２では、立上がりエッジの存在する位置にだけ
“０”が出力され、それ以外は“１”が出力される。
【００４０】符号化器６０３は、第一のＮＡＮＤ論理回
路６０１の出力“０”の位置（相番号）を検出し、符号
化を行うものである。図８にこの符号化器６０３の符号
化の論理を示す。図８で“Ｘ”は、“０”でも“１”で
もかまわないＤｏｎ’ｔ ｃａｒｅを表している。符号
化出力１０７は３ビット表示とされ、相番号と対応して
いる。
路６０１の出力“０”の位置（相番号）を検出し、符号
化を行うものである。図８にこの符号化器６０３の符号
化の論理を示す。図８で“Ｘ”は、“０”でも“１”で
もかまわないＤｏｎ’ｔ ｃａｒｅを表している。符号
化出力１０７は３ビット表示とされ、相番号と対応して
いる。
【００４１】加算器６０５及び加算器６０６は、第一の
ＮＡＮＤ論理回路６０１及び第二のＮＡＮＤ論理回路６
０２の出力の“０”の個数を検出し、加算演算を行うも
のである。
ＮＡＮＤ論理回路６０１及び第二のＮＡＮＤ論理回路６
０２の出力の“０”の個数を検出し、加算演算を行うも
のである。
【００４２】図９は立下がりエッジ位置情報信号１０７
と抽出クロック１０５を入力した際の、立下がりエッジ
カウンタ５の振る舞いについて示したタイミングチャー
トである。入力された立下がりエッジ位置情報信号１０
７は、１／４重み付け部７０１にて４分の１の重み付け
がされ、記憶部７０２が維持していた直前までの（１周
期前までの）平均値５０５に足し込まれる。この結果出
現位置に重み付けがされた立下がりエッジ位置の平均値
が求められることになる。立下がりエッジ平均値信号１
０４には、この値を四捨五入したものが出力される。
と抽出クロック１０５を入力した際の、立下がりエッジ
カウンタ５の振る舞いについて示したタイミングチャー
トである。入力された立下がりエッジ位置情報信号１０
７は、１／４重み付け部７０１にて４分の１の重み付け
がされ、記憶部７０２が維持していた直前までの（１周
期前までの）平均値５０５に足し込まれる。この結果出
現位置に重み付けがされた立下がりエッジ位置の平均値
が求められることになる。立下がりエッジ平均値信号１
０４には、この値を四捨五入したものが出力される。
【００４３】エッジ検出位置情報を１／４重み付けして
平均値を算出するのは、急激な平均値の変化に対して徐
々にＰＬＬ回路系が対応するようにするためである。
平均値を算出するのは、急激な平均値の変化に対して徐
々にＰＬＬ回路系が対応するようにするためである。
【００４４】図５に示したデータ識別リタイミング回路
８の動作を述べる。図５において、抽出クロック１０５
を基準としたサンプリングデータにおいて、立下がりエ
ッジのみがエッジ個数情報信号から１個存在すると判断
された場合（Ｄ１，Ｄ２）＝（１，０）には、図１０
（Ｃ）の下側の例（Ｔはデータの１周期）の場合であ
り、ｓ（“４”）が選択され、立下がりエッジの平均値
から１８０度離れたサンプリングデータが出力されるこ
とになる。すなわち、基準第１相クロックから（３６０
度／８）×４＝１８０度ずれた第４相クロックに相当す
るサンプリングデータが出力される。
８の動作を述べる。図５において、抽出クロック１０５
を基準としたサンプリングデータにおいて、立下がりエ
ッジのみがエッジ個数情報信号から１個存在すると判断
された場合（Ｄ１，Ｄ２）＝（１，０）には、図１０
（Ｃ）の下側の例（Ｔはデータの１周期）の場合であ
り、ｓ（“４”）が選択され、立下がりエッジの平均値
から１８０度離れたサンプリングデータが出力されるこ
とになる。すなわち、基準第１相クロックから（３６０
度／８）×４＝１８０度ずれた第４相クロックに相当す
るサンプリングデータが出力される。
【００４５】サンプリングデータにおいて、立上がりエ
ッジのみがエッジ個数情報信号から１個存在すると判断
された場合には、（Ｄ１，Ｄ２）＝（０，１）、図１０
（Ｃ）の上側の例の場合であり、ｔ（“４”）が選択さ
れ、立下がりエッジの平均値から１８０度離れたサンプ
リングデータが出力されることになる。
ッジのみがエッジ個数情報信号から１個存在すると判断
された場合には、（Ｄ１，Ｄ２）＝（０，１）、図１０
（Ｃ）の上側の例の場合であり、ｔ（“４”）が選択さ
れ、立下がりエッジの平均値から１８０度離れたサンプ
リングデータが出力されることになる。
【００４６】サンプリングデータにおいて、エッジ個数
情報信号から立下がりエッジが１個と立上がりエッジが
１個存在する（エッジが２個）と判断された場合には図
１０（Ｂ）の例であり、符号化器８０２により最初のデ
ータのエッジ位置が検出され、この最初のエッジ位置が
検出された相番号に相当するサンプリングデータが出力
されることになる。
情報信号から立下がりエッジが１個と立上がりエッジが
１個存在する（エッジが２個）と判断された場合には図
１０（Ｂ）の例であり、符号化器８０２により最初のデ
ータのエッジ位置が検出され、この最初のエッジ位置が
検出された相番号に相当するサンプリングデータが出力
されることになる。
【００４７】サンプリングデータが、エッジ個数情報信
号から、エッジが無いと判断された場合（図１０（Ａ）
の場合）或いは、エッジが３個以上と判断された場合に
は、ｓ（“４”）が選択され（ｔでもよい）、サンプリ
ングデータの中の真ん中相（略１８０度）に相当するも
のが出力されることになる。
号から、エッジが無いと判断された場合（図１０（Ａ）
の場合）或いは、エッジが３個以上と判断された場合に
は、ｓ（“４”）が選択され（ｔでもよい）、サンプリ
ングデータの中の真ん中相（略１８０度）に相当するも
のが出力されることになる。
【００４８】ｓ，ｔを共に４に設定してエッジから１８
０度離れた１Ｔの中央に相当する相のサンプリングデー
タを選ぶ様にしてジッタに強いリタイミング出力を得る
様にしているが、立下がりと立上がりとのジッタパター
ンが同一であれば、ｓ＝ｔ＝４としても良いが、通信シ
ステムの系や回路構成等により両ジッタパターンは同一
とはならない場合があり、よってｓやｔを３や５に設定
しても良い。
０度離れた１Ｔの中央に相当する相のサンプリングデー
タを選ぶ様にしてジッタに強いリタイミング出力を得る
様にしているが、立下がりと立上がりとのジッタパター
ンが同一であれば、ｓ＝ｔ＝４としても良いが、通信シ
ステムの系や回路構成等により両ジッタパターンは同一
とはならない場合があり、よってｓやｔを３や５に設定
しても良い。
【００４９】以上の動作により、常にデータ識別誤りの
ないリタイミングデータ１１２を得ることができ、出力
１０には抽出クロック１０５を得ることが可能となるも
のである。
ないリタイミングデータ１１２を得ることができ、出力
１０には抽出クロック１０５を得ることが可能となるも
のである。
【００５０】図１１は本発明の第二の実施例のブロック
図であり、図１と同等部分は同一符号にて示している。
本例では、図１のエッジ検出回路４において立上がりエ
ッジ検出位置を示す立上がりエッジ位置情報１０８生成
用の符号化器６０４（図１２）を付加したものであり、
また、この立上がりエッジ位置情報１０８の平均値を算
出する立上がりエッジカウンタ６を設けている。
図であり、図１と同等部分は同一符号にて示している。
本例では、図１のエッジ検出回路４において立上がりエ
ッジ検出位置を示す立上がりエッジ位置情報１０８生成
用の符号化器６０４（図１２）を付加したものであり、
また、この立上がりエッジ位置情報１０８の平均値を算
出する立上がりエッジカウンタ６を設けている。
【００５１】図１３は図１１に示した立上がりエッジカ
ウンタ６の回路構成の概要を表したものである。端子Ｃ
１より入力されたエッジ位置情報信号は、減算器１００
１の被減算信号端子に入力される。記憶部１００３は、
端子Ｃ２より入力された抽出クロック信号をクロック信
号として入力し、加算器１００４からの加算演算結果の
状態を維持し、四捨五入回路１００５へ出力するもので
ある。
ウンタ６の回路構成の概要を表したものである。端子Ｃ
１より入力されたエッジ位置情報信号は、減算器１００
１の被減算信号端子に入力される。記憶部１００３は、
端子Ｃ２より入力された抽出クロック信号をクロック信
号として入力し、加算器１００４からの加算演算結果の
状態を維持し、四捨五入回路１００５へ出力するもので
ある。
【００５２】減算器１００１では、端子Ｃ１より入力さ
れたエッジ位置情報信号から記憶部１００３からの出力
を引いた減算結果をｍ分の１重み付け部１００２に出力
する。ｍ分の１重み付け部１００２では、ｍ分の１の余
算演算を行い、余算演算結果をＡＮＤ論理回路１００６
に出力する。ＡＮＤ論理回路１００６では、端子Ｃ３よ
り入力されたエッジ個数情報信号とｍ分の１重み付け部
１００２の余算演算結果が入力され、ＡＮＤ演算結果を
加算器１００４に出力する。
れたエッジ位置情報信号から記憶部１００３からの出力
を引いた減算結果をｍ分の１重み付け部１００２に出力
する。ｍ分の１重み付け部１００２では、ｍ分の１の余
算演算を行い、余算演算結果をＡＮＤ論理回路１００６
に出力する。ＡＮＤ論理回路１００６では、端子Ｃ３よ
り入力されたエッジ個数情報信号とｍ分の１重み付け部
１００２の余算演算結果が入力され、ＡＮＤ演算結果を
加算器１００４に出力する。
【００５３】加算器１００４では、ｍ分の１重み付け部
１００２からの余算演算結果と、記憶部１００３からの
出力との加算演算を行い、補正した平均値を記憶部１０
０３に出力を行う。四捨五入回路１００５は、記憶部１
００３からの出力を整数に四捨五入してエッジ平均値信
号１１１として端子Ｃ４を経て出力を行うものである。
１００２からの余算演算結果と、記憶部１００３からの
出力との加算演算を行い、補正した平均値を記憶部１０
０３に出力を行う。四捨五入回路１００５は、記憶部１
００３からの出力を整数に四捨五入してエッジ平均値信
号１１１として端子Ｃ４を経て出力を行うものである。
【００５４】図１４は図１１に示したデータ識別リタイ
ミング回路８の回路構成の概要を表したものであり、図
５と同等部分は同一符号により示す。この例では、加算
器８０６にてｔの値と立上がりエッジ位置情報の平均値
１１１（Ｄ６）とを加算し、（Ｄ１，Ｄ２）＝（０，
１）の場合（図１０（Ｃ）の上側の場合）にこの加算器
８０６の加算出力を用いるものである。
ミング回路８の回路構成の概要を表したものであり、図
５と同等部分は同一符号により示す。この例では、加算
器８０６にてｔの値と立上がりエッジ位置情報の平均値
１１１（Ｄ６）とを加算し、（Ｄ１，Ｄ２）＝（０，
１）の場合（図１０（Ｃ）の上側の場合）にこの加算器
８０６の加算出力を用いるものである。
【００５５】図１５はサンプリングデータ１０６−０〜
１０６−８と抽出クロック１０５とが入力された場合の
図１１におけるエッジ検出回路４の振る舞いについて示
したタイミングチャートである。
１０６−８と抽出クロック１０５とが入力された場合の
図１１におけるエッジ検出回路４の振る舞いについて示
したタイミングチャートである。
【００５６】第一のＮＡＮＤ論理回路６０１では、立下
がりエッジの存在する位置にだけ“０”が出力され、そ
れ以外は“１”が出力される。第二のＮＡＮＤ論理回路
６０２では、立上がりエッジの存在する位置にだけ
“０”が出力され、それ以外は“１”が出力される。
がりエッジの存在する位置にだけ“０”が出力され、そ
れ以外は“１”が出力される。第二のＮＡＮＤ論理回路
６０２では、立上がりエッジの存在する位置にだけ
“０”が出力され、それ以外は“１”が出力される。
【００５７】符号化器６０３及び符号化器６０４は、第
一のＮＡＮＤ論理回路６０１及び第二のＮＡＮＤ論理回
路６０２の出力の“０”の位置を検出し、符号化を行う
ものである。図８に符号化の論理を示す。
一のＮＡＮＤ論理回路６０１及び第二のＮＡＮＤ論理回
路６０２の出力の“０”の位置を検出し、符号化を行う
ものである。図８に符号化の論理を示す。
【００５８】加算器６０５及び加算器６０６は、第一の
ＮＡＮＤ論理回路６０１及び第二のＮＡＮＤ論理回路６
０２の出力の“０”の個数を検出し、加算演算を行うも
のである。
ＮＡＮＤ論理回路６０１及び第二のＮＡＮＤ論理回路６
０２の出力の“０”の個数を検出し、加算演算を行うも
のである。
【００５９】図１６は、立上がりエッジ位置情報信号１
０８と立上がりエッジ個数情報信号１１０と抽出クロッ
ク１０５を入力した際の、立上がりエッジカウンタ６の
振る舞いについて示したタイミングチャートである。
０８と立上がりエッジ個数情報信号１１０と抽出クロッ
ク１０５を入力した際の、立上がりエッジカウンタ６の
振る舞いについて示したタイミングチャートである。
【００６０】入力された立上がりエッジ位置情報信号１
０８は、記憶部１００３の維持している値と差分がとら
れ、４分の１の重み付けがされたものが、立上がりエチ
ヂ個数情報信号１１０によるＡＮＤ論理処理により、立
上がりエッジが存在した時のみ加算器１００４におい
て、記憶部１００３の維持している値との足し込みが行
われる。この結果出現位置に重み付けがされた立上がり
エッジ位置の平均値が求められることになる。立上がり
エッジ平均値信号１１１には、この値を四捨五入したも
のが出力される。
０８は、記憶部１００３の維持している値と差分がとら
れ、４分の１の重み付けがされたものが、立上がりエチ
ヂ個数情報信号１１０によるＡＮＤ論理処理により、立
上がりエッジが存在した時のみ加算器１００４におい
て、記憶部１００３の維持している値との足し込みが行
われる。この結果出現位置に重み付けがされた立上がり
エッジ位置の平均値が求められることになる。立上がり
エッジ平均値信号１１１には、この値を四捨五入したも
のが出力される。
【００６１】図１４に示したデータ識別リタイミング回
路８の動作を述べる。抽出クロック１０５を基準とした
サンプリングデータが、立下がりエッジのみがエッジ個
数情報信号から、１個存在すると判断された場合には、
ｓ（“４”）が選択され、立下がりエッジの平均値から
１８０度離れたサンプリングデータが出力されることに
なる。
路８の動作を述べる。抽出クロック１０５を基準とした
サンプリングデータが、立下がりエッジのみがエッジ個
数情報信号から、１個存在すると判断された場合には、
ｓ（“４”）が選択され、立下がりエッジの平均値から
１８０度離れたサンプリングデータが出力されることに
なる。
【００６２】サンプリングデータが、立上がりエッジの
みがエッジ個数情報信号から、１個存在すると判断され
た場合には、立上がりエッジ平均値信号１１１にｔ
（“４”）が加算された値が選択され、立上がりエッジ
の平均値から１８０度離れたサンプリングデータが出力
されることになる。
みがエッジ個数情報信号から、１個存在すると判断され
た場合には、立上がりエッジ平均値信号１１１にｔ
（“４”）が加算された値が選択され、立上がりエッジ
の平均値から１８０度離れたサンプリングデータが出力
されることになる。
【００６３】サンプリングデータが、エッジ個数情報信
号から、立下がりエッジが１個と立上がりエッジが１個
存在する（エッジが２個）と判断された場合には、符号
化器８０２により最初のデータのエッジ位置が検出さ
れ、それに対応するサンプリングデータが出力されるこ
とになる。
号から、立下がりエッジが１個と立上がりエッジが１個
存在する（エッジが２個）と判断された場合には、符号
化器８０２により最初のデータのエッジ位置が検出さ
れ、それに対応するサンプリングデータが出力されるこ
とになる。
【００６４】サンプリングデータが、エッジ個数情報信
号から、エッジが無いと判断された場合或いは、エッジ
が３個以上と判断された場合には、ｓ（“４”）が選択
され、サンプリングデータの中の真ん中のものが出力さ
れることになる。その結果データ識別誤りの無いリタイ
ミングデータ１１２が出力されることになる。
号から、エッジが無いと判断された場合或いは、エッジ
が３個以上と判断された場合には、ｓ（“４”）が選択
され、サンプリングデータの中の真ん中のものが出力さ
れることになる。その結果データ識別誤りの無いリタイ
ミングデータ１１２が出力されることになる。
【００６５】図１７は本発明の第三の実施例の構成を示
すブロック図である。図において、本発明の第三の実施
例によるディジタルＰＬＬ回路は、第一の実施例におい
て、データの立上がりエッジ位置の平均値の代わりに、
データの立上がりエッジ位置の平均値により抽出クロッ
クの位相を選択したものである。
すブロック図である。図において、本発明の第三の実施
例によるディジタルＰＬＬ回路は、第一の実施例におい
て、データの立上がりエッジ位置の平均値の代わりに、
データの立上がりエッジ位置の平均値により抽出クロッ
クの位相を選択したものである。
【００６６】図１８は本発明の第四の実施例の構成を示
すブロック図である。図において、本発明の第四の実施
例によりディジタルＰＬＬ回路は、図１１に示す第二の
実施例において、データの立上がりエッジ位置の平均値
の代わりに、データの立上がりエッジ位置の平均値によ
り抽出クロックの位相を選択したものである。
すブロック図である。図において、本発明の第四の実施
例によりディジタルＰＬＬ回路は、図１１に示す第二の
実施例において、データの立上がりエッジ位置の平均値
の代わりに、データの立上がりエッジ位置の平均値によ
り抽出クロックの位相を選択したものである。
【００６７】
【発明の効果】以上説明したように本発明によるディジ
タルＰＬＬ回路は、データの立上がりエッジ位置と立下
がりエッジ位置の出現位置の平均を独立に求め、また、
多相化したクロック信号により、データを時間方向にサ
ンプリングし、データエッジの個数によりデータ識別後
にリタイミングを行う構成としたため、周波数偏差、デ
ューティ変動、ジッタ等による位相変動をもつバースト
データの入力に対し、データ到来後数ビットの短時間で
データに追従した抽出クロックを出力し、誤り無く識別
リタイミングを行ったデータを出力することが可能にな
るという効果を有する。
タルＰＬＬ回路は、データの立上がりエッジ位置と立下
がりエッジ位置の出現位置の平均を独立に求め、また、
多相化したクロック信号により、データを時間方向にサ
ンプリングし、データエッジの個数によりデータ識別後
にリタイミングを行う構成としたため、周波数偏差、デ
ューティ変動、ジッタ等による位相変動をもつバースト
データの入力に対し、データ到来後数ビットの短時間で
データに追従した抽出クロックを出力し、誤り無く識別
リタイミングを行ったデータを出力することが可能にな
るという効果を有する。
【図１】本発明の第一の実施例を示すブロック図であ
る。
る。
【図２】データサンプリング回路３の構成の一例を示す
図である。
図である。
【図３】エッジ検出回路４の構成の一例を示す図であ
る。
る。
【図４】立下がりエッジカウンタ５の構成の一例を示す
図である。
図である。
【図５】データ識別リタイミング回路８の構成の一例を
示す図である。
示す図である。
【図６】データサンプリング回路３の動作を示すタイミ
ングチャートである。
ングチャートである。
【図７】エッジ検出回路４の動作を示すタイミングチャ
ートである。
ートである。
【図８】符号化器６０３及び６０４の符号化の論理を示
す図である。
す図である。
【図９】立下がりエッジカウンタ５の動作を示すタイミ
ングチャートである。
ングチャートである。
【図１０】データ識別リタイミング回路８の動作例を示
すタイミングチャートである。
すタイミングチャートである。
【図１１】本発明の第二の実施例のブロック図である。
【図１２】図１１のエッジ検出回路４の構成を示す図で
ある。
ある。
【図１３】図１１の立上がりエッジカウンタ６の構成を
示す図である。
示す図である。
【図１４】図１１のデータ識別リタイミング回路８の動
作例を示すタイミングチャートである。
作例を示すタイミングチャートである。
【図１５】図１１のエッジ検出回路４の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図１６】図１１の立上がりエッジカウンタ６の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図１７】本発明の第三の実施例のブロック図である。
【図１８】本発明の第四の実施例のブロック図である。
【図１９】従来のＰＬＬ回路のブロック図である。
３ データサンプリング回路 ４ エッジ検出回路 ５ 立下がりエッジカウンタ ７ クロックセレクタ ８ データ識別リタイミング回路
Claims (4)
- 【請求項１】 バースト状データ信号と周波数が同一で
位相が順次３６０度／Ｎ（Ｎは２以上の整数）づつずれ
たＮ相クロックのうちどの相のクロックを抽出するかを
示す抽出信号に応じてこれ等Ｎ相クロックを択一的に抽
出するクロック抽出手段と、 前記バースト状データ信号を前記Ｎ相クロックの各クロ
ックによりサンプリングしてＮ個のサンプリングデータ
を生成するサンプリング手段と、 前記抽出信号により示される抽出クロックを基準の第１
相クロックとして以下順次第２相〜第Ｎ相クロックと
し、これ等第１相〜第Ｎ相クロックに対応して前記Ｎ個
のサンプリングデータを並べ代えて第１相〜第Ｎ相サン
プリングデータとして出力する並べ代え手段と、 これ等並べ代え後の第１相〜第Ｎ相サンプリングデータ
を抽出された前記基準の第１相クロックによりラッチす
るラッチ手段と、 前記ラッチ手段の各相のラッチ出力の互いに隣り合う相
同士のレベルにより、立下がりエッジが存在する相の位
置を検出して立下がりエッジ位置情報を前記クロックの
１周期毎に生成し、また立下がりエッジ及び立上がり個
数を夫々検出して立下がり個数情報及び立上がり個数情
報を前記１周期毎に生成するエッジ検出手段と、 前記立下がりエッジ位置情報の過去から現在までの平均
値を前記１周期毎に算出して前記抽出信号として出力す
る平均値算出手段と、 前記並べ代え後の第１相〜第Ｎ相サンプリングデータ、
前記立下がり個数情報及び立上がり個数情報を基に前記
第１相〜第Ｎ相サンプリングデータを前記１周期毎に択
一的に導出するデータ選択手段と、 前記データ選択手段の選択出力を前記基準の第１相クロ
ックによりリタイミングするリタイミング手段と、 を含むことを特徴とするディジタルＰＬＬ回路。 - 【請求項２】 前記データ選択手段は、前記第１相〜第
Ｎ相サンプリングデータの前記１周期内で最初にエッジ
が発生するサンプリングデータの相を検出する手段と、
前記立下がり個数情報及び立上がり個数情報が共にゼロ
を示すとき及び前記立下がり個数情報のみが１または立
上がり個数情報のみが１を示すとき、前記基準の第１相
クロックに対して略１８０度位相差を有する相クロック
に対応するサンプリングデータを選択し、前記立下がり
個数情報及び立上がり個数情報が共に１を示すとき、前
記１周期内で最初にエッジが検出されたサンプリングデ
ータを選択するセレクタとを有することを特徴とする請
求項１記載のディジタルＰＬＬ回路。 - 【請求項３】 前記エッジ検出手段は、前記ラッチ手段
の各相のラッチ出力の互いに隣り合う相同士のレベルに
より、立上がりエッジが存在する相の位置を検出して立
上がりエッジ位置情報を前記クロックの１周期毎に生成
するよう構成されており、 前記平均値算出手段は、前記立上がりエッジ位置情報の
過去から現在までの平均値を前記１周期毎に算出するよ
う構成されており、 前記選択手段は、前記立上がり個数情報のみが１を示す
とき、前記立上がりエッジ位置情報の平均値に対応する
前記相クロックに対して略１８０度位相差を有する相ク
ロックに対応するサンプリングデータを選択するよう構
成されていることを特徴とする請求項２記載のディジタ
ルＰＬＬ回路。 - 【請求項４】 前記立下がり位置情報に代えて立上がり
エッジを位置を示す立上がり位置情報とし、前記立上が
り位置情報に代えて立下がりエッジを位置を示す立下が
り位置情報とすることを特徴とする請求項１〜３いずれ
か記載のディジタルＰＬＬ回路。
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|---|---|---|---|
| JP4113295A JP2773669B2 (ja) | 1995-03-01 | 1995-03-01 | ディジタルｐｌｌ回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4113295A JP2773669B2 (ja) | 1995-03-01 | 1995-03-01 | ディジタルｐｌｌ回路 |
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|---|---|
| JPH08237117A JPH08237117A (ja) | 1996-09-13 |
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ID=12599922
Family Applications (1)
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|---|---|---|---|
| JP4113295A Expired - Fee Related JP2773669B2 (ja) | 1995-03-01 | 1995-03-01 | ディジタルｐｌｌ回路 |
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|---|---|
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| US6856658B1 (en) | 1999-05-07 | 2005-02-15 | Nec Corporation | Digital PLL circuit operable in short burst interval |
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- 1996-02-29 US US08/608,818 patent/US5687203A/en not_active Expired - Lifetime
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