JPH11205134A - ロック検出回路及びｐｌｌ周波数シンセサイザ - Google Patents
ロック検出回路及びｐｌｌ周波数シンセサイザInfo
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- JPH11205134A JPH11205134A JP10006649A JP664998A JPH11205134A JP H11205134 A JPH11205134 A JP H11205134A JP 10006649 A JP10006649 A JP 10006649A JP 664998 A JP664998 A JP 664998A JP H11205134 A JPH11205134 A JP H11205134A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】基準信号，比較信号の周波数に関わらずに安定
してロック状態を検出することができるロック検出回路
を提供すること。 【解決手段】ロック検出回路は、クロック発生部１とロ
ック検出部２を備える。クロック発生部１は、基準信号
の位相と比較信号の位相に基づく第１，第２の位相差信
号φＲ，φＰが入力される。クロック発生部１は、第
１，第２の位相差信号φＲ，φＰに基づいて、位相差信
号φＲ，φＰに同期した検出クロック信号Ｘ２を生成す
る。ロック検出部２は、第１，第２の位相差信号φＲ，
φＰと検出クロック信号Ｘ２が入力される。ロック検出
部２は、検出クロック信号Ｘ２に同期し、第１，第２の
位相差信号φＲ，φＰに基づいて基準信号の位相と前記
比較信号の位相がロックしているか否かを検出し、その
検出結果に応じたロック検出信号ＬＤを出力する。
してロック状態を検出することができるロック検出回路
を提供すること。 【解決手段】ロック検出回路は、クロック発生部１とロ
ック検出部２を備える。クロック発生部１は、基準信号
の位相と比較信号の位相に基づく第１，第２の位相差信
号φＲ，φＰが入力される。クロック発生部１は、第
１，第２の位相差信号φＲ，φＰに基づいて、位相差信
号φＲ，φＰに同期した検出クロック信号Ｘ２を生成す
る。ロック検出部２は、第１，第２の位相差信号φＲ，
φＰと検出クロック信号Ｘ２が入力される。ロック検出
部２は、検出クロック信号Ｘ２に同期し、第１，第２の
位相差信号φＲ，φＰに基づいて基準信号の位相と前記
比較信号の位相がロックしているか否かを検出し、その
検出結果に応じたロック検出信号ＬＤを出力する。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ周波数シンセ
サイザに備えられ、該ＰＬＬがロック状態か否かを検出
するロック検出回路に関するものである。
サイザに備えられ、該ＰＬＬがロック状態か否かを検出
するロック検出回路に関するものである。
【０００２】近年、携帯電話等の移動体通信機器のデジ
タル化に伴い、それらの機器に用いられるＰＬＬ周波数
シンセサイザから出力される出力信号の周波数も高くな
ってきている。そのＰＬＬ周波数シンセサイザは、基準
信号と比較信号の位相が揃ったか否かを検出するロック
検出回路を備えている。ロック検出回路の出力するロッ
ク検出信号は、例えば通信機器が相手の機器と通信可能
であるか否かを判定するときに使用される。従って、ロ
ック検出回路の動作は通信機器の動作に影響を及ぼすこ
とから、ロック検出を確実に行うことが要求されてい
る。
タル化に伴い、それらの機器に用いられるＰＬＬ周波数
シンセサイザから出力される出力信号の周波数も高くな
ってきている。そのＰＬＬ周波数シンセサイザは、基準
信号と比較信号の位相が揃ったか否かを検出するロック
検出回路を備えている。ロック検出回路の出力するロッ
ク検出信号は、例えば通信機器が相手の機器と通信可能
であるか否かを判定するときに使用される。従って、ロ
ック検出回路の動作は通信機器の動作に影響を及ぼすこ
とから、ロック検出を確実に行うことが要求されてい
る。
【０００３】
【従来の技術】図７は、従来のＰＬＬ周波数シンセサイ
ザ（以下、ＰＬＬ回路という）１０を示す。ＰＬＬ回路
１０は、基準分周カウンタ１１、比較分周カウンタ１
２、位相比較器１３、チャージポンプ１４、ローパスフ
ィルタ（以下、ＬＰＦという）１５、電圧制御発振器
（以下、ＶＣＯという）１６、ロック検出回路１７を備
える。
ザ（以下、ＰＬＬ回路という）１０を示す。ＰＬＬ回路
１０は、基準分周カウンタ１１、比較分周カウンタ１
２、位相比較器１３、チャージポンプ１４、ローパスフ
ィルタ（以下、ＬＰＦという）１５、電圧制御発振器
（以下、ＶＣＯという）１６、ロック検出回路１７を備
える。
【０００４】ＰＬＬ回路１０は、水晶発振器１８の発信
信号ｆｏを基準分周カウンタ１１にて分周した基準信号
ｆｒと、ＶＣＯ１６の出力信号ｆｖを比較分周カウンタ
１２にて分周した比較信号ｆｐの位相差に応じた第１，
第２の位相差信号φＲ，φＰを生成する。ＰＬＬ回路１
０は、両位相差信号φＲ，φＰに基づいて、チャージポ
ンプ１４，ＬＰＦ１５を介してＶＣＯ１６が入力する制
御信号ＶT の電圧値を変更し、ＶＣＯ１６が出力する出
力信号ｆｖの周波数を所望の周波数にロックする。
信号ｆｏを基準分周カウンタ１１にて分周した基準信号
ｆｒと、ＶＣＯ１６の出力信号ｆｖを比較分周カウンタ
１２にて分周した比較信号ｆｐの位相差に応じた第１，
第２の位相差信号φＲ，φＰを生成する。ＰＬＬ回路１
０は、両位相差信号φＲ，φＰに基づいて、チャージポ
ンプ１４，ＬＰＦ１５を介してＶＣＯ１６が入力する制
御信号ＶT の電圧値を変更し、ＶＣＯ１６が出力する出
力信号ｆｖの周波数を所望の周波数にロックする。
【０００５】ロック検出回路１７は、基準信号ｆｒと比
較信号ｆｐの位相差に応じた第１，第２の位相差信号φ
Ｒ，φＰが入力される。また、ロック検出回路１７は、
水晶発振器１８の発信信号ｆｏを所定の分周比にて分周
した基準クロック信号ＣＫが入力される。
較信号ｆｐの位相差に応じた第１，第２の位相差信号φ
Ｒ，φＰが入力される。また、ロック検出回路１７は、
水晶発振器１８の発信信号ｆｏを所定の分周比にて分周
した基準クロック信号ＣＫが入力される。
【０００６】ロック検出回路１７は、基準クロック信号
ＣＫに同期動作し、第１，第２の位相差信号φＲ，φＰ
に基づいて出力信号ｆｖがロック状態か否かを検出し、
その検出結果に応じたレベルのロック検出信号ＬＤを出
力する。
ＣＫに同期動作し、第１，第２の位相差信号φＲ，φＰ
に基づいて出力信号ｆｖがロック状態か否かを検出し、
その検出結果に応じたレベルのロック検出信号ＬＤを出
力する。
【０００７】図８に示すように、位相比較器１３の第
１，第２位相差信号φＲ，φＰは、ロック検出回路１７
のナンド回路２１に入力される。ナンド回路２１は、位
相差信号φＲ，φＰに基づく出力信号Ｓ１を出力する。
１，第２位相差信号φＲ，φＰは、ロック検出回路１７
のナンド回路２１に入力される。ナンド回路２１は、位
相差信号φＲ，φＰに基づく出力信号Ｓ１を出力する。
【０００８】データフリップフロップ回路（以下、ＦＦ
回路という）２２は、クロック端子に基準クロック信号
ＣＫが入力される。ＦＦ回路２２は、基準クロック信号
ＣＫの立ち上がりエッジに同期して、出力端子Ｑから出
力信号Ｓ１に基づく出力信号Ｓ２を出力する。
回路という）２２は、クロック端子に基準クロック信号
ＣＫが入力される。ＦＦ回路２２は、基準クロック信号
ＣＫの立ち上がりエッジに同期して、出力端子Ｑから出
力信号Ｓ１に基づく出力信号Ｓ２を出力する。
【０００９】ナンド回路２３は出力信号Ｓ１，Ｓ２が入
力され、該ナンド回路２３は出力信号Ｓ１，Ｓ２に基づ
く出力信号を出力する。ナンド回路２３の出力信号はイ
ンバータ回路２４にて反転され、その反転信号Ｓ３はＦ
Ｆ回路２５のデータ端子Ｄに出力される。
力され、該ナンド回路２３は出力信号Ｓ１，Ｓ２に基づ
く出力信号を出力する。ナンド回路２３の出力信号はイ
ンバータ回路２４にて反転され、その反転信号Ｓ３はＦ
Ｆ回路２５のデータ端子Ｄに出力される。
【００１０】ＦＦ回路２５は、クロック端子に基準クロ
ック信号ＣＫが入力される。ＦＦ回路２５は、基準クロ
ック信号ＣＫの立ち上がりエッジに同期して、出力端子
Ｑから反転信号Ｓ３に基づく出力信号Ｓ４を出力する。
ック信号ＣＫが入力される。ＦＦ回路２５は、基準クロ
ック信号ＣＫの立ち上がりエッジに同期して、出力端子
Ｑから反転信号Ｓ３に基づく出力信号Ｓ４を出力する。
【００１１】出力信号Ｓ４はインバータ回路３０にて反
転され、その反転信号Ｓ４Ｘは複数段構成（図８におい
て３段構成）よりなる同期型カウンタ初段のＦＦ回路２
７のデータ端子Ｄに出力される。格段のＦＦ回路２７〜
２９はクロック端子にナンド回路２１の出力信号Ｓ１を
インバータ回路２６にて反転した反転信号Ｓ１Ｘが入力
される。
転され、その反転信号Ｓ４Ｘは複数段構成（図８におい
て３段構成）よりなる同期型カウンタ初段のＦＦ回路２
７のデータ端子Ｄに出力される。格段のＦＦ回路２７〜
２９はクロック端子にナンド回路２１の出力信号Ｓ１を
インバータ回路２６にて反転した反転信号Ｓ１Ｘが入力
される。
【００１２】ＦＦ回路２７は、反転信号Ｓ１Ｘの立ち上
がりエッジ、即ち出力信号Ｓ１の立ち下がりエッジに同
期して、出力端子Ｑから反転信号Ｓ４Ｘに基づく出力信
号Ｓ５を出力する。ＦＦ回路２８は、データ端子Ｄに出
力信号Ｓ５が入力される。ＦＦ回路２８は、出力信号Ｓ
１の立ち下がりエッジに同期して、出力端子Ｑから出力
信号Ｓ５に基づく出力信号Ｓ６を出力する。
がりエッジ、即ち出力信号Ｓ１の立ち下がりエッジに同
期して、出力端子Ｑから反転信号Ｓ４Ｘに基づく出力信
号Ｓ５を出力する。ＦＦ回路２８は、データ端子Ｄに出
力信号Ｓ５が入力される。ＦＦ回路２８は、出力信号Ｓ
１の立ち下がりエッジに同期して、出力端子Ｑから出力
信号Ｓ５に基づく出力信号Ｓ６を出力する。
【００１３】ＦＦ回路２９は、データ端子Ｄに出力信号
Ｓ６が入力される。ＦＦ回路２９は、出力信号Ｓ１の立
ち下がりエッジに同期して、出力端子Ｑから出力信号Ｓ
６に基づく出力信号Ｓ７を出力する。ナンド回路３１は
出力信号Ｓ５〜Ｓ７が入力され、該ナンド回路３１は出
力信号Ｓ５〜Ｓ７に基づくロック検出信号ＬＤを出力す
る。
Ｓ６が入力される。ＦＦ回路２９は、出力信号Ｓ１の立
ち下がりエッジに同期して、出力端子Ｑから出力信号Ｓ
６に基づく出力信号Ｓ７を出力する。ナンド回路３１は
出力信号Ｓ５〜Ｓ７が入力され、該ナンド回路３１は出
力信号Ｓ５〜Ｓ７に基づくロック検出信号ＬＤを出力す
る。
【００１４】このように構成されたロック検出回路１７
において、一方又は双方がＬレベルの位相差信号φＲ，
φＰの場合、ナンド回路２１はＨレベルの出力信号Ｓ１
を出力する。位相差信号φＲ，φＰのパルス幅は、基準
信号ｆｒと比較信号ｆｐの位相差に対応している。
において、一方又は双方がＬレベルの位相差信号φＲ，
φＰの場合、ナンド回路２１はＨレベルの出力信号Ｓ１
を出力する。位相差信号φＲ，φＰのパルス幅は、基準
信号ｆｒと比較信号ｆｐの位相差に対応している。
【００１５】従って、ナンド回路２１は、両信号ｆｒ，
ｆｐの位相差に対応した期間Ｈレベルの出力信号Ｓ１を
出力する。出力信号Ｓ１のパルス幅は、両信号ｆｒ，ｆ
ｐの位相差が大きいほど広く、両信号ｆｒ，ｆｐの位相
差が少ないほど狭くなる。
ｆｐの位相差に対応した期間Ｈレベルの出力信号Ｓ１を
出力する。出力信号Ｓ１のパルス幅は、両信号ｆｒ，ｆ
ｐの位相差が大きいほど広く、両信号ｆｒ，ｆｐの位相
差が少ないほど狭くなる。
【００１６】そして、ロック検出回路１７は、出力信号
Ｓ１のパルス幅、即ちナンド回路２１がＨレベルの出力
信号Ｓ１を出力している期間に基準クロック信号ＣＫの
立ち上がりを何回入力するかによってＰＬＬ回路１０が
ロック状態か否かを検出し、その検出結果に応じたレベ
ルのロック検出信号ＬＤを出力する。
Ｓ１のパルス幅、即ちナンド回路２１がＨレベルの出力
信号Ｓ１を出力している期間に基準クロック信号ＣＫの
立ち上がりを何回入力するかによってＰＬＬ回路１０が
ロック状態か否かを検出し、その検出結果に応じたレベ
ルのロック検出信号ＬＤを出力する。
【００１７】従って、ロック検出回路１７は、基準信号
ｆｒと比較信号ｆの周波数よりも高い周波数の基準クロ
ック信号ＣＫを必要とする。そのため、基準分周カウン
タ１１は、基準信号ｆｒの分周比よりも低い分周比によ
り基準クロック信号ＣＫを生成する、又は、入力される
水晶発振信号ｆｏをそのまま基準クロック信号ＣＫとし
て出力するように構成されている。
ｆｒと比較信号ｆの周波数よりも高い周波数の基準クロ
ック信号ＣＫを必要とする。そのため、基準分周カウン
タ１１は、基準信号ｆｒの分周比よりも低い分周比によ
り基準クロック信号ＣＫを生成する、又は、入力される
水晶発振信号ｆｏをそのまま基準クロック信号ＣＫとし
て出力するように構成されている。
【００１８】尚、同期型カウンタは、基準信号ｆｒと比
較信号ｆｐの位相がそのカウンタの段数に対応する回数
以上一致しないとＨレベルのロック検出信号ＬＤを出力
しないようにしている。これにより、ロック検出回路１
７は、両信号ｆｒ，ｆｐの位相が偶然一致したときにＨ
レベルのロック検出信号ＬＤを出力しない。
較信号ｆｐの位相がそのカウンタの段数に対応する回数
以上一致しないとＨレベルのロック検出信号ＬＤを出力
しないようにしている。これにより、ロック検出回路１
７は、両信号ｆｒ，ｆｐの位相が偶然一致したときにＨ
レベルのロック検出信号ＬＤを出力しない。
【００１９】
【発明が解決しようとする課題】ところで、ディジタル
方式の携帯機器は、従来よりも高い周波数の出力信号ｆ
ｖを必要とする。それに伴い、ＰＬＬ回路１０は、高い
周波数の基準信号ｆｒと比較信号ｆｐを生成し、両信号
ｆｒ，ｆｐの周波数は基準クロック信号ＣＫの周波数に
近づく。その結果、ロック検出回路１０は、基準クロッ
ク信号ＣＫと両信号ｆｒ，ｆｐのタイミングが合わなく
なって誤動作を起こす場合がある。
方式の携帯機器は、従来よりも高い周波数の出力信号ｆ
ｖを必要とする。それに伴い、ＰＬＬ回路１０は、高い
周波数の基準信号ｆｒと比較信号ｆｐを生成し、両信号
ｆｒ，ｆｐの周波数は基準クロック信号ＣＫの周波数に
近づく。その結果、ロック検出回路１０は、基準クロッ
ク信号ＣＫと両信号ｆｒ，ｆｐのタイミングが合わなく
なって誤動作を起こす場合がある。
【００２０】例えば、基準クロック信号ＣＫの２つの立
ち上がりエッジの間でロック状態となっても、ロック検
出回路１０はこれを検出することができない。その結
果、ロック検出回路１０はＬレベルのロック検出信号Ｌ
Ｄを出力する。このロック検出信号ＬＤは、チャージポ
ンプ１４やＬＰＦ１５等、その他の外部回路の制御に用
いられるため、ＰＬＬ回路１０全体や外部回路の動作に
影響を及ぼす。それにより携帯機器の動作が不安定にな
るという問題がある。
ち上がりエッジの間でロック状態となっても、ロック検
出回路１０はこれを検出することができない。その結
果、ロック検出回路１０はＬレベルのロック検出信号Ｌ
Ｄを出力する。このロック検出信号ＬＤは、チャージポ
ンプ１４やＬＰＦ１５等、その他の外部回路の制御に用
いられるため、ＰＬＬ回路１０全体や外部回路の動作に
影響を及ぼす。それにより携帯機器の動作が不安定にな
るという問題がある。
【００２１】本発明は上記問題点を解決するためになさ
れたものであって、その目的は基準信号，比較信号の周
波数に関わらずに安定してロック状態を検出することが
できるロック検出回路及びＰＬＬ周波数シンセサイザを
提供することにある。
れたものであって、その目的は基準信号，比較信号の周
波数に関わらずに安定してロック状態を検出することが
できるロック検出回路及びＰＬＬ周波数シンセサイザを
提供することにある。
【００２２】
【課題を解決するための手段】図１は請求項１に記載の
発明の原理説明図である。ロック検出回路は、クロック
発生部１とロック検出部２を備える。クロック発生部１
は、所定周波数の発振信号を基準周波数に分周した基準
信号の位相と電圧制御発振器の周波数信号を設定周波数
に分周した比較信号の位相とを比較した比較結果に基づ
く第１，第２の位相差信号φＲ，φＰが入力される。ク
ロック発生部１は、第１，第２の位相差信号φＲ，φＰ
に基づいて、位相差信号φＲ，φＰに同期した検出クロ
ック信号Ｘ２を生成する。ロック検出部２は、第１，第
２の位相差信号φＲ，φＰと検出クロック信号Ｘ２が入
力される。ロック検出部２は、検出クロック信号Ｘ２に
同期し、第１，第２の位相差信号φＲ，φＰに基づいて
基準信号の位相と前記比較信号の位相がロックしている
か否かを検出し、その検出結果に応じたロック検出信号
ＬＤを出力する。
発明の原理説明図である。ロック検出回路は、クロック
発生部１とロック検出部２を備える。クロック発生部１
は、所定周波数の発振信号を基準周波数に分周した基準
信号の位相と電圧制御発振器の周波数信号を設定周波数
に分周した比較信号の位相とを比較した比較結果に基づ
く第１，第２の位相差信号φＲ，φＰが入力される。ク
ロック発生部１は、第１，第２の位相差信号φＲ，φＰ
に基づいて、位相差信号φＲ，φＰに同期した検出クロ
ック信号Ｘ２を生成する。ロック検出部２は、第１，第
２の位相差信号φＲ，φＰと検出クロック信号Ｘ２が入
力される。ロック検出部２は、検出クロック信号Ｘ２に
同期し、第１，第２の位相差信号φＲ，φＰに基づいて
基準信号の位相と前記比較信号の位相がロックしている
か否かを検出し、その検出結果に応じたロック検出信号
ＬＤを出力する。
【００２３】請求項２に記載の発明は、請求項１に記載
のロック検出回路において、前記ロック検出部は、前記
第１，第２の位相差信号が入力され、該第１，第２の位
相差信号に基づいて、前記基準信号と比較信号の位相差
に応じた第３の位相差信号を生成する位相差検出部と、
前記第３の位相差信号と前記検出クロック信号が入力さ
れ、前記検出クロック信号に同期して前記第３の位相差
信号に基づいて前記基準信号の位相と前記比較信号の位
相の状態に応じた状態信号を生成する状態検出部とを備
え、前記状態検出部にて生成した状態信号をロック検出
信号として出力する。
のロック検出回路において、前記ロック検出部は、前記
第１，第２の位相差信号が入力され、該第１，第２の位
相差信号に基づいて、前記基準信号と比較信号の位相差
に応じた第３の位相差信号を生成する位相差検出部と、
前記第３の位相差信号と前記検出クロック信号が入力さ
れ、前記検出クロック信号に同期して前記第３の位相差
信号に基づいて前記基準信号の位相と前記比較信号の位
相の状態に応じた状態信号を生成する状態検出部とを備
え、前記状態検出部にて生成した状態信号をロック検出
信号として出力する。
【００２４】請求項３に記載の発明は、請求項２に記載
のロック検出回路において、前記状態検出部は、第３の
位相差信号が入力され、該第３の位相差信号を予め設定
された時間だけ遅延させた遅延信号を生成する遅延回路
を備え、前記状態検出部は、前記検出クロック信号に同
期して前記遅延信号に基づいて前記基準信号の位相と前
記比較信号の位相の状態に応じた状態信号を生成するよ
うにした。
のロック検出回路において、前記状態検出部は、第３の
位相差信号が入力され、該第３の位相差信号を予め設定
された時間だけ遅延させた遅延信号を生成する遅延回路
を備え、前記状態検出部は、前記検出クロック信号に同
期して前記遅延信号に基づいて前記基準信号の位相と前
記比較信号の位相の状態に応じた状態信号を生成するよ
うにした。
【００２５】請求項４に記載の発明は、請求項２に記載
のロック検出回路において、前記状態検出部は、第３の
位相差信号が入力され、該第３の位相差信号を予め互い
に異なるように設定された時間だけ遅延させた遅延信号
を生成する複数の遅延回路を備え、前記状態検出部は、
前記検出クロック信号に同期して前記複数の遅延信号の
うちの１つに基づいて前記基準信号の位相と前記比較信
号の位相の状態に応じた状態信号を生成するようにし
た。
のロック検出回路において、前記状態検出部は、第３の
位相差信号が入力され、該第３の位相差信号を予め互い
に異なるように設定された時間だけ遅延させた遅延信号
を生成する複数の遅延回路を備え、前記状態検出部は、
前記検出クロック信号に同期して前記複数の遅延信号の
うちの１つに基づいて前記基準信号の位相と前記比較信
号の位相の状態に応じた状態信号を生成するようにし
た。
【００２６】請求項５に記載の発明は、請求項２乃至４
のうちの何れか１項に記載のロック検出回路において、
前記状態信号が入力され、前記状態信号をカウントし、
そのカウント値が所定値となったときにロック検出信号
を出力するロックカウンタを備えた。
のうちの何れか１項に記載のロック検出回路において、
前記状態信号が入力され、前記状態信号をカウントし、
そのカウント値が所定値となったときにロック検出信号
を出力するロックカウンタを備えた。
【００２７】請求項６に記載の発明は、請求項５に記載
のロック検出回路において、前記ロックカウンタは前記
比較クロック信号が入力され、該比較クロック信号に同
期して前記状態信号をカウントし、そのカウント値が所
定値となったときにロック検出信号を出力するようにし
た。
のロック検出回路において、前記ロックカウンタは前記
比較クロック信号が入力され、該比較クロック信号に同
期して前記状態信号をカウントし、そのカウント値が所
定値となったときにロック検出信号を出力するようにし
た。
【００２８】請求項７に記載の発明は、入力される制御
電圧信号の電圧値に応じた周波数信号を出力する電圧制
御発振器と、所定周波数の発信信号を基準周波数に分周
した基準信号を出力する基準分周器と、前記電圧制御発
振器の周波数信号を分周した比較信号を出力する比較分
周器と、前記基準信号の位相と前記比較信号の位相を比
較し、その比較結果に基づいて前記基準信号と比較信号
に対応した第１，第２の位相差信号を出力する位相比較
器と、前記第１，第２の位相差信号に基づいた信号を出
力するチャージポンプと、前記チャージポンプの出力信
号に基づく制御電圧信号を前記電圧制御発振器に出力す
るローパスフィルタと、前記第１，第２の位相差信号が
入力され、該第１，第２の位相差信号に基づいて、前記
比較信号の位相が前記基準信号の位相にロックしたこと
を検出する請求項１乃至６のうちの何れか１項に記載の
ロック検出回路とを備えた。
電圧信号の電圧値に応じた周波数信号を出力する電圧制
御発振器と、所定周波数の発信信号を基準周波数に分周
した基準信号を出力する基準分周器と、前記電圧制御発
振器の周波数信号を分周した比較信号を出力する比較分
周器と、前記基準信号の位相と前記比較信号の位相を比
較し、その比較結果に基づいて前記基準信号と比較信号
に対応した第１，第２の位相差信号を出力する位相比較
器と、前記第１，第２の位相差信号に基づいた信号を出
力するチャージポンプと、前記チャージポンプの出力信
号に基づく制御電圧信号を前記電圧制御発振器に出力す
るローパスフィルタと、前記第１，第２の位相差信号が
入力され、該第１，第２の位相差信号に基づいて、前記
比較信号の位相が前記基準信号の位相にロックしたこと
を検出する請求項１乃至６のうちの何れか１項に記載の
ロック検出回路とを備えた。
【００２９】（作用）従って、請求項１に記載の発明に
よれば、ロック検出部２は、クロック発生部１にて生成
された検出クロック信号Ｘ２に同期して、第１，第２の
位相差信号に基づいて基準信号の位相と比較信号の位相
がロックしているか否かを検出する。そして、検出クロ
ック信号Ｘ２は第１，第２の位相差信号φＲ，φＰに同
期しているため、基準信号，比較信号の周波数に関係な
く安定してロックが検出される。
よれば、ロック検出部２は、クロック発生部１にて生成
された検出クロック信号Ｘ２に同期して、第１，第２の
位相差信号に基づいて基準信号の位相と比較信号の位相
がロックしているか否かを検出する。そして、検出クロ
ック信号Ｘ２は第１，第２の位相差信号φＲ，φＰに同
期しているため、基準信号，比較信号の周波数に関係な
く安定してロックが検出される。
【００３０】請求項２に記載の発明によれば、ロック検
出部は、位相差検出部と状態検出部を備える。位相差検
出部には第１，第２の位相差信号が入力され、その第
１，第２の位相差信号に基づいて、基準信号と比較信号
の位相差に応じた第３の位相差信号が生成される。状態
検出部には第３の位相差信号と検出クロック信号が入力
され、検出クロック信号に同期して第３の位相差信号に
基づいて基準信号の位相と比較信号の位相の状態に応じ
た状態信号が基準信号，比較信号の周波数に関係なく生
成される。その状態信号がロック検出信号として出力さ
れる。
出部は、位相差検出部と状態検出部を備える。位相差検
出部には第１，第２の位相差信号が入力され、その第
１，第２の位相差信号に基づいて、基準信号と比較信号
の位相差に応じた第３の位相差信号が生成される。状態
検出部には第３の位相差信号と検出クロック信号が入力
され、検出クロック信号に同期して第３の位相差信号に
基づいて基準信号の位相と比較信号の位相の状態に応じ
た状態信号が基準信号，比較信号の周波数に関係なく生
成される。その状態信号がロック検出信号として出力さ
れる。
【００３１】請求項３に記載の発明によれば、状態検出
部は遅延回路が備えられ、その遅延回路には第３の位相
差信号が入力され、その第３の位相差信号を予め設定さ
れた時間だけ遅延させた遅延信号が生成される。そし
て、検出クロック信号に同期して遅延信号に基づいて、
遅延時間と基準信号の位相と比較信号の位相の時間差に
に応じた状態信号が生成される。
部は遅延回路が備えられ、その遅延回路には第３の位相
差信号が入力され、その第３の位相差信号を予め設定さ
れた時間だけ遅延させた遅延信号が生成される。そし
て、検出クロック信号に同期して遅延信号に基づいて、
遅延時間と基準信号の位相と比較信号の位相の時間差に
に応じた状態信号が生成される。
【００３２】請求項４に記載の発明によれば、状態検出
部は複数の遅延回路が備えられ、各遅延回路には第３の
位相差信号が入力され、その第３の位相差信号を予め互
いに異なるように設定された時間だけ遅延させた複数の
遅延信号が生成される。そして、検出クロック信号に同
期して複数の遅延信号のうちの１つに基づいて、選択さ
れた遅延時間と基準信号の位相と比較信号の位相の時間
差の応じた状態信号が生成される。そのため、ロック検
出のための遅延時間を任意に変更することができる。
部は複数の遅延回路が備えられ、各遅延回路には第３の
位相差信号が入力され、その第３の位相差信号を予め互
いに異なるように設定された時間だけ遅延させた複数の
遅延信号が生成される。そして、検出クロック信号に同
期して複数の遅延信号のうちの１つに基づいて、選択さ
れた遅延時間と基準信号の位相と比較信号の位相の時間
差の応じた状態信号が生成される。そのため、ロック検
出のための遅延時間を任意に変更することができる。
【００３３】請求項５に記載の発明によれば、ロックカ
ウンタには状態信号が入力され、その状態信号がカウン
トされて所定値となったときにロック検出信号が出力さ
れるため、偶発的な信号出力が抑えられる。
ウンタには状態信号が入力され、その状態信号がカウン
トされて所定値となったときにロック検出信号が出力さ
れるため、偶発的な信号出力が抑えられる。
【００３４】請求項６に記載の発明によれば、ロックカ
ウンタは比較クロック信号に同期して状態信号をカウン
トし、そのカウント値が所定値となった時にロック検出
信号が出力されるため、基準信号，比較信号の周波数に
関わりなくロック検出信号が出力されると共に、偶発的
な出力信号が抑えられる。
ウンタは比較クロック信号に同期して状態信号をカウン
トし、そのカウント値が所定値となった時にロック検出
信号が出力されるため、基準信号，比較信号の周波数に
関わりなくロック検出信号が出力されると共に、偶発的
な出力信号が抑えられる。
【００３５】請求項７に記載の発明によれば、ロック検
出回路は、第１，第２の位相差信号に同期するように生
成された検出クロック信号に同期して、第１，第２の位
相差信号に基づいて基準信号の位相と比較信号の位相が
ロックしているか否かを検出する。そして、検出クロッ
ク信号は第１，第２の位相差信号に同期しているため、
ＰＬＬ周波数シンセサイザの基準信号，比較信号の周波
数に関係なく安定してロックが検出される。
出回路は、第１，第２の位相差信号に同期するように生
成された検出クロック信号に同期して、第１，第２の位
相差信号に基づいて基準信号の位相と比較信号の位相が
ロックしているか否かを検出する。そして、検出クロッ
ク信号は第１，第２の位相差信号に同期しているため、
ＰＬＬ周波数シンセサイザの基準信号，比較信号の周波
数に関係なく安定してロックが検出される。
【００３６】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図２〜図５に従って説明する。尚、説明の便宜
上、従来と同様の構成については同一の符号を付してそ
の説明を一部省略する。
の形態を図２〜図５に従って説明する。尚、説明の便宜
上、従来と同様の構成については同一の符号を付してそ
の説明を一部省略する。
【００３７】図２は、ＰＬＬ周波数シンセサイザ（以
下、ＰＬＬ回路という）４０を示す。ＰＬＬ回路４０
は、基準分周カウンタ１１、比較分周カウンタ１２、位
相比較器１３、チャージポンプ１４、ローパスフィルタ
（以下、ＬＰＦという）１５、電圧制御発振器（以下、
ＶＣＯという）１６、ロック検出回路４１を備える。
下、ＰＬＬ回路という）４０を示す。ＰＬＬ回路４０
は、基準分周カウンタ１１、比較分周カウンタ１２、位
相比較器１３、チャージポンプ１４、ローパスフィルタ
（以下、ＬＰＦという）１５、電圧制御発振器（以下、
ＶＣＯという）１６、ロック検出回路４１を備える。
【００３８】基準分周カウンタ１１は、水晶振動器１８
の発振に基づく固有周波数の水晶発振信号ｆｏを分周し
た基準信号ｆｒを位相比較器１３に出力する。比較分周
カウンタ１２はＶＣＯ１６の出力信号ｆｖを分周した比
較信号ｆｐを位相比較器１３に出力する。
の発振に基づく固有周波数の水晶発振信号ｆｏを分周し
た基準信号ｆｒを位相比較器１３に出力する。比較分周
カウンタ１２はＶＣＯ１６の出力信号ｆｖを分周した比
較信号ｆｐを位相比較器１３に出力する。
【００３９】位相比較器１３は基準信号ｆｒと比較信号
ｆｐとの位相を比較し、その比較結果に基づいて第１の
位相差信号φＲ及び第２の位相差信号φＰをチャージポ
ンプ１４に出力する。チャージポンプ１４は第１及び第
２の位相差信号φＲ，φＰに基づいた電圧信号ＤｏをＬ
ＰＦ１５に出力する。
ｆｐとの位相を比較し、その比較結果に基づいて第１の
位相差信号φＲ及び第２の位相差信号φＰをチャージポ
ンプ１４に出力する。チャージポンプ１４は第１及び第
２の位相差信号φＲ，φＰに基づいた電圧信号ＤｏをＬ
ＰＦ１５に出力する。
【００４０】ＬＰＦ１５はチャージポンプ１４の電圧信
号Ｄｏを平滑することにより高周波成分を除去した制御
信号ＶT をＶＣＯ１６に出力する。ＶＣＯ１６は制御信
号ＶT の電圧値に応じた周波数の出力信号ｆｖを外部回
路に出力する。この出力信号ｆｖは比較分周カウンタ１
２に帰還される。
号Ｄｏを平滑することにより高周波成分を除去した制御
信号ＶT をＶＣＯ１６に出力する。ＶＣＯ１６は制御信
号ＶT の電圧値に応じた周波数の出力信号ｆｖを外部回
路に出力する。この出力信号ｆｖは比較分周カウンタ１
２に帰還される。
【００４１】出力信号ｆｖの周波数が所望の周波数より
低くなったとき、比較信号ｆｐの周波数が基準信号ｆｒ
の周波数より低くなり、両信号ｆｒ，ｆｐの位相に差が
生じる。位相比較器１３は、両信号ｆｒ，ｆｐの位相差
に応じたパルス幅の第１，第２の位相差信号φＲ，φＰ
を出力する。
低くなったとき、比較信号ｆｐの周波数が基準信号ｆｒ
の周波数より低くなり、両信号ｆｒ，ｆｐの位相に差が
生じる。位相比較器１３は、両信号ｆｒ，ｆｐの位相差
に応じたパルス幅の第１，第２の位相差信号φＲ，φＰ
を出力する。
【００４２】チャージポンプ１４は位相差信号φＲ，φ
Ｐのパルス幅に応じた電圧信号ＤｏをＬＰＦ１５に出力
し、ＬＰＦ１５は、電圧信号Ｄｏに基づいて制御信号Ｖ
T の電圧値を変更、例えば高い電圧値の制御信号ＶT を
出力する。ＶＣＯ１６は、制御信号ＶT に基づいて高い
周波数の出力信号ｆｖを出力する。
Ｐのパルス幅に応じた電圧信号ＤｏをＬＰＦ１５に出力
し、ＬＰＦ１５は、電圧信号Ｄｏに基づいて制御信号Ｖ
T の電圧値を変更、例えば高い電圧値の制御信号ＶT を
出力する。ＶＣＯ１６は、制御信号ＶT に基づいて高い
周波数の出力信号ｆｖを出力する。
【００４３】逆に、出力信号ｆｖの周波数が所望の周波
数より高くなったとき、比較信号ｆｐの周波数が基準信
号ｆｒの周波数より高くなり、両信号ｆｒ，ｆｐの位相
に差が生じる。位相比較器１３は、両信号ｆｒ，ｆｐの
位相差に応じたパルス幅の第１，第２の位相差信号φ
Ｒ，φＰを出力する。
数より高くなったとき、比較信号ｆｐの周波数が基準信
号ｆｒの周波数より高くなり、両信号ｆｒ，ｆｐの位相
に差が生じる。位相比較器１３は、両信号ｆｒ，ｆｐの
位相差に応じたパルス幅の第１，第２の位相差信号φ
Ｒ，φＰを出力する。
【００４４】チャージポンプ１４は位相差信号φＲ，φ
Ｐのパルス幅に応じた電圧信号ＤｏをＬＰＦ１５に出力
し、ＬＰＦ１５は、電圧信号Ｄｏに基づいて低い電圧値
の制御信号ＶT を出力する。ＶＣＯ１６は、制御信号Ｖ
T に基づいて低い周波数の出力信号ｆｖを出力する。
Ｐのパルス幅に応じた電圧信号ＤｏをＬＰＦ１５に出力
し、ＬＰＦ１５は、電圧信号Ｄｏに基づいて低い電圧値
の制御信号ＶT を出力する。ＶＣＯ１６は、制御信号Ｖ
T に基づいて低い周波数の出力信号ｆｖを出力する。
【００４５】ＰＬＬ回路４０は、上記の動作を繰り返し
実行し、ＶＣＯ１６から出力する出力信号ｆｖの周波数
を所望の周波数にロックする。ロック検出回路４１は、
位相比較器１３から第１，第２の位相差信号φＲ，φＰ
が入力される。ロック検出回路４１は、第１，第２の位
相差信号φＲ，φＰのみに基づいて、出力信号ｆｖがロ
ック状態か否かを検出し、その検出結果に応じたレベル
のロック検出信号ＬＤを出力する。
実行し、ＶＣＯ１６から出力する出力信号ｆｖの周波数
を所望の周波数にロックする。ロック検出回路４１は、
位相比較器１３から第１，第２の位相差信号φＲ，φＰ
が入力される。ロック検出回路４１は、第１，第２の位
相差信号φＲ，φＰのみに基づいて、出力信号ｆｖがロ
ック状態か否かを検出し、その検出結果に応じたレベル
のロック検出信号ＬＤを出力する。
【００４６】即ち、ロック検出回路４１は、従来のロッ
ク検出回路１７のように基準分周カウンタ１１の出力す
る基準クロック信号ＣＫを入力しない。そして、ロック
検出回路４１は、第１，第２の位相差信号φＲ，φＰだ
けに基づいてＰＬＬ回路４０がロック状態か否かを検出
するように構成されている。
ク検出回路１７のように基準分周カウンタ１１の出力す
る基準クロック信号ＣＫを入力しない。そして、ロック
検出回路４１は、第１，第２の位相差信号φＲ，φＰだ
けに基づいてＰＬＬ回路４０がロック状態か否かを検出
するように構成されている。
【００４７】従って、本実施形態のロック検出回路４１
は、基準信号ｆｒ，比較信号ｆｐの周波数に関わらずに
ロック状態又は非ロック状態を検出し、その検出した状
態に応じたロック検出信号ＬＤを出力する。即ち、本実
施形態のロック検出回路４１は、基準信号ｆｒ等の周波
数の高低による影響を受けない。そのため、本実施形態
のＰＬＬ回路４０は、従来のＰＬＬ回路１０に比べて高
い周波数の出力信号ｆｖに対応することができる。
は、基準信号ｆｒ，比較信号ｆｐの周波数に関わらずに
ロック状態又は非ロック状態を検出し、その検出した状
態に応じたロック検出信号ＬＤを出力する。即ち、本実
施形態のロック検出回路４１は、基準信号ｆｒ等の周波
数の高低による影響を受けない。そのため、本実施形態
のＰＬＬ回路４０は、従来のＰＬＬ回路１０に比べて高
い周波数の出力信号ｆｖに対応することができる。
【００４８】次に、ロック検出回路４１の構成を説明す
る。ロック検出回路４１は、位相差検出部４２、クロッ
ク発生部４３、状態検出部４４、ロックカウンタ４５を
備える。
る。ロック検出回路４１は、位相差検出部４２、クロッ
ク発生部４３、状態検出部４４、ロックカウンタ４５を
備える。
【００４９】位相差検出部４２は、第１，第２の位相差
信号φＲ，φＰが入力される。位相差検出部４２は、第
１，第２の位相差信号φＲ，φＰに基づいて、両位相差
信号φＲ，φＰのパルス幅に応じた第３の位相差信号Ｘ
１を生成する。位相差検出部４２は、第３の位相差信号
Ｘ１を状態検出部４４に出力する。
信号φＲ，φＰが入力される。位相差検出部４２は、第
１，第２の位相差信号φＲ，φＰに基づいて、両位相差
信号φＲ，φＰのパルス幅に応じた第３の位相差信号Ｘ
１を生成する。位相差検出部４２は、第３の位相差信号
Ｘ１を状態検出部４４に出力する。
【００５０】位相比較器１３は、基準信号ｆｒと比較信
号ｆｐの位相差に応じたパルス幅の第１，第２の位相差
信号φＲ，φＰを出力する。また、位相比較器１３は、
位相の早い信号に対応してパルス幅の広い位相差信号を
出力する。
号ｆｐの位相差に応じたパルス幅の第１，第２の位相差
信号φＲ，φＰを出力する。また、位相比較器１３は、
位相の早い信号に対応してパルス幅の広い位相差信号を
出力する。
【００５１】例えば、基準信号ｆｒが比較信号ｆｐより
位相が早い場合、位相比較器１３は、第２の位相差信号
φＰよりも幅の広い第１の位相差信号φＲを出力する。
従って、第１，第２の位相差信号φＲ，φＰは、基準信
号ｆｒと比較信号ｆｐの位相差を示す情報と、位相が早
い信号を示す情報を含む。
位相が早い場合、位相比較器１３は、第２の位相差信号
φＰよりも幅の広い第１の位相差信号φＲを出力する。
従って、第１，第２の位相差信号φＲ，φＰは、基準信
号ｆｒと比較信号ｆｐの位相差を示す情報と、位相が早
い信号を示す情報を含む。
【００５２】位相差検出部４２は、両位相差信号φＲ，
φＰに基づいて、基準信号ｆｒと比較信号ｆｐの位相差
に応じた第３の位相差信号Ｘ１を生成する。この第３の
位相差信号Ｘ１は、基準信号ｆｒの位相と、比較信号ｆ
ｐの位相の何れが早くても同じ波形となる。従って、第
３の位相差信号Ｘ１は、基準信号ｆｒと比較信号の位相
差を示す情報のみを含む。
φＰに基づいて、基準信号ｆｒと比較信号ｆｐの位相差
に応じた第３の位相差信号Ｘ１を生成する。この第３の
位相差信号Ｘ１は、基準信号ｆｒの位相と、比較信号ｆ
ｐの位相の何れが早くても同じ波形となる。従って、第
３の位相差信号Ｘ１は、基準信号ｆｒと比較信号の位相
差を示す情報のみを含む。
【００５３】クロック発生部４３は、第１，第２の位相
差信号φＲ，φＰが入力される。クロック発生部４３
は、第１，第２の位相差信号φＲ，φＰに基づいて、位
相差信号φＲ，φＰに同期した検出クロック信号Ｘ２を
生成する。クロック発生部４３は、検出クロック信号Ｘ
２を状態検出部４４，ロックカウンタ４５に出力する。
差信号φＲ，φＰが入力される。クロック発生部４３
は、第１，第２の位相差信号φＲ，φＰに基づいて、位
相差信号φＲ，φＰに同期した検出クロック信号Ｘ２を
生成する。クロック発生部４３は、検出クロック信号Ｘ
２を状態検出部４４，ロックカウンタ４５に出力する。
【００５４】位相検出部４３とクロック発生回路４３
は、第１，第２の位相差信号φＲ，φＰに基づいて、そ
れぞれ第３の位相差信号Ｘ１，検出クロック信号Ｘ２を
生成する。検出クロック信号Ｘ２は、第３の位相差信号
Ｘ１と同期している。
は、第１，第２の位相差信号φＲ，φＰに基づいて、そ
れぞれ第３の位相差信号Ｘ１，検出クロック信号Ｘ２を
生成する。検出クロック信号Ｘ２は、第３の位相差信号
Ｘ１と同期している。
【００５５】状態検出部４４は、第３の位相差信号Ｘ１
と検出クロック信号Ｘ２が入力される。状態検出部４４
は、検出クロック信号Ｘ２に同期動作する。状態検出部
４４は、第３の位相差信号Ｘ１に基づいて、状態信号Ｘ
３を生成する。状態検出部４４は、状態信号Ｘ３をロッ
クカウンタ４５に出力する。
と検出クロック信号Ｘ２が入力される。状態検出部４４
は、検出クロック信号Ｘ２に同期動作する。状態検出部
４４は、第３の位相差信号Ｘ１に基づいて、状態信号Ｘ
３を生成する。状態検出部４４は、状態信号Ｘ３をロッ
クカウンタ４５に出力する。
【００５６】第３の位相差信号Ｘ１と検出クロック信号
Ｘ２は、それぞれ第１，第２の位相差信号φＲ，φＰに
基づいて生成される。その第１，第２の位相差信号φ
Ｒ，φＰは、基準信号ｆｒと比較信号ｆｐの位相差に対
応している。従って、状態信号Ｘ３は、基準信号ｆｒと
比較信号ｆｐの位相差、即ち、ＰＬＬ回路４０の状態
（ロック状態又は非ロック状態）に対応している。尚、
基準信号ｆｒと比較信号ｆｐの位相差の値が所定の範囲
に入っている場合をロック状態とし、位相差が所定の範
囲に入っていない場合を非ロック状態としている。
Ｘ２は、それぞれ第１，第２の位相差信号φＲ，φＰに
基づいて生成される。その第１，第２の位相差信号φ
Ｒ，φＰは、基準信号ｆｒと比較信号ｆｐの位相差に対
応している。従って、状態信号Ｘ３は、基準信号ｆｒと
比較信号ｆｐの位相差、即ち、ＰＬＬ回路４０の状態
（ロック状態又は非ロック状態）に対応している。尚、
基準信号ｆｒと比較信号ｆｐの位相差の値が所定の範囲
に入っている場合をロック状態とし、位相差が所定の範
囲に入っていない場合を非ロック状態としている。
【００５７】ロックカウンタ４５は、検出クロック信号
Ｘ２と状態信号Ｘ３が入力される。ロックカウンタ４５
は、検出クロック信号Ｘ２に基づいて、ロック状態に対
応する状態信号Ｘ３をカウントする。ロックカウンタ４
５は、カウント値に基づいて、ロック状態に対応する状
態信号Ｘ３が連続して所定回数入力されると、Ｈレベル
のロック状態検出信号ＬＤを出力する。このロックカウ
ンタ４５により、基準信号ｆｒと比較信号ｆｐの位相が
偶然に一致した場合に誤ってロック状態に対応するロッ
ク検出信号ＬＤを出力するのを防止する。
Ｘ２と状態信号Ｘ３が入力される。ロックカウンタ４５
は、検出クロック信号Ｘ２に基づいて、ロック状態に対
応する状態信号Ｘ３をカウントする。ロックカウンタ４
５は、カウント値に基づいて、ロック状態に対応する状
態信号Ｘ３が連続して所定回数入力されると、Ｈレベル
のロック状態検出信号ＬＤを出力する。このロックカウ
ンタ４５により、基準信号ｆｒと比較信号ｆｐの位相が
偶然に一致した場合に誤ってロック状態に対応するロッ
ク検出信号ＬＤを出力するのを防止する。
【００５８】図３は、ロック検出回路４１の具体的構成
を示す。位相差検出部４２は、ナンド回路５１にて構成
される。ナンド回路５１は、位相比較器１３の第１，第
２の位相差信号φＲ，φＰが入力される。図４に示すよ
うに、ナンド回路５１は、第１，第２の位相差信号φ
Ｒ，φＰのうちの少なくとも一方がＬレベルの場合にＨ
レベルの第３の位相差信号Ｘ１を出力する。
を示す。位相差検出部４２は、ナンド回路５１にて構成
される。ナンド回路５１は、位相比較器１３の第１，第
２の位相差信号φＲ，φＰが入力される。図４に示すよ
うに、ナンド回路５１は、第１，第２の位相差信号φ
Ｒ，φＰのうちの少なくとも一方がＬレベルの場合にＨ
レベルの第３の位相差信号Ｘ１を出力する。
【００５９】クロック発生部４３は、ノア回路５２にて
構成される。ノア回路５２は、位相比較器１３の第１，
第２の位相差信号φＲ，φＰが入力される。ノア回路５
２は、共にＬレベルの第１，第２の位相差信号φＲ，φ
Ｐに対応してＨレベルの検出クロック信号Ｘ２を出力す
る。
構成される。ノア回路５２は、位相比較器１３の第１，
第２の位相差信号φＲ，φＰが入力される。ノア回路５
２は、共にＬレベルの第１，第２の位相差信号φＲ，φ
Ｐに対応してＨレベルの検出クロック信号Ｘ２を出力す
る。
【００６０】第１，第２の位相差信号φＲ，φＰのパル
ス幅は、基準信号ｆｒと比較信号ｆｐの位相差に対応し
ている。詳しくは、第１，第２の位相差信号φＲ，φＰ
の何れか一方がＬレベルである期間が、基準信号ｆｒと
比較信号ｆｐの位相差に対応している。
ス幅は、基準信号ｆｒと比較信号ｆｐの位相差に対応し
ている。詳しくは、第１，第２の位相差信号φＲ，φＰ
の何れか一方がＬレベルである期間が、基準信号ｆｒと
比較信号ｆｐの位相差に対応している。
【００６１】そして、位相差検出部４２は、第１，第２
の位相差信号φＲ，φＰのうちの、一方がＬレベルの位
相差信号φＲ，φＰに応答してＨレベルの第３の位相差
信号Ｘ１を出力する。また、クロック発生部４３は、共
にＬレベルの第１，第２の位相差信号φＲ，φＰに応答
してＨレベルの検出クロック信号Ｘ２を出力する。
の位相差信号φＲ，φＰのうちの、一方がＬレベルの位
相差信号φＲ，φＰに応答してＨレベルの第３の位相差
信号Ｘ１を出力する。また、クロック発生部４３は、共
にＬレベルの第１，第２の位相差信号φＲ，φＰに応答
してＨレベルの検出クロック信号Ｘ２を出力する。
【００６２】従って、基準信号ｆｒと比較信号ｆｐの位
相がずれている場合、第３の位相差信号Ｘ１が検出クロ
ック信号Ｘ２よりも早く出力される。また、図４に示す
ように、第３の位相差信号Ｘ１が出力される時間と検出
クロック信号Ｘ２が出力される時間の差（時間差）Δｔ
は、基準信号ｆｒと比較信号ｆｐの位相差を示してい
る。即ち、クロック発生部４３は、第３の位相差信号Ｘ
１から基準信号ｆｒと比較信号ｆｐの位相差を示す時間
差Δｔだけ遅れた検出クロック信号Ｘ２を出力する。
相がずれている場合、第３の位相差信号Ｘ１が検出クロ
ック信号Ｘ２よりも早く出力される。また、図４に示す
ように、第３の位相差信号Ｘ１が出力される時間と検出
クロック信号Ｘ２が出力される時間の差（時間差）Δｔ
は、基準信号ｆｒと比較信号ｆｐの位相差を示してい
る。即ち、クロック発生部４３は、第３の位相差信号Ｘ
１から基準信号ｆｒと比較信号ｆｐの位相差を示す時間
差Δｔだけ遅れた検出クロック信号Ｘ２を出力する。
【００６３】状態検出部４４は、遅延回路５３、データ
フリップフロップ回路（以下、単にＦＦ回路という）５
４を備える。第３の位相差信号Ｘ１は、遅延回路５３に
入力される。遅延回路５３は、直列接続された偶数個
（図３では２個）のインバータ回路５５を備える。遅延
回路５３は、第３の位相差信号Ｘ１をインバータ回路５
５の段数に応じた時間Δτ（図４参照）だけ遅延させ、
遅延信号ＤＸ１としてＦＦ回路５４に出力する。即ち、
遅延回路５３は、第３の位相差信号Ｘ１から遅延時間Δ
τだけ遅れた遅延信号ＤＸ１を出力する。
フリップフロップ回路（以下、単にＦＦ回路という）５
４を備える。第３の位相差信号Ｘ１は、遅延回路５３に
入力される。遅延回路５３は、直列接続された偶数個
（図３では２個）のインバータ回路５５を備える。遅延
回路５３は、第３の位相差信号Ｘ１をインバータ回路５
５の段数に応じた時間Δτ（図４参照）だけ遅延させ、
遅延信号ＤＸ１としてＦＦ回路５４に出力する。即ち、
遅延回路５３は、第３の位相差信号Ｘ１から遅延時間Δ
τだけ遅れた遅延信号ＤＸ１を出力する。
【００６４】ＦＦ回路５４は、データ端子に遅延信号Ｄ
Ｘ１が入力される。ＦＦ回路５４は、クロック端子に検
出クロック信号Ｘ２が入力される。ＦＦ回路５４は、検
出クロック信号Ｘ２の立ち上がりエッジに同期して、出
力端子Ｑから遅延信号ＤＸ１に基づく状態信号Ｘ３を出
力する。
Ｘ１が入力される。ＦＦ回路５４は、クロック端子に検
出クロック信号Ｘ２が入力される。ＦＦ回路５４は、検
出クロック信号Ｘ２の立ち上がりエッジに同期して、出
力端子Ｑから遅延信号ＤＸ１に基づく状態信号Ｘ３を出
力する。
【００６５】検出クロック信号Ｘ２の立ち上がりエッジ
は、第３の位相差信号Ｘ１のそれよりも時間差Δｔだけ
遅れている。一方、遅延信号ＤＸ１の立ち上がりエッジ
は、第３の位相差信号Ｘ１のそれよりも遅延時間Δτだ
け遅れている。
は、第３の位相差信号Ｘ１のそれよりも時間差Δｔだけ
遅れている。一方、遅延信号ＤＸ１の立ち上がりエッジ
は、第３の位相差信号Ｘ１のそれよりも遅延時間Δτだ
け遅れている。
【００６６】従って、遅延時間Δτよりも時間差Δｔが
大きい場合、ＦＦ回路５４は、検出クロック信号Ｘ２の
立ち上がりエッジがＨレベルの遅延信号ＤＸ１よりも早
く入力される。その結果、ＦＦ回路５４は、Ｌレベルの
状態信号Ｘ３を出力する。
大きい場合、ＦＦ回路５４は、検出クロック信号Ｘ２の
立ち上がりエッジがＨレベルの遅延信号ＤＸ１よりも早
く入力される。その結果、ＦＦ回路５４は、Ｌレベルの
状態信号Ｘ３を出力する。
【００６７】一方、遅延時間Δτよりも時間差Δｔが小
さい場合、ＦＦ回路５４は、検出クロック信号Ｘ２の立
ち上がりエッジよりも早くＨレベルの遅延信号ＤＸ１が
入力される。その結果、ＦＦ回路５４は、Ｈレベルの状
態信号Ｘ３を出力する。
さい場合、ＦＦ回路５４は、検出クロック信号Ｘ２の立
ち上がりエッジよりも早くＨレベルの遅延信号ＤＸ１が
入力される。その結果、ＦＦ回路５４は、Ｈレベルの状
態信号Ｘ３を出力する。
【００６８】即ち、状態検出部４４は、基準信号ｆｒと
比較信号ｆｐの位相差を示す時間差Δｔが遅延時間Δτ
よりも大きい場合にＬレベルの状態信号Ｘ３を出力し、
時間差Δｔが遅延時間Δτよりも小さい場合にＨレベル
の状態信号Ｘ３を出力する。そして、Ｈレベルの状態信
号Ｘ３は、基準信号ｆｒと比較信号ｆｐの位相が一致し
ているか位相のズレが少ない状態であり、この時ＰＬＬ
回路４０はロック状態にある。
比較信号ｆｐの位相差を示す時間差Δｔが遅延時間Δτ
よりも大きい場合にＬレベルの状態信号Ｘ３を出力し、
時間差Δｔが遅延時間Δτよりも小さい場合にＨレベル
の状態信号Ｘ３を出力する。そして、Ｈレベルの状態信
号Ｘ３は、基準信号ｆｒと比較信号ｆｐの位相が一致し
ているか位相のズレが少ない状態であり、この時ＰＬＬ
回路４０はロック状態にある。
【００６９】従って、遅延時間Δτを大きくすると、状
態検出部４４は、基準信号ｆｒと比較信号ｆｐの位相差
が大きくてもロック状態を示すＨレベルの検出信号Ｘ３
を出力する。即ち、遅延時間Δτを設定することは、基
準信号ｆｒと比較信号ｆｐの位相差を許容してロック状
態に対応する状態信号Ｘ３を出力する範囲を設定する、
即ち検出精度を設定することに対応する。
態検出部４４は、基準信号ｆｒと比較信号ｆｐの位相差
が大きくてもロック状態を示すＨレベルの検出信号Ｘ３
を出力する。即ち、遅延時間Δτを設定することは、基
準信号ｆｒと比較信号ｆｐの位相差を許容してロック状
態に対応する状態信号Ｘ３を出力する範囲を設定する、
即ち検出精度を設定することに対応する。
【００７０】ロックカウンタ４５は、所定の段数（本実
施形態では３段）の同期型カウンタを含む。ロックカウ
ンタ４５は、段数に応じた数のＦＦ回路６１〜６３、イ
ンバータ回路６４〜６６、ナンド回路６７を備える。
施形態では３段）の同期型カウンタを含む。ロックカウ
ンタ４５は、段数に応じた数のＦＦ回路６１〜６３、イ
ンバータ回路６４〜６６、ナンド回路６７を備える。
【００７１】各ＦＦ回路６１〜６３は、クロック端子に
インバータ回路６４により基準クロック信号Ｘ２が反転
された反転クロック信号Ｘ２ａが入力される。初段のＦ
Ｆ回路６１は、データ端子Ｄにインバータ回路６５によ
り状態信号Ｘ３が反転された反転信号Ｘ３ａが入力され
る。初段のＦＦ回路６１の出力端子Ｑは２段目のＦＦ回
路６２のデータ端子Ｄに接続され、そのＦＦ回路６２の
出力端子Ｑは最終段のＦＦ回路６３のデータ端子Ｄに接
続されている。
インバータ回路６４により基準クロック信号Ｘ２が反転
された反転クロック信号Ｘ２ａが入力される。初段のＦ
Ｆ回路６１は、データ端子Ｄにインバータ回路６５によ
り状態信号Ｘ３が反転された反転信号Ｘ３ａが入力され
る。初段のＦＦ回路６１の出力端子Ｑは２段目のＦＦ回
路６２のデータ端子Ｄに接続され、そのＦＦ回路６２の
出力端子Ｑは最終段のＦＦ回路６３のデータ端子Ｄに接
続されている。
【００７２】各ＦＦ回路６１〜６３は、反転クロック信
号Ｘ２ａの立ち上がりエッジ、即ち検出クロック信号Ｘ
２の立ち下がりエッジに同期して、出力端子Ｑから入力
信号に基づく信号Ｓ１１〜Ｓ１３を出力する。
号Ｘ２ａの立ち上がりエッジ、即ち検出クロック信号Ｘ
２の立ち下がりエッジに同期して、出力端子Ｑから入力
信号に基づく信号Ｓ１１〜Ｓ１３を出力する。
【００７３】ナンド回路６７は、各ＦＦ回路６１〜６３
の出力信号Ｓ１１〜Ｓ１３が入力される。ナンド回路６
７は、Ｈレベルの出力信号Ｓ１１〜Ｓ１３に基づいてＬ
レベルの信号を出力する。インバータ回路６６は、ナン
ド回路６７の出力信号を反転してロック検出信号ＬＤと
して出力する。
の出力信号Ｓ１１〜Ｓ１３が入力される。ナンド回路６
７は、Ｈレベルの出力信号Ｓ１１〜Ｓ１３に基づいてＬ
レベルの信号を出力する。インバータ回路６６は、ナン
ド回路６７の出力信号を反転してロック検出信号ＬＤと
して出力する。
【００７４】次に、上記のように構成されたロック検出
回路の作用を、図４，５のタイムチャートを用いて説明
する。 ［出力信号ｆｖの周波数が所望の周波数より高い場合］
この時、比較信号ｆｐの周波数は基準信号ｆｒの周波数
よりも高い（ｆｒ＜＜ｆｐ）。図３の位相比較器１３
は、比較信号ｆｐの立ち上がりエッジが基準信号ｆｒの
それよりも早く入力される。位相比較器１３は、基準信
号ｆｒ，比較信号ｆｐの立ち上がりエッジに同期して、
Ｌレベルの第１，第２の位相差信号φＲ，φＰを出力す
る。即ち、位相比較器１３は、Ｌレベルの第２の位相差
信号φＰを、第１の位相差信号φＲよりも先に出力す
る。
回路の作用を、図４，５のタイムチャートを用いて説明
する。 ［出力信号ｆｖの周波数が所望の周波数より高い場合］
この時、比較信号ｆｐの周波数は基準信号ｆｒの周波数
よりも高い（ｆｒ＜＜ｆｐ）。図３の位相比較器１３
は、比較信号ｆｐの立ち上がりエッジが基準信号ｆｒの
それよりも早く入力される。位相比較器１３は、基準信
号ｆｒ，比較信号ｆｐの立ち上がりエッジに同期して、
Ｌレベルの第１，第２の位相差信号φＲ，φＰを出力す
る。即ち、位相比較器１３は、Ｌレベルの第２の位相差
信号φＰを、第１の位相差信号φＲよりも先に出力す
る。
【００７５】そして、位相比較器１３は、共にＬレベル
の位相差信号φＲ，φＰを出力した後、所定期間経過後
に同時にＨレベルの位相差信号φＲ，φＰを出力する。
従って、この場合には、第２の位相差信号φＰのパルス
幅は、第１の位相差信号φＲのそれよりも基準信号ｆｒ
と比較信号ｆｐの位相差（周波数差）分だけ長くなる。
の位相差信号φＲ，φＰを出力した後、所定期間経過後
に同時にＨレベルの位相差信号φＲ，φＰを出力する。
従って、この場合には、第２の位相差信号φＰのパルス
幅は、第１の位相差信号φＲのそれよりも基準信号ｆｒ
と比較信号ｆｐの位相差（周波数差）分だけ長くなる。
【００７６】位相差検出部４２は、第１，第２の位相差
信号φＲ，φＰに基づいて、基準信号ｆｒと比較信号ｆ
ｐの位相差に対応する第３の位相差信号Ｘ１を生成す
る。この場合、位相差検出部４２は、Ｌレベルの第２の
位相差信号φＰに応答してＨレベルの第３の位相差信号
Ｘ１を出力する。そして、位相差検出部４２は、Ｈレベ
ルの第１，第２位相差信号φＲ，φＰに応答してＬレベ
ルの第３の位相差信号Ｘ３を出力する。
信号φＲ，φＰに基づいて、基準信号ｆｒと比較信号ｆ
ｐの位相差に対応する第３の位相差信号Ｘ１を生成す
る。この場合、位相差検出部４２は、Ｌレベルの第２の
位相差信号φＰに応答してＨレベルの第３の位相差信号
Ｘ１を出力する。そして、位相差検出部４２は、Ｈレベ
ルの第１，第２位相差信号φＲ，φＰに応答してＬレベ
ルの第３の位相差信号Ｘ３を出力する。
【００７７】クロック発生回路４３は、第１，第２の位
相差信号φＲ，φＰに基づいて、位相差信号φＲ，φＰ
に同期した検出クロック信号Ｘ２を生成する。詳しく
は、クロック発生回路４３は、共にＬレベルの位相差信
号φＲ，φＰを入力している間、Ｈレベルの検出クロッ
ク信号Ｘ２を出力する。この場合、クロック発生回路４
３は、Ｌレベルの第１の位相比較信号φＲに応答して、
該信号φＲに同期したＨレベルの検出クロック信号Ｘ２
を出力する。
相差信号φＲ，φＰに基づいて、位相差信号φＲ，φＰ
に同期した検出クロック信号Ｘ２を生成する。詳しく
は、クロック発生回路４３は、共にＬレベルの位相差信
号φＲ，φＰを入力している間、Ｈレベルの検出クロッ
ク信号Ｘ２を出力する。この場合、クロック発生回路４
３は、Ｌレベルの第１の位相比較信号φＲに応答して、
該信号φＲに同期したＨレベルの検出クロック信号Ｘ２
を出力する。
【００７８】状態検出部４４の遅延回路５３は、第３の
位相差信号Ｘ３を所定の遅延時間Δτだけ遅延させた遅
延信号ＤＸ１を生成し、ＦＦ回路５４に出力する。ＦＦ
回路５４は、検出クロック信号Ｘ２の立ち上がりエッジ
に同期して、遅延信号ＤＸ１に対応するレベルの状態信
号Ｘ３を出力する。
位相差信号Ｘ３を所定の遅延時間Δτだけ遅延させた遅
延信号ＤＸ１を生成し、ＦＦ回路５４に出力する。ＦＦ
回路５４は、検出クロック信号Ｘ２の立ち上がりエッジ
に同期して、遅延信号ＤＸ１に対応するレベルの状態信
号Ｘ３を出力する。
【００７９】第１，第２の位相差信号φＲ，φＰの立ち
上がりエッジが入力される時間の差（絶対値）をΔｔと
する。この時間差Δｔは、基準信号ｆｒと比較信号ｆｐ
の位相差（周波数差）に対応している。また、この時間
差Δｔは、遅延信号ＤＸ１を生成するための第３の位相
差信号Ｘ１の立ち上がりエッジから検出クロック信号Ｘ
２の立ち上がりエッジまでの時間に対応している。
上がりエッジが入力される時間の差（絶対値）をΔｔと
する。この時間差Δｔは、基準信号ｆｒと比較信号ｆｐ
の位相差（周波数差）に対応している。また、この時間
差Δｔは、遅延信号ＤＸ１を生成するための第３の位相
差信号Ｘ１の立ち上がりエッジから検出クロック信号Ｘ
２の立ち上がりエッジまでの時間に対応している。
【００８０】この時間差Δｔと遅延時間Δτが、 Δτ＜＜Δｔ （１） の関係にある場合、図４に示すように、ＦＦ回路５４
は、検出クロック信号Ｘ２の立ち上がりエッジが入力さ
れたとき、Ｈレベルの遅延信号ＤＸ１が入力されてい
る。
は、検出クロック信号Ｘ２の立ち上がりエッジが入力さ
れたとき、Ｈレベルの遅延信号ＤＸ１が入力されてい
る。
【００８１】従って、ＦＦ回路５４は、Ｈレベルの遅延
信号ＤＸ１に対応してＨレベルの状態信号Ｘ３を出力す
る。ロックカウンタ５５は、Ｈレベルの状態信号Ｘ３に
対応してＬレベルのロック検出信号ＬＤを出力する。こ
のＬレベルのロック検出信号ＬＤにより、図２のＰＬＬ
回路４０の非ロック状態が検出される。
信号ＤＸ１に対応してＨレベルの状態信号Ｘ３を出力す
る。ロックカウンタ５５は、Ｈレベルの状態信号Ｘ３に
対応してＬレベルのロック検出信号ＬＤを出力する。こ
のＬレベルのロック検出信号ＬＤにより、図２のＰＬＬ
回路４０の非ロック状態が検出される。
【００８２】出力信号ｆｖの周波数が低下して所望の周
波数に近づく（ｆｒ＜ｆｐ）と、時間差Δｔと遅延時間
Δτとの差が小さくなる。しかし、時間差Δｔと遅延時
間Δτの関係が Δτ＜Δｔ （２） の場合、ＦＦ回路５４は、検出クロック信号Ｘ２の立ち
上がりエッジが入力されたときにＨレベルの遅延信号Ｄ
Ｘ１が入力されている。
波数に近づく（ｆｒ＜ｆｐ）と、時間差Δｔと遅延時間
Δτとの差が小さくなる。しかし、時間差Δｔと遅延時
間Δτの関係が Δτ＜Δｔ （２） の場合、ＦＦ回路５４は、検出クロック信号Ｘ２の立ち
上がりエッジが入力されたときにＨレベルの遅延信号Ｄ
Ｘ１が入力されている。
【００８３】従って、ＦＦ回路５４は、Ｈレベルの遅延
信号ＤＸ１に対応してＨレベルの状態信号Ｘ３を出力す
る。ロックカウンタ５５は、Ｈレベルの状態信号Ｘ３に
対応して各段のＦＦ回路６１〜６３がＬレベルの信号Ｓ
１１〜Ｓ１３を出力するため、Ｌレベルのロック検出信
号ＬＤを出力する。このＬレベルのロック検出信号ＬＤ
により、図２のＰＬＬ回路４０の非ロック状態が検出さ
れる。
信号ＤＸ１に対応してＨレベルの状態信号Ｘ３を出力す
る。ロックカウンタ５５は、Ｈレベルの状態信号Ｘ３に
対応して各段のＦＦ回路６１〜６３がＬレベルの信号Ｓ
１１〜Ｓ１３を出力するため、Ｌレベルのロック検出信
号ＬＤを出力する。このＬレベルのロック検出信号ＬＤ
により、図２のＰＬＬ回路４０の非ロック状態が検出さ
れる。
【００８４】更に出力信号ｆｖの周波数が低下して所望
の周波数と一致する（ｆｒ＝ｆｐ）と、時間差Δｔが０
（ゼロ）となるため、時間差Δｔと遅延時間Δτは、 Δτ＞Δｔ （３） の関係となる。
の周波数と一致する（ｆｒ＝ｆｐ）と、時間差Δｔが０
（ゼロ）となるため、時間差Δｔと遅延時間Δτは、 Δτ＞Δｔ （３） の関係となる。
【００８５】そして、第１，第２の位相差信号φＲ，φ
Ｐの立ち下がりエッジが一致するため、第３の位相差信
号Ｘ３の立ち上がりエッジと検出クロック信号Ｘ２の立
ち上がりエッジが一致する。そして、遅延信号ＤＸ１の
立ち上がりエッジは、第３の位相差信号Ｘ３から遅延時
間Δτだけ遅れるため、ＦＦ回路５４は、検出クロック
信号Ｘ２の立ち上がりエッジが入力されたときにＬレベ
ルの遅延信号ＤＸ１が入力されている。
Ｐの立ち下がりエッジが一致するため、第３の位相差信
号Ｘ３の立ち上がりエッジと検出クロック信号Ｘ２の立
ち上がりエッジが一致する。そして、遅延信号ＤＸ１の
立ち上がりエッジは、第３の位相差信号Ｘ３から遅延時
間Δτだけ遅れるため、ＦＦ回路５４は、検出クロック
信号Ｘ２の立ち上がりエッジが入力されたときにＬレベ
ルの遅延信号ＤＸ１が入力されている。
【００８６】従って、ＦＦ回路５４は、Ｌレベルの遅延
信号ＤＸ１に対応してＬレベルの状態信号Ｘ３を出力す
る。ロックカウンタ５５の初段のＦＦ回路６１は、Ｌレ
ベルの状態信号Ｘ３に対応してＨレベルの信号Ｓ１１を
出力する。次段以降のＦＦ回路６２，６３は、Ｌレベル
の信号Ｓ１２，Ｓ１３を出力する。従って、ロックカウ
ンタ５５は、Ｌレベルのロック検出信号ＬＤを出力す
る。
信号ＤＸ１に対応してＬレベルの状態信号Ｘ３を出力す
る。ロックカウンタ５５の初段のＦＦ回路６１は、Ｌレ
ベルの状態信号Ｘ３に対応してＨレベルの信号Ｓ１１を
出力する。次段以降のＦＦ回路６２，６３は、Ｌレベル
の信号Ｓ１２，Ｓ１３を出力する。従って、ロックカウ
ンタ５５は、Ｌレベルのロック検出信号ＬＤを出力す
る。
【００８７】［非ロック状態からロック状態への移行］
時間差Δｔが遅延時間Δτよりも小さくなると、図３の
ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエ
ッジに同期して、Ｌレベルの遅延信号ＤＸ１に対応して
Ｌレベルの状態信号Ｘ３を出力する。
時間差Δｔが遅延時間Δτよりも小さくなると、図３の
ＦＦ回路５４は、検出クロック信号Ｘ２の立ち上がりエ
ッジに同期して、Ｌレベルの遅延信号ＤＸ１に対応して
Ｌレベルの状態信号Ｘ３を出力する。
【００８８】ロックカウンタ５５のＦＦ回路６１は、デ
ータ端子Ｄにインバータ回路６３により状態信号Ｘ３が
反転されたＨレベルの反転信号Ｘ３ａが入力される。Ｆ
Ｆ回路６１は、反転クロック信号Ｘ２ａの立ち上がりエ
ッジ、即ち検出クロック信号Ｘ２の立ち下がりエッジに
同期して、Ｈレベルの反転信号Ｘ３ａに対応するＨレベ
ルの信号Ｓ１１を出力する。
ータ端子Ｄにインバータ回路６３により状態信号Ｘ３が
反転されたＨレベルの反転信号Ｘ３ａが入力される。Ｆ
Ｆ回路６１は、反転クロック信号Ｘ２ａの立ち上がりエ
ッジ、即ち検出クロック信号Ｘ２の立ち下がりエッジに
同期して、Ｈレベルの反転信号Ｘ３ａに対応するＨレベ
ルの信号Ｓ１１を出力する。
【００８９】ＦＦ回路６２は、データ端子ＤにＦＦ回路
６１の出力信号Ｓ１１が入力される。ＦＦ回路６２は、
上記ＦＦ回路６１と同様に、検出クロック信号Ｘ２の立
ち下がりエッジに同期してＨレベルの出力信号Ｓ１１に
対応するＨレベルの信号Ｓ１２を出力する。
６１の出力信号Ｓ１１が入力される。ＦＦ回路６２は、
上記ＦＦ回路６１と同様に、検出クロック信号Ｘ２の立
ち下がりエッジに同期してＨレベルの出力信号Ｓ１１に
対応するＨレベルの信号Ｓ１２を出力する。
【００９０】ＦＦ回路６３は、データ端子ＤにＦＦ回路
６２の出力信号Ｓ１２が入力される。ＦＦ回路６３は、
上記ＦＦ回路６１，６２と同様に、検出クロック信号Ｘ
２の立ち下がりエッジに同期してＨレベルの出力信号Ｓ
１２に対応するＨレベルの信号Ｓ１３を出力する。
６２の出力信号Ｓ１２が入力される。ＦＦ回路６３は、
上記ＦＦ回路６１，６２と同様に、検出クロック信号Ｘ
２の立ち下がりエッジに同期してＨレベルの出力信号Ｓ
１２に対応するＨレベルの信号Ｓ１３を出力する。
【００９１】この様にして、ＦＦ回路６１〜６３は、検
出クロック信号Ｘ２の立ち下がりエッジが入力される毎
にＨレベルの反転信号Ｘ３ａを伝達する。その結果、Ｆ
Ｆ回路６１〜６３がＨレベルの信号Ｓ１１〜Ｓ１３を出
力すると、各信号Ｓ１１〜Ｓ１３が入力されるナンド回
路６７はＬレベルの信号を出力する。インバータ回路６
６は、ナンド回路６７の出力するＬレベルの信号を反転
してＨレベルのロック検出信号ＬＤを出力する。
出クロック信号Ｘ２の立ち下がりエッジが入力される毎
にＨレベルの反転信号Ｘ３ａを伝達する。その結果、Ｆ
Ｆ回路６１〜６３がＨレベルの信号Ｓ１１〜Ｓ１３を出
力すると、各信号Ｓ１１〜Ｓ１３が入力されるナンド回
路６７はＬレベルの信号を出力する。インバータ回路６
６は、ナンド回路６７の出力するＬレベルの信号を反転
してＨレベルのロック検出信号ＬＤを出力する。
【００９２】従って、図５に示すように、ロック検出回
路４１は、基準信号ｆｒと比較信号ｆｐの周波数が一致
して状態検出部４４がＬレベルの状態信号Ｘ３を出力し
た後、ロックカウンタ４５を構成する同期型カウンタの
段数に対応する数の検出クロック信号Ｘ２の立ち下がり
エッジを入力すると、Ｈレベルのロック検出信号ＬＤを
出力する。このＨレベルのロック検出信号ＬＤにより、
外部回路等は、図２のＰＬＬ回路４０のロック状態を検
出する。
路４１は、基準信号ｆｒと比較信号ｆｐの周波数が一致
して状態検出部４４がＬレベルの状態信号Ｘ３を出力し
た後、ロックカウンタ４５を構成する同期型カウンタの
段数に対応する数の検出クロック信号Ｘ２の立ち下がり
エッジを入力すると、Ｈレベルのロック検出信号ＬＤを
出力する。このＨレベルのロック検出信号ＬＤにより、
外部回路等は、図２のＰＬＬ回路４０のロック状態を検
出する。
【００９３】［ロック状態から非ロック状態への移行］
ＰＬＬ回路４０がロック状態にある時に基準信号ｆｒと
比較信号ｆｐの周波数がずれる、例えば図５において、
比較信号ｆｐの周波数が基準信号ｆｒの周波数よりも高
く（ｆｒ＜＜ｆｐ）なると、図３の状態検出部４４を構
成するＦＦ回路５４は、検出クロック信号Ｘ２の立ち上
がりエッジが入力されるときにＨレベルの遅延信号ＤＸ
１が入力される。従って、ＦＦ回路５４は、検出クロッ
ク信号Ｘ２の立ち上がりエッジに同期して、遅延信号Ｄ
Ｘ１に対応するＨレベルの状態信号Ｘ３を出力する。ロ
ックカウンタ４５の初段に設けられたＦＦ回路６１は、
インバータ回路６５を介して状態信号Ｘ３が反転された
Ｌレベルの反転信号Ｘ３ａが入力される。そして、ＦＦ
回路６１は、検出クロック信号Ｘ２の立ち下がりエッジ
に同期して、反転信号Ｘ３ａに対応するＬレベルの信号
Ｓ１１を出力する。このＬレベルの出力信号Ｓ１１に応
答してナンド回路６７はＨレベルの信号を出力するた
め、インバータ回路６６はＬレベルのロック検出信号Ｌ
Ｄを出力する。
ＰＬＬ回路４０がロック状態にある時に基準信号ｆｒと
比較信号ｆｐの周波数がずれる、例えば図５において、
比較信号ｆｐの周波数が基準信号ｆｒの周波数よりも高
く（ｆｒ＜＜ｆｐ）なると、図３の状態検出部４４を構
成するＦＦ回路５４は、検出クロック信号Ｘ２の立ち上
がりエッジが入力されるときにＨレベルの遅延信号ＤＸ
１が入力される。従って、ＦＦ回路５４は、検出クロッ
ク信号Ｘ２の立ち上がりエッジに同期して、遅延信号Ｄ
Ｘ１に対応するＨレベルの状態信号Ｘ３を出力する。ロ
ックカウンタ４５の初段に設けられたＦＦ回路６１は、
インバータ回路６５を介して状態信号Ｘ３が反転された
Ｌレベルの反転信号Ｘ３ａが入力される。そして、ＦＦ
回路６１は、検出クロック信号Ｘ２の立ち下がりエッジ
に同期して、反転信号Ｘ３ａに対応するＬレベルの信号
Ｓ１１を出力する。このＬレベルの出力信号Ｓ１１に応
答してナンド回路６７はＨレベルの信号を出力するた
め、インバータ回路６６はＬレベルのロック検出信号Ｌ
Ｄを出力する。
【００９４】従って、ロック検出回路４１は、基準信号
ｆｒと比較信号ｆｐの位相が所定値よりもずれると、直
ちにＬレベルのロック検出信号ＬＤを出力する。このＬ
レベルのロック検出信号ＬＤにより、外部回路等は、図
２のＰＬＬ回路４０の非ロック状態を直ちに検出する。
ｆｒと比較信号ｆｐの位相が所定値よりもずれると、直
ちにＬレベルのロック検出信号ＬＤを出力する。このＬ
レベルのロック検出信号ＬＤにより、外部回路等は、図
２のＰＬＬ回路４０の非ロック状態を直ちに検出する。
【００９５】［出力信号ｆｖの周波数が所望の周波数よ
り低い場合］この時、比較信号ｆｐの周波数は基準信号
ｆｒの周波数よりも低い（ｆｒ＞＞ｆｐ）。図３の位相
比較器１３は、基準信号ｆｒの立ち上がりエッジが比較
信号ｆｐのそれよりも早く入力される。位相比較器１３
は、基準信号ｆｒ，比較信号ｆｐの立ち上がりエッジに
同期して、Ｌレベルの第１，第２の位相差信号φＲ，φ
Ｐを出力する。即ち、位相比較器１３は、Ｌレベルの第
１の位相差信号φＲを、第２の位相差信号φＰよりも先
に出力する。
り低い場合］この時、比較信号ｆｐの周波数は基準信号
ｆｒの周波数よりも低い（ｆｒ＞＞ｆｐ）。図３の位相
比較器１３は、基準信号ｆｒの立ち上がりエッジが比較
信号ｆｐのそれよりも早く入力される。位相比較器１３
は、基準信号ｆｒ，比較信号ｆｐの立ち上がりエッジに
同期して、Ｌレベルの第１，第２の位相差信号φＲ，φ
Ｐを出力する。即ち、位相比較器１３は、Ｌレベルの第
１の位相差信号φＲを、第２の位相差信号φＰよりも先
に出力する。
【００９６】そして、位相比較器１３は、共にＬレベル
の位相差信号φＲ，φＰを出力した後、所定期間経過後
に同時にＨレベルの位相差信号φＲ，φＰを出力する。
従って、この場合には、第１の位相差信号φＲのパルス
幅は、第２の位相差信号φＰのそれよりも基準信号ｆｒ
と比較信号ｆｐの位相差（周波数差）分だけ長くなる。
の位相差信号φＲ，φＰを出力した後、所定期間経過後
に同時にＨレベルの位相差信号φＲ，φＰを出力する。
従って、この場合には、第１の位相差信号φＲのパルス
幅は、第２の位相差信号φＰのそれよりも基準信号ｆｒ
と比較信号ｆｐの位相差（周波数差）分だけ長くなる。
【００９７】位相差検出部４２は、第１，第２の位相差
信号φＲ，φＰに基づいて、基準信号ｆｒと比較信号ｆ
ｐの位相差に対応する第３の位相差信号Ｘ１を生成す
る。この第３の位相差信号Ｘ１には、基準信号ｆｒと比
較信号ｆｐの何れの位相が進んでるかを示す情報を含ん
でいない。即ち、第３の位相差信号Ｘ１は、基準信号ｆ
ｒと比較信号ｆｐの位相差の絶対値を示している。従っ
て、この場合は、上記の比較信号ｆｐの周波数が基準信
号ｆｒの周波数よりも高い場合と同様に動作するため、
詳細な説明を省略する。
信号φＲ，φＰに基づいて、基準信号ｆｒと比較信号ｆ
ｐの位相差に対応する第３の位相差信号Ｘ１を生成す
る。この第３の位相差信号Ｘ１には、基準信号ｆｒと比
較信号ｆｐの何れの位相が進んでるかを示す情報を含ん
でいない。即ち、第３の位相差信号Ｘ１は、基準信号ｆ
ｒと比較信号ｆｐの位相差の絶対値を示している。従っ
て、この場合は、上記の比較信号ｆｐの周波数が基準信
号ｆｒの周波数よりも高い場合と同様に動作するため、
詳細な説明を省略する。
【００９８】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）ロック検出回路４４の位相差検出部４２は、所定
周波数の発振信号ｆｏを基準周波数に分周した基準信号
ｆｒの位相とＶＣＯ１６の周波数信号ｆｖを設定周波数
に分周した比較信号ｆｐの位相とを比較した比較結果に
基づく第１，第２の位相差信号φＲ，φＰが入力され
る。位相差検出部４２は、第１，第２の位相差信号φ
Ｒ，φＰに基づいて、基準信号ｆｒと比較信号ｆｐの位
相差に応じた第３の位相差信号Ｘ１を生成する。クロッ
ク発生部４３は、第１，第２の位相差信号φＲ，φＰに
基づいて、位相差信号φＲ，φＰに同期した検出クロッ
ク信号Ｘ２を生成する。状態検出部４４は、第３の位相
差信号Ｘ１と検出クロック信号Ｘ２が入力され、検出ク
ロック信号Ｘ２に同期し、第３の位相差信号Ｘ１に基づ
いて基準信号の位相と前記比較信号の位相がロックして
いるか否かを検出し、その検出結果に応じた状態信号Ｘ
３を出力する。ロックカウンタ４５は、状態信号Ｘ３に
基づいてロック検出信号ＬＤを出力するようにした。
ば、以下の効果を奏する。 （１）ロック検出回路４４の位相差検出部４２は、所定
周波数の発振信号ｆｏを基準周波数に分周した基準信号
ｆｒの位相とＶＣＯ１６の周波数信号ｆｖを設定周波数
に分周した比較信号ｆｐの位相とを比較した比較結果に
基づく第１，第２の位相差信号φＲ，φＰが入力され
る。位相差検出部４２は、第１，第２の位相差信号φ
Ｒ，φＰに基づいて、基準信号ｆｒと比較信号ｆｐの位
相差に応じた第３の位相差信号Ｘ１を生成する。クロッ
ク発生部４３は、第１，第２の位相差信号φＲ，φＰに
基づいて、位相差信号φＲ，φＰに同期した検出クロッ
ク信号Ｘ２を生成する。状態検出部４４は、第３の位相
差信号Ｘ１と検出クロック信号Ｘ２が入力され、検出ク
ロック信号Ｘ２に同期し、第３の位相差信号Ｘ１に基づ
いて基準信号の位相と前記比較信号の位相がロックして
いるか否かを検出し、その検出結果に応じた状態信号Ｘ
３を出力する。ロックカウンタ４５は、状態信号Ｘ３に
基づいてロック検出信号ＬＤを出力するようにした。
【００９９】その結果、基準信号ｆｒ，比較信号ｆｐの
周波数が高くなっても、第３の位相差信号Ｘ１に同期す
る比較クロック信号Ｘ２に基づいて、ロック状態が検出
されるため、安定してロック状態を検出することができ
る。
周波数が高くなっても、第３の位相差信号Ｘ１に同期す
る比較クロック信号Ｘ２に基づいて、ロック状態が検出
されるため、安定してロック状態を検出することができ
る。
【０１００】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。 ○上記実施形態では、遅延回路５３を構成するインバー
タ回路５５の段数を適宜変更して遅延時間Δτを変更し
て実施しても良い。また、インバータ回路５５の駆動能
力を変更して遅延時間Δτを変更して実施しても良い。
態様で実施してもよい。 ○上記実施形態では、遅延回路５３を構成するインバー
タ回路５５の段数を適宜変更して遅延時間Δτを変更し
て実施しても良い。また、インバータ回路５５の駆動能
力を変更して遅延時間Δτを変更して実施しても良い。
【０１０１】また、図６に示すように、遅延時間の異な
る複数の遅延回路５３ａ１〜５３ａｎを備えて実施して
も良い。各遅延回路５３ａ１〜５３ａｎは並列に接続さ
れると共に、各遅延回路５３ａ１〜５３ａｎにはスイッ
チＳＷ１〜ＳＷｎが直列に接続される。そして、スイッ
チＳＷ１〜ＳＷｎのうちの１つをチップ外部から選択し
てオンとすることにより、任意の遅延時間を選択するこ
とができる。そのため、選択した遅延時間に対する基準
信号ｆｒの位相と比較信号ｆｐの位相の時間差Δｔの関
係に基づくロック検出信号ＬＤを出力することができ
る。即ち、ロック検出信号ＬＤの検出精度を任意に変更
することが可能となる。
る複数の遅延回路５３ａ１〜５３ａｎを備えて実施して
も良い。各遅延回路５３ａ１〜５３ａｎは並列に接続さ
れると共に、各遅延回路５３ａ１〜５３ａｎにはスイッ
チＳＷ１〜ＳＷｎが直列に接続される。そして、スイッ
チＳＷ１〜ＳＷｎのうちの１つをチップ外部から選択し
てオンとすることにより、任意の遅延時間を選択するこ
とができる。そのため、選択した遅延時間に対する基準
信号ｆｒの位相と比較信号ｆｐの位相の時間差Δｔの関
係に基づくロック検出信号ＬＤを出力することができ
る。即ち、ロック検出信号ＬＤの検出精度を任意に変更
することが可能となる。
【０１０２】○上記実施形態において、ロックカウンタ
４５の段数を２段又は４段以上に変更して実施してもよ
い。２段のロックカウンタ４５は、回路構成を簡単にす
る。４段以上のロックカウンタ４５は、ロック状態が３
段のときよりも更に確定した後にロック検出信号ＬＤを
出力する。
４５の段数を２段又は４段以上に変更して実施してもよ
い。２段のロックカウンタ４５は、回路構成を簡単にす
る。４段以上のロックカウンタ４５は、ロック状態が３
段のときよりも更に確定した後にロック検出信号ＬＤを
出力する。
【０１０３】○上記実施形態において、位相差検出部４
２、クロック発生部４３、状態検出部４４の回路構成を
それぞれ適宜変更して実施しても良い。 ○上記実施形態において、ロックカウンタ４５を省略
し、状態検出部４４から出力される状態信号Ｘ３をロッ
ク検出信号ＬＤとして出力する構成としてもよい。ロッ
クカウンタ４５を省略する分、回路構成を簡単にするこ
とができる。
２、クロック発生部４３、状態検出部４４の回路構成を
それぞれ適宜変更して実施しても良い。 ○上記実施形態において、ロックカウンタ４５を省略
し、状態検出部４４から出力される状態信号Ｘ３をロッ
ク検出信号ＬＤとして出力する構成としてもよい。ロッ
クカウンタ４５を省略する分、回路構成を簡単にするこ
とができる。
【０１０４】
【発明の効果】以上詳述したように、請求項１乃至６に
記載の発明によれば、基準信号，比較信号の周波数に関
わらずに安定してロック状態を検出することが可能なロ
ック検出回路を提供することができる。
記載の発明によれば、基準信号，比較信号の周波数に関
わらずに安定してロック状態を検出することが可能なロ
ック検出回路を提供することができる。
【０１０５】また、請求項７に記載の発明によれば、基
準信号，比較信号の周波数に関わらずに安定してロック
状態を検出することができるロック検出回路を備えたＰ
ＬＬ周波数シンセサイザを提供することができる。
準信号，比較信号の周波数に関わらずに安定してロック
状態を検出することができるロック検出回路を備えたＰ
ＬＬ周波数シンセサイザを提供することができる。
【図１】 本発明の原理説明図。
【図２】 一実施形態のＰＬＬ周波数シンセサイザのブ
ロック回路図。
ロック回路図。
【図３】 一実施形態のロック検出回路の回路図。
【図４】 ロック検出回路の動作を示すタイムチャー
ト。
ト。
【図５】 ロック検出回路の動作を示すタイムチャー
ト。
ト。
【図６】 別のロック検出回路を示す一部回路図。
【図７】 従来のＰＬＬ周波数シンセサイザのブロック
回路図。
回路図。
【図８】 従来のロック検出回路の回路図。
１ クロック発生部 ２ ロック検出部 φＲ 第１の位相差信号 φＰ 第２の位相差信号 Ｘ２ 比較クロック信号 ＬＤ ロック検出信号
フロントページの続き (72)発明者 土井 岳人 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 齋藤 伸二 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内
Claims (7)
- 【請求項１】 所定周波数の発振信号を基準周波数に分
周した基準信号の位相と電圧制御発振器の周波数信号を
設定周波数に分周した比較信号の位相とを比較した比較
結果に基づく第１，第２の位相差信号が入力され、該第
１，第２の位相差信号に基づいて前記基準信号の位相と
前記比較信号の位相がロックしているか否かを検出し、
その検出結果に応じたロック検出信号を出力するロック
検出回路において、 前記第１，第２の位相差信号に基づいて、位相差信号に
同期した検出クロック信号を生成するクロック発生部
と、 前記第１，第２の位相差信号と前記検出クロック信号を
入力し、第１，第２の位相差信号に基づいて、前記検出
クロック信号に同期して前記基準信号の位相と前記比較
信号の位相がロックしているか否かを検出し、その検出
結果に応じたロック検出信号を出力するロック検出部と
を備えたロック検出回路。 - 【請求項２】 請求項１に記載のロック検出回路におい
て、 前記ロック検出部は、 前記第１，第２の位相差信号が入力され、該第１，第２
の位相差信号に基づいて、前記基準信号と比較信号の位
相差に応じた第３の位相差信号を生成する位相差検出部
と、 前記第３の位相差信号と前記検出クロック信号が入力さ
れ、前記検出クロック信号に同期して前記第３の位相差
信号に基づいて前記基準信号の位相と前記比較信号の位
相の状態に応じた状態信号を生成する状態検出部とを備
え、前記状態検出部にて生成した状態信号をロック検出
信号として出力するロック検出回路。 - 【請求項３】 請求項２に記載のロック検出回路におい
て、 前記状態検出部は、第３の位相差信号が入力され、該第
３の位相差信号を予め設定された時間だけ遅延させた遅
延信号を生成する遅延回路を備え、 前記状態検出部は、前記検出クロック信号に同期して前
記遅延信号に基づいて前記基準信号の位相と前記比較信
号の位相の状態に応じた状態信号を生成するようにした
ロック検出回路。 - 【請求項４】 請求項２に記載のロック検出回路におい
て、 前記状態検出部は、第３の位相差信号が入力され、該第
３の位相差信号を予め互いに異なるように設定された時
間だけ遅延させた遅延信号を生成する複数の遅延回路を
備え、 前記状態検出部は、前記検出クロック信号に同期して前
記複数の遅延信号のうちの１つに基づいて前記基準信号
の位相と前記比較信号の位相の状態に応じた状態信号を
生成するようにしたロック検出回路。 - 【請求項５】 請求項２乃至４のうちの何れか１項に記
載のロック検出回路において、 前記状態信号が入力され、前記状態信号をカウントし、
そのカウント値が所定値となったときにロック検出信号
を出力するロックカウンタを備えたロック検出回路。 - 【請求項６】 請求項５に記載のロック検出回路におい
て、 前記ロックカウンタは前記比較クロック信号が入力さ
れ、該比較クロック信号に同期して前記状態信号をカウ
ントし、そのカウント値が所定値となったときにロック
検出信号を出力するようにしたロック検出回路。 - 【請求項７】 入力される制御電圧信号の電圧値に応じ
た周波数信号を出力する電圧制御発振器と、 所定周波数の発信信号を基準周波数に分周した基準信号
を出力する基準分周器と、 前記電圧制御発振器の周波数信号を分周した比較信号を
出力する比較分周器と、 前記基準信号の位相と前記比較信号の位相を比較し、そ
の比較結果に基づいて前記基準信号と比較信号に対応し
た第１，第２の位相差信号を出力する位相比較器と、 前記第１，第２の位相差信号に基づいた信号を出力する
チャージポンプと、 前記チャージポンプの出力信号に基づく制御電圧信号を
前記電圧制御発振器に出力するローパスフィルタと、 前記第１，第２の位相差信号が入力され、該第１，第２
の位相差信号に基づいて、前記比較信号の位相が前記基
準信号の位相にロックしたことを検出する請求項１乃至
６のうちの何れか１項に記載のロック検出回路とを備え
たＰＬＬ周波数シンセサイザ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00664998A JP4015254B2 (ja) | 1998-01-16 | 1998-01-16 | ロック検出回路及びｐｌｌ周波数シンセサイザ |
| US09/106,715 US6757349B1 (en) | 1998-01-16 | 1998-06-29 | PLL frequency synthesizer with lock detection circuit |
| FR9809356A FR2773925B1 (fr) | 1998-01-16 | 1998-07-22 | Synthetiseur de frequence a boucle d'asservissement en phase avec circuit de detection d'asservissement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00664998A JP4015254B2 (ja) | 1998-01-16 | 1998-01-16 | ロック検出回路及びｐｌｌ周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11205134A true JPH11205134A (ja) | 1999-07-30 |
| JP4015254B2 JP4015254B2 (ja) | 2007-11-28 |
Family
ID=11644237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00664998A Expired - Lifetime JP4015254B2 (ja) | 1998-01-16 | 1998-01-16 | ロック検出回路及びｐｌｌ周波数シンセサイザ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6757349B1 (ja) |
| JP (1) | JP4015254B2 (ja) |
| FR (1) | FR2773925B1 (ja) |
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| JP2010516195A (ja) * | 2007-01-11 | 2010-05-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 位相ロック・ループ内のジッターを決定するためのオンチップ位相誤差計測のための装置。 |
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| KR100549868B1 (ko) * | 2003-10-07 | 2006-02-06 | 삼성전자주식회사 | 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법 |
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- 1998-06-29 US US09/106,715 patent/US6757349B1/en not_active Expired - Lifetime
- 1998-07-22 FR FR9809356A patent/FR2773925B1/fr not_active Expired - Fee Related
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| FR2773925A1 (fr) | 1999-07-23 |
| US6757349B1 (en) | 2004-06-29 |
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