JP3263200B2 - 同期信号生成回路及び分周回路 - Google Patents
同期信号生成回路及び分周回路Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
周回路に係り、詳しくは高周波数の信号を分周した分周
信号を、基準信号に同期させる同期信号生成回路及びそ
の同期信号生成回路に使用される分周回路に関する。
と、ディスクコントローラとの間でデータの転送を行う
場合、装置毎にその動作のタイミングを決定するクロッ
クの周波数が異なっていたり、クロックの位相がずれて
いたりする。そのため、複数の装置のクロックを同期さ
せる必要がある。
に示されるPLL(phase locked loop )形式のものが
提案されている。電圧制御発振器(VCO)4は入力電
圧に応じた周波数信号fvを出力する。分周回路20は
周波数信号fvを入力し、それを分周した分周信号fp
を同期信号として出力する。位相比較器1は、分周信号
fpと別の装置のクロックである基準周波数の基準信号
frとを入力する。位相比較器1は両者の位相を比較
し、その比較結果に基づく位相差信号S1を出力する。
チャージポンプ回路2は位相差信号S1を入力し、その
信号S1に基づく電圧信号Doを出力する。ローパスフ
ィルタ(LPF)3は電圧信号Doを入力し、それを平
滑した制御電圧信号VTを、VCO4に出力する。
によって、分周信号fpの周波数及び位相は、最終的に
基準信号frの周波数及び位相に同期される。
pが基準信号frに同期するのに要する時間は、両者の
位相差及び周波数差の違いで異なる。この同期に要する
時間は個々の同期信号生成回路の能力によっても異なる
が、分周信号fp及び基準信号frの位相差及び周波数
差が小さいほど分周信号fpは基準信号frに速く同期
しやすい。
同期開始時において基準信号frと分周信号fpとの位
相を比較して分周開始点を基準信号frの位相に近づけ
る操作は行われていた。
同期を開始するまでのVCO4の発振周波数、設計上で
の考慮等、VCO4の能力に応じて予め設定されてい
た。同期開始時に、分周信号fpと基準信号frとの周
波数差が大きいと、最初に位相差が小さくても次のサイ
クルで位相差が大きくなり、上記分周開始点の制御の効
果が薄れてしまう。また、VCOがチップ内に内蔵され
ているような場合では、製造上のばらつき等により、個
々のVCOで能力が異なっている場合もある。そのた
め、単に分周信号と基準信号との位相差を考慮して分周
開始点を制御するだけでは効果に乏しい。
あって、その目的は、電圧制御発振器の周波数信号の分
周タイミング及び分周比を制御することにより、同期に
要する時間を短くすることにある。
図である。電圧制御発振器4は入力電圧に応じた周波数
信号fvを出力する。分周回路5は周波数信号fvを入
力し、それを分周した分周信号fpを同期信号として出
力する。位相比較器1は、分周信号fpと基準周波数の
基準信号frとを入力し、両者の位相を比較し、その比
較結果に基づく位相差信号S1を出力する。チャージポ
ンプ回路2は位相差信号S1を入力し、その信号S1に
基づく電圧信号Doを出力する。ローパスフィルタ3は
電圧信号Doを入力し、それを平滑した制御電圧信号V
TをVCO4に出力する。
ミング設定回路7と、分周部8とを備えている。分周比
設定回路6は、基準信号frの1サイクルにおける周波
数信号fvのパルス数を分周比として出力する。タイミ
ング設定回路7は、基準信号frに基づいて周波数信号
fvを分周する分周タイミングを設定する。分周部8
は、分周比と分周タイミングとに基づいて周波数信号f
vを分周する。
fvの周波数が分周比として設定される。そのため、同
期開始時点において、分周信号fpは基準信号frにほ
ぼ同期するような信号となる。それ以降、従来通りのP
LLとして動作し、基準信号frに対する分周信号fp
の同期が短時間で完了する。
図5に従って説明する。尚、説明の便宜上、図1,図7
と同様の構成については同一の符号を付して説明する。
が示されている。同期信号生成回路10は位相比較器
1、チャージポンプ回路2、LPF3、VCO4及び分
周回路5を備えている。
vを出力する。分周回路5は周波数信号fvを入力し、
それを分周した分周信号fpを同期信号として出力す
る。位相比較器1は、分周信号fpと別の装置のクロッ
クである基準周波数の基準信号frとを入力する。位相
比較器1は両者の位相を比較し、その比較結果に基づく
位相差信号S1を出力する。
入力し、その信号S1に基づく電圧信号Doを出力す
る。LPF3は抵抗及びコンデンサを備えた積分回路か
らなり、電圧信号Doを平滑して高周波パルス成分を除
去した制御電圧信号VTを、VCO4に出力する。
る。分周比設定回路6はロック開始信号SLがHレベル
になると、図4に示すようにその直後の基準信号frの
立ち上がりエッジを基準として、基準信号frの1サイ
クルにおける周波数信号fvのパルスを計数する。な
お、この計数は分周信号fpのデューティを50%に設
定するために、周波数信号fvを2分周している。そし
て、設定回路6はその計数値を周波数信号fvの分周比
として記憶し、比較回路12に分周比信号DRを出力す
る。本実施例では計数値をαとしている。また、設定回
路6は分周タイミング設定回路7にイネーブル信号TE
を出力する。
号TEがHレベルになると、最初の周波数信号fvの立
ち上がりエッジを検出し、分周部8を構成するVCOカ
ウンタ11にイネーブル信号CEを出力する。
がHレベルになると、周波数信号fvの計数を開始し、
その計数値SVを比較回路12に出力する。カウンタ1
1は比較回路12からLレベルのリセット信号RSTが
入力されると、リセットされる。
数値SVとを比較し、両者が一致するとVCO分周器1
3にイネーブル信号DEを出力するとともに、カウンタ
11にLレベルのリセット信号RSTを出力する。
Hレベルのとき、周波数信号fvの最初の立ち上がりエ
ッジが入力されると、周波数信号fvを分周し、分周信
号fpを出力する。
からは周波数信号fvを分周比2αで分周した分周信号
fpが、基準信号frにほぼ同期した状態で出力され
る。以後、通常のPLL回路の動作が実行されることに
よって、VCO4の周波数信号fvは最終的に基準信号
frの逓倍にロックされ、分周信号fpの周波数及び位
相は基準信号frの周波数及び位相に同期される。
の開始点は、基準信号frの立ち上がりエッジから所定
数(例えば3つ)のパルスを計数した時点を基準として
設定するようにしてもよい。
電圧制御発振器の周波数信号の分周タイミング及び分周
比を制御することにより、周波数信号を分周した分周信
号を、基準信号にほぼ同期した状態で出力させることが
できる。よって、同期に要する時間を短くすることがで
きる優れた効果がある。
ングを示す説明図である。
を示す説明図である。
ングの別例を示す説明図である。
Claims (2)
- 【請求項1】 入力電圧に応じた周波数信号を出力する
電圧制御発振器と、 前記周波数信号を分周した分周信号を出力する分周回路
と、 基準周波数の基準信号と前記分周信号との位相を比較し
て位相差信号を出力する位相比較器と、 前記位相差信号に基づく電圧信号を出力するチャージポ
ンプ回路と、 前記電圧信号を平滑した制御電圧信号を前記電圧制御発
振器に出力するローパスフィルタとを備えた同期信号生
成回路において、 前記分周回路は、 前記基準信号の1サイクルにおける前記周波数信号のパ
ルス数を分周比として出力する分周比設定回路と、前記 基準信号に基づいて前記周波数信号を分周する分周
タイミングを設定するタイミング設定回路と、前記分周比と前記分周タイミングと に基づいて前記周波
数信号を分周する分周部と、 を備えることを特徴とする同期信号生成回路。 - 【請求項2】 基準周波数の基準信号と発振器から出力
される周波数信号を分周した信号との位相を比較するこ
とにより該周波数信号の周波数を制御する同期信号生成
回路に使用される分周回路であって、 前記分周回路は、 前記基準信号の1サイクルにおける前記周波数信号のパ
ルス数を分周比として出力する分周比設定回路と、 前記基準信号に基づいて前記周波数信号を分周する分周
タイミングを設定するタイミング設定回路と、 前記分周比と前記分周タイミングとに基づいて前記周波
数信号を分周する分周部と、 を備えることを特徴とする分周回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23355893A JP3263200B2 (ja) | 1993-09-20 | 1993-09-20 | 同期信号生成回路及び分周回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23355893A JP3263200B2 (ja) | 1993-09-20 | 1993-09-20 | 同期信号生成回路及び分周回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0795068A JPH0795068A (ja) | 1995-04-07 |
JP3263200B2 true JP3263200B2 (ja) | 2002-03-04 |
Family
ID=16956955
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23355893A Expired - Lifetime JP3263200B2 (ja) | 1993-09-20 | 1993-09-20 | 同期信号生成回路及び分周回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3263200B2 (ja) |
-
1993
- 1993-09-20 JP JP23355893A patent/JP3263200B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0795068A (ja) | 1995-04-07 |
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