JP3094977B2 - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フェーズロックド
ループ回路（以下、ＰＬＬ回路という）に関し、特に、
キャプチャレンジを拡大でき、かつ安定性の高いＰＬＬ
回路に関する。
【０００２】
【従来の技術】図５は、一般的なＰＬＬ回路を示すブロ
ック図である。図５において、１は入力信号、２は電圧
制御発振回路（ＶＣＯ）、３は位相周波数比較回路（Ｐ
ＦＤ）、４はチャージポンプ、５はループフィルタ（Ｌ
ＰＦ）である。
【０００３】ＰＦＤ３は入力信号１とＶＣＯ２の出力信
号との位相又は周波数を比較し、その２つの信号の位相
差又は周波数差に応じた幅のパルス信号を出力する。チ
ャージポンプ４は、ＰＦＤ３の出力信号によってスイッ
チをオン又はオフさせ、オンしている期間のみＬＰＦ５
内の容量に貯えられている電荷を充放電させる。
【０００４】ＬＰＦ５は、チャージポンプ４の電荷の充
放電によって変動する電圧を平滑し、その出力電圧はＶ
ＣＯ２の周波数を制御する電圧となり、ＶＣＯ２の出力
信号と入力信号との位相差を零とするように変動する。
【０００５】一般に、デジタル回路からなるシステムの
クロックを発生させることを目的としてＰＬＬ回路を用
いる場合、システムの取りうるあらゆるモードに対して
クロックを供給するには、ＰＬＬ回路のキャプチャレン
ジを拡大する必要がある。
【０００６】ＰＬＬ回路のキャプチャレンジを拡大する
ための従来の技術は、例えば、特開平４ー７０１２２号
公報に開示されている。図６は、従来のＰＬＬ回路の構
成を示すブロック図、図７は従来のＰＬＬ回路における
エラー電圧特性と制御信号との関係を示すタイミングチ
ャート図である。
【０００７】図６において、６はカウンタ、７は電流値
を変化させて出力するカレントスイッチ、２４はレジス
タ、８はレジスタ２４をリセットするリセット回路、１
８はクロック、２３はレジスタへのクロック供給を制御
するスイッチ、２０は基準電圧回路、２１はＬＰＦ５の
出力と基準電圧回路２０の出力とを比較するコンパレー
タ、２２はコンパレータ２１の出力によりスイッチ２３
の制御信号を作成するタイミング回路である。
【０００８】次に、従来のＰＬＬ回路の動作を説明す
る。カウンタ６が任意のクロック１８の周期毎にカウン
トされ、その力ウンタ６の出力に比例してカレントスイ
ッチ７の出力する電流が増加する。その電流に応じてＶ
ＣＯ２の自走周波数が上昇し、やがてＰＬＬ回路のキャ
プチャレンジに入り、ロック状態となる。ロック後にカ
レントスイッチ７の出力電流がさらに増加するとエラー
電圧は図７に示すように上昇する。
【０００９】また、基準電圧回路２０はＬＰＦ５に電位
ＶＲ０２５を出力し、コンパレータ２１には電位ＶＲ
（ＶＲ０−ΔＶ）２６を出力する。ＰＬＬ回路がロック
状態でエラー電圧がさらに上昇していくとコンパレータ
２１の出力が変化してカレントスイッチ７の値が固定さ
れるようにタイミング回路２２によりスイッチ２３に制
御信号が出力される。その後はＰＬＬ回路のループのみ
が働いている状態となる。
【００１０】従来の技術によれば、ＶＣＯ２の自走周波
数を変化させ、ＶＣＯ２の自走周波数がＰＬＬ回路のキ
ャプチャレンジに入ったときのエラー電圧の変化を判別
して、ＰＬＬ回路の制御を行っているので、キャプチャ
レンジを拡大することができる、としている。
【００１１】
【発明が解決しようとする課題】しかし、上記従来のＰ
ＬＬ回路では、基準電圧回路２０とコンパレータ２１と
を必要とし、回路規模が増大してしまうという問題があ
る。
【００１２】また、温度変動や電源変動に敏感であり、
それらを補うためにはキャプチャレンジを広くすること
ができず、ジッタ量の改善は困難である。
【００１３】本発明は、上記課題を解決するためになさ
れたものであり、簡単なデジタル回路のみの構成で、キ
ャプチャレンジを拡大でき、かつ安定性の高いＰＬＬ回
路を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明のＰＬＬ回路は、
制御電圧によって周波数を可変できる電圧制御発振回路
と、入力信号と電圧制御発振回路の出力信号との位相又
は周波数の比較を行う比較回路と、その比較回路の出力
信号に基づいて電圧制御発振回路に制御電圧を出力する
制御電圧出力回路と、を有するＰＬＬ回路において、比
較回路の出力信号のパルス幅に基づいて電圧制御発振回
路の自走周波数を制御する手段を有することを特徴とす
るものである。
【００１５】本発明のＰＬＬ回路は又、制御電圧によっ
て周波数を可変できる電圧制御発振回路と、入力信号と
電圧制御発振回路の出力信号との位相又は周波数の比較
を行う比較回路と、その比較回路の出力信号に基づいて
電圧制御発振回路に制御電圧を出力する制御電圧出力回
路と、を有するＰＬＬ回路において、クロック信号をカ
ウントするカウンタと、そのカウンタの出力に基づいて
電圧制御発振回路の自走周波数を制御する手段と、比較
回路の出力信号を遅延させる遅延回路と、比較回路の出
力信号と遅延回路の出力信号とのパルス幅の論理積の結
果に基づいてカウンタのカウントを制御する回路と、を
有することを特徴とするものである。
【００１６】本発明の他のＰＬＬ回路は、制御電圧によ
って周波数を可変できる電圧制御発振回路と、入力信号
と電圧制御発振回路の出力信号との位相又は周波数の比
較を行う比較回路と、その比較回路の出力信号に基づい
て電荷を充放電させるチャージポンプと、そのチャージ
ポンプの出力を平滑し、電圧制御発振回路の制御電圧を
出力するループフィルタと、を有するＰＬＬ回路におい
て、クロック信号をカウントするカウンタと、そのカウ
ンタからの出力に基づいて電流を出力し、電圧制御発振
回路の自走周波数を制御するカレントスイッチと、比較
回路の出力信号を遅延させる遅延回路と、比較回路の出
力信号と遅延回路の出力信号とのパルス幅の論理積の結
果に基づいてカウンタのカウントを制御する回路と、を
有することを特徴とするものである。
【００１７】本発明のさらに他のＰＬＬ回路は、制御電
圧によって周波数を可変できる電圧制御発振回路と、入
力信号と電圧制御発振回路の出力信号との位相又は周波
数の比較を行い、入力信号が電圧制御発振回路の出力信
号より位相が進んでいるか又は周波数が高い場合にＵＰ
信号を出力し、入力信号が電圧制御発振回路の出力信号
より位相が遅れているか又は周波数が低い場合にＤＯＷ
Ｎ信号を出力する比較回路と、その比較回路の出力信号
に基づいて電荷を充放電させるチャージポンプと、その
チャージポンプの出力を平滑し、電圧制御発振回路の制
御電圧を出力するループフィルタと、を有するＰＬＬ回
路において、クロック信号をカウントするカウンタと、
そのカウンタからの出力に基づいて電流を出力し、電圧
制御発振回路の自走周波数を制御するカレントスイッチ
と、ＵＰ信号が入力される第１の遅延回路と、ＤＯＷＮ
信号が入力される第２の遅延回路と、ＵＰ信号と第１の
遅延回路の出力信号とのパルス幅の論理積をとり、ＵＰ
イネーブル信号を出力する第１のＡＮＤゲートと、ＤＯ
ＷＮ信号と第２の遅延回路の出力信号とのパルス幅の論
理積をとり、ＤＯＷＮイネーブル信号を出力する第２の
ＡＮＤゲートと、第１のＡＮＤゲートから出力されたＵ
Ｐイネーブル信号と第２のＡＮＤゲートから出力された
ＤＯＷＮイネーブル信号との論理和をとり、カウンタの
イネーブル信号を出力するＯＲゲートと、を有すること
を特徴とするものである。
【００１８】上記ＵＰ信号及びＤＯＷＮ信号からカウン
タのカウントアップ又はカウントダウンを決定するＵＰ
／ＤＯＷＮ信号を生成する手段を有するのが好ましい。
【００１９】上記電圧制御発振回路の出力信号をカウン
タに入力されるクロック信号として用いてもよい。
【００２０】本発明によれば、比較回路の出力信号のパ
ルス幅に基づいて電圧制御発振回路の自走周波数を制御
する手段を有しているので、デジタル回路のみの簡単な
構成によりキャプチャレンジを広く、かつ安定性の高い
ＰＬＬ回路を得ることができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。図１は、本発明の第１の実施の
形態に係るＰＬＬ回路の構成を示すブロック図、図２は
電圧制御発振回路の制御電圧と出力周波数との関係を示
すグラフ、図３は本発明の動作を説明するためのタイミ
ングチャート図である。
【００２２】図１において、１は入力信号、２はＶＣ
Ｏ、３はＰＦＤ、４はＰＦＤ３の出力に応じて電荷を充
放電させるチャージポンプ、５はチャージポンプ４の出
力を平滑するＬＰＦ、６はクロック信号ＣＫをカウント
するカウンタ、７がカウンタ６の値に応じた電流を出力
するカレントスイッチ、９、１０はＰＦＤ３の出力信号
を遅延させる遅延回路、８は電源投入時又はシステムの
リセット時にカウンタ６をリセットするリセット回路、
１８はクロック信号ＣＫを出力するクロックである。
【００２３】電源が投入されるか又はシステムがリセッ
トされるとカウンタ６はリセット回路８によって最上位
のビットのみ’１’、その他のビットは’０’にセット
される。
【００２４】カレントスイッチ７はカウンタ６からの出
力に応じた電流を出力する。ＶＣＯ２の制御電圧と出力
周波数との関係は図２に示すように変化する。リセット
後は入力信号１とカレントスイッチ７によって周波数が
決定されるＶＣＯ２の出力信号とをＰＦＤ３において比
較を行う。その結果、入力信号１がＶＣＯ２の出力信号
より位相が進んでいるか又は周波数が高い場合にＵＰ信
号１１を出力し、入力信号１がＶＣＯ２の出力信号より
位相が遅れているか又は周波数が低い場合にＤＯＷＮ信
号１２を出力する。
【００２５】ＵＰ信号１１及びＤＯＷＮ信号１２はパル
ス波形で周波数差又は位相差に応じたパルス幅となる。
ＵＰ信号１１は遅延回路９に入力され、ＡＮＤゲート３
０によってＵＰ信号１１と遅延回路９の出力信号とを論
理積をとることで、遅延回路９での遅延時間よりもＵＰ
信号１１のパルス幅が長い場合にＵＰイネーブル信号１
３を得る（図３参照）。
【００２６】また、ＤＯＷＮ信号１２も同様に遅延回路
１０に入力され、ＡＮＤゲート３１によりＤＯＷＮ信号
１２と遅延回路１０の出力信号との論理積をとること
で、遅延回路１０での遅延時間よりもＤＯＷＮ信号１２
のパルス幅が長い場合にＤＯＷＮイネーブル信号１４を
得る（図３参照）。
【００２７】遅延回路９、１０の遅延時間はカレントス
イッチ７によるＶＣＯ２の自走周波数のステップ幅によ
り任意に設定される。さらに、ＯＲゲート３２によって
ＵＰイネーブル信号１３とＤＯＷＮイネーブル信号１４
との論理和をとることでカウンタ６のイネーブル信号１
５を得る。またＵＰ信号１１とＤＯＷＮ信号１２をＲＳ
ラッチ１６によりカウンタ６のカウントアップ、又はカ
ウントダウンを決定するＵＰ／ＤＯＷＮ信号１７を生成
する。これによって入力信号１とＶＣＯ２の出力信号の
周波数差又は位相差の程度によってイネーブル信号１５
の時間幅が異なり、カウンタ６が任意のクロック１８を
カウントをする回数が変化する。周波数差又は位相差が
大きい場合はカウントする回数は多くなりカレントスイ
ッチ７に流れる電流量の変化は大きい。逆に、周波数差
又は位相差が小さい場合はカウント回数は少なくなりカ
レントスイッチ７に流れる電流量の変化は小さい。
【００２８】従って、ＶＣＯ２の自走周波数は位相差又
は周波数差によってダイナミックに変動する。ただし、
周波数差又は位相差が遅延回路９、１０の遅延時間より
も小さい場合はイネーブル信号１５がアクティブになら
ないため、ＶＣＯ２の自走周波数は固定されており、Ｐ
ＬＬ回路のループのみの制御で動作している。
【００２９】本発明によれば、ＶＣＯ２の出力周波数範
囲を必要以上に広くすることなく、広範囲で安定動作が
可能なＰＬＬを得ることができる。
【００３０】図４は、本発明の第２の実施の形態に係る
ＰＬＬ回路の構成を示すブロック図である。図４に示す
ように、第２の実施の形態では、ＰＬＬ回路のループ中
に分周回路（ＤＩＶ）１９が挿入される。これによっ
て、ＶＣＯ２の出力周波数はＤＩＶ１９で設定されてい
る分周率倍の周波数となる。ＤＩＶ１９の分周率により
遅延回路９、１０の遅延時間を任意に設定する。これ
は、ＤＩＶ１９の分周率によってＶＣＯ２の出力周波数
が異なってしまうため、遅延時間を調整しないと、カウ
ンタ６のカウントアップ数又はカウントダウン数対イネ
ーブル信号１５の時間の関係が変わってしまうためであ
る。
【００３１】具体例としては、遅延回路９、１０の遅延
時間を期待する出力クロックの一周期分に設定し、設定
した遅延時間以上の場合は、カウンタ６は、カウントア
ップ又はカウントダウンして自走周波数を変化させ、設
定した遅延時間以下の場合はカウンタ６は停止してお
り、本来のＰＬＬ回路のループによって制御を行う。
【００３２】第２の実施の形態によれば、ＶＣＯ２の出
力信号をカウンタ６のクロック信号として用いること
で、外部からのクロックが不要となる。その他の動作に
関しては第１の実施の形態と同様である。
【００３３】本発明は、上記実施の形態に限定されるこ
とはなく、特許請求の範囲に記載された技術的事項の範
囲内において、種々の変更が可能である。
【００３４】
【発明の効果】本発明によれば、比較回路の出力信号の
パルス幅に基づいて電圧制御発振回路の自走周波数を制
御する手段を有しているので、デジタル回路のみの簡単
な構成によりキャプチャレンジを広く、かつ安定性の高
いＰＬＬ回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＰＬＬ回路の
構成を示すブロック図である。
【図２】電圧制御発振回路の制御電圧と出力周波数との
関係を示すグラフである。
【図３】本発明の動作を説明するためのタイミングチャ
ート図である。
【図４】本発明の第２の実施の形態に係るＰＬＬ回路の
構成を示すブロック図である。
【図５】一般的なＰＬＬ回路を示すブロック図である
【図６】特開平４ー７０１２２号公報に開示された従来
のＰＬＬ回路の構成を示すブロック図である。
【図７】従来のＰＬＬ回路におけるエラー電圧特性と制
御信号との関係を示すタイミングチャート図である。
【符号の説明】
１：入力信号 ２：電圧制御発振回路（ＶＣＯ） ３：位相周波数比較回路（ＰＦＤ） ４：チャージポンプ ５：ループフィルタ（ＬＰＦ） ６：カウンタ ７：カレントスイッチ ８：リセット回路 ９、１０：遅延回路 １１：ＵＰ信号 １２：ＤＯＷＮ信号 １３：ＵＰイネーブル信号 １４：ＤＯＷＮイネーブル信号 １５：カウンタイネーブル信号 １６：ＲＳラツチ １７：ＵＰ／ＤＯＷＮ信号 １８：クロック １９：分周回路（ＤＩＶ）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/199

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】制御電圧によって周波数を可変できる電圧
    制御発振回路と、入力信号と前記電圧制御発振回路の出
    力信号との位相又は周波数の比較を行う比較回路と、そ
    の比較回路の出力信号に基づいて電荷を充放電させるチ
    ャージポンプと、そのチャージポンプの出力を平滑し、
    前記電圧制御発振回路の制御電圧を出力するループフィ
    ルタと、を有するＰＬＬ回路において、 前記比較回路の出力信号を遅延させる遅延回路と、前記
    比較回路の出力信号と前記遅延回路の出力信号とのパル
    ス幅の論理積の結果に基づいて、クロック信号をカウン
    トし、カウント数を出力するアップダウンカウンタと、
    前記アップダウンカウンタのカウント数に応じた電流を
    出力するカレントスイッチとを有し、前記比較回路から
    の位相差または周波数差が遅延回路の遅延より大きい場
    合、前記カレントスイッチからの電流により前記電圧制
    御発振回路の自走周波数を制御することを特徴とするＰ
    ＬＬ回路。
  2. 【請求項２】制御電圧によって周波数を可変できる電圧
    制御発振回路と、入力信号と前記電圧制御発振回路の出
    力信号との位相又は周波数の比較を行い、入力信号が電
    圧制御発振回路の出力信号より位相が進んでいるか又は
    周波数が高い場合にＵＰ信号を出力し、入力信号が電圧
    制御発振回路の出力信号より位相が遅れているか又は周
    波数が低い場合にＤＯＷＮ信号を出力する比較回路と、
    その比較回路の出力信号に基づいて電荷を充放電させる
    チャージポンプと、そのチャージポンプの出力を平滑
    し、前記電圧制御発振回路の制御電圧を出力するループ
    フィルタと、を有するＰＬＬ回路において、 前記ＵＰ信号が入力される第１の遅延回路と、前記ＤＯ
    ＷＮ信号が入力される第２の遅延回路と、前記ＵＰ信号
    と第１の遅延回路の出力信号とのパルス幅の論理積をと
    り、ＵＰイネーブル信号を出力する第１のＡＮＤゲート
    と、前記ＤＯＷＮ信号と第２の遅延回路の出力信号との
    パルス幅の論理積をとり、ＤＯＷＮイネーブル信号を出
    力する第２のＡＮＤゲートと、前記第１のＡＮＤゲート
    から出力されたＵＰイネーブル信号と前記第２のＡＮＤ
    ゲートから出力されたＤＯＷＮイネーブル信号との論理
    和をとり、イネーブル信号を出力するＯＲゲートと、前
    記ＵＰ信号及びＤＯＷＮ信号からカウントアップ又はカ
    ウントダウンを決定するＵＰ／ＤＯＷＮ信号を生成する
    ラッチ回路と、前記イネーブル信号と前記ＵＰ／ＤＯＷ
    Ｎ信号を入力しクロック信号をカウントするアップダウ
    ンカウンタと、前記アップダウンカウンタからの出力に
    基づいて電流を出力するカレントスイッチとを有し、前
    記比較回路からの位相差または周波数差が遅延回路の遅
    延より大きい場合、前記カレントスイッチからの電流に
    より電圧制御発振回路の自走周波数を制御することを特
    徴とするＰＬＬ回路。
  3. 【請求項３】前記電圧制御発振回路の出力信号が前記ア
    ップダウンカウンタに入力されるクロック信号として用
    いられることを特徴とする請求項１又は２に記載のＰＬ
    Ｌ回路。
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