JPH11203161A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH11203161A JPH11203161A JP10001914A JP191498A JPH11203161A JP H11203161 A JPH11203161 A JP H11203161A JP 10001914 A JP10001914 A JP 10001914A JP 191498 A JP191498 A JP 191498A JP H11203161 A JPH11203161 A JP H11203161A
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- control signal
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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Abstract
(57)【要約】
【課題】 バスアイソレーションモードを取る場合に
は、メモリバス及び周辺バスの双方の容量が負荷となっ
てしまう。 【解決手段】 バスアイソレーションモードを取ると
き、接続手段により、外部から入力されるモード信号に
応じて前記モード信号により指定されるメモリバス又は
周辺バスのいずれか一方のみを外部バスと接続する。
は、メモリバス及び周辺バスの双方の容量が負荷となっ
てしまう。 【解決手段】 バスアイソレーションモードを取ると
き、接続手段により、外部から入力されるモード信号に
応じて前記モード信号により指定されるメモリバス又は
周辺バスのいずれか一方のみを外部バスと接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、内部バスがＣＰ
Ｕとメモリ間のバス（以下、「メモリバス」と称する）
と、ＣＰＵと周辺回路間のバス（以下、「周辺バス」と
称する）とに分離され、メモリと周辺回路とをＣＰＵを
介さずに試験するモード（以下、「バスアイソレーショ
ンモード」と称する）を取ることのできるマイクロコン
ピュータに関するものである。
Ｕとメモリ間のバス（以下、「メモリバス」と称する）
と、ＣＰＵと周辺回路間のバス（以下、「周辺バス」と
称する）とに分離され、メモリと周辺回路とをＣＰＵを
介さずに試験するモード（以下、「バスアイソレーショ
ンモード」と称する）を取ることのできるマイクロコン
ピュータに関するものである。
【０００２】
【従来の技術】図６は、従来のマイクロコンピュータの
構成を示すブロック図である。図において、６１はマイ
クロコンピュータ、６２はマイクロコンピュータ６１の
ＣＰＵ、６３はマイクロコンピュータ６１に内蔵された
ＲＯＭやＲＡＭ等のメモリ、６４はマイクロコンピュー
タ６１に内蔵された入出力回路や通信回路等の周辺回
路、６５はメモリバス、６６は周辺バス、６７はマイク
ロコンピュータ６１の外部の外部バスである。
構成を示すブロック図である。図において、６１はマイ
クロコンピュータ、６２はマイクロコンピュータ６１の
ＣＰＵ、６３はマイクロコンピュータ６１に内蔵された
ＲＯＭやＲＡＭ等のメモリ、６４はマイクロコンピュー
タ６１に内蔵された入出力回路や通信回路等の周辺回
路、６５はメモリバス、６６は周辺バス、６７はマイク
ロコンピュータ６１の外部の外部バスである。
【０００３】また、ＩＳＯ及びＩＳＯＢはＣＰＵ６２か
ら出力される制御信号で、制御信号ＩＳＯＢは制御信号
ＩＳＯの反転信号である。制御信号ＩＳＯ及びＩＳＯＢ
は図示しない制御バスを介してそれぞれ必要な回路要素
に供給される。制御信号ＩＳＯはマイクロコンピュータ
６１がバスアイソレーションモードとなる時にＨレベル
となり、制御信号ＩＳＯＢはマイクロコンピュータ６１
がバスアイソレーションモード以外のモードとなるとき
にＨレベルとなる。６８ａはＰチャンネル及びＮチャン
ネルのトランジスタから成り、Ｐチャンネルトランジス
タのゲートに制御信号ＩＳＯが入力され、Ｎチャンネル
トランジスタのゲートに制御信号ＩＳＯＢが入力される
ことにより、制御信号ＩＳＯ，ＩＳＯＢによりオン・オ
フ制御されるトランスミッションゲートであって、ＣＰ
Ｕ６２と周辺バス６６とを接続している。６８ｂはＰチ
ャンネル及びＮチャンネルのトランジスタから成り、Ｐ
チャンネルトランジスタのゲートに制御信号ＩＳＯが入
力され、Ｎチャンネルトランジスタのゲートに制御信号
ＩＳＯＢが入力されることにより、制御信号ＩＳＯ，Ｉ
ＳＯＢによりオン・オフ制御されるトランスミッション
ゲートであって、ＣＰＵ６２とメモリバス６５とを接続
している。６８ｅはＰチャンネル及びＮチャンネルのト
ランジスタから成り、Ｐチャンネルトランジスタのゲー
トに制御信号ＩＳＯＢが入力され、Ｎチャンネルトラン
ジスタのゲートに制御信号ＩＳＯが入力されることによ
り、制御信号ＩＳＯ，ＩＳＯＢによりオン・オフ制御さ
れるトランスミッションゲートであって、周辺バス６６
と外部バス６７とを接続している。６８ｆはＰチャンネ
ル及びＮチャンネルのトランジスタから成り、Ｐチャン
ネルトランジスタのゲートに制御信号ＩＳＯＢが入力さ
れ、Ｎチャンネルトランジスタのゲートに制御信号ＩＳ
Ｏが入力されることにより、制御信号ＩＳＯ，ＩＳＯＢ
によりオン・オフ制御されるトランスミッションゲート
であって、メモリバス６５と周辺バス６６とを接続して
いる。
ら出力される制御信号で、制御信号ＩＳＯＢは制御信号
ＩＳＯの反転信号である。制御信号ＩＳＯ及びＩＳＯＢ
は図示しない制御バスを介してそれぞれ必要な回路要素
に供給される。制御信号ＩＳＯはマイクロコンピュータ
６１がバスアイソレーションモードとなる時にＨレベル
となり、制御信号ＩＳＯＢはマイクロコンピュータ６１
がバスアイソレーションモード以外のモードとなるとき
にＨレベルとなる。６８ａはＰチャンネル及びＮチャン
ネルのトランジスタから成り、Ｐチャンネルトランジス
タのゲートに制御信号ＩＳＯが入力され、Ｎチャンネル
トランジスタのゲートに制御信号ＩＳＯＢが入力される
ことにより、制御信号ＩＳＯ，ＩＳＯＢによりオン・オ
フ制御されるトランスミッションゲートであって、ＣＰ
Ｕ６２と周辺バス６６とを接続している。６８ｂはＰチ
ャンネル及びＮチャンネルのトランジスタから成り、Ｐ
チャンネルトランジスタのゲートに制御信号ＩＳＯが入
力され、Ｎチャンネルトランジスタのゲートに制御信号
ＩＳＯＢが入力されることにより、制御信号ＩＳＯ，Ｉ
ＳＯＢによりオン・オフ制御されるトランスミッション
ゲートであって、ＣＰＵ６２とメモリバス６５とを接続
している。６８ｅはＰチャンネル及びＮチャンネルのト
ランジスタから成り、Ｐチャンネルトランジスタのゲー
トに制御信号ＩＳＯＢが入力され、Ｎチャンネルトラン
ジスタのゲートに制御信号ＩＳＯが入力されることによ
り、制御信号ＩＳＯ，ＩＳＯＢによりオン・オフ制御さ
れるトランスミッションゲートであって、周辺バス６６
と外部バス６７とを接続している。６８ｆはＰチャンネ
ル及びＮチャンネルのトランジスタから成り、Ｐチャン
ネルトランジスタのゲートに制御信号ＩＳＯＢが入力さ
れ、Ｎチャンネルトランジスタのゲートに制御信号ＩＳ
Ｏが入力されることにより、制御信号ＩＳＯ，ＩＳＯＢ
によりオン・オフ制御されるトランスミッションゲート
であって、メモリバス６５と周辺バス６６とを接続して
いる。
【０００４】次に動作について説明する。マイクロコン
ピュータ６１がバスアイソレーションモード以外のモー
ドを取る場合には、制御信号ＩＳＯがＬレベル、ＩＳＯ
ＢがＨレベルとなって、トランスミッションゲート６８
ｅ，６８ｆがオフ状態、６８ａ，６８ｂがオン状態とな
る。このとき、周辺バス６６と外部バス６７、及びメモ
リバス６５と周辺バス６６は切り離され、ＣＰＵ６２と
周辺バス６６、及びＣＰＵ６２とメモリバス６５とが接
続される。これにより、ＣＰＵ６２はメモリバス６５を
介してメモリ６３に周辺バス６６を介して周辺回路６４
にそれぞれアクセスすることができる。
ピュータ６１がバスアイソレーションモード以外のモー
ドを取る場合には、制御信号ＩＳＯがＬレベル、ＩＳＯ
ＢがＨレベルとなって、トランスミッションゲート６８
ｅ，６８ｆがオフ状態、６８ａ，６８ｂがオン状態とな
る。このとき、周辺バス６６と外部バス６７、及びメモ
リバス６５と周辺バス６６は切り離され、ＣＰＵ６２と
周辺バス６６、及びＣＰＵ６２とメモリバス６５とが接
続される。これにより、ＣＰＵ６２はメモリバス６５を
介してメモリ６３に周辺バス６６を介して周辺回路６４
にそれぞれアクセスすることができる。
【０００５】一方、マイクロコンピュータ６１がバスア
イソレーションモードを取る場合には、制御信号ＩＳＯ
がＨレベル、ＩＳＯＢがＬレベルとなって、トランスミ
ッションゲート６８ｅ，６８ｆがオン状態、６８ａ，６
８ｂがオフ状態となる。このとき、周辺バス６６と外部
バス６７、及びメモリバス６５と周辺バス６６が接続さ
れ、ＣＰＵ６２と周辺バス６６、及びＣＰＵ６２とメモ
リバス６５は切り離される。これにより、メモリバス６
５及び周辺バス６６を介して、外部バス６７からメモリ
６３及び周辺回路６４に直接アクセスすることができ
る。
イソレーションモードを取る場合には、制御信号ＩＳＯ
がＨレベル、ＩＳＯＢがＬレベルとなって、トランスミ
ッションゲート６８ｅ，６８ｆがオン状態、６８ａ，６
８ｂがオフ状態となる。このとき、周辺バス６６と外部
バス６７、及びメモリバス６５と周辺バス６６が接続さ
れ、ＣＰＵ６２と周辺バス６６、及びＣＰＵ６２とメモ
リバス６５は切り離される。これにより、メモリバス６
５及び周辺バス６６を介して、外部バス６７からメモリ
６３及び周辺回路６４に直接アクセスすることができ
る。
【０００６】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、バスアイソ
レーションモード以外のモードを取る場合に、ＣＰＵ６
２が周辺回路６４にアクセスする際には、周辺回路６４
のほかには、周辺バス６６に付加されている容量のみが
負荷となり、メモリ６３にアクセスする際には、メモリ
６３のほかには、メモリバス６５に付加されている容量
のみが負荷となる。しかし、バスアイソレーションモー
ドを取る場合には、外部バス６７側から見たときに、メ
モリ６３又は周辺回路６４のみにアクセスする時にも、
それぞれの時のメモリ６３，周辺回路６４のほかに、メ
モリバス６５及び周辺バス６６の双方の容量が負荷とな
ってしまい、このため、バスアイソレーションモードで
試験して求めたメモリ６３，周辺回路６４のそれぞれの
動作限界周波数とバスアイソレーションモード以外のモ
ードで動作するときのメモリ６３，周辺回路６４の動作
限界周波数が異なってしまい、バスアイソレーションモ
ードでの試験で求めた動作限界周波数等の、メモリ６
３，周辺回路６４等のマイクロコンピュータ６１の構成
部品の試験データが役に立たないという課題があった。
ュータは以上のように構成されているので、バスアイソ
レーションモード以外のモードを取る場合に、ＣＰＵ６
２が周辺回路６４にアクセスする際には、周辺回路６４
のほかには、周辺バス６６に付加されている容量のみが
負荷となり、メモリ６３にアクセスする際には、メモリ
６３のほかには、メモリバス６５に付加されている容量
のみが負荷となる。しかし、バスアイソレーションモー
ドを取る場合には、外部バス６７側から見たときに、メ
モリ６３又は周辺回路６４のみにアクセスする時にも、
それぞれの時のメモリ６３，周辺回路６４のほかに、メ
モリバス６５及び周辺バス６６の双方の容量が負荷とな
ってしまい、このため、バスアイソレーションモードで
試験して求めたメモリ６３，周辺回路６４のそれぞれの
動作限界周波数とバスアイソレーションモード以外のモ
ードで動作するときのメモリ６３，周辺回路６４の動作
限界周波数が異なってしまい、バスアイソレーションモ
ードでの試験で求めた動作限界周波数等の、メモリ６
３，周辺回路６４等のマイクロコンピュータ６１の構成
部品の試験データが役に立たないという課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、マイクロコンピュータが取り得る
全てのモードにおいてメモリバス及び周辺バスに付加さ
れる容量を同等にすることができ、ユーザが実際に使用
する場合と等価な条件でバスアイソレーションモードに
おける試験を行うことができ、実用性の高い試験データ
を得ることのできるマイクロコンピュータを得ることを
目的とする。
めになされたもので、マイクロコンピュータが取り得る
全てのモードにおいてメモリバス及び周辺バスに付加さ
れる容量を同等にすることができ、ユーザが実際に使用
する場合と等価な条件でバスアイソレーションモードに
おける試験を行うことができ、実用性の高い試験データ
を得ることのできるマイクロコンピュータを得ることを
目的とする。
【０００８】
【課題を解決するための手段】この発明に係るマイクロ
コンピュータは、メモリ及び周辺回路をＣＰＵを介さず
に試験するバスアイソレーションモードを取るとき、外
部から入力されるモード信号に応じて前記モード信号に
より指定されるメモリバス又は周辺バスのいずれか一方
のみを外部バスと接続する接続手段を設けたものであ
る。
コンピュータは、メモリ及び周辺回路をＣＰＵを介さず
に試験するバスアイソレーションモードを取るとき、外
部から入力されるモード信号に応じて前記モード信号に
より指定されるメモリバス又は周辺バスのいずれか一方
のみを外部バスと接続する接続手段を設けたものであ
る。
【０００９】この発明に係るマイクロコンピュータは、
接続手段が、外部バスと周辺バスを断続する第１のゲー
ト手段と、前記外部バスとメモリバスを断続する第２の
ゲート手段と、前記第１及び第２のゲート手段の断続動
作を制御する制御信号を生成する制御信号生成手段とを
備えたものである。
接続手段が、外部バスと周辺バスを断続する第１のゲー
ト手段と、前記外部バスとメモリバスを断続する第２の
ゲート手段と、前記第１及び第２のゲート手段の断続動
作を制御する制御信号を生成する制御信号生成手段とを
備えたものである。
【００１０】この発明に係るマイクロコンピュータは、
制御信号生成手段が、モード信号をラッチするラッチ手
段を備えたものである。
制御信号生成手段が、モード信号をラッチするラッチ手
段を備えたものである。
【００１１】この発明に係るマイクロコンピュータは、
制御信号生成手段が、モード信号をデコードするデコー
ダを備えたものである。
制御信号生成手段が、モード信号をデコードするデコー
ダを備えたものである。
【００１２】この発明に係るマイクロコンピュータは、
接続手段が、外部からの信号に応じて常時接続されてい
るメモリバス及び周辺バスのいずれか一方を選択する選
択手段であるものである。
接続手段が、外部からの信号に応じて常時接続されてい
るメモリバス及び周辺バスのいずれか一方を選択する選
択手段であるものである。
【００１３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の形態１によるマイク
ロコンピュータの構成を示すブロック図である。図にお
いて、１はこの実施の形態１によるマイクロコンピュー
タ、２はマイクロコンピュータ１に内蔵されたＣＰＵ、
３はマイクロコンピュータ１に内蔵されたＲＯＭやＲＡ
Ｍ等のメモリ、４はマイクロコンピュータ１に内蔵され
た入出力回路や通信回路等の周辺回路、５はメモリバ
ス、６は周辺バス、７はマイクロコンピュータ１の外部
の外部バスである。
説明する。 実施の形態１．図１は、この発明の形態１によるマイク
ロコンピュータの構成を示すブロック図である。図にお
いて、１はこの実施の形態１によるマイクロコンピュー
タ、２はマイクロコンピュータ１に内蔵されたＣＰＵ、
３はマイクロコンピュータ１に内蔵されたＲＯＭやＲＡ
Ｍ等のメモリ、４はマイクロコンピュータ１に内蔵され
た入出力回路や通信回路等の周辺回路、５はメモリバ
ス、６は周辺バス、７はマイクロコンピュータ１の外部
の外部バスである。
【００１４】また、ＩＳＯＢはＣＰＵ２から出力される
制御信号、ＰＩＳＯ及びＭＩＳＯは、制御信号ＩＳＯＢ
の反転信号である制御信号ＩＳＯに基づいて、後述する
制御信号生成回路で生成される制御信号（接続手段）で
ある。制御信号ＩＳＯ，ＩＳＯＢ，ＰＩＳＯ，ＭＩＳＯ
は図示しない制御バスを介してそれぞれを必要とする回
路要素に供給される。制御信号ＩＳＯＢはマイクロコン
ピュータ１がバスアイソレーションモード以外のモード
となるときにＨレベルとなり、制御信号ＰＩＳＯはマイ
クロコンピュータ１がバスアイソレーションモードを取
るときに外部バス７を周辺バス６に接続する場合にＨレ
ベルとなり、制御信号ＭＩＳＯはマイクロコンピュータ
１がバスアイソレーションモードを取るときに外部バス
７をメモリバス５に接続する場合にＨレベルとなる。
制御信号、ＰＩＳＯ及びＭＩＳＯは、制御信号ＩＳＯＢ
の反転信号である制御信号ＩＳＯに基づいて、後述する
制御信号生成回路で生成される制御信号（接続手段）で
ある。制御信号ＩＳＯ，ＩＳＯＢ，ＰＩＳＯ，ＭＩＳＯ
は図示しない制御バスを介してそれぞれを必要とする回
路要素に供給される。制御信号ＩＳＯＢはマイクロコン
ピュータ１がバスアイソレーションモード以外のモード
となるときにＨレベルとなり、制御信号ＰＩＳＯはマイ
クロコンピュータ１がバスアイソレーションモードを取
るときに外部バス７を周辺バス６に接続する場合にＨレ
ベルとなり、制御信号ＭＩＳＯはマイクロコンピュータ
１がバスアイソレーションモードを取るときに外部バス
７をメモリバス５に接続する場合にＨレベルとなる。
【００１５】また、８ａはＰチャンネル及びＮチャンネ
ルのトランジスタから成り、Ｐチャンネルトランジスタ
のゲートに制御信号ＩＳＯが入力され、Ｎチャンネルト
ランジスタのゲートに制御信号ＩＳＯＢが入力されるこ
とにより、制御信号ＩＳＯ，ＩＳＯＢによりオン・オフ
制御されるトランスミッションゲートであって、ＣＰＵ
２と周辺バス６とを接続している。８ｂはＰチャンネル
及びＮチャンネルのトランジスタから成り、Ｐチャンネ
ルトランジスタのゲートに制御信号ＩＳＯが入力され、
Ｎチャンネルトランジスタのゲートに制御信号ＩＳＯＢ
が入力されることにより、制御信号ＩＳＯ，ＩＳＯＢに
よりオン・オフ制御されるトランスミッションゲートで
あって、ＣＰＵ２とメモリバス５とを接続している。８
ｃはＰチャンネル及びＮチャンネルのトランジスタから
成り、Ｎチャンネルトランジスタのゲートに制御信号Ｐ
ＩＳＯが入力され、Ｐチャンネルトランジスタのゲート
に制御信号ＰＩＳＯを反転した制御信号ＰＩＳＯＢが入
力されることにより、制御信号ＰＩＳＯ，ＰＩＳＯＢに
よりオン・オフ制御されるトランスミッションゲート
（接続手段、第１のゲート手段）であって、周辺バス６
と外部バス７とを接続している。８ｄはＰチャンネル及
びＮチャンネルのトランジスタから成り、Ｎチャンネル
トランジスタのゲートに制御信号ＭＩＳＯが入力され、
Ｐチャンネルトランジスタのゲートに制御信号ＭＩＳＯ
を反転した制御信号ＭＩＳＯＢが入力されることによ
り、制御信号ＭＩＳＯ，ＭＩＳＯＢによりオン・オフ制
御されるトランスミッションゲート（接続手段、第２の
ゲート手段）であって、メモリバス５と外部バス７とを
接続している。
ルのトランジスタから成り、Ｐチャンネルトランジスタ
のゲートに制御信号ＩＳＯが入力され、Ｎチャンネルト
ランジスタのゲートに制御信号ＩＳＯＢが入力されるこ
とにより、制御信号ＩＳＯ，ＩＳＯＢによりオン・オフ
制御されるトランスミッションゲートであって、ＣＰＵ
２と周辺バス６とを接続している。８ｂはＰチャンネル
及びＮチャンネルのトランジスタから成り、Ｐチャンネ
ルトランジスタのゲートに制御信号ＩＳＯが入力され、
Ｎチャンネルトランジスタのゲートに制御信号ＩＳＯＢ
が入力されることにより、制御信号ＩＳＯ，ＩＳＯＢに
よりオン・オフ制御されるトランスミッションゲートで
あって、ＣＰＵ２とメモリバス５とを接続している。８
ｃはＰチャンネル及びＮチャンネルのトランジスタから
成り、Ｎチャンネルトランジスタのゲートに制御信号Ｐ
ＩＳＯが入力され、Ｐチャンネルトランジスタのゲート
に制御信号ＰＩＳＯを反転した制御信号ＰＩＳＯＢが入
力されることにより、制御信号ＰＩＳＯ，ＰＩＳＯＢに
よりオン・オフ制御されるトランスミッションゲート
（接続手段、第１のゲート手段）であって、周辺バス６
と外部バス７とを接続している。８ｄはＰチャンネル及
びＮチャンネルのトランジスタから成り、Ｎチャンネル
トランジスタのゲートに制御信号ＭＩＳＯが入力され、
Ｐチャンネルトランジスタのゲートに制御信号ＭＩＳＯ
を反転した制御信号ＭＩＳＯＢが入力されることによ
り、制御信号ＭＩＳＯ，ＭＩＳＯＢによりオン・オフ制
御されるトランスミッションゲート（接続手段、第２の
ゲート手段）であって、メモリバス５と外部バス７とを
接続している。
【００１６】また、９は制御信号ＩＳＯと、マイクロコ
ンピュータ１がバスアイソレーションモードを取るとき
に外部バス７と接続するバスをメモリバス５とするか又
は周辺バス６とするかを指定するために外部バス７から
入力されるモード信号とに基づいて制御信号ＰＩＳＯ及
びＰＩＳＯＢをトランスミッションゲート８ｃに供給
し、又は制御信号ＭＩＳＯ及びＭＩＳＯＢをトランスミ
ッションゲート８ｄに供給する制御信号生成回路（接続
手段、制御信号生成回路）、１０はモード信号を外部バ
ス７を介して制御信号生成回路９に入力するためのモー
ド信号入力端子である。
ンピュータ１がバスアイソレーションモードを取るとき
に外部バス７と接続するバスをメモリバス５とするか又
は周辺バス６とするかを指定するために外部バス７から
入力されるモード信号とに基づいて制御信号ＰＩＳＯ及
びＰＩＳＯＢをトランスミッションゲート８ｃに供給
し、又は制御信号ＭＩＳＯ及びＭＩＳＯＢをトランスミ
ッションゲート８ｄに供給する制御信号生成回路（接続
手段、制御信号生成回路）、１０はモード信号を外部バ
ス７を介して制御信号生成回路９に入力するためのモー
ド信号入力端子である。
【００１７】図２は制御信号生成回路９の具体的構成を
示す回路図であり、図において、１１ａはモード信号入
力端子１０から入力されたモード信号が一方の入力端子
に入力され、制御信号ＩＳＯが他方の入力端子に入力さ
れるＡＮＤゲート（接続手段、制御信号生成手段）、１
２はインバータ（接続手段、制御信号生成手段）、１１
ｂは一方の入力端子にインバータ１２を介して反転され
たモード信号が入力され、他方の入力端子に制御信号Ｉ
ＳＯが入力されるＡＮＤゲート（接続手段、制御信号生
成手段）、１３ａはＡＮＤゲート１１ａの出力信号であ
る制御信号ＭＩＳＯを反転して制御信号ＭＩＳＯＢ（接
続手段）を出力するインバータ（接続手段、制御信号生
成手段）、１３ｂはＡＮＤゲート１１ｂの出力信号であ
る制御信号ＰＩＳＯを反転して制御信号ＰＩＳＯＢ（接
続手段）を出力するインバータ（接続手段、制御信号生
成手段）である。
示す回路図であり、図において、１１ａはモード信号入
力端子１０から入力されたモード信号が一方の入力端子
に入力され、制御信号ＩＳＯが他方の入力端子に入力さ
れるＡＮＤゲート（接続手段、制御信号生成手段）、１
２はインバータ（接続手段、制御信号生成手段）、１１
ｂは一方の入力端子にインバータ１２を介して反転され
たモード信号が入力され、他方の入力端子に制御信号Ｉ
ＳＯが入力されるＡＮＤゲート（接続手段、制御信号生
成手段）、１３ａはＡＮＤゲート１１ａの出力信号であ
る制御信号ＭＩＳＯを反転して制御信号ＭＩＳＯＢ（接
続手段）を出力するインバータ（接続手段、制御信号生
成手段）、１３ｂはＡＮＤゲート１１ｂの出力信号であ
る制御信号ＰＩＳＯを反転して制御信号ＰＩＳＯＢ（接
続手段）を出力するインバータ（接続手段、制御信号生
成手段）である。
【００１８】次に動作について説明する。マイクロコン
ピュータ１がバスアイソレーションモード以外のモード
を取るときには、制御信号ＩＳＯＢがＨレベルとなっ
て、トランスミッションゲート８ａ，８ｂがオン状態と
なる。これによりＣＰＵ２と周辺バス６、及びＣＰＵ２
とメモリバス５とがそれぞれ接続され、ＣＰＵ２はメモ
リバス５を介してメモリ３に、周辺バス６を介して周辺
回路４にそれぞれアクセスすることができる。なお、こ
のとき制御信号ＩＳＯはＬレベルとなるから、制御信号
生成回路９のＡＮＤゲート１１ａ，１１ｂの出力信号で
ある制御信号ＭＩＳＯ及びＰＩＳＯはいずれもＬレベル
となる。したがってトランスミッションゲート８ｃ，８
ｄはオフ状態となり、周辺バス６と外部バス７、及びメ
モリバス５と外部バス７は切り離された状態となる。
ピュータ１がバスアイソレーションモード以外のモード
を取るときには、制御信号ＩＳＯＢがＨレベルとなっ
て、トランスミッションゲート８ａ，８ｂがオン状態と
なる。これによりＣＰＵ２と周辺バス６、及びＣＰＵ２
とメモリバス５とがそれぞれ接続され、ＣＰＵ２はメモ
リバス５を介してメモリ３に、周辺バス６を介して周辺
回路４にそれぞれアクセスすることができる。なお、こ
のとき制御信号ＩＳＯはＬレベルとなるから、制御信号
生成回路９のＡＮＤゲート１１ａ，１１ｂの出力信号で
ある制御信号ＭＩＳＯ及びＰＩＳＯはいずれもＬレベル
となる。したがってトランスミッションゲート８ｃ，８
ｄはオフ状態となり、周辺バス６と外部バス７、及びメ
モリバス５と外部バス７は切り離された状態となる。
【００１９】一方、マイクロコンピュータ１がバスアイ
ソレーションモードを取る場合には、制御信号ＩＳＯが
Ｈレベル、ＩＳＯＢがＬレベルとなって、トランスミッ
ションゲート８ａ，８ｂがオフ状態となる。これにより
ＣＰＵ２と周辺バス６、及びＣＰＵ２とメモリバス５と
が切り離される。このとき、外部バス７及びモード信号
入力端子１０を介して入力されるモード信号がＨレベル
であるときにはＡＮＤゲート１１ａの出力信号である制
御信号ＭＩＳＯがＨレベル、ＡＮＤゲート１１ｂの出力
信号である制御信号ＰＩＳＯがＬレベルとなり、トラン
スミッションゲート８ｃがオフ状態、トランスミッショ
ンゲート８ｄがオン状態となる。これにより周辺バス６
と外部バス７が切り離され、メモリバス５と外部バス７
が接続される。したがって外部バス７にはメモリバス５
のみが接続された状態となり、外部バス７からメモリ３
のみにアクセスすることができる。
ソレーションモードを取る場合には、制御信号ＩＳＯが
Ｈレベル、ＩＳＯＢがＬレベルとなって、トランスミッ
ションゲート８ａ，８ｂがオフ状態となる。これにより
ＣＰＵ２と周辺バス６、及びＣＰＵ２とメモリバス５と
が切り離される。このとき、外部バス７及びモード信号
入力端子１０を介して入力されるモード信号がＨレベル
であるときにはＡＮＤゲート１１ａの出力信号である制
御信号ＭＩＳＯがＨレベル、ＡＮＤゲート１１ｂの出力
信号である制御信号ＰＩＳＯがＬレベルとなり、トラン
スミッションゲート８ｃがオフ状態、トランスミッショ
ンゲート８ｄがオン状態となる。これにより周辺バス６
と外部バス７が切り離され、メモリバス５と外部バス７
が接続される。したがって外部バス７にはメモリバス５
のみが接続された状態となり、外部バス７からメモリ３
のみにアクセスすることができる。
【００２０】バスアイソレーションモード時にモード信
号がＬレベルであるときにはＡＮＤゲート１１ａの出力
信号である制御信号ＭＩＳＯがＬレベル、ＡＮＤゲート
１１ｂの出力信号である制御信号ＰＩＳＯがＨレベルと
なり、トランスミッションゲート８ｃがオン状態、トラ
ンスミッションゲート８ｄがオフ状態となる。これによ
り周辺バス６と外部バス７が接続され、メモリバス５と
外部バス７が切り離される。したがって、このときは外
部バス７には周辺バス６のみが接続された状態となり、
外部バス７から周辺回路４のみにアクセスすることがで
きる。
号がＬレベルであるときにはＡＮＤゲート１１ａの出力
信号である制御信号ＭＩＳＯがＬレベル、ＡＮＤゲート
１１ｂの出力信号である制御信号ＰＩＳＯがＨレベルと
なり、トランスミッションゲート８ｃがオン状態、トラ
ンスミッションゲート８ｄがオフ状態となる。これによ
り周辺バス６と外部バス７が接続され、メモリバス５と
外部バス７が切り離される。したがって、このときは外
部バス７には周辺バス６のみが接続された状態となり、
外部バス７から周辺回路４のみにアクセスすることがで
きる。
【００２１】以上のように、この実施の形態１によれ
ば、モード信号の信号レベルにより、マイクロコンピュ
ータ１がバスアイソレーションモードを取るとき外部バ
ス７と接続する内部バスをメモリバス５又は周辺バス６
のいずれか一方のみに切り換えることができ、簡単な構
成により、バスアイソレーションモードでの信頼できる
試験データを得ることができるという効果が得られる。
ば、モード信号の信号レベルにより、マイクロコンピュ
ータ１がバスアイソレーションモードを取るとき外部バ
ス７と接続する内部バスをメモリバス５又は周辺バス６
のいずれか一方のみに切り換えることができ、簡単な構
成により、バスアイソレーションモードでの信頼できる
試験データを得ることができるという効果が得られる。
【００２２】実施の形態２．この発明の形態２によるマ
イクロコンピュータの全体的構成は、図１に示した実施
の形態１のマイクロコンピュータの全体的構成のうち制
御信号生成回路９を周辺回路４の内部に設けた点だけが
図１の構成と異なるものであるから、実施の形態２のマ
イクロコンピュータの全体的構成の図示は省略する。
イクロコンピュータの全体的構成は、図１に示した実施
の形態１のマイクロコンピュータの全体的構成のうち制
御信号生成回路９を周辺回路４の内部に設けた点だけが
図１の構成と異なるものであるから、実施の形態２のマ
イクロコンピュータの全体的構成の図示は省略する。
【００２３】この実施の形態２の制御信号生成回路の構
成は実施の形態１の制御信号生成回路９の構成とは異な
り、図３の回路図に示すような構成を取る。図３の回路
図では、図２の制御信号生成回路９の構成要素と同一の
構成要素には同一の番号を付けてその説明を省略する。
図３において、１４はモード信号をラッチする１ビット
のモードレジスタ（接続手段、制御信号生成手段、ラッ
チ手段）で、周辺バス６に接続される。モードレジスタ
１４にラッチされたモード信号Ｍｒｅｇは、ＡＮＤゲー
ト１１ａの一方の入力端子及びインバータ１２に入力さ
れる。
成は実施の形態１の制御信号生成回路９の構成とは異な
り、図３の回路図に示すような構成を取る。図３の回路
図では、図２の制御信号生成回路９の構成要素と同一の
構成要素には同一の番号を付けてその説明を省略する。
図３において、１４はモード信号をラッチする１ビット
のモードレジスタ（接続手段、制御信号生成手段、ラッ
チ手段）で、周辺バス６に接続される。モードレジスタ
１４にラッチされたモード信号Ｍｒｅｇは、ＡＮＤゲー
ト１１ａの一方の入力端子及びインバータ１２に入力さ
れる。
【００２４】次に動作について説明する。マイクロコン
ピュータがバスアイソレーションモード以外のモードを
取るときの動作は実施の形態１と同様であるので、その
説明を省略する。バスアイソレーションモードを取ると
きには、制御信号ＩＳＯがＨレベル、ＩＳＯＢがＬレベ
ルとなり、図１のトランスミッションゲート８ａ，８ｂ
がオフ状態となって、ＣＰＵ２がメモリバス５，周辺バ
ス６と切り離される。
ピュータがバスアイソレーションモード以外のモードを
取るときの動作は実施の形態１と同様であるので、その
説明を省略する。バスアイソレーションモードを取ると
きには、制御信号ＩＳＯがＨレベル、ＩＳＯＢがＬレベ
ルとなり、図１のトランスミッションゲート８ａ，８ｂ
がオフ状態となって、ＣＰＵ２がメモリバス５，周辺バ
ス６と切り離される。
【００２５】この状態で、モードレジスタ１４にラッチ
されたモード信号ＭｒｅｇがＨレベルである場合は、制
御信号ＭＩＳＯがＨレベル、制御信号ＰＩＳＯがＬレベ
ルとなり、図１のトランスミッションゲート８ｃがオフ
状態、トランスミッションゲート８ｄがオン状態とな
る。これにより周辺バス６と外部バス７が切り離され、
メモリバス５と外部バス７が接続される。したがって外
部バス７にはメモリバス５のみが接続された状態とな
り、外部バス７からメモリ３のみにアクセスすることが
できる。なお、周辺バス６と外部バス７が切り離されて
も、モード信号はモードレジスタ１４にラッチされてい
るため、外部バス７にメモリバス５のみが接続された状
態が継続され、バスアイソレーションモードでの試験を
継続することができる。
されたモード信号ＭｒｅｇがＨレベルである場合は、制
御信号ＭＩＳＯがＨレベル、制御信号ＰＩＳＯがＬレベ
ルとなり、図１のトランスミッションゲート８ｃがオフ
状態、トランスミッションゲート８ｄがオン状態とな
る。これにより周辺バス６と外部バス７が切り離され、
メモリバス５と外部バス７が接続される。したがって外
部バス７にはメモリバス５のみが接続された状態とな
り、外部バス７からメモリ３のみにアクセスすることが
できる。なお、周辺バス６と外部バス７が切り離されて
も、モード信号はモードレジスタ１４にラッチされてい
るため、外部バス７にメモリバス５のみが接続された状
態が継続され、バスアイソレーションモードでの試験を
継続することができる。
【００２６】バスアイソレーションモード時にモードレ
ジスタ１４にラッチされたモード信号がＬレベルである
ときには、制御信号ＭＩＳＯがＬレベル、制御信号ＰＩ
ＳＯがＨレベルとなり、トランスミッションゲート８ｃ
がオン状態、トランスミッションゲート８ｄがオフ状態
となる。これにより周辺バス６と外部バス７が接続さ
れ、メモリバス５と外部バス７が切り離される。したが
って、このときは外部バス７には周辺バス６のみが接続
された状態となり、外部バス７から周辺回路４のみにア
クセスすることができる。
ジスタ１４にラッチされたモード信号がＬレベルである
ときには、制御信号ＭＩＳＯがＬレベル、制御信号ＰＩ
ＳＯがＨレベルとなり、トランスミッションゲート８ｃ
がオン状態、トランスミッションゲート８ｄがオフ状態
となる。これにより周辺バス６と外部バス７が接続さ
れ、メモリバス５と外部バス７が切り離される。したが
って、このときは外部バス７には周辺バス６のみが接続
された状態となり、外部バス７から周辺回路４のみにア
クセスすることができる。
【００２７】以上のように、この実施の形態２によれ
ば、モードレジスタ１４にラッチされたモード信号Ｍｒ
ｅｇの信号レベルにより、マイクロコンピュータがバス
アイソレーションモードを取るときに外部バス７と接続
する内部バスをメモリバス５あるいは周辺バス６のいず
れか一方のみに保持することができ、周辺バス６が外部
バス７と切り離されているときにも、バスアイソレーシ
ョンモードでの信頼できる試験データを得ることができ
るという効果が得られる。
ば、モードレジスタ１４にラッチされたモード信号Ｍｒ
ｅｇの信号レベルにより、マイクロコンピュータがバス
アイソレーションモードを取るときに外部バス７と接続
する内部バスをメモリバス５あるいは周辺バス６のいず
れか一方のみに保持することができ、周辺バス６が外部
バス７と切り離されているときにも、バスアイソレーシ
ョンモードでの信頼できる試験データを得ることができ
るという効果が得られる。
【００２８】実施の形態３．図４は、この発明の形態３
によるマイクロコンピュータの構成を示すブロック図で
ある。図４において、図１に示した実施の形態１の構成
要素と同一の構成要素には同一の番号を付けてその説明
を省略する。１ａはこの実施の形態３によるマイクロコ
ンピュータ、５ａはメモリバス、６ａは周辺バス、１５
はＣＰＵ２又は外部バス７から入カされるアドレス信号
に応じて、メモリバス５ａ又は周辺バス６ａのいずれに
アクセスするかを選択するバスインタフェイスユニット
（以下、「ＢＩＵ」と称する）（接続手段、選択手段）
で、メモリバス５ａ及び周辺バス６ａに常時接続されて
いる。１６は後述するトランスミッションゲート８ｇを
介してＣＰＵ２とＢＩＵ１５とを接続するＣＰＵバスで
ある。
によるマイクロコンピュータの構成を示すブロック図で
ある。図４において、図１に示した実施の形態１の構成
要素と同一の構成要素には同一の番号を付けてその説明
を省略する。１ａはこの実施の形態３によるマイクロコ
ンピュータ、５ａはメモリバス、６ａは周辺バス、１５
はＣＰＵ２又は外部バス７から入カされるアドレス信号
に応じて、メモリバス５ａ又は周辺バス６ａのいずれに
アクセスするかを選択するバスインタフェイスユニット
（以下、「ＢＩＵ」と称する）（接続手段、選択手段）
で、メモリバス５ａ及び周辺バス６ａに常時接続されて
いる。１６は後述するトランスミッションゲート８ｇを
介してＣＰＵ２とＢＩＵ１５とを接続するＣＰＵバスで
ある。
【００２９】また、８ｇはＰチャンネル及びＮチャンネ
ルのトランジスタから成り、Ｐチャンネルトランジスタ
のゲートに制御信号ＩＳＯが入力され、Ｎチャンネルト
ランジスタのゲートに制御信号ＩＳＯＢが入力されるこ
とにより、制御信号ＩＳＯ，ＩＳＯＢによりオン・オフ
制御されるトランスミッションゲートであって、ＣＰＵ
２とＢＩＵ１５とを接続している。８ｈはＰチャンネル
及びＮチャンネルのトランジスタから成り、Ｐチャンネ
ルトランジスタのゲートに制御信号ＩＳＯＢが入力さ
れ、Ｎチャンネルトランジスタのゲートに制御信号ＩＳ
Ｏが入力されることにより、制御信号ＩＳＯ，ＩＳＯＢ
によりオン・オフ制御されるトランスミッションゲート
であって、ＢＩＵ１５と外部バス７とを接続している。
ルのトランジスタから成り、Ｐチャンネルトランジスタ
のゲートに制御信号ＩＳＯが入力され、Ｎチャンネルト
ランジスタのゲートに制御信号ＩＳＯＢが入力されるこ
とにより、制御信号ＩＳＯ，ＩＳＯＢによりオン・オフ
制御されるトランスミッションゲートであって、ＣＰＵ
２とＢＩＵ１５とを接続している。８ｈはＰチャンネル
及びＮチャンネルのトランジスタから成り、Ｐチャンネ
ルトランジスタのゲートに制御信号ＩＳＯＢが入力さ
れ、Ｎチャンネルトランジスタのゲートに制御信号ＩＳ
Ｏが入力されることにより、制御信号ＩＳＯ，ＩＳＯＢ
によりオン・オフ制御されるトランスミッションゲート
であって、ＢＩＵ１５と外部バス７とを接続している。
【００３０】次に動作について説明する。マイクロコン
ピュータ１ａがバスアイソレーションモード以外のモー
ドを取るときには、制御信号ＩＳＯＢがＨレベルとなっ
て、トランスミッションゲート８ｇがオン状態となる。
これによりＣＰＵ２とＢＩＵ１５とがＣＰＵバス１６に
より接続される。一方制御信号ＩＳＯはＬレベルとなる
から、トランスミッションスイッチ８ｈはオフ状態とな
り、ＢＩＵ１５は外部バス７から切り離される。ＢＩＵ
１５はＣＰＵ２から入力されるアドレス信号に従ってメ
モリバス５ａ又は周辺バス６ａのいずれかを選択し、Ｃ
ＰＵバス１６，トランスミッションスイッチ８ｇを介し
て、ＣＰＵ２に接続する。ＣＰＵ２はメモリバス５ａを
介してメモリ３に、周辺バス６ａを介して周辺回路４に
それぞれアクセスすることができる。
ピュータ１ａがバスアイソレーションモード以外のモー
ドを取るときには、制御信号ＩＳＯＢがＨレベルとなっ
て、トランスミッションゲート８ｇがオン状態となる。
これによりＣＰＵ２とＢＩＵ１５とがＣＰＵバス１６に
より接続される。一方制御信号ＩＳＯはＬレベルとなる
から、トランスミッションスイッチ８ｈはオフ状態とな
り、ＢＩＵ１５は外部バス７から切り離される。ＢＩＵ
１５はＣＰＵ２から入力されるアドレス信号に従ってメ
モリバス５ａ又は周辺バス６ａのいずれかを選択し、Ｃ
ＰＵバス１６，トランスミッションスイッチ８ｇを介し
て、ＣＰＵ２に接続する。ＣＰＵ２はメモリバス５ａを
介してメモリ３に、周辺バス６ａを介して周辺回路４に
それぞれアクセスすることができる。
【００３１】一方、マイクロコンピュータ１ａがバスア
イソレーションモードを取る場合には、制御信号ＩＳＯ
がＨレベル、ＩＳＯＢがＬレベルとなって、トランスミ
ッションゲート８ｇがオフ状態、トランスミッションゲ
ート８ｈがオン状態となる。これによりＣＰＵ２とＢＩ
Ｕ１５とが切り離され、ＢＩＵ１５と外部バス７とが接
続される。ＢＩＵ１５は外部バス７から入力されるアド
レス信号に従ってメモリバス５ａ又は周辺バス６ａのい
ずれかを選択し、トランスミッションスイッチ８ｈを介
して外部バス７に接続する。したがって外部バス７には
メモリバス５ａ又は周辺バス６ａのみが接続された状態
となり、外部バス７からメモリ３又は周辺回路４のみに
アクセスすることができる。
イソレーションモードを取る場合には、制御信号ＩＳＯ
がＨレベル、ＩＳＯＢがＬレベルとなって、トランスミ
ッションゲート８ｇがオフ状態、トランスミッションゲ
ート８ｈがオン状態となる。これによりＣＰＵ２とＢＩ
Ｕ１５とが切り離され、ＢＩＵ１５と外部バス７とが接
続される。ＢＩＵ１５は外部バス７から入力されるアド
レス信号に従ってメモリバス５ａ又は周辺バス６ａのい
ずれかを選択し、トランスミッションスイッチ８ｈを介
して外部バス７に接続する。したがって外部バス７には
メモリバス５ａ又は周辺バス６ａのみが接続された状態
となり、外部バス７からメモリ３又は周辺回路４のみに
アクセスすることができる。
【００３２】以上のように、この実施の形態３によれ
ば、ＢＩＵ１５の選択により、バスアイソレーションモ
ード時に外部バス７と接続するバスをメモリバス５ａ又
は周辺バス６ａのいずれか一方に切り換えることがで
き、簡単な構成で、バスアイソレーションモードでの信
頼できる試験データを得ることができるという効果が得
られる。
ば、ＢＩＵ１５の選択により、バスアイソレーションモ
ード時に外部バス７と接続するバスをメモリバス５ａ又
は周辺バス６ａのいずれか一方に切り換えることがで
き、簡単な構成で、バスアイソレーションモードでの信
頼できる試験データを得ることができるという効果が得
られる。
【００３３】実施の形態４．この発明の形態４によるマ
イクロコンピュータの全体的構成は、図１に示した実施
の形態１のマイクロコンピュータの全体的構成のうち制
御信号生成回路９の構成が異なるのみであるので、この
実施の形態４のマイクロコンピュータの全体的構成の図
示は省略する。
イクロコンピュータの全体的構成は、図１に示した実施
の形態１のマイクロコンピュータの全体的構成のうち制
御信号生成回路９の構成が異なるのみであるので、この
実施の形態４のマイクロコンピュータの全体的構成の図
示は省略する。
【００３４】図５はこの実施の形態４の制御信号生成回
路の構成を示すブロック図である。図５において、１７
はマイクロコンピュータ１がバスアイソレーションモー
ドを取るときに外部バス７と接続するバスをメモリバス
５とするか又は周辺バス６とするかを指定するために外
部バス７から入力されるモード信号をデコードして制御
信号ＰＩＳＯ又は制御信号ＭＩＳＯを出力する制御信号
生成回路としてのデコーダ（接続手段、制御信号生成手
段）である。デコーダ１７は、外部バス７から入力され
たモード信号としてのアドレス信号をデコードして、外
部バス７がアクセスする番地が周辺回路４に相当する場
合にＨレベルのＰＩＳＯ信号を出力し、メモリ３に相当
する場合にＨレベルのＭＩＳＯ信号を出力する。１８は
外部バス７からデコーダ１７にモード信号としてのアド
レス信号を伝達する外部アドレスバスである。
路の構成を示すブロック図である。図５において、１７
はマイクロコンピュータ１がバスアイソレーションモー
ドを取るときに外部バス７と接続するバスをメモリバス
５とするか又は周辺バス６とするかを指定するために外
部バス７から入力されるモード信号をデコードして制御
信号ＰＩＳＯ又は制御信号ＭＩＳＯを出力する制御信号
生成回路としてのデコーダ（接続手段、制御信号生成手
段）である。デコーダ１７は、外部バス７から入力され
たモード信号としてのアドレス信号をデコードして、外
部バス７がアクセスする番地が周辺回路４に相当する場
合にＨレベルのＰＩＳＯ信号を出力し、メモリ３に相当
する場合にＨレベルのＭＩＳＯ信号を出力する。１８は
外部バス７からデコーダ１７にモード信号としてのアド
レス信号を伝達する外部アドレスバスである。
【００３５】次に動作について説明する。マイクロコン
ピュータがバスアイソレーションモード以外のモードを
取るときの動作は実施の形態１と同様であるので、その
説明を省略する。バスアイソレーションモードを取ると
きには、制御信号ＩＳＯがＨレベル、ＩＳＯＢがＬレベ
ルとなり、図１のトランスミッションゲート８ａ，８ｂ
がオフ状態となって、ＣＰＵ２がメモリバス５，周辺バ
ス６と切り離される。
ピュータがバスアイソレーションモード以外のモードを
取るときの動作は実施の形態１と同様であるので、その
説明を省略する。バスアイソレーションモードを取ると
きには、制御信号ＩＳＯがＨレベル、ＩＳＯＢがＬレベ
ルとなり、図１のトランスミッションゲート８ａ，８ｂ
がオフ状態となって、ＣＰＵ２がメモリバス５，周辺バ
ス６と切り離される。
【００３６】この状態で、外部バス７から外部アドレス
バス１８を介してデコーダ１７に入力されたモード信号
がメモリ３のアドレスを指定している場合には、デコー
ダ１７は制御信号ＭＩＳＯをＨレベル、制御信号ＰＩＳ
ＯをＬレベルとし、図１のトランスミッションゲート８
ｃがオフ状態、トランスミッションゲート８ｄがオン状
態となる。これにより周辺バス６と外部バス７が切り離
され、メモリバス５と外部バス７が接続される。したが
って外部バス７にはメモリバス５のみが接続された状態
となり、外部バス７からメモリ３のみにアクセスするこ
とができる。
バス１８を介してデコーダ１７に入力されたモード信号
がメモリ３のアドレスを指定している場合には、デコー
ダ１７は制御信号ＭＩＳＯをＨレベル、制御信号ＰＩＳ
ＯをＬレベルとし、図１のトランスミッションゲート８
ｃがオフ状態、トランスミッションゲート８ｄがオン状
態となる。これにより周辺バス６と外部バス７が切り離
され、メモリバス５と外部バス７が接続される。したが
って外部バス７にはメモリバス５のみが接続された状態
となり、外部バス７からメモリ３のみにアクセスするこ
とができる。
【００３７】バスアイソレーションモード時に外部バス
７から外部アドレスバス１８を介してデコーダ１７に入
力されたモード信号が周辺回路４のアドレスを指定して
いる場合には、デコーダ１７は制御信号ＭＩＳＯをＬレ
ベル、制御信号ＰＩＳＯをＨレベルとし、トランスミッ
ションゲート８ｃがオン状態、トランスミッションゲー
ト８ｄがオフ状態となる。これにより周辺バス６と外部
バス７が接続され、メモリバス５と外部バス７が切り離
される。したがって、このときは外部バス７には周辺バ
ス６のみが接続された状態となり、外部バス７から周辺
回路４のみにアクセスすることができる。
７から外部アドレスバス１８を介してデコーダ１７に入
力されたモード信号が周辺回路４のアドレスを指定して
いる場合には、デコーダ１７は制御信号ＭＩＳＯをＬレ
ベル、制御信号ＰＩＳＯをＨレベルとし、トランスミッ
ションゲート８ｃがオン状態、トランスミッションゲー
ト８ｄがオフ状態となる。これにより周辺バス６と外部
バス７が接続され、メモリバス５と外部バス７が切り離
される。したがって、このときは外部バス７には周辺バ
ス６のみが接続された状態となり、外部バス７から周辺
回路４のみにアクセスすることができる。
【００３８】以上のように、この実施の形態４によれ
ば、外部アドレスバス１８を介してマイクロコンピュー
タ１に入力されるアドレス信号に応じて、マイクロコン
ピュータがバスアイソレーションモードを取るときに外
部バス７と接続する内部バスをメモリバス５あるいは周
辺バス６のいずれか一方とのみ接続することができ、バ
スアイソレーションモードでの信頼できる試験データを
得ることができるという効果が得られる。
ば、外部アドレスバス１８を介してマイクロコンピュー
タ１に入力されるアドレス信号に応じて、マイクロコン
ピュータがバスアイソレーションモードを取るときに外
部バス７と接続する内部バスをメモリバス５あるいは周
辺バス６のいずれか一方とのみ接続することができ、バ
スアイソレーションモードでの信頼できる試験データを
得ることができるという効果が得られる。
【００３９】
【発明の効果】以上のように、この発明によれば、外部
から入力されるモード信号に応じて前記モード信号によ
り指定されるメモリバス又は周辺バスのいずれか一方の
みを外部バスと接続する接続手段を設けるように構成し
たので、バスアイソレーションモードでメモリ又は周辺
回路の試験を行うときに、バスアイソレーションモード
以外のモードのときと同一の容量をメモリバス及び周辺
バスに付加して試験を行うことができ、信頼性の高い試
験データを得ることができる効果がある。
から入力されるモード信号に応じて前記モード信号によ
り指定されるメモリバス又は周辺バスのいずれか一方の
みを外部バスと接続する接続手段を設けるように構成し
たので、バスアイソレーションモードでメモリ又は周辺
回路の試験を行うときに、バスアイソレーションモード
以外のモードのときと同一の容量をメモリバス及び周辺
バスに付加して試験を行うことができ、信頼性の高い試
験データを得ることができる効果がある。
【００４０】また、この発明によれば、接続手段が、外
部バスと周辺バスを断続する第１のゲート手段と、前記
外部バスとメモリバスを断続する第２のゲート手段と、
前記第１及び第２のゲート手段の断続動作を制御する制
御信号を生成する制御信号生成手段とを備えるように構
成したので、簡単な構成により、信頼性の高い試験デー
タを得ることができるバスアイソレーションモードでの
試験を行うことができる効果がある。
部バスと周辺バスを断続する第１のゲート手段と、前記
外部バスとメモリバスを断続する第２のゲート手段と、
前記第１及び第２のゲート手段の断続動作を制御する制
御信号を生成する制御信号生成手段とを備えるように構
成したので、簡単な構成により、信頼性の高い試験デー
タを得ることができるバスアイソレーションモードでの
試験を行うことができる効果がある。
【００４１】さらに、この発明によれば、制御信号生成
手段が、モード信号をラッチするラッチ手段を備えるよ
うに構成したので、制御信号生成手段を周辺回路に設け
ても、周辺回路が周辺バスから切断されてしまった場合
にもメモリの試験を行うことができる効果がある。
手段が、モード信号をラッチするラッチ手段を備えるよ
うに構成したので、制御信号生成手段を周辺回路に設け
ても、周辺回路が周辺バスから切断されてしまった場合
にもメモリの試験を行うことができる効果がある。
【００４２】さらに、この発明によれば、制御信号生成
手段が、モード信号をデコードするデコーダを備えるよ
うに構成したので、簡単な構成により、信頼性の高い試
験データを得ることができるバスアイソレーションモー
ドでの試験を行うことができる効果がある。
手段が、モード信号をデコードするデコーダを備えるよ
うに構成したので、簡単な構成により、信頼性の高い試
験データを得ることができるバスアイソレーションモー
ドでの試験を行うことができる効果がある。
【００４３】さらに、この発明によれば、接続手段が、
外部からの信号に応じて常時接続されているメモリバス
及び周辺バスのいずれか一方を選択する選択手段である
ように構成したので、簡単な構成により、信頼性の高い
試験データを得ることができるバスアイソレーションモ
ードでの試験を行うことができる効果がある。
外部からの信号に応じて常時接続されているメモリバス
及び周辺バスのいずれか一方を選択する選択手段である
ように構成したので、簡単な構成により、信頼性の高い
試験データを得ることができるバスアイソレーションモ
ードでの試験を行うことができる効果がある。
【図１】 この発明の実施の形態１によるマイクロコン
ピュータの構成を示すブロック図である。
ピュータの構成を示すブロック図である。
【図２】 実施の形態１の制御信号生成回路の具体的構
成を示す回路図である。
成を示す回路図である。
【図３】 この発明の実施の形態２によるマイクロコン
ピュータの制御信号生成回路の具体的構成を示す回路図
である。
ピュータの制御信号生成回路の具体的構成を示す回路図
である。
【図４】 この発明の実施の形態３によるマイクロコン
ピュータの構成を示すブロック図である。
ピュータの構成を示すブロック図である。
【図５】 この実施の形態４の制御信号生成回路の構成
を示すブロック図である。
を示すブロック図である。
【図６】 従来のマイクロコンピュータの構成を示すブ
ロック図である。
ロック図である。
１，１ａ マイクロコンピュータ、２ ＣＰＵ、３ メ
モリ、４ 周辺回路、５，５ａ メモリバス、６，６ａ
周辺バス、７ 外部バス、８ｃ トランスミッション
ゲート（接続手段、第１のゲート手段）、８ｄ トラン
スミッションゲート（接続手段、第２のゲート手段）、
９ 制御信号生成回路（接続手段、制御信号生成手
段）、１１ａ，１１ｂ ＡＮＤゲート（接続手段、制御
信号生成手段）、１２，１３ａ，１３ｂ インバータ
（接続手段、制御信号生成手段）、１４モードレジスタ
（接続手段、制御信号生成手段、ラッチ手段）、１５
ＢＩＵ（接続手段、選択手段）、１７ デコーダ（接続
手段、制御信号生成手段）、ＰＩＳＯ，ＰＩＳＯＢ，Ｍ
ＩＳＯ，ＭＩＳＯＢ 制御信号（接続手段）。
モリ、４ 周辺回路、５，５ａ メモリバス、６，６ａ
周辺バス、７ 外部バス、８ｃ トランスミッション
ゲート（接続手段、第１のゲート手段）、８ｄ トラン
スミッションゲート（接続手段、第２のゲート手段）、
９ 制御信号生成回路（接続手段、制御信号生成手
段）、１１ａ，１１ｂ ＡＮＤゲート（接続手段、制御
信号生成手段）、１２，１３ａ，１３ｂ インバータ
（接続手段、制御信号生成手段）、１４モードレジスタ
（接続手段、制御信号生成手段、ラッチ手段）、１５
ＢＩＵ（接続手段、選択手段）、１７ デコーダ（接続
手段、制御信号生成手段）、ＰＩＳＯ，ＰＩＳＯＢ，Ｍ
ＩＳＯ，ＭＩＳＯＢ 制御信号（接続手段）。
Claims (5)
- 【請求項１】 ＣＰＵとメモリとの間を接続するメモリ
バスと前記ＣＰＵと周辺回路との間を接続する周辺バス
とを有するマイクロユンピュータにおいて、 前記メモリ及び前記周辺回路を前記ＣＰＵを介さずに試
験するバスアイソレーションモードを取るとき、外部か
ら入力されるモード信号に応じて前記モード信号により
指定される前記メモリバス又は前記周辺バスのいずれか
一方のみを外部バスと接続する接続手段を設けたことを
特徴とするマイクロコンピュータ。 - 【請求項２】 接続手段が、外部バスと周辺バスを断続
する第１のゲート手段と、前記外部バスとメモリバスを
断続する第２のゲート手段と、前記第１及び第２のゲー
ト手段の断続動作を制御する制御信号を生成する制御信
号生成手段とを備えたことを特徴とする請求項１記載の
マイクロコンピュータ。 - 【請求項３】 制御信号生成手段が、モード信号をラッ
チするラッチ手段を備えたことを特徴とする請求項２記
載のマイクロコンピュータ。 - 【請求項４】 制御信号生成手段が、モード信号をデコ
ードするデコーダを備えたことを特徴とする請求項２記
載のマイクロコンピュータ。 - 【請求項５】 接続手段が、外部からの信号に応じて常
時接続されているメモリバス及び周辺バスのいずれか一
方を選択する選択手段であること特徴とする請求項１記
載のマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10001914A JPH11203161A (ja) | 1998-01-07 | 1998-01-07 | マイクロコンピュータ |
| US09/084,592 US6141717A (en) | 1998-01-07 | 1998-05-27 | Microcomputer having bus isolation means for selectively coupling an external bus to either a memory bus or a peripheral bus for testing of memory and peripheral circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10001914A JPH11203161A (ja) | 1998-01-07 | 1998-01-07 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203161A true JPH11203161A (ja) | 1999-07-30 |
Family
ID=11514861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10001914A Pending JPH11203161A (ja) | 1998-01-07 | 1998-01-07 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6141717A (ja) |
| JP (1) | JPH11203161A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1998
- 1998-01-07 JP JP10001914A patent/JPH11203161A/ja active Pending
- 1998-05-27 US US09/084,592 patent/US6141717A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6141717A (en) | 2000-10-31 |
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